KR20010020826A - 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

결정립의 위치 및 크기가 제어된 결정성 반도체막 제조 및, TFT의 채널 형성 영역에 결정성 반도체막을 활용하여 고속 동작가능한 TFT를 실현시킬 수 있다. 투명한 절연 열전도층(2)이 기판의 주표면과 접촉하게 제공되고, 섬형 또는 스트라이프 제 1 절연층(3)이 열전도층의 선택 영역에 형성된다. 제 2 절연층(4)과 반도체막(5)이 그위에 적층된다. 반도체막(5)이 먼저 비정질 반도체막으로 형성되고 다음 레이저 어닐링에 의한 결정화가 행해진다. 제 1 절연층(3)은 열전도층(2)에서의 열흐름비를 제어하는 역할을 하며, 기판(1)에서의 온도 분포차를 제 1 절연층(3)에서 단결정 반도체막을 형성하기 위해 활용한다.

Description

반도체 장치 및 그의 제조방법{Semiconductor Device and Method for Its Fabrication}
본 발명은 절연면이 있는 기판에 형성된 결정성 구조를 갖는 반도체막과 그의 제조 방법, 뿐만 아니라 활성층으로서 반도체막을 사용하는 반도체 장치 및 그의 제조 방법에 관한 것이다. 특히 본 발명은 결정성 반도체막으로 형성된 활성층을 갖는 박막 트랜지스터에 관한 것이다. 본 명세서 전면에서, "반도체 장치"는 일반적으로 반도체 특성을 활용함으로써 기능하는 장치에 적용되며, 이는 박막 트랜지스터를 사용하여 형성된 액티브 매트릭스형 액정 표시 장치를 포함하는 전기광학 장치들, 뿐만 아니라 그의 부재로서 장착된 전기광학 장치를 갖는 전자기기를 포함한다.
유리와 같은 투명 절연 기판에 비정질 반도체막을 형성하여 레이저 어닐링, 열 어닐링 등으로 이들을 결정화시킴으로써 형성된, 활성층으로서 결정성 반도체막을 갖는 박막 트랜지스터(이하 TFT라 칭함)가 개발되어 왔다. 이러한 TFT의 제작에는 바륨 붕규산 유리 또는 알루미노붕규산 유리로 구성된 유리 기판이 주로 사용된다. 상기 유리 기판은 석영 기판보다 내열성이 나쁘나 시장 가격이 낮아, 대면적 기판을 제작하는데 있어서는 용이하다는 장점을 제공한다.
레이저 어닐링은 유리 기판의 온도를 크게 증가시키지 않고도, 비정질 반도체막에만 높은 에너지를 인가함으로써 결정화를 달성할 수 있는 결정화 기술로서 알려져 있다. 특히, 단파장 광 출력으로써 형성되는 엑시머 레이저가 사용하기에 가장 적합한 것으로 고려된다. 엑시머 레이저를 사용하는 레이저 어닐링은 조사 표면 상의 스폿 또는 선으로 레이저 빔을 처리하는 광학계를 사용하여 처리된 레이저광(조사 표면을 기준으로 레이저 광 조사 위치를 움직인다)으로 조사 표면을 조사함으로써 행해진다. 예를 들어, 선형 레이저광을 사용하는 엑시머 레이저 어닐링은 세로방향으로 그리고 그와 수직방향으로 간단한 주사에 의해 조사 표면의 레이저 어닐링을 조사할 수 있고, 그의 뛰어난 생산성으로 인해 TFT를 사용하는 액정 표시 장치의 주요한 제작 기술이 된다.
레이저 어닐링은 다양한 형태의 반도체 재료를 결정화시키는데 적용될 수 있다. 그러나, TFT 특성의 관점에서 볼 때, 활성층으로서 결정성 규소막의 사용이 결정성 규소막이 높은 이동도를 실현시킬 수 있기 때문에 적합할 것으로 생각된다. 이 기술은 유리 기판에 화상부를 형성하는 화소 TFT 및 상기 화상부 부근에 제공된 구동 회로 TFT를 갖는 모놀리식 액정 표시 장치를 달성하는데 사용된다.
그러나, 레이저 어닐링에 의해 제조된 결정성 규소막은 다중 결정립의 위치 및 크기가 임의적으로 집합되어, 원하는 위치에 정교하게 결정립을 형성하는 것이 불가능하다. 결과적으로, 결정성에 있어 가장 중요한 TFT 채널 형성 영역을 형성하기 위해 단결정립을 사용하는 것은 실제적으로 불가능하다. 결정립(입계) 사이의 경계면에서, 비정질 구조 또는 결정 결함을 일으키는 재결정화 센터, 트랩핑 센터 또는 결정 입계에서의 전위 레벨의 영향력은 캐리어의 전류 전송 특성을 감소시킨다. 이 때문에, 데이터에서 얻어진 활성층으로서 결정성 규소막을 사용하는 TFT는 단결정 규소 기판에서 제조된 MOS 트랜지스터와 등가의 특성을 나타내지 않는다.
상기 문제점의 해결 방법으로서, 채널 형성 영역으로부터 결정 입계를 소거하도록 결정립의 위치를 제어하면서 결정립을 증가시키는 효과적인 수단이 연구되었다. 예를 들어, "Location Control of Large Grain Following Excimer-Laser Melting of Si Thin-Films", R. Ishihara and A. Burtsev, Japanese Journal of Applied Physics vol. 37, No.3B, pp.1071-1075, 1998 에는 결정의 위치 제어 및 큰 입계 달성하도록 규소막 온도 분포를 3차원으로 제어하는 방법이 개시되어 있다. 이 방법에 따라서, 유리 기판에서의 막으로서 형성된 고융점 금속, 그위에 형성된 부분적으로 막 두께가 상이한 산화 규소막 및 그의 표면에 형성된 비정질 규소막을 포함하는 웨이퍼의 양쪽 측면상에 엑시머 레이저광이 조사되어, 수 ㎛로 결정 입계 크기를 증가시킬 수 있다고 보고되었다.
Ishihara et al.의 상기 방법은 온도 변화도를 나타내도록 기판에 열흐름을 제어하기 위해, 비정질 규소막의 하층 재료의 열특성을 국부적으로 변화시키는 것을 특징으로 한다. 그러나, 이는 유리 기판상에 고융점 금속층/산화규소층/반도체막의 3층 구조를 형성하는 것이 요구된다. 활성층으로서 반도체막으로 상부 게이트형 TFT를 형성하는 것이 구조적으로 가능하나, 반도체막과 고융점 금속층 사이에 형성되는 기생 캐패시터는 전력 소모를 증가시켜, 고속 동작 TFT의 실현에 문제를 야기시킨다.
한편, 고융점 금속층이 게이트 전극으로서의 기능을 할 경우, 바톰 게이트형 또는 역 스태거형 TFT에 효과적으로 적용할 수 있다. 그러나, 상기 전술한 3층 구조는, 비록 반도체막의 두께가 소거되더라도 고융점 금속층과 산화규소층의 막두께는 결정화 단계에 적합한 막두께 및 TFT 소자로서의 특성에 대해 적합한 막두께를 일치시킬 필요는 없고, 결정화 단계에 대해 최적의 설계 및 소자 구조에 대해 최적의 설계를 동시에 만족시키는 것은 불가능하다.
또한, 불투명 고융점 금속층이 유리 기판의 전면을 덮어 형성되는 경우, 투과형 액정 표시 장치를 제작하는 것은 불가능하다. 고융점 금속층은 높은 열전도성의 면에서는 유용하나, 높은 내부 응력을 나타내는 고융점 금속 재료로서 크롬(Cr)막 또는 티타늄(Ti)막을 사용하는 것이 일반적이다. 내부 응력의 효과는 상부층에 형성된 반도체막에 이르러, 형성된 결정성 반도체막에서 왜곡(distortion)을 일으키는 원인이 된다.
본 발명은 상기 문제점을 해결하도록 설계된 것으로, 결정립 위치 및 크기를 제어한 결정성 반도체막을 제조하고, 상기 결정성 반도체막을 고속 동작을 허용하는 TFT를 실현시키기 위해 TFT 채널 형성 영역에 사용한다. 또한 본 발명의 목적은 상기 TFT를 투과형 액정 표시장치 및 화상 센서와 같은 다양한 반도체 장치에 적용할 수 있는 방법을 제공하는 것이다.
상기 설명된 문제점을 해결하기 위한 수단은 도 1을 참조로 설명한다. 투명한 절연 열전도층(2)이 기판(1)의 주표면과 인접하게 제공되고, 섬형 또는 스트라이프 형 제 1 절연층(3)이 열전도층의 선택된 영역에 형성된다. 제 2 절연층(4) 및 반도체막(5)이 그위에 적층된다. 먼저, 반도체막(5)이 비정질 구조를 갖는 반도체막(비정질 반도체막)을 사용하여 형성된다. 제 1 절연층(3)과 제 2 절연층(4)은 열전도층(2)에서 열의 흐름비를 제어하는 기능을 제공한다. 제 2 절연층(4)은 없을 수도 있다. 어떤 경우라도, 비정질 규소막(5)은 기판에 형성된 제 1 절연층(3) 영역 뿐만 아니라 다른 영역에서도 연속적으로 형성된다.
비정질 구조로 형성된 반도체막(5)은 결정성 반도체막으로 결정화된다. 결정화 단계는 레이저 어닐링으로 행하는 것이 가장 바람직하다. 400nm 이하의 파장에서 레이저광 출력을 갖는 엑시머 레이저 광원은 반도체막을 우선적으로 가열하기 때문에 특히 바람직하다. 사용되는 엑시머 렝저는 펄스 발진형 또는 연속 방출형일 수 있다. 반도체막(5)에 조사된 광은 광학계에 따라 선형 빔, 스폿 빔, 시트 빔 등일 수 있으며, 그 형상에 따른 제한은 없다. 구체적으로 레이저 어닐링 조건은 작업자에 따라 적절히 결정될 수 있으나, 본 발명에 따른 결정화 단계는 이하 설명되는 것처럼, 일반적으로 고체 상태에서 용융된 상태로의 변화 작용을 사용하여 행해진다.
레이저 어닐링에서, 조사된 레이저광(또는 레이저 빔)에 대한 조건은 반도체막의 가열 용융, 및 결정핵의 발생 밀도 및 결정 핵으로부터의 결정 성장 제어에 있어 최적화된다. 도 1에서, 파선으로 표시된 영역 A는 열전도층(2)상에 형성된 제 1 절연층(3)을 나타내는 영역이다. 영역 B는 제 1 절연층(3)이 형성되지 않은 주변 영역을 나타낸다. 엑시머 레이저의 펄스폭은 수 nsec 내지 수십 nsec, 예를 들어 30nsec이며, 30Hz의 펄스 발진 주파수에서의 조사는 가열 시간보다 냉각 시간이 더 긴 펄스 레이저광에 의해 반도체막을 순간적으로 가열한다. 반도체막은 레이저광 방사에 의해 용융되나, 제 1 절연층의 형성 양에 의해 영역A의 체적이 증가되기 때문에, 온도증가는 영역 B에서보다 낮다. 한편, 레이저광 조사의 중단 후에 바로 열전도층(2)을 통해 열이 확산되기 때문에, 영역 B는 보다 빨리 냉각되고 고체 상태로 전환되어, 영역 A는 상대적으로 천천히 냉각된다.
결정핵은 용융 상태에서 고체상 상태로의 냉각 과정에 의해 제조 및 형성되는 것으로 추정되나, 핵 발생 밀도는 용융된 상태 온도 및 냉각 비율과 관련되며, 실험 관찰에 따르면, 높은 온도로부터의 고속 냉각은 높은 핵 발생 밀도를 야기시키는 경향이 있다. 결과적으로, 용융 상태로부터 신속한 냉각을 거치는 영역 B에서의 결정핵 발생 밀도는 영역 A에서 더 높고, 결정핵의 불규칙한 발생은 다중 결정립을 형성하여 상대적으로 영역 A에서 생성된 결정립보다 그 크기가 더 작다. 한편, 영역 A에서 레이저광 조사 조건과 제 1 절연층(3) 및 제 2 절연층(4)을 최적화시킴으로써, 용융된 상태의 온도 및 냉각비를 대면적 결정을 성장시킬 수 있는 결정핵을 발생시킬 수 있도록 제어할 수 있다.
이러한 결정화를 허용하는 레이저는 일반적으로 YAG 레이저, HYO4레이저 또는 YLF 레이저인 고체상태 레이저를 포함한다. 이러한 고체 상태 레이저는 제 2 하모닉(532nm), 제 3 하모닉(354.7nm) 및 제 4 하모닉(266nm)을 갖는 레이저 다이오드 여기 레이저가 바람직하다. 조사 조건으로는 1-10kHz의 펄스 발진 주파수, 및 300-600mJ/cm2(일반적으로는 350-500 mJ/cm2)의 레이저 에너지 밀도가 있을 수 있다. 또한, 기판 전면은 예를 들어 100-1000㎛, 또는 400㎛의 폭을 갖는 선으로 수렴된 레이저 빔으로 조사된다. 선형 레이저광의 포개짐(중첩)은 80-98%이다.
결정화 단계는 레이저 어닐링만을 사용할 필요는 없고, 열 어닐링과 레이저 어닐링의 조합을 사용할 수도 있다. 예를 들어, 초기 열 어닐링에 의해 비정질 반도체막을 결정화시킨 후에, 결정성 반도체막을 형성하기 위해 레이저광을 또다시 조사할 수 있다. 사용되는 열 어닐링은 촉매 원소를 사용하는 결정화 방법일 수 있다.
이 결정화 단계에서, 기판의 주표면에 가깝게 접촉하여 형성된 열전도층(2)과 제 1 절연층(3)과 제 2 절연층(4)에 대해 사용되는 재료의 막두께는 열전도성의 유동성을 제어하도록 주의하여 선택해야 한다. 열전도층은 상온에서 적어도 10Wm-1K-1의 열전도성을 갖는 재료이어야 한다. 상기 재료는 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소에서 선택된 1개 이상의 상이한 성분을 함유한 화합물을 사용할 수 있다. 다른 것으로는, Si, N, O, M(M은 Al 또는 희토류 원소에서 선택된 1종 이상)을 함유한 화합물을 사용할 수 있다.
한편, 제 1 절연층(3)과 제 2 절연층(4)은 상온에서 10 Wm-1K-1이하의 열전도성을 갖는 재료를 사용한다. 산화질화 규소막은 상기 열전도성을 갖는 재료로서 적합하고 유리 기판에 형성된 TFT에 대한 하지층으로서 적절하다. 물론, 질화규소막 또는 산화규소막이 사용될 수 있다. 그러나, 제 1 절연막(3)과 제 2 절연막(4)을 형성하는데 가장 바람직한 재료는 플라즈마 CVD에 의해 SiH4및 N2O로 제조된 산화질화 규소막이며, 이의 조성은 산소 농도가 55 atomic% 내지 70 atomic%이고 질소 농도가 1 atomic% 내지 20 atomic%이다.
마찬가지로 유리 기판상에 TFT(반도체막에 채널 형성영역, 소스영역, 드레인 영역, LDD 영역이 형성된다)의 활성층의 위치를 배치하는 섬형 또는 스트립 분할된 패턴에 제 1 절연층(3)이 형성된다. 그 크기는 예를 들어, TFT 크기에 일치하도록 0.35 ×0.35㎛2의 초미세 크기, 또는 8 ×8㎛2또는 8×200㎛2또는 12×400㎛2일 수 있다. TFT 채널 형성 영역의 위치 및 크기에 맞게 제 1 절연층(3)을 형성함으로써, 그위에 형성되는 결정성 반도체막의 단일 결정립을 갖는 채널 형성 영역을 형성하는 것이 가능하다. 즉, 거의 단결정층을 갖는 채널 형성 영역을 형성함으로써 동일 구조가 형성된다. 여기서, 상기 기판의 주표면과 상기 제 1 절연층의 에지에서의 측멱의 각도는 10°내지 40°가 바람직하다.
이러한 현상을 활용함으로써, 결정성 반도체막상에 대면적 결정립이 존재하는 것을 달성할 수 있다. 또한 결정립의 위치는 TFT 활성층을 형성하는 위치로 정렬할 수 있다.
도 1은 본 발명에 따른 구성도이다.
도 2는 본 발명에 따른 결정성 반도체막의 제조 단계의 단면도이다.
도 3은 본 발명에 따른 결정성 반도체막의 단면도이다.
도 4는 본 발명에 따른 결정성 반도체막의 제조 단계의 단면도이다.
도 5는 TFT 제조 단계의 단면도이다.
도 6은 TFT 제조 단계의 단면도이다.
도 7은 TFT 제조 단계의 단면도이다.
도 8은 하지층의 구성 단면도이다.
도 9는 화소 TFT와 구동 회로 TFT의 제조 단계의 단면도이다.
도 10은 화소 TFT와 구동 회로 TFT의 제조 단계의 단면도이다.
도 11은 화소 TFT와 구동 회로 TFT의 제조 단계의 단면도이다.
도 12는 화소 TFT와 구동 회로 TFT의 제조 단계의 단면도이다.
도 13은 화소 TFT와 구동 회로 TFT의 단면도이다.
도 14는 구동 회로 TFT의 제조 단계의 상면도이다.
도 15는 화소 TFT의 제조 단계의 상면도이다.
도 16은 구동 회로 TFT의 제조 단계의 단면도이다.
도 17은 화소 TFT의 제조 단계의 상면도이다.
도 18은 액정 표시 장치의 I/O 단자, 배선 및 회로 배치를 나타내는 상면도이다.
도 19는 액정 표시 장치의 구조를 나타내는 단면도이다.
도 20은 액정 표시 장치의 구조를 나타내는 투시도이다.
도 21은 화소부의 화소를 나타내는 상면도이다.
도 22는 레이저 어닐링 장치의 구조도이다.
도 23은 레이저 어닐링 장치의 반응 챔버의 구조도이다.
도 24는 액티브 매트릭스형 EL 표시 장치의 구조를 나타내는 도면이다.
도 25는 반도체 장치의 예를 나타내는 도면이다.
도 26은 투영형 액정 표시 장치의 구조도이다.
도 27은 TFT의 제조 단계의 단면도이다.
도 28은 TFT의 제조 단계의 단면도이다.
실시형태 1
본 발명의 실시형태는 도 2를 참조로 설명한다. 도 2(A)에서는, 바륨 붕규산 유리 또는 알루미노붕규산 유리와 같은 무기성 알칼리 유리 기판을 기판(501)으로 사용한다. 예를 들어, Corning Co.의 #7059 유리 기판 또는 #1737 유리 기판을 사용하는 것이 바람직할 것이다. 상기 유리 기판은 차후 단계에서 기판의 수축에 의한 변형을 방지하기 위해, 유리 융점 이하 약 10-20℃의 온도에서 앞서 가열처리 될 수 있다.
투명하고, 뛰어난 열전도성을 갖는 절연 열전도층(502)이 TFT가 형성될 기판(501) 표면에 형성된다. 열전도층(502)의 두께는 50-500nm이고, 열전도율은 적어도 10 Wm-1K-1이어야 한다. 이에 적합한 재료는 가시광에 투명하고 열전도율이 20 Wm-1K-1인 산화 알루미늄(Al2O3)을 포함한다. 산화 알루미늄은 화학량론의 비율에 제한되지 않으며, 열전도성과 내부 응력과 같은 특성을 제어하기 위해 다른 원소가 첨가 될 수도 있다. 예를 들어, 산화질화 알루미늄(AlNxO1-x:0.02≤x≤0.5)을 사용하기 위해 산화 알루미늄에 질소를 첨가할 수 있고, 질화 알루미늄(AlNx)을 사용할 수 있다. 규소(Si), 산소(O), 질소(N) 및 M(M은 알루미늄(Al) 또는 희토류 원소중에서 선택된 적어도 1종 이상)을 함유한 화합물을 사용할 수 있다. 예를 들어, AlSiON 및 LaSiON이 적합하게 사용될 수 있다. 추가로, 질화 붕소류가 사용에 적합하다.
산화물, 질화물 또는 그외의 다른 화합물이 스퍼터링법에 의해 형성될 수 있다. 상기 방법은 아르곤(Ar) 또는 질소와 같은 불활성 가스를 사용하는 스퍼터링법에 의한 형성을 위해 주어진 조성을 갖는 타겟을 사용한다. 또한 1000 Wm-1K-1에 이르는 열전도율을 위해 박막 다이아몬드층 또는 DLC(Diamond-Like Carbon)층을 형성할 수 있다.
제 1 절연층(503)이 그 위에 형성된다. 제 1 절연층으로 사용되는 재료는 10 Wm-1K-1이하의 열전도율을 갖는다. 재료는 산화 규소막 및 질화 규소막에서 선택된 것을 사용할 수 있으나, 산화질화 규소막을 형성하는 것이 바람직하다. 산화질화규소막은 개시 재료 가스로 SiH4및 N2O를 사용하는 플라즈마 CVD법으로 제조된다. O2가 개시 재료 가스에 첨가될 수 있다. 제조 조건은 제한되지 않으나, 제 1 절연막으로서 산화질화 규소막은 두께가 50-500nm, 산소 농도는 55 atomic% 내지 70 atomic%이고 질소 농도는 1 atomic% 내지 20 atomic%이다. 이 조성은 고정 전하 밀도를 감소시키면서 산화질화 규소막의 내부 응력을 감소시킨다.
제 1 절연막(503)은 도 2(B)에 도시된 것처럼 섬형 또는 스트라이프 형으로 에칭된다. 에칭은 불화수소(HF) 또는 불화수소 암모늄(NH4HF2)을 함유한 용액에서 행해진다. 섬형으로 형성된 제 1 절연막(504, 505) 크기는 적절히 결정된다. 용도에 따라 크기가 결정되나, 예를 들어, TFT의 크기에 맞게 0.35×0.35㎛2(채널 길이 × 채널길이)의 초미세 크기일수 있고, 예를 들어 8×8 ㎛2, 8×200㎛2또는 12×400㎛2일 수 있다. 적어도 TFT의 채널 형성 영역의 위치 및 크기를 맞추도록 제 1 절연층(504, 505)을 형성함으로써, 그위에 형성된 결정 반도체막을 단결정립으로 채널 형성 영역을 형성할 수 있다. 기판(501)의 주표면과 제 1 절연층(504, 505)의 에지에서의 측멱의 각도가 10°및 40°사이가 되도록 테이퍼진 형상으로 에칭함으로써, 그위에 적층되는 막의 스텝 커버리지가 개선된다. 상기 방식으로 제조된 열전도막(502)과 제 1 절연막(503, 504)은 본 명세서 전면에서 하층으로써 간주한다.
다음, 비정질 구조를 갖는 반도체막(506)을 플라즈마 CVD법 또는 스퍼터링법과 같은 공지된 방법으로 25-80nm(바람직하게는 30-60nm) 두께로 형성한다. 본 실시예에서는, 비정질 규소막을 플라즈마 CVD법으로 55nm 두께로 형성한다. 비정질 구조를 갖는 반도체막은 비정질 반도체막 또는 마이크로결정성 반도체막일 수 있고, 비정질 규소-게르마늄막과 같은 비정질 구조를 갖는 화합물 반도체막이 사용될 수 있다.
다음 비정질 반도체막(506)은 레이저 어닐링으로 결정화된다. 결정화 방법으로 급속 열 어닐링(RTA)을 사용할 수 있다. RTA에 사용되는 광원은 적외선 램프, 할로겐 램프, 금속 할로겐화물 램프, 크세논 램프 등이다. 결정화 단계에서, 비정질 반도체막에 함유된 수소를 먼저 방출하고, 다음 5 atomic% 이하로 수소 함량을 낮추도록 400-500℃에서 약 1시간 동안 가열처리를 행하는 것이 바람직하다.
레이저 어닐링에 의한 결정화가 수행될 때, 광원은 펄스 발진형 또는 연속 방출형 엑시머 레이저 또는 아르곤 레이저, 또는 YAG 레이저와 같은 고체형 레이저이다. 도 22는 상기 레이저 어닐링 장치의 구조를 나타낸다. 엑시머 레이저 또는 아르곤 레이저가 레이저광 방출 장치(2101)에 사용된다. 레이저광을 발생시키는 장치(2101)로부터 방출된 레이저빔은 빔 신장기(2102, 2103)에 의해 한 방향으로 연장되고, 거울(2104)에 의해 반사된 레이저 빔은 실린더형 렌즈 어레이(2105)로 분할되어 실린더형 렌즈(2106, 2107)에 의해 100-1000㎛ 선폭으로 선형빔으로 전환되고 샘플측에 조사 영역(2110)을 형성하도록 조사된다. 기판(2108)은 X 방향, Y 방향 및 θ방향으로 작동이 이루어지도록 스테이지(2109)에 고정된다. 또한, 조사 영역(2110)을 중심으로 스테이지(2109)를 움직임으로써, 기판(2108)의 전면에 거쳐 레이저 어닐링을 수행하는 것이 가능하다. 여기서, 기판(2108)은 공기중 분위기로 유지될 수 있고, 또는 도 23에 도시된 반응 챔버는 압력이 감소된 상태하에서 또는 불활성 가스 분위기를 유지하면서 결정화를 수행할 수 있다.
도 23은 도 22에 참조로 설명된 레이저 어닐링 장치에 기판을 보유하는 방법에 관한 실시예를 설명한다. 스테이지(2109)에 보유된 기판(2108)이 반응 챔버(2206)에 설치된다. 반응 챔버 내부는 압력이 감소된 상태 또는 진공 시스템 또는 가스 시스템(도시되지 않음)으로 불활성 가스 분위기일 수 있고, 스테이지(2109)는 가이드 레일(2207)을 따라 반응 챔버에서 움직일 수 있다. 레이저광은 기판(2108) 위에 제공된 석영 윈도우(도시되지 않음)를 통해 입사된다. 상기 구성으로, 스테이지(2109)에 제공된 가열 수단(도시되지 않음)으로 기판(2108)을 300-500℃에서 가열할 수 있다. 도 23에서, 전송 챔버(2201), 중간 챔버(2202) 및 로드/언로드 챔버(2203)가 반응 챔버(2206)에 연결되고 분할 밸브(2208, 2209)로 분리된다. 로드/언로드 챔버(2203)에는 다수의 기판을 보유할 수 있는 카세트(2204)가 위치되고, 기판은 전송 챔버(2201)에 제공된 운송 로버트(2205)에 의해 운송된다. 기판(2108')은 운송되는 기판이다. 상기 구조 형태는 압력이 감소된 상태에서 또는 불활성 가스 분위기에서 레이저 어닐링에 의한 연속적인 처리를 허용한다.
레이저 어닐링 조건은 작업자에 의해 적절히 선택되나, 예를 들어 엑시머 레이저 펄스 발진 주파수는 30Hz이고 레이저 에너지 밀도는 100-500mJ/㎠(바람직하게는 300-400mJ/㎠)이다. 100-1000㎛의 선폭, 예를 들어 400㎛ 선폭의 선형 빔이 기판 전면에 거쳐 조사된다. 상기 선폭은 섬형으로 형성된 제 1 절연막보다 크기 때문에, 제 1 절연막 상의 비정질 규소층은 선형빔의 1개 펄스의 방사로 결정화된다. 또한 선형 빔을 주사하는 동안 다수의 방사가 행해질 수 있다. 이때 선형빔의 포개짐(중첩)은 50-98%일 수 있다. 레이저빔의 형상이 평면형이더라도 같은 처리를 행할 수 있다.
엑시머 레이저의 펄스 발진 주파수가 30Hz인 경우, 펄스폭은 수 nsec 내지 수십 nsec, 예를 들어 30 nsec이며, 냉각 시간이 가열 시간보다 약간 길어, 비정질 규소막상에서 펄스 선형 레이저빔의 조사는 순간적인 가열을 일으킨다. 이때 도 2(D)에 도시된 것처럼, 제 1 절연막이 형성되는 영역이 영역 A로 지정되고 그외의 영역이 영역 B로 지정되는 경우, 제 1 절연층의 형성 양에 따라 영역 A에서의 체적이 증가되며, 레이저 빔 조사로 인한 온도 증가는 영역 B에서보다 낮게 된다. 한편, 레이저빔 조사의 중단후 바로 열전도층(502)을 통해 열이 확산되기 때문에, 영역 B는 보다 빨리 냉각된다.
연속 방출형 엑시머 레이저가 레이저 방출 장치(2101)로서 사용되는 경우, 동일한 광학게가 사용된다. 예를 들어 1000W의 출력을 갖는 연속 방출형 엑시머 레이저가 사용되는 경우, 광학계는 0.1-10m/sec의 주사비로 전체 기판 표면의 주사를 위해 400㎛×125mm의 선형빔을 생성하는데 사용될 수 있다.
레이저 어닐링으로, 조사 레이저빔의 조건은 결정핵으로부터 결정핵 발생 밀도 및 결정 성장을 제어하도록 최적화된다. 영역 A에서 가열 및 냉각 과정 동안 온도 변화가 상대적으로 느리기 때문에, 결정립 성장은 영역 A에서 반도체막(508)의 중심에서 이루어지며, 제 1 절연층(504, 505)의 거의 전면에 거쳐 단결정의 성장을 허용한다. 한편, 영역 B가 더 빨리 냉각 내기 때문에, 영역 B에서의 반도체막(507)에서는 작은 결정립만이 성장하는, 다수의 결정립의 집합 구조를 나타낸다. 결정립 위치가 제어된 결정성 반도체막을 형성할 수 있다.
다음 포토레지스트 패턴이 형성된 결정성 반도체막의 영역 A에 형성될 수 있고, 절연 반도체층(509, 510)을 형성하도록 건식 에칭에 의해 영역 B상의 결정성 규소막을 선택적으로 제거한다. CF4및 O2혼합 가스가 건식 에칭에 사용될 수 있다. 상기 방식으로 제조된 절연 반도체층(509, 510)은 1016-1018/cm3의 잉여의 결점을 갖기 때문에, 수소화 단계를 위해 수소 분위기, 1-3%의 수소를 함유한 질소 분위기 또는 플라즈마 가열에 의해 형성된 수소를 함유한 분위기에서 300-450℃의 온도로 가열처리를 행할 수 있다. 수소화 단계에 있어서, 수소는 약 0.01-0.1 atomic%로 절연 반도체층(509, 510)에 첨가된다. 따라서, 절연 반도체층(509, 510)은 단결정립으로 형성되고 거의 단결정과 같아, TFT와 같은 소자의 형성부는 단결정 규소 기판에 형성된 MOS 트랜지스터와 같은 특성을 나타낼 수 있다.
실시형태 2
도 3에 도시된 예에서, 열전도층(502)이 기판(501)에 형성되고 제 1 절연층(504, 505)이 실시예 1과 동일한 방식으로 그 위에 형성된다. 다음, 제 2 절연층(511)이 열전도층과 제 1 절연층에 형성된다. 또한 제 2 절연층은 제 1 절연층처럼, 산화질화 규소막으로 형성될 수 있다. 섬형 반도체층(509, 510)은 실시예 1과 동일한 방법으로 제 2 절연층(511)에 형성할 수 있다.
제 2 절연층(511)의 막두께는 반도체막으로부터 기판으로의 열확산비를 제어할 수 있도록 변경된다. 질화 알루미늄 및 유사한 화합물은 상대적으로 강한 내부 응력을 갖기 때문에, 비록 열전도층으로서 사용되는 재료 형태와 제조 상태에 따르더라도, 그의 영향력은 반도체막 계면에서 결정화에 나쁜 영향을 미치는 왜곡을 발생시킨다; 그러나, 낮은 내부 응력의 산화질화 규소막이 도 3에 도시된 것처럼 형성되는 경우, 역효과를 완화시킬 수 있다. 이 경우에, 제 2 절연층의 두께는 5-100nm이다.
실시형태 3
TFT 활성층으로서의 기능을 하는 결정성 반도체막의 제조 방법은 레이저 어닐링으로만 제한되지 않으며, 레이저 어닐링을 열 어닐링과의 조합하여 사용할 수 있다. 예를 들어, 도 2(C)에 되시된 상태의 비정질 구조(비정질 규소막)를 갖는 반도체막(506)이 형성되는 기판이 결정화를 위해 노 어닐러를 사용하여 약 4-12시간 동안 약 600-700℃로 가열처리하고, 실시예 1에서 설명된 레이저 어닐링 방법으로 처리하면, 동일한 효과가 얻어질 수 있다. 또한 열 어닐링에 의한 결정화를 1995년 일본 공보 특허 No. 130652에 개시된 촉매 원소를 사용하는 결정화 방법에 적용할 수 있다.
도 4(A)에 도시된 것처럼, 열전도층(502)이 유리 기판(501)에 형성되고 제 1 절연층(504, 505)이 실시예 1과 동일한 방법으로 그 위에 형성된다. 또한 제 2 절연층(511)은 실시예 2와 동일한 방법으로 형성되거나, 또는 생략할 수 있다. 다음 비정질 반도체막(506)이 플라즈마 CVD 또는 스퍼터링에 의해 25-80nm 두께로 형성된다. 예를 들어, 비정질 규소막은 55nm 두께로 형성된다. 중량당 촉매 원소를 10ppm 함유한 수성액이 촉매 원소를 함유한 층(512)을 형성하도록 스핀 코팅에 의해 도포된다. 촉매 원소는 니켈(Ni), 게르마늄(Ge), 철(Fe), 팔라듐(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu), 금(Au) 등일 수 있다. 촉매 원소를 함유한 층(512)은 스핀 코팅 대신에 스퍼터링 또는 기상 증착에 의해 촉매 원소층으로서 1-5nm 두께로 형성할 수 있다.
제 1 절연층(504, 505)을 선택적으로 형성함으로써, 비정질 반도체막(506)의 표면을 불규칙하게 형성할 수 있다. 촉매 원소를 함유한 수성액이 스핀 코팅에 의해 촉매 원소를 함유한 층(512)을 형성하도록 도포될 때, 촉매 원소를 함유한 층(512)의 두께는 일정하지 않고, 상대적으로 두꺼운 트렌치 영역에는 제 1 절연층이 형성되지 않는다. 이는 차후 열 어닐링 단계에서 반도체막으로 확산되는 촉매 원소의 농도가 커지는 원인이 된다.
도 4(B)에서 도시된 결정화 단계에서는, 5atomic%로 비정질 규소막의 수소 함량을 감소시키기 위해 1시간 동안 400-500℃에서 제 1 가열처리를 행한다. 다음 노 어닐러가 1-8시간 동안 550-600℃에서 질소 분위기에서 열 어닐링을 위해 사용된다. 상기 결정성 규소막이 이 단계에서 얻어질 수 있다. 그러나, 상기 단계까지의 열 어닐링에 의해 제조된 결정성 반도체막(513)은 투과형 전자 현미경으로 미세하게 관측된 것처럼 다중 결정립을 포함하고, 결정립의 크기 및 위치는 일정하지 않다. 또한 라만 분광기 관찰로 국소적으로 비정질 영역이 잔재한다.
대면적 결정을 달성하기 위해 이 단계에서 레이저 어닐링을 행하면서, 규정된 영역에 결정성 반도체막(513)의 제어는 규정된 위치에 이들을 형성하는데 효과적이다. 레이저 어닐링으로, 결정성 반도체막(513)은 제 1 용융되고 결정화되어, 상기 목적을 달성한다. 예를 들어, XeCl 엑시머 레이저(파장: 308nm)는 광학계로 선형 빔을 형성하는데 사용되고, 조사는 5-50Hz의 발진 주파수, 100-500mJ/cm2의 에너지 밀도로 실시되며 선형 빔은 80-98% 중첩된다. 여기서, 도 4(C)에 도시된 것처럼, 제 1 절연층(504, 505)이 형성된 A 영역과 주변 B 영역에는, 레이저 빔 조사에 의한 가열의 최대 온도와 조사 후의 냉각 비에 차이가 있어, 영역 A에서는 결정립의 성장 속도가 빠른 반면 급속 냉각의 영역 B에서는 소량의결정립만이 성장할 수 있다. 따라서, 결정성 반도체막에 제어된 큰 결정립 위치를 형성하는 것이 가능하다.
이런 방식으로, 제 1 절연층에 형성 및 제조된 결정성 반도체막(514)은 형성 영역에서 거의 단결정을 산출할 수 있다. 나머지 결정성 반도체막(515)은 상대적으로 작고 크기가 임의적인 결정립으로 형성된 영역이다. 그러나, 이 상태에서, 결정성 반도체막(514, 515)의 표면에 남아있는 촉매 원소의 농도는 3×1010-2×1011atoms/cm2이다.
여기서, 1998년 일본 특허 공보 No. 247735에 개시된 것처럼, 게더링 단계가 행해질 수 있다. 게더링 단계는 결정성 규소막에서의 촉매 원소의 농도를 1×1017atoms/cm3이하, 보다 바람직하게는 1×1016atoms/cm3이하로 줄일 수 있다. 먼저, 도 4(D)에 도시된 것처럼, 마스크 절연막 커버(516)를 결정성 반도체막(514, 515)의 표면에 150nm 두께로 형성하고, 홀(517)을 패터닝에 의해 형성하고, 결정성 규소막을 노출시킨다. 또한 결정성 규소막에 인을 함유한 영역(518)을 제공하기 위해 인 첨가 단계를 행한다. 이 단계에서는, 도 4(E)에 도시된 것처럼, 5-24시간 동안 500-800℃(바람직하게는 500-550℃), 예를 들어 12시간 동안 525℃에서 질소 분위기에서 가열처리로, 인을 함유한 영역(518)이 게더링 위치로 작용하여, 인을 함유한 영역(518)으로 결정성 규소막(514, 515)에 남아있는 촉매 원소를 분리시킨다. 또한, 마스크 절연막 커버(516)와 인을 함유한 영역(518)을 제거하고 도 4(F)에 도시된 것처럼 섬형 반도체층(519, 520)을 형성함으로써, 결정화 단계에서 사용되는 촉매 원소의 농도를 1×1017atoms/cm3로 줄인 결정성 규소막을 얻는 것이 가능하다.
따라서, 본 발명에 따라 레이저 어닐링에 의한 결정화 단계를 행함으로써 가열처리에 의해 제조된 결정성 규소막의 촉매 원소가 가열되어, 실시예 1에서 도시된 레이저 어닐링으로만의 결정화 단계에 의한 것보다 결정립이 큰 결정성 반도체막을 얻을 수 있다. 그러나, 제조된 섬형 반도체층(519, 520)에는 1016-1018/cm3의 결함도가 남아있기 때문에, 1016/cm3이하로 결함 밀도를 감소시키기 위한 수소화 단계에 대해, 수소 분위기, 1-3%의 수소를 함유한 질소 분위기 또는 플라즈마 가열에 의해 형성된 수소를 함유한 분위기에서 300-450℃의 온도에서 가열처리를 행할 수 있다. 수소화 단계로, 약 0.01-0.1atomic%의 수소가 섬형 반도체층(519, 520)에 첨가된다.
실시예들
실시예 1
본 실시예에서는, n-채널형 TFT와 p-채널형 TFT를 포함하는 CMOS회로의 제조 단계를 도 5 및 6을 참조로 설명한다.
도 5(A)에서, 사용되는 기판(101)은 바륨 붕규산 유리 또는 알루미노붕규산 유리로, 대표적 예로는 #7059 유리 및 #1737 유리가 있다. 유리의 왜곡점 이하의 약 10-20℃의 온도에서, 차후 단계에서 기판의 수축에 의한 변형을 감소시키기 위해 가열처리를 할 수 있다. 적어도 투명한, 열전도층(102)이 TFT가 형성되는 기판(101) 표면에 형성된다. 50-500nm 두께의 산화질화 알루미늄(AlNxO1-x:0.02≤x≤0.5)이 형성된다. 또한, Si, N, O 또는 M(여기서 M은 Al, Y, La, Gd, Dy, Nd, Sm 및 Er에서 선택된 1종 이상의 원소), 예를 들어 AlSiON 또는 LaSiON을 형성할 수 있다. 상기 열전도층은 스퍼터링에 의해 형성할 수 있다. 주어진 조성을 갖는 타겟이 아르곤(Ar) 또는 질소와 같은 불활성 기체를 사용하는 스퍼터링에 의한 형성에 사용될 수 있다. 또한 1000Wm-1K-1에 이르는 열전도에 대해 박막 다이아몬드층 또는 DLC(Diamond-Like Carbon)층을 형성할 수 있다.
플라즈마 CVD법에 의해 SiH4및 N2O로부터의 50-500nm 두께의 산화질화 규소막을 형성하고, 섬형 제 1 절연막(103, 104)을 형성하기 위해, 불화수소(HF) 및 불화수소 암모니아(NH4HF2)를 함유한 용액에서 부분 에칭을 행한다. 제 1 절연막의 산소 농도는 55atomic% 내지 70atomic%이고 수소 농도는 1atomic% 내지 20atomic%이다. 이 조성은 막에서의 고정 전하 밀도를 감소시키면서 조밀한 막을 형성한다.
섬형으로 형성된 제 1 절연막(103, 104)의 크기는 차후 단계에서의 활성층으로 형성되는 절연 반도체층과 크기가 같거나 약간 크다. 다르게는, TFT 채널 형성 영역과 크기가 같거나 약간 클 수 있다. 섬형 반도체층의 크기는 요구되는 TFT 특성에 따라 적절히 정해질 수 있고, 예를 들어, 크기가 20㎛ × 8㎛(채널 길이 방향으로의 길이 × 채널 폭 방향으로의 길이), 또는 그밖에 28㎛ × 30㎛ 또는 45㎛ × 63㎛일 수 있다. 결과적으로, 제 1 절연막(103, 104)의 바깥쪽 치수는 크기가 같거나 또는 1-20% 크게 섬형 반도체층 각각의 크기와 일치한다. 제 1 절연층(103, 104)의 에지에서 측벽의 각도가 유리 기판의 주표면에 대해 10°내지 40°이도록 테이퍼(taper) 에칭이 행해져, 그위에 적층되는 막에 대한 단(step) 또는 베레지(barege)를 확보한다.
또한 제 2 절연막(105)은 플라즈마 CVD에 의해 SiH4및 N2O로 제조되는 산화질화 규소막을 포함하여 형성된다. 산화질화 규소막의 조성은 산소 함량이 55 atomic% 내지 65 atomic%이고 질소 함량이 1 atomic% 내지 20 atomic%로, 내부 응력은 그 위에 형성되는 반도체층에서의 직접적인 응력을 피하도록 감소된다. 제 2 절연층은 10-200nm(바람직하게는 20-100nm)두께로 형성된다. 제 2 절연층은 실시예 1에 도시된 것처럼 행략할 수 있다.
다음, 비정질 구조를 갖는 반도체층이 25-80nm(바람직하게는 30-60nm) 두께로 플라즈마 CVD 또는 스퍼터링과 같은 공지된 방법에 의해 형성된다. 예를 들어, 비정질 규소막은 플라즈마 CVD에 의해 55nm 두께로 형성된다. 비정질 구조를 갖는 반도체막은 비정질 반도체막 또는 마이크로 결정성 반도체막일 수 있고, 비정질 규소-게르마늄 막과 같은, 비정질 구조를 갖는 화합물 반도체막이 사용될 수도 있다. 또한, 하지층의, 제 2 절연층과 비정질 반도체층이 연속적으로 형성될 수 있다.
실시형태 1-3에 설명된 방법중 하나가 결정성 반도체막(이 경우에는, 결정성 규소막)을 형성하는데 사용되며, 섬형 반도체층(107, 108a)을 형성하기 위한 에칭 처리를 행한다. 에칭 처리는 CF4및 O2의 혼합 가스를 사용하는, 건식 에칭에 의해 이루어진다. 섬형 반도체층(107, 108a)은 각각 단결정립으로 구성되며, 에칭에 의해 형성된 층 패턴은 거의 단결정으로 간주된다. 다음, 마스크층(109)을 라즈마 CVD, 감압 CVD 또는 스퍼터링에 의해 50-100nm 두께를 갖는 산화 규소막에 의해 형성한다. 예를 들어, 플라즈마 CVD의 경우에, 테트라에틸 오르토실리케이트(TEOS : Tetraethyl Orthosilicate) 및 O2가 혼합되어, 40Pa의 작용압, 300-400℃의 기판 온도 및 고주파(13.56MHz) 전류 밀도 0.5-0.8W/cm2의 방전으로 두께 100-150nm, 바람직하게는 130nm의 막이 형성된다.
도 7(A)은 도 5(A)를 위에서 본 것이다. 도 7(A)에서, 마스크층과 제 1 및 제 2 절연막은 생략한다. 섬형 패턴으로 형성된 제 1 절연층(103, 104) 부분이 각각 중첩되도록 섬형 반도체층(107, 108b)이 제공된다. 도 7(A)에서, 단면 A-A'은 도 5(A)에 도시된 단면 구조에 해당한다.
도 5(B)에 도시된 것처럼 포토레지스트 마스크(110)가 제공되고, p-형 불순물 원소가 n-채널형 TFT가 형성되는 섬형 반도체층(108a)의 쓰레숄드 전압을 제어하기 위해 1×1016내지 5×1017atoms/cm3농도로 첨가된다. 붕소(B), 알루미늄(Al) 및 게르마늄(Ge)과 같은 주기율표 13족 원소가 반도체에 있어 p-형 불순물 원소로 공지되어 있다. 여기서는, 디보란(B2H6)이 이온 도핑에 의해 붕소(B) 첨가를 위해 사용된다. 붕소(B) 첨가가 항상 필요한 것은 아니며 생략할 수 있으나, 붕소(B)를 함유한 반도체층(108b)은 규정 범위내에서 n-채널형 TFT의 쓰레숄드 전압을 제한하도록 형성할 수 있다.
n-채널형 TFT LDD 영역의 형성을 위해, 섬형 반도체층(108b)에 n-형 불순물 원소를 선택적으로 첨가한다. 인(P), 비소(As) 및 안티몬(Sb)과 같은 주기율표 15족 원소가 n-형 불순물 원소로 공지되어 있다. 포토레지스트 마스크(111)가 형성되고, 여기서는 인(P)을 첨가하기 위해 포스핀(PH3)을 사용하는 이온 도핑이 적용된다. 형성된 불순물 영역(12)의 인(P) 농도는 2×1016내지 5×1019atoms/cm3(도 5(C))이다. 본 명세서 전면에 거쳐, 불순물 영역(112)에 포함된 n-형 불순물 영역의 농도는 (n-)로 표시한다.
다음, 마스크층(109)이 정화수로 희석된 불화수소산의 에칭액으로 제거된다. 도 5(B) 및 (C)에서, 섬형 반도체층(108b)에 첨가된 불순물 원소의 활성화 단계가 행해진다. 활성화는 질소 분위기에서 500-600℃에서 1-4시간 동안의 열 어닐링과 같은 방법에 의해, 또는 레이저 어닐링과 같은 상이한 방법에 의해 행해질 수 있다. 양쪽 방법을 조합하여 사용할 수도 있다. 본 실시예에서는, 섬형 반도체 층이 형성되는 기판의 전체 표면의 처리를 위해서 5-50Hz의 발진 주파수, 100-500 mJ/cm2의 에너지 밀도에서 선형 빔을 형성하고 선형 빔 80-98%가 중첩되는 엑시머 레이저를 사용하는 레이저 어닐링 방법이 사용된다. 레이저광 조사 조건에는 특별한 제한이 없으며, 작업자에 의해 적절히 결정될 수 있다.
게이트 절연막(113)이 플라즈마 CVD 또는 스퍼터링을 사용하여 40-150nm 막두께로 규소를 함유한 절연막을 형성한다. 예를 들어, 120nm두께로, 제 1 절연막과 동일한 산화질화 규소막이 형성될 수 있다. SiH4및 N2O에 O2첨가로 제조되는 산화질화 규소막이 막의 고정 전하밀도가 감소되기 때문에 보다더 안정하다. 게이트 절연막이 상기 산화질화 규소막에 제한되지 않으며, 다른 형태의 규소를 함유한 절연막이 단층 또는 적층 구조로 사용될 수 있다(도 5(D)).
도 5(E)에 도시된 것처럼, 전도층이 게이트 전극 형성을 위해 가스 절연막에 형성된다. 이 전도층은 단층으로 사용될 수 있고, 필요하다면 이중 또는 삼중의 적층 구조일 수 있다. 예를 들어, 구조는 전도성 금속 질화물막으로 구성된 전도층(A) 및 금속막으로 구성된 전도층(B)의 적층이다. 전도층(B)(115)은 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)에서 선택된 원소 또는 이들을 주성분으로 구성된 합금, 또는 이들 원소의 조합으로 이루어진 합금막(대표적으로 Mo-W 합금막 또는 Mo-Ta 합금막)으로 형성될 수 있으며, 전도층(A)(114)은 질화 탄탈(TaN), 질화 텅스텐(WN), 질화 티타늄(TiN), 질화 몰리브덴(MoN) 등으로 형성될 수 있다. 또한 전도층(A)(114)은 텅스텐 실리사이드, 티타늄 실리사이드 또는 몰리브덴 실리사이드를 사용할 수 있다. 전도층(B)(115)은 낮은 저항성을 달성하기 위해 불순물 농도를 감소시킬 수 있고, 30ppm 이하의 산소 농도가 특히 바람직한 것으로 발견되었다. 예를 들어, 산소 농도가 30ppm 이하인 경우 텅스텐(W)으로 20μΩcm 이하의 낮은 저항성 값을 실현시킬 수 있다.
전도층(A)(114)은 10-50nm(바람직하게 20-30nm)일 수 있고, 전도층(B)(115)은 200-400nm(바람직하게 250-350nm)일 수 있다. 본 실시예에서는, 30nm 두께의 TaN막이 전도층(A)(114)으로 사용되고 350nm의 Ta막이 전도층(B)(115)으로 사용되며, 모두 스퍼터링으로 형성한다. TaN막은 스퍼터링 가스로서 Ar 및 질소의 혼합 가스를 사용하고 타겟으로는 Ta를 사용한다. Ar은 Ta에 대한 스퍼터링 가스로 사용된다. 스퍼터링 가스에 충분한 양의 Xe 또는 Kr을 첨가함으로써, 형성된 막의 내부 응력을 경감시키고 막의 분리를 방지할 수 있다. α상 Ta막의 저항은 약 20μΩcm이어서 게이트 전극으로서 사용할 수 있으나, β상 Ta막의 저항은 약 180μΩcm이어서 게이트 전극으로서의 사용은 부적합하다. TaN막은 거의 α상 결정 구조를 갖기 때문에, 그 위의 Ta막의 형성은 α상 Ta막을 나타내기 쉽다. 도면에는 도시되지 않았지만, 전도층(A)(114) 아래에 약 2-20nm 두께로 인(P)이 첨가된 규소막을 형성하는 것이 바람직하다. 이는 결합력을 향상시킬 수 있고 그위에 형성되는 전도막의 산화를 방지하면서 또한 게이트 절연막(113)속으로 전도층(A)과 전도층(B)에 있는 알칼리성 금속 원소의 확산을 방지할 수 있다. 어떠한 경우라도, 전도층(B)은 10-500μΩcm 범위의 저항율을 갖는 것이 바람직하다.
다음, 원하는 패턴을 갖는 포토레지스터 마스크가 형성되고, 전도층(A)(114)과 전도층(B)(115)이 게이트 전극(116, 117)을 형성하기 위해 서로 에칭된다. 예를 들어, CF4와 O2의 혼합 가스 또는 Cl2가 1-20Pa의 작용압에서 건식 에칭에 사용된다. 게이트 전극(116, 117)은 전도층(A)을 이루는(116a, 117a), 전도층(B)을 이루는 (116a, 117b)과 합해져 형성된다. 여기서, n-채널형 TFT가 제공된 게이트 전극(117)은 게이트 절연막(113)을 경유하여 불순물 영역(112) 부분과 중첩된다. 또한 게이트 전극은 전도층(B)만을 형성할 수 있다(도 6(A)).
도 7(B)은 도 6(A)을 위에서 본 것이다. 도 7(B)에서, 게이트 절연막과 제 1 및 제 2 절연막은 생략했다. 게이트 절연막을 경유하여 섬형 반도체층(107, 108b)에 제공된 게이트 전극(116, 117)이 게이트 배선(128)에 연결된다. 도 7(B)에서, 단면 A-A'는 도 6(A)에 도시된 단면 구조에 해당한다.
다음, p-채널형 TFT가 형성될 섬형 반도체층(107)에 소스 영역 및 드레인 영역으로서 불순물 영역(119)이 형성된다. 여기서, 게이트 전극(116)은 자기-정렬 불순물 영역을 형성하기 위해 p-형 불순물 원소를 첨가하기 위한 마스크로써 사용된다. n-채널형 TFT가 형성되는 섬형 반도체층(108b)이 포토레지스터 마스크(118)로 덮힌다. 불순물 영역(119)은 디보란(B2H6)을 사용하는 이온 도핑법으로 형성된다. 이 영역에서의 붕소(B) 농도는 3×1020내지 3×1021atoms/cm3이다.(도 6(B)). 본 명세서 전면에서, 형성되는 불순물 영역(134)에서의 p-형 불순물 원소의 농도는 (p+)로 표시한다.
다음, 소스 영역 또는 드레인 영역을 형성하기 위한 불순물 영역(121)이 n-채널형 TFT가 형성될 섬형 반도체층(108b)에 형성된다. 이는 포스핀(PH3)을 사용하는 이온 도핑법으로써 달성되며, 이 영역에서의 인(P) 농도는 1×1020내지 1×1021atoms/cm3이다(도 6(C)). 본 명세서 전면에 거쳐, 형성된 불순물 영역(121)에서의 n-형 불순물 원소의 농도는 (n+)로 표시한다. 또한 인(P)이 불순물 영역(119)에 동시에 첨가되나, 불순물 영역(117)에 첨가된 인(P)의 농도가 이전 단계에서 이미 첨가된 붕소(B) 농도의 약 1/2 내지 1/3이기 때문에, TFT의 특성에 영향을 미치지 않도록 p-형 전도성이 부여된다.
이는 이들 각각의 농도로 첨가된 n-형 또는 p-형 불순물 원소의 활성화를 위한 열 어닐링의 단계에 따라 실시된다. 상기 단계는 노 어닐링에 의해 행해질 수 있다. 또한 레이저 어닐링 또는 급속 열 어닐링(RTA)에 의해 행해질 수 있다. 어닐링 처리는 1ppm 이하 및 바람직하게는 0.1ppm 이하의 산소 농도로 질소 분위기에서, 400-700℃ 및 일반적으로는 500-600℃에서 행해지며, 본 실시예에서는 4시간 동안 550℃에서 가열 처리를 행해했다. 어닐링 처리에 앞서, 50-200nm 두께의 보호 절연층(122)으로 산화질화 규소막 또는 산화규소막을 형성할 수 있다. 산화질화 규소막은 표 1에 나열된 어떠한 상태에서도 형성되며, 또는 27 SCCM에서의 SiH4, 900 SCCM에서의 M2O로, 160Pa의 작용압, 325℃의 기판 온도 및 0.1W/cm2의 방전 전류 밀도로 형성될 수 있다(도 6(D)).
활성화 단계 후에, 3-100% 수소를 함유한 분위기에서 1-12시간동안 300-450℃에서의 가열처리에 의해 섬형 반도체층의 수소첨가 단계가 행해진다. 이 단계는 열적으로 여기된 수소에 의해 섬형 반도체층의 1016-1018cm3의 댕글링 본드를 종결시키는 단계이다. 수소첨가를 위한 다른 수단으로서 플라즈마 수소첨가(여기된 플라즈마 수소를 사용한다)를 행할 수 있다.
활성화 및 수소첨가 단계를 달성한 후, 섬형 절연막(123)이 보호 절연막상에 산화질화 규소막 또는 산화규소막의 적층에 의해 형성된다. 산화질화 규소막은 절연막(119)과 동일한 방법으로, 27 SCCM에서의 SiH4, 900 SCCM에서의 M2O로, 160Pa의 작용압, 325℃의 기판 온도 및 0.15W/cm2의 방전 전류 밀도로, 500-1500nm(바람직하게는 600-800nm) 두께로 형성된다. 층간 절연막(123)과 보호 절연막(122) TFT의 소스 영역과 드레인 영역에 이르는 콘택홀이 형성되어 소스 배선(124-125) 및 드레인 배선(126)을 형성한다. 도시되지 않았지만, 본 실시예에서 전극은 Ti막 100nm, Ti를 함유한 알루미늄막 300nm, Ti막 150nm를 스퍼터링으로 연속적으로 형성하는 3층 적층 구조이다.
다음, 질화 규소막, 산화 규소막 또는 산화질화 규소막이 보호막(127)으로서 50-500nm(일반적으로는 100-300nm) 두께로 형성된다. 이 단계에서의 수소화 처리로 TFT 특성 향상을 호전시킨다. 예를 들어, 가열처리는 3-100% 수소를 함유한 분위기에서 300-450℃에서 1-12 시간 행할 수 있고, 또는 플라즈마 수소화 방법을 사용하여 유사한 효과를 달성할 수 있다. 또한 상기 가열 처리는 수소화를 위해 섬형 반도체층(107, 108b)속으로 층간 절연층(123)과 보호 절연층(122)에 존재하는 수소의 확산을 야기시킬 수 있다. 어떠한 경우라도, 1016/cm3이하로 섬형 반도체층(107, 108b)의 결함 밀도를 감소시키는 것이 바람직하며, 0.01-0.1 atomic%로 수소를 함유하는 것이 상기 목적에 바람직하다.
따라서, 도 6(E)에 도시된 것처럼, 기판(101)에 n-채널형 TFT(151)과 p-채널형 TFT(150)을 완성하는 것이 가능하다. p-채널형 TFT(150)는 섬형 반도체층(107)에 채널 형성 영역(152), 소스 영역(153) 및 드레인 영역(154)을 포함한다. 다음 n-채널형 TFT(151)는 섬형 반도체층(108)에 채널 형성 영역(155), 게이트 전극(177)과 중첩되는 LDD 영역(156)(이 LDD 영역을 이하 Lov로 간주한다), 소스 영역(157) 및 드레인 영역(158)을 포함한다. 채널 길이 방향으로의 Lov 영역의 길이는 3-8㎛의 채널 길이에 대해 0.5-3.0㎛(바람직하게 1.0-1.5㎛)이다. 도 2에서, 각 TFT는 단일 게이트 구조이나, 이중 게이트 구조일 수도 있고 다수의 게이트 전극을 포함하는 다층게이트 구조라도 상관없다.
도 7(C)는 도 6(E)를 위에서 본 것이다. 소스 배선(124, 125)이 도시되지 않은 층간 절연층(123)과 보호 절연층(122)에 제공된 콘택홀과 섬형 반도체층(107, 108b)과 접하고 있다. 도 7(C)에서, 단면 A-A'은 도 6(E)에 도시된 단면 구조에 해당한다.
상기 방법으로 제조된 p-채널형 TFT(150)과 n-채널형 TFT(151)는 채널 형성 영역이 단결정립, 또는 단결정이다. 결과적으로, TFT가 작동하는 동안 전류 전송 특성이 입계 전위 또는 트랩핑으로 인한 영향을 받지 않기 때문에, 단결정 규소 기판에 형성된 MOS 트랜지스터와 상응하는 특성을 달성할 수 있다. 상기 형태의 TFT는 시프트 레지스터 회로, 버퍼 회로, D/A 컨버터 회로, 레벨 시프터 회로, 멀티플렉서 회로 등을 형성하는데 사용할 수 있다. 이들 회로의 적절한 조합은 액정 표시 장치, EL 표시 장치 또는 밀도 영상 센서(density image sensor)와같은 유리 기판상에 제작되는 다양한 반도체 장치에 적용할 수 있다.
실시예 2
본 실시예는 실시예 1에서 제작된 TFT와 상이한 형태의 하지층의 제작하기 위해 도 8을 사용하여 설명한다. 도 8에 도시된 TFT 단면 구조는 실시예 1의 제조 단계에 따라 형성되며, 실시예 1과의 차이점을 설명한다.
도 8(A)에서, SiH4, N2O 및 NH3로부터 플라즈마 CVD로 제작된 산화질화 규소막으로 구성된 절연층(133)이 열전도층(102)에 제공되면 선택적으로 제 1 절연층(103, 104)을 형성한다. 상기 산화질화 규소막은 20 atomic% 내지 30 atomic%의 산소 농도 및 20 atomic% 내지 30 atomic%의 질소 농도를 갖는 산화질화 규소막으로, 질소 및 산소 함량은 거의 같다. 결과적으로, 내부 응력은 질화 규소막에서 보다 감소되며, 알칼리성 금속 원소의 차단성을 제공할 수 있다. 제 2 절연층(511)이 그위에 형성된다. 제 1 절연층(103, 104)은 두께가 50-500nm이고, 절연층(133)은 두께가 50-200nm이다. 제 3 절연층은 응력을 완화시키는 효과가 있고, 결과로서 쓰레숄드 전압 및 TFT의 S값에서의 변화를 방지하는 효과를 나타낸다.
도 8(B)는 섬형 반도체층(107, 108)에 비해 제 1 절연층(134, 135)의 크기가 상대적으로 작은 것을 나타낸다. 제 1 절연층의 결정립은 크기가 크며, 채널 형성 영역(152, 155)이 이들 부분에 적합한 경우, 채널 형성 영역에서 결정 입계를 소거할 수 있다.
도 8(C)에서, TFT가 형성되는 유리 기판(136)의 표면에 트렌치가 형성된다. 트렌치 폭은 50-500nm이고, 상기 트렌치 작업은 유리 기판면에 원하는 패턴으로 포토레지스트 마스크를 형성하고 불화 수소(HF)를 함유한 수성액으로 에칭함으로써 달성된다. 열전도층은 트렌치가 형성되는 표면에 형성된다. 열전도층(137)의 두께는 500-2000nm이다. 다음, CMP(Chemical-Mechanical Polishing)이 표면 평탄화에 사용된다. 예를 들어, 열전도층(137)은 200nm 폭으로 트렌치가 형성되는 표면에 100nm 두께로 형성된다. 다음 CMP가 평탄화를 위해 사용되어, 제 1 절념층(138)의 두께는 트렌치가 형성되는 부분에서 500nm로 조절될 수 있고, 트렌치가 형성되지 않는 부분은 300nm로 조절될 수 있다. 제 2 절연막에 사용되는 산화질화규소막에서 CMP에 사용되는 연마제는 예를 들어, KOH가 첨가된 수성액에서, 염화규소 가스의 열 분해에 의해 형성된, 분산 증발 실리카 입자일 수 있다. 따라서 TFT가 평탄 표면에 실시예 1과 동일한 방법으로 제조된다.
도 8(D)는 제 1 절연층(140)에 형성된 1개의 섬형 반도체층(143)에 n-채널형 TFT(151) 및 p-채널형 TFT(150)가 형성된 것을 나타낸다. TFT의 제조 단계는 동일하며, 사용되는 포토마스크의 배치를 변화시킴으로써, 도 8(D)에 도시된 구조를 완성할 수 있다. 실시예 1에 대한 도 6(D)에서처럼, p-채널형 TFT(150)은 채널 형성 영역(152), 소스 영역(153) 및 드레인 영역(154)을 포함한다. n-채널형 TFT(151)은 채널 형성 영역(155), 게이트 전극(157)과 중첩되는 LDD 영역(156), 소스 영역(157) 및 드레인 영역(158)을 포함한다. 도 6 내지 8은 단일 게이트 구조를 갖는 TFT의 경우를 나타내나, 게이트 전극의 구조는 이중 게이트 구조 및 다수의 게이트 전극을 포함하는 다중게이트 구조라도 상관없다. 상기 방식으로 2개의 TFT를 가깝게 위치시킴으로써, TFT 특성의 변화를 줄이고 집적도를 향상시킬 수 있다.
실시예 3
본 실시예는 도 27 및 도 28을 참조로, 실시예 1과 상이한 구조를 갖는 n-채널형 TFT 및 p-채널형 TFT를 포함하는 CMOS 회로의 제조 단계를 나타낸다. 제조 조건에 대한 단계의 수와 허용가능한 범위는 실시예 1과 동일하다.
도 27(A)에 도시된 것처럼, 제 1 절연막(152), 제 2 절연막(1503-1505) 및 제 3 절연막이 실시예 1에서와 동일한 방법으로 유리 기판(1501)에 형성된다. 패턴 형성 제 2 절연막의 크기에는 제한이 없으며, 제 2 절연막(1504)의 크기는 나중 단계에서 45㎛×65㎛(채널 길이 방향 길이× 채널 폭 방향 길이)의 섬형 반도체층의 형성을 위해 50㎛×70㎛일 수 있다. 그 위에 비정질 규소막(1507)이 형성된다.
다음, 도 27(B)에 도시된 것처럼, 결정성 규소막(1507b)이 실시형태 1에서 설명된 레이저 어닐링을 사용하여 형성된다. 결정립은 제 1 절연막상에 수 ㎛의 크기로 성장하나, 이들은 단결정립일 필요는 없고, 다결정립이 있을 수도 있다.
또한, 도 27(C)에 도시된 것처럼, 45㎛×65㎛의 섬형 반도체층(1508)이 제 3 절연막(1506)을 경유하여 제 2 절연막(1504)에 형성된다. 또한 마스크층(1509)이 형성된다. 도 6(D) 내지 도 7(F)에 도시된 단계는 활성층으로서 섬형 반도체층(1508)과 n-채널형 TFT와 p-채널형 TFT의 형성에 의해 CMOS 회로를 형성하기 위한 단계를 나타낸다.
도 27(D)는 채널 도핑 단계로, 레지스트 마스크(1510)가 제공되고 붕소(B)가 n-채널형 TFT가 형성되는 영역에 이온 도핑법에 의해 첨가된다. 도 27(E)에서는, n-채널형 TFT의 LDD 영역으로서 기능하는 n-형 불순물 영역(1512)을 형성하기 위해 레지스트 마스크(1511)가 제공된다. 또한, 도 27(F)에 도시된 것처럼, 마스크층(1509)이 게이트 절연막(1513)을 형성하기 위해 레이저 활성화 처리로 제거된다.
도 28(A)에서, 전도층(A)(1514)과 전도층(B)(1515)이 스퍼터링에 의해 게이트 절연막에 형성된다. 이들 전도층의 바람직한 조합으로는 전도층(A)로서 TaN 및 전도층(B)로서 Ta 조합, 또는 전도층(A)로서 WN 및 전도층(B)로서 W의 조합이 있다. 또한 도 28(B)에 도시된 것처럼, 게이트 전극(1516, 1517)이 형성된다. 게이트 전극(1516, 1517)은 전도층(A)을 이루는 (1516a, 1517a) 및 전도층(B)을 이루는 (1516b, 1517b)로 구성된다.
이들 게이트 전극은 이온 도핑에 의해 불순물 원소의 첨가에 의해 소스 영역 및 드레인 영역의 자동-정렬 형성을 위한 마스크로 사용된다. 도 28(C)는 p-채널형 TFT의 소스 영역 및 드레인 영역을 형성하는 단계로, p-형 불순물 원소가 p+ 불순물 영역(1519)에 이온도핑에 의해 첨가된다. 여기서, n-채널형 TFT가 형성되는 영역은 레지스트 마스크(1518)로 덮힌다. 도 28(D)는 n-채널형 TFT 소스 영역 및 드레인 영역을 형성하는 단계로, n+ 불순물 영역(1521)을 형성하기 위해 이온 도핑에 의해 n-형 불순물 원소가 첨가된다. 또한 동시에 인(P)이 불순물 영역(1519)에 첨가되나, 불순물 영역(1520)에 첨가된 인(P)의 농도는 이전 단계에서 이미 첨가된 붕소(B) 농도의 약 1/2 내지 1/3이기 때문에, TFT의 특성에 영향을 미치지 않게 p-형 전도성이 부여된다.
다음, 보호 절연층(1522)이 도 28(E)에 도시된 것처럼 형성되고, 활성화 단계 및 수소화 단계가 행해진다. 활성화 및 수소화 단계가 행해진후, 층간 절연막(1523)이 보호 절연막상에 산화질화 규소막 또는 산화규소막을 적층시킴으로써 형성된다. 다음 TFT의 층간 절연막(1523)과 보호 절연막(1522)의 소스 영역 및 드레인 영역에 이르는 콘택홀이 형성되고, 소스 배선(1524, 1525) 및 드레인 배선(1526)이 형성된다. 다음, 질화규소막 또는 산화질화 규소막이 보호막(1527)으로서 50-500nm(대표적으로는 100-300nm) 두께로 형성된다. 이 상태에서 수소화 처리는 TFT 특성 개선을 위한 양호한 결과를 제공하게 된다.
따라서 기판(1501)상에 n-채널형 TFT(1551)과 p-채널형 TFT(1550)을 완성하는 것이 가능하게 된다. p-채널형 TFT(1550)은 채널 형성 영역(1552), 소스 영역(1553) 및 드레인 영역(1554)을 포함한다. n-채널형 TFT(1551)는 채널 형성 영역(1555), 게이트 전극(1517)과 중첩되는 LDD 영역(1556), 소스 영역(1557) 및 드레인 영역(1558)을 포함한다. 도 28은 각 TFT가 단일 게이트 구조인경우를 나타내나, 이중 게이트 구조일 수 있고 다수의 게이트 전극을 포함하는 다층게이트 구조라도 상관없다.
따라서, 1개의 섬형으로 형성된 제 2 절연층(1504)에 섬형 반도체층(1508)의 형성, 및 섬형 반도체층(1508)을 사용하여 2개의 TFT를 형성하는 것이 가능하다. 따라서 2개의 TFT는 TFT 특성 변화를 줄이고 집적도를 향상시키도록 가깝게 위치된다.
실시예 4
도 9 내지 도 13은 표시부에 화소 TFT 및 표시부 부근에 형성된 구동 회로 TFT가 동일 기판상에 제작되는 공정 단계를 상세히 설명하는데 사용된다. 그러나 설명의 편의를 위해서, 제어 회로는 시프트 레지스터 회로, 버퍼 회로와 같은 기본 회로로서 CMOS 회로 및 샘플링 회로를 형성하는 n-채널형 TFT를 나타낸다.
도 9(A)에서, 바륨 붕규산 유리 또는 알루미노붕규산 유리로 구성된 유리 기판이 기판(201)으로써 사용된다. 본 실시예에서는, 알루미노붕규산 유리가 사용된다. TFT가 형성되는 기판(201)의 한쪽면에, 50nm 두께의 질화 알루미늄(AlN)의 열전도층(202)이 형성된다. 산화질화 규소로 이루어진 섬형으로 제작된 제 1 절연층(203-206)이 그 위에 200nm 두께로 형성된다. 산화질화 규소로 이루어진 제 2 절연층(207)이 100nm 두께로 그위에 형성된다. 따라서, 열전도층(202), 제 1 절연층(203-206) 및 제 2 절연층(207)이 하지층으로써 적층된다.
다음, 25-80nm(바람직하게는 30-60nm) 두께의 비정질 구조를 갖는 반도체층(208a)이 플라즈마 CVD 또는 스퍼터링과 같은 공지된 방법에 의해 형성된다. 본 실시예에서, 비정질 규소막은 플라즈마 CVD에 의해 55nm 두께로 형성된다. 비정질 구조를 갖는 반도체막은 비정질 반도체막과 미세한 결정성 반도체막을 포함하며, 비정질 규소-게르마늄막과 같은 비정질 구조를 갖는 화합물 반도체막이 사용될 수 있다. 제 2 절연막(207)과 비정질 규소막(208a)이 동일한 막 형성 방법에 의해 형성될 수 있기 때문에, 이들 모두 연속 형성으로 구성될 수 있다. 제 2 절연막을 형성한 후, 표면의 오염 대기중에서 일단 제거됨으로써 방지될 수 있어, 제조된 TFT의 특성의 변화 및 쓰레숄드 전압 변화를 줄인다.
다음 결정성 규소막(208b)이 비정질 규소막(208a)으로부터 형성된다. 이는 실시예 1에서 설명된 것처럼, 발명의 레이저 어닐링법에 의해 달성된다. 또다른 방안으로는, 열 어닐링 및 레이저 어닐링이 결정성 규소막(208b)을 형성하기 위해, 실시예 3에서 설명된 1995년 일본 특허 공보 No. 130652에 개시된 기술로써 조합될 수 있다. 레이저 어닐링이 사용되는 경우, 레이저광 방출 장치로서 XeCl 엑시머 레이저(파장: 308nm)를 갖는 도 21에 도시된 것과 같은 레이저 어닐링 장치가 광학계로 선형빔을 형성하는데 사용되고, 5-50Hz의 발진 주파수, 100-500mJ/cm2의 에너지 밀도 및 80-98%가 중첩되는 선형빔으로 조사가 이루어진다. 결정성 규소막(208b)이 형성된다(도 9(B)).
다음 결정성 규소막(208b)을 활성층으로서 섬형 반도체층(209, 210a-212a)을 형성하기 위해, 섬형으로 분할하기 위해 에칭 처리가 가해진다. 다음, 마스크층(213)이 플라즈마 CVD, 감압 CVD 또는 스퍼터링에 의해 50-100nm 두께의 산화규소막으로 형성된다. 예를 들어 감압 CVD에 의해, SiH4및 O2의 혼합 가스가 266Pa 이하에서 400℃에서의 가열로 산화 규소막을 형성하는데 사용된다(도 9(C)).
채널 도핑 단계를 위해, 포토레지스트 마스크(214)가 제공되며, n-채널형 TFT가 형성되는 섬형 반도체층(210a-212a)의 전면에 쓰레숄드 전압을 제어하기 위해 약 1×1016내지 5×1017atoms/cm3농도의 p형 불순물 원소로서 붕소(B)가 첨가된다. 붕소(B)의 첨가는 이온 도핑에 의해 행해질 수 있으며, 또한 동시에 비정질 규소막의 형성과 함께 첨가될 수 있다. 붕소(B)가 항상 필요한 것은 아니며, 예정된 범위내로 n-채널형 TFT의 쓰레숄드 전압을 제한하기 위해 붕소(B)를 함유한 반도체층(210b-212b)을 형성하는 것이 바람직하다.
구동 회로의 n-채널형 TFT LDD 영역을 형성하기 위해서, n-형 불순물 원소가 섬형 반도체층(210b, 211b)에 선택적으로 첨가된다. 미리 포토레지스트 마스크(215-218)가 형성된다. 이 경우에, 인(P)을 첨가하기 위해서 포스핀(PH3)을 사용하는 인 도핑이 적용된다. 형성된 불순물 영역(n-)(219, 220)의 인(P) 농도는 1×1017내지 5×1019atoms/cm3이다(도 10(A)). 불순물 영역(221)은 표시부의 보유 캐패시턴스의 형성을 위한 반도체층이며, 인(P)이 이 영역에 동일한 농도로 첨가된다.
이는 도 9(D) 및 도 10(A)에 첨가된 불순물 원소의 활성화를 위해 불화수소 산등으로 마스크층(213)을 제거하는 단계에 의해 행해진다. 질소 분위기에서 500-600℃에서 1-4시간 동안 열 어닐링과 같은 방법에 의해, 또는 레이저 어닐링과 같은 방법에 의해 활성화가 행해질 수 있다. 두 가지 방법이 조합하여 사용될 수 있다. 본 실시예에서는, 섬형 반도체층이 형성되는 기판 전면을 처리하기 위해서, 5-50Hzdml 발진 주파수, 100-500 mJ/cm2의 에너지 밀도 및 80-98%가 중첩되는 선형빔 주사로 선형빔을 형성하기 위해 KrF 엑시머 레이저(파장:248nm)를 사용하는, 레이저 활성화 방법이 사용된다. 레이저광 조사 조건에는 특별한 제한은 없으며, 작업자가 적절히 선택할 수 있다.
게이트 절연막(222)은 플라즈마 CVD 또는 스퍼터링을 사용하여 40-150nm의 막두께로 규소를 함유한 절연막을 형성한다. 예를 들어, 개시 재료로 SiH4, N2O 및 O2를 사용하는 플라즈마 CVD에 의해 제조된 산화질화 규소막을 형성할 수 있다.
다음 제 1 전도층이 게이트 전극을 형성하기 위해 형성된다. 본 실시예에서, 전도성 질화 금속막으로 이루어진 전도층(A)(223)이 금속막을 이루어진 전도층(B)(224)와 적층된다. 여기서, 전도층(B)(224)은 타켓으로써 Ta를 사용하는 스퍼터링에 의해 250nm 두께의 탄탈(Ta)로 형성되고, 전도층(A)(223)은 50nm 두께의 질화 탄탈(TaN)로 형성된다(도 10(C)).
다음, 포토레지스터 마스크(225-229)가 형성되고, 전도층(A)(223)과 전도층(B)(224)이 게이트 전극(230-233) 및 캐패시티 배선(234)을 형성하기 위해 서로 에칭된다. 게이트 전극(230-233) 및 캐패시티 배선(234)은 전도층(A)을 이루는 (230a-234a)와 전도층(B)을 이루는 (230b-234b)와 하나로 형성된다. 여기서, 구동 회로에 형성되는 게이트 전극(231, 232)은 게이트 절연막(222)을 경유하여 불순물 영역(219, 220)의 일부와 중첩되도록 형성된다(도 10(D)).
이는 구동 회로의 p-채널형 TFT의 소스 영역 및 드레인 영역을 형성하기 위한 p-형 불순물 원소를 첨가하는 단계에 의해 행해진다. 여기서, 게이트 전극(230)은 자기-정렬 불순물 영역을 형성하기 위한 마스크로서 사용된다. n-채널형 TFT가 형성되는 영역은 포토레지스트 마스크(235)로 덮힌다. 불순물영역(p+)(234)이 1×1021atoms/cm3농도로, 디보란(B2H6)을 사용하는 이온 도핑법에 의해 형성된다(도 11(A)).
다음, 소스 영역 또는 드레인 영역으로서의 기능을 하도록 불순물 영역을 n-채널형 TFT에 형성한다. 레지스트 마스크(237-239)를 형성하고, 불순물 영역(241-244)을 형성하기 위해 n-형 불순물 원소를 첨가한다. 이는 포스핀(PH3)을 사용하는 이온 도핑법에 의해 행해지며, 불순물 영역(n+)(241-244)에서의 인(P) 농도는 5×1020atoms/cm3이다(도 11(B)). 붕소(B)는 이전 단계에서의 첨가로 인해 불순물 영역(240)에 이미 포함되어 있으나, 인(P)이 약 1/2 내지 1/3으로 첨가되기 때문에, 인(P)의 영향력은 무시할 수 있고, TFT 특성에 어떠한 영향도 미치지 않는다.
표시부의 n-채널형 TFT의 LDD 영역을 형성하기 위해서, n-형 불순물 원소를 첨가하는 단계가 행해진다. 여기서, 게이트 전극(233)이 이온 도핑법에 의해 n-형 불순물 원소의 자기-정렬 첨가를 위해 마스크로서 사용된다. 첨가된 인(P)의 농도는 5×1016atoms/cm3이며, 첨가 농도는 도 9(A) 및 도 10(A)와 10(B)에서 첨가된 불순물 원소의 농도보다 낮기 때문에, 대체로 불순물 영역(n--)(245, 246)만이 형성된다(도 11(C)).
이는 각각의 농도로 첨가된 n-형 또는 p-형 불순물 원소의 활성화를 위한 열 어닐링 단계에 의해 행해진다. 상기 단계는 노 어닐러를 사용하는 열 어닐링, 또는 레이저 어닐링 또는 급속 열 어닐링(RTA)에 의해 행해질 수 있다. 여기서, 활성화 단계는 노 어릴링에 의해 행해진다. 일반적으로 가열 처리는 질소 분위기에서 1ppm 이하의 산소 농도로 400-700℃ 대표적으로는 500-600℃에서 행해지며, 본 실시예에서, 가열 처리는 4시간 동안 550℃에서 행해진다.
상기 열 어닐링에서, 게이트 전극(230-233) 및 캐패시티 배선(234)을 형성하기 위한 Ta막(230b-234b)이 표면에서 5-80nm 두께로 TaN을 포함하는 전도층(C)(230c-234c)로서 형성된다. 전도층(B)(230b-234b), 질화 텅스텐(WN)이 형성될 경우, 티타늄(Ti), 질화 티타늄(TiN)이 형성될 수 있다. 게이트 전극(230-234)이 질소를 함유한 플라즈마 분위기에 노출되더라도, 질소 또는 암모니아를 사용하여 동일한 방법으로 형성될 수 있다. 3-100% 수소를 함유한 분위기에서 300-450℃에서 1-12 시간동안의 열 어닐링 단계를 수행하여 수소화를 위한 게이트 배선으로 기능하는 섬형 제 2 전도층을 형성한다. 상기 제 2 전도층은 저저항성 재료로서 주로 알루미늄(Al) 또는 구리(Cu)로 구성된 전도층(D)으로 형성된다. 양쪽의 경우에, 제 2 전도층의 저항률은 약 0.1-10μΩcm이다. 티타늄(Ti), 탄탈(Ta), 텅스텐(W) 또는 몰리브덴(Mo)으로 구성된 전도층(E)을 적층으로 형성할 수 있다. 본 실시예에서, 전도층(D)(247)은 0.1-2wt% 티타늄(Ti)을 함유한 알루미늄(Al)막이고, 전도층(E)(248)은 티타늄(Ti)막이다. 전도층(D)(247)은 200-400 (바람직하게는 250-350 nm)로 형성될 수 있다(도 12(A)).
전도층(E)(248) 및 전도층(D)(247)은 게이트 전극을 연결하는 게이트 배선을 형성하기 위해 에칭 처리를 하여, 게이트 배선(249, 250) 및 캐패시티 배선(251)을 형성한다. 제 1 에칭 처리는 SiCl4, Cl2및 BCl3의 혼합 가스를 사용하는 건식 에칭법에 의해 전도층(E)의 표면으로부터 전도층(D)을 거쳐 어느 정도까지 제거하며, 다음 전도층(D)을 제거하기 위해 인을 함유한 산 에칭액으로 습식 에칭을 행하여, 하지층과 선택적 작업을 유지하면서 게이트 배선을 형성한다.
도 14(B) 및 도 15(B)는 이 상태를 위에서 본 것으로, 단면 A-A' 및 단면 C-C'는 도 12(B)에서 A-A' 및 C-C'에 해당한다. 단면 B-B' 및 단면 D-D'는 도 16(B) 및 도 17(B)에서 B-B' 및 D-D'에 해당한다. 도 14(B) 및 도 15(B)에서, 게이트 배선(249, 250)의 일부는 게이트 전극(230, 231, 233)의 일부와 중첩되고 전기적으로 접촉하게 된다. 상기 조건은 단면 B-B'와 단면 D-D'에 해당하는 도 16(B) 및 도 17(B)의 단면 구조도에 도시했으며, 여기서 제 1 전도층을 형성하는 전도층(C)과 제 2 전도층을 형성하는 전도층(D)은 전기적으로 접촉한다.
제 1 층간 절연막(252)이 500-1500nm 두께로 산화 규소막 또는 산화질화규소막으로 형성된다. 본 실시예에서는, 27 SCCM에서의 SiH4, 900 SCCM에서의 N2O, 160 Pa의 작용압, 325℃의 기판 온도 및 0.15 W/cm2의 방전 전류 밀도로 형성된다. 다음, 소스 배선(253-256) 및 드레인 배선(257-260)을 형성하도록, 각 섬형 반도체층에 형성된 소스 영역 또는 드레인 영역에 이르는 콘택홀이 형성된다. 여기서는 도시되지 않았지만, 본 실시예에서 전극은 스퍼터링에 의해 100nm의 Ti막, 300nm의 Ti를 함유한 알루미늄막 및 150nm의 Ti막을 연속적으로 형성하는 3-층 적층 구조를 갖는다.
다음, 질화규소막, 산화규소막 또는 산화질화 규소막이 보호막(261)으로서 50-500nm(일반적으로는 100-300nm) 두께로 형성된다. 이 단계에서 수소화 처리는 TFT 특성의 개선에 있어 바람직하다. 예를 들어, 가열 처리는 3-100%의 수소를 함유한 분위기에서 300-450℃에서 1-12시간 동안 행할 수 있고, 플라즈마 수소화 방법을 사용함으로써 유사한 효과를 이룰 수 있다. 상기 가열 처리는 섬형 반도체층(209, 210b-212b)속으로 제 1 층간 절연막(252)에 존재하는 수소의 확산에 의해 수소화를 달성할 수 있다. 어떠한 경우라도, 섬형 반도체층(107, 108b)의 결함도를 1016/cm3이하로 감소시키는 것이 바람직하며, 0.01-0.1 atomic%의 수소의 함량이 상기 목적에 바람직하다(도 12(C)). 여기서, 개구부는 화소 전극과 드레인 배선의 연결을 위해 콘택홀이 형성된 위치에서 보호막(261)에 형성될 수 있다.
도 14(C) 및 도 15(C)는 이 상태를 위에서 본 것으로, 단면 A-A'와 단면 C-C'는 도 12(C)의 A-A'와 C-C'에 해당한다. 단면 B-B' 및 단면 D-D'는 도 16(C)와 도 17(C)의 B-B'와 D-D'에 해당한다. 도 14(C)와 도 15(C)는 제 1 층간절연막을 나타내지 않았으나, 섬형 반도체층(209, 210, 212)의 소스 영역 및 드레인 영역(도시되지 않음)에서의 소스 배선(253, 254, 256) 및 드레인 배선(257, 258, 260)은 제 1 층간절연막에 형성된 콘택홀을 경유하여 연결된다.
다음, 유기성 수지로 구성된 제 2 층간절연막(262)이 1.0-1.5㎛ 두께로 형성된다. 사용되는 유기성 수지는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, BCB(benzocyclobutene)등일 수 있다. 여기서, 기판을 코팅함 후, 열 중합형 폴리이이드가 300℃에서의 파이어링(firing)에 의한 형성에 사용된다. 다음 드레인 배선(260)에 이르는 콘택홀이 제 2 층간절연막(262)에 형성되고, 화소 전극(263, 264)이 형성된다. 사용되는 화소 전극은 투과형 액정 표시 장치의 경우에는 투명 전도막일 수 있고, 또는 반사형 액정 표시 장치의 경우에는 금속막일 수 있다. 본 실시예에서는 투과형 액정 표시 장치가 사용되며, 인듐-주석 산화물(ITO)막이 100nm 두께로 스퍼터링에 의해 형성된다(도 13).
동일 기판상에 구동 회로 TFT 및 표시부 화상 TFT를 갖는 기판이 상기 방식으로 완성된다. p-채널형 TFT(301), 제 1 n-채널형 TFT(302) 및 제 2 n-채널형 TFT(303)이 구동 회로에 형성되고 화소 TFT(304)와 보유 캐패시티(305)가 표시부에 형성된다. 본 명세서 전면에서의, 상기 기판은 편의를 위해 액티브 매트릭스 기판으로써 간주한다.
구동 회로의 p-채널형 TFT(301)은 섬형 반도체층(209)에 채널-형성 영역(306), 소스 영역(307a, 307b) 및 드레인 영역(308a, 308b)을 포함한다. 제 1 n-채널형 TFT(302)는 채널-형성 영역(309), 게이트 전극(231)과 중첩되는 LDD 영역(Lov)(310), 섬형 반도체층(210)의 소스 영역(311) 및 드레인 영역(312)을 포함한다. 채널 길이 방향으로의 상기 Lov 영역의 길이는 0.5-3.0㎛이고, 바람직하게는 1.0-1.5㎛이다. 제 2 n-채널형 TFT(303)은 섬형 반도체층(211)에 형성된 채널 형성 영역(313)과 Lov 영역 및 Loff 영역(LDD 영역은 게이트 전극(130)과 중첩되지 않고, 이를 Loff 영역이라 한다)을 포함하며, 채널 길이 방향으로의 상기 Loff 영역의 길이는 0.3-2.0㎛이고, 바람직하게는 0.5-1.5㎛이다. 화소 TFT(304)는 채널 형성 영역(318, 319), Loff 영역(320-323) 및 섬형 반도체층(212)의 소스 또는 드레인 영역(324-326)을 포함한다. 채널 길이 방향으로의 Loff 영역의 길이는 0.5-3.0㎛, 바람직하게는 1.5-2.5㎛이다. 캐패시티 배선(234, 251)과 게이트 절연막과 동일한 재료로 구성된 절연막이 화소 TFT(304)의 드레인 영역(326)에 연결되며, 보유 캐패시티(305)가 n-형 불순물 원소가 첨가된 반도체층(327)으로부터 형성된다. 도 12에서 화소 TFT(304)는 이중 게이트 구조이나, 단일 게이트 구조일 수 있고, 다수의 게이트 전극을 갖는 다중게이트 구조라도 상관 없다.
상기 구성은 화소 TFT 및 구동 회로에서 요구되는 명세서에 따른 각 회로의 TFT의 구조를 최적화시켜, 반도체 장치의 작동 성능 및 신뢰성을 향상시킨다. 또한, 내열성 전도성 재료로 게이트 전극을 형성함으로써, LDD 영역 및 소스와 드레인 영역의 활성화를 용이하게 할 수 있어, 저저항성 재료로 게이트 배석을 형성함으로써 배선 저항성을 적절히 줄일 수 있다. 이는 4인치 이상의 표시부(스크린 크기)를 갖는 표시 장치에 응용된다. 또한, 하지층이 형성되는 제 1 절연층(203-206)에 선택적으로 형성된 단결정 구조를 갖는 결정성 규소막을 사용함으로써, 0.10 V/dec 및 0.30V/dec 사이의 S값, 0.5V 및 2.5V 사이의 Vth 및 적어도 300㎠/V.sec의 전계효과 이동도를 갖는 n-채널형 TFT와 같은 TFT를 실현시킬 수 있다. 또한, 0.10 V/dec와 0.30 V/dec 사이의 S값, -0.5 V 및 -2.5V 사이의 Vth, 및 적어도 200㎠/V.sec의 전계효과 이동도를 갖는 p-채널형 TFT를 실현시킬 수 있다.
실시예 5
본 실시예는, 실시예 4에서 제작된 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정표시 장치를 제작하는 단계를 설명한다. 도 19에 도시된 것처럼, 도 13에 나타낸 상태로 액티브 매트릭스 기판에 배향막(601)이 형성된다. 폴리이미드 수지는 대부분의 액정 표시 소자에 대한 배향막으로 사용된다. 대립측에 대립 기판(602)에 불투명막(603), 투명 전도막(604) 및 배향막(605)이 형성된다. 배향막 형성후에, 액정 분자를 일정한 예비틸트 각으로 배향되도록 연마 처리를 행한다. 화소부와 CMOS 회로가 형성되는 액티브 매트릭스 기판을 마주하는 기판은 셀 결합 단계로 공지되어 있는 실링 재료 또는 스페이서(모두 도시되지 않음)를 통해 서로 부착된다. 다음, 액정 재료(606)가 기판 양쪽 사이로 주입되어 밀봉재(sealant)(도시되지 않음)로 완벽한 밀폐가 이루어진다. 사용되는 액정 재료는 액정 재료로 공지된 어떤것이라도 된다. 이는 도 19에 도시된 액티브 매트릭스형 액정 표시 장치를 완성한다.
상기 액티브 매트릭스형 액정 표시 장치의 구조를 도 20의 투시도와 도 21의 상부도로 설명한다. 도 20 및 도 21은 도 9 내지 13 및 도 19의 단면 구도도에 해당하는 동일한 부호를 사용한다. 도 21에서의 E-E'를 따른 단면 구조는 도 13에 도시된 화소 매트릭스 회로의 단면 구조도에 해당한다.
도 20에서, 액티브 매트릭스 기판은 동일 기판(201)에 형성된 화소부(406), 주사 신호 구동 회로(404) 및 화상 신호 구동 회로(405)로 구성된다. 화소 TFT(304)가 표시부에 제공되고 그 부근에 제공된 구동 회로는 CMOS 회로를 기초로 구성된다. 주사 신호 구동 회로(404)와 화상 신호 구동 회로(405)는 게이트 배선(250)과 소스 배선(256)으로 화소 TFT(304)에 각각 연결된다. 또한, FPC(Flexible Printed Circuit)(731)이 외부 I/O 단자(734)에 연결되고 입력 배선(402, 403)과 각 구동 회로에 연결된다.
도 21은 표시부의 1개 화소부를 상부에서 본 것을 나타낸 것이다. 게이트 배선(250)은 게이트 절연막(도시되지 않음)을 경유하여 그 아래 반도체층(212)와 교차한다. 또한 도시되지 않음 반도체층상에는 소스 영역, 드레인 영역 및 n-영역으로서 Loff 영역이 있다. 연결부(256)가 소스 배선(256)과 소스 영역(324) 사이에 존재하고, 연결부(266)가 드레인 배선(260)과 드레인 영역(326) 사이에 존재하고, 연결부(267)가 드레인 배선(260)과 화소 전극(263) 사이에 존재한다. 화소 TFT(304)의 드레인 영역(326)으로부터 연장되는 반도체층(327)이 게이트 절연막을 경유하여 캐패시티 배선(234, 251)과 중첩되는 영역에 보유 캐패시티(305)가 형성된다.
본 실시예의 액티브 매트릭스형 액정 표지 장치는 실시예 4의 구조로 설명했으나, 이는 실시예 4의 구조에 제한을 두는 것은 아니며, 액티브 매트릭스형 액정 표시 장치로서 실시예 4에 적용시 실시형태1-3에 도시된 구조를 사용할 수 있다. 어떤 경우라도, 실시형태 1에 도시된 하지층이 제공된 액티브 매트릭스 기판은 액티브 매트릭스형 액정 표시 장치를 제조하기 위해 이하 자유롭게 조합할 수 있다.
실시예 6
도 18은 액정 표시 장치의 I/O 단자, 표시부 및 구동 회로의 1개 배열을 나타낸 도면이다. 표시부(406)는 매트릭스 형태로 m 게이트 배선과 n 소스 배선을 갖는다. 예를 들어, 화소 밀도가 VGA일 경우, 480 게이트 배선과 640 소스 배선이 형성되며, XGA일 경우는 768 게이트 배선과 1024 소스 배선이 형성된다. 화소부의 화면 크기는 13 인치급 표시기의 경우에 사선 길이가 340mm이고, 18인치급 표시기의 경우에는 사선 길이가 460mm이다. 상기 액정 표시 장치를 실현시키기 위해서, 실시예 3에 표시된 저 저항성 재료로 게이트 배선을 형성할 필요가 있다. 게이트 배선에 대한 시간 상수(저항 × 체적)가 증가함에 따라 주사선의 응답속도는 지연되어, 고속으로 액정을 구동시키는 것이 불가능하게 된다. 예를 들어, 게이트 배선을 형성하는 재료의 저항률이 100μΩcm인 경우 스크린 크기는 약 6인치로 제한되나, 3μΩcm에 대해 27 인치의 스크린 크기가 가능하다.
주사 신호 구동 회로(404)와 화상 신호 구동 회로(405)가 표시부(406) 부근에 제공된다. 상기 구동 회로 게이트 배선의 길이가 화소부의 스크린 크기를 증가시킴으로써 길어질 필요가 있기 때문에, 게이트 배선은 대면적 스크린을 달성시키기 위해서, 실시예 4에서 지시된 것처럼, 알루미늄(Al) 또는 구리(Cu)와 같은 저 저항성 재료로 형성하는 것이 바람직하다. 본 발명에 따라, 입력 단자(401)로부터 각 구동 회로로 연결하는 입력 배선(402, 403)은 게이트 배선과 동일한 재료로 형성될 수 있고, 이들은 낮은 배선 저항성을 부여할 수 있다.
한편, 표시부의 스크린 크기가 0.9인치일 때, 사선 길이는 약 24mm이고, TFT가 서브마이크론 룰에 따라 제작되는 경우 그 주변에 제공된 구동 회로를 포함하여 30×30mm2내에서 고정된다. 이런 경우에, 실시예 4에 열거된 저 저항성 재료의 게이트 배선을 형성하는 것이 항상 필요한 것은 아니며, 게이트 배선은 Ta 또는 W와 같은, 게이트 전극을 형성하는데 사용되는 것과 동일한 재료로 형성될 수 있다.
이러한 구성을 갖는 액정 표시 장치는 실시예 4에 응용시에 실시형태 1-3에서 설명된 결정화 방법에 의해 완성된 액티브 매트릭스 기판을 사용하여 완성될 수 있다. 어떤 경우라도, 실시형태 1-3에서 설명된 결정화 기술에 의해 완성된 액티브 매트릭스 기판은 액티브 매트릭스형 액정 표시 장치를 제조하는데 자유롭게 조합될 수 있다.
실시예 7
본 실시예에서는, 표시 장치(유기성 EL 표시 장치)에 사용되는 재료를 액티브 매트릭스형 유기성 전기루미네선스(유기성 EL) 적용하는 발명의 설명을 위해 도 24를 사용한다. 도 24(A)는 액티브 매트릭스형 유기성 EL 표시 장치의 회로도를 나타낸다. 상기 유기성 EL 표시 장치는 동일 기판상에 제공된 화소부(11), X-방향 주변 구동 회로(12) 및 Y-방향 주변 구동 회로(13)를 포함한다. 표시부(11)는 스위칭 TFT(330), 보유 캐패시티(332), 전류 제어 TFT(331), 유기성 EL 소자(333), X-방향 신호선(18a, 18b), 전원선(19a, 19b), Y-방향 신호선(20a, 20b, 20c) 등으로 구성된다.
도 24(B)는 1개 화소부를 위에서 본 것이다. 스위칭 TFT(330)이 도 13에 도시된 p-채널형 TFT(301)과 동일한 방법으로 형성되며, 전류 제어 TFT(331)가 n-채널형 TFT(303)과 동일한 방법으로 형성된다.
부수적으로, 유기성 EL 표시 장치의 경우에 TFT의 상부를 향해 광이 방출되는 작동 모드에서, 화소 전극은 Al과 같은 반사형 전극을 형성한다. 여기에 도시된 구조는 유기성 EL 표시 장치의 화소부이나, 실시예 1에서처럼, 화소 영역 부근에 제공된 구동 회로가 있는 주변 회로-집적 액티브 매트릭스형 액정 표시 장치에 사용할 수 있다. 도시되지 않은 컬러 필터가 컬러 표시를 위해 제공될 수 있다. 어떤 경우라도, 실시형태 1에 도시된 하지층에 제공된 액티브 매트릭스 기판을 액티브 매트릭스형 유기성 EL 표시장치를 제조하는데 자유롭게 조합할 수 있다.
실시예 8
액티브 매트릭스 기판 및 액정 표시 장치 또는 본 발명에 따라 제조된 EL 표시 장치가 다양한 전기 광학 장치에 사용될 수 있다. 또한 본 발명은 표시 매체로서 전기 광학 장치를 사용하는 어떠한 전자 기계에도 적용가능하다. 전자 기계로서는 퍼스널 컴퓨터, 디지털 카메라, 비디오 카메라, 휴대용 데이터 단말기(모빌 컴퓨터, 셀률러 폰, 전자 수첩등), 운행 시스템 등을 열거할 수 있다. 이들의 예를 도 25에 나타냈다.
도 25(A)는 퍼스널 컴퓨터로, 마이크로프로세서 또는 메모리가 제공된 본체(2001), 화상 입력 장치(2002), 표시장치(2003) 및 키보드(2004)로 구성된다. 본 발명에 따라 레이저 어닐링에 의해 제조된 결정성 반도체막을 사용하여 제작된 TFT를 표시장치(2003) 또는 다른 신호 처리 회로를 형성하는데 사용할 수 있다.
도 25(B)는 비디오 카메라로, 본체(2101), 표시장치(2102), 음성 출력 장치(2103), 작동 스위치(2104), 배터리(2105) 및 화상 수신 장치(2106)로 구성된다. 본 발명에 따른 레이저 어닐링에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT가 표시 장치(2102) 또는 다른 신호 제어 회로에 적용될 수 있다.
도 25(C)는 휴대용 데이터 단말기로, 본체(2201), 화상 입력 장치(2202), 화상 수신 장치(2203), 작동 스위치(2204) 및 표시장치(2205)로 구성된다. 본 발명에 따른 레이저 어닐링에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT가 표시 장치(2205) 또는 다른 신호 제어 회로에 적용될 수 있다.
도 25(D)는 TV 게임 또는 비디오 게임용 전자 게임 장치로, CPU와 같은 전자 회로(2308)를 수용하는 본체(2301) 및 기로 매체(2304), 제어기(2305), 표시장치(2303), 및 본체(2301)와 일체화된 표시장치(2302)로 구성된다. 표시 장치(2303) 및 본체(2301)와 일체화된 표시장치(2302)는 동일한 정보를 표시할 수 있고, 또는 전자는 주요한 표시 장치로서 기능하고 후자는 제 2 표시 장치로서 기능하여, 기록 매체(2304)에 정보를 표시하기 위해 장치의 작동 상태를 나타내는 표시하거나, 또는 터치 센서 기능이 제공된 경우 작동 보드로서의 기능을 한다. 본체(2301), 제어기(2305) 및 표시장치(2303)는 이들 사이의 신호를 전송하기 위한 배선 연결점이 있고, 또는 센서(2306, 2307)가 무선 전송 또는 광전송을 위해 제공된다. 본 발명에 따른 레이저 어닐링에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT가 표시 장치(2302, 2303)에 사용될 수 있다. 사용되는 표시 장치(2303)는 종래의 CRT일 수 있다.
도 25(E)는 프로그램이 기록된 기록 매체를 사용하는 플레이어(이하 간단히 기록 매체라 한다)로, 본체(2401), 표시부(2402), 스피커(2403), 기록 매체(2404) 및 작동 스위치(2405)로 구성된다. 사용되는 기록 매체는 DVD(digital versatile disk), 콤팩 디스크(CD)를 사용할 수 있고, 비디오 게임(또는 TV 게임)용 데이터 표시 및 인터넷 뿐만 아니라 음악 프로그램 재생 및 화상을 표시한다. 본 발명에 따라 레이저 어닐링에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT를 표시장치(2402) 또는 다른 제어 회로에 사용할 수 있다.
도 25(F)는 디지털 카메라로, 본체(2501), 표시장치(2502), 접안렌즈부(2503), 작동 스위치(2504), 및 화상 수신부(도시되지 않음)로 구성된다. 본 발명에 따라 레이저 어닐링에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT를 표시장치(2502) 또는 다른 제어 회로에 사용할 수 있다.
도 26(A)는 프론트형 프로젝터로, 광원 광학계 및 표시 장치(2601) 및 스크린(2602)으로 구성된다. 본 발명은 표시장치 또는 다른 신호 제어 회로에 적용할 수 있다. 도 26(B)는 리어형 프로젝터로, 본체(2701), 광원 광학계 및 표시 장치(2702), 밀러(2703) 및 스크린(2704)으로 구성된다. 본 발명에 따라 레이저 어닐링에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT를 표시장치 또는 다른 제어 회로에 사용할 수 있다.
도 26(C)는 도 26(A) 및 도 26(B)에 대한 광원 광학계와 표시 장치(2601, 2702)의 구성예를 나타낸 것이다. 광원 광학계 및 표시장치(2601, 2702)는 광원 광학계(2801), 밀러(2802, 2804-2806), 이색성 밀러(2803), 빔 스플리터(2807), 액정 표시장치(2808), 상 대조 패널(2809) 및 투사 광학계(2810)로 구성된다. 투사 광학계(2810)는 다중 광학 렌즈로 구성된다. 도 26(C)는 3개의 액정 표시 장치(2808)를 사용하는 3-패널 형태를 나타낸 것이나, 시스템 형태를 이로 제한하는 것은 아니며, 단일-패널 형태의 광학계를 대신 사용할 수 있다. 도 26(C)에 화살표로 표시된 광경로에 적절한 광학렌즈가 제공될 수 있고, 또는 편광 기능을 하는 필름, 상 조절을 위한 필름, IR 필름등이 제공될 수 있다. 도 26(D)는 도 26(C)의 광원 광학계(2801)의 구조예를 나타낸 것이다. 본 실시예에서, 광원 광학계(2801)는 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변형 소자(2815) 및 수렴 렌즈(2816)로 구성된다. 도 26(D)에서 광원 광학계는 1개의 예만을 나타냈으며 도시된 구성에 제한을 두는 것은 아니다.
여기서 도시되지 않았지만, 본 발명은 항해 시스템 및 화상 센서의 판독 회로에 적용할 수 있다. 따라서, 본 발명의 범주는 매우 넓으며 다양한 분야의 전자 기계에 응용할 수 있다. 상기 예들의 전자 기계는 실시형태 1내지 3을 따를 결정화 기술을 사용하는, 실시예 1 내지 7의 어떠한 조합 구성이라도 가능하다.
본 발명의 결정화 기술을 사용함으로써, 결정립의 위치 및 크기가 제어된 결정성 반도체막을 형성하는 것이 가능하다. 따라서, TFT 채널 형성 영역에 부합하는 결정성 반도체막의 결정립을 형성함으로써, 단결정립을 갖는 채널 형성 영역을 형성하고, 단결정 반도체막으로 제조된 TFT에 비교할 만한 특성을 얻을 수 있다.
또한, 투명 절연 재료로 열전도층을 형성함으로써, 탑-게이트 TFT에 백 채널의 기생 용량을 없앨 수 있고, 투과형 액정 표시 장치를 포함하는 EL 표시장치 및 화상 센서와 같은 다양한 반도체 장치에 적용으로 고성능 반도체 장치 설계를 이룰 수 있다.

Claims (95)

  1. 기판 표면에 형성되고 10 Wm-1K-1이상의 열전도율을 갖는 투명한 열전도층,
    상기 열전도층의 선택된 부분에 형성된 10 Wm-1K-1이하의 열전도율을 갖는 제 1 절연층, 및
    상기 제 1 절연층에 선택적으로 형성되고 수소가 첨가된 단결정립을 포함하는 반도체막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 열전도층과 상기 제 1 절연층에 제 2 절연층이 형성되고, 상기 반도체막이 상기 제2 절연층과 접촉되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 군에서 선택된 1개 이상의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소에서 선택된 1개 이상의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  6. 제 2 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함한 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 기판 표면과 상기 제 1 절연층의 에지에서의 측벽 각도가 10°내지 40°사이인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 게임기 및 프로젝터로 구성된 그룹에서 선택된 것을 특징으로 하는 반도체 장치.
  10. 기판 표면에 형성되고 10 Wm-1K-1이상의 열전도율을 갖는 투명한 열전도층,
    상기 열전도층의 선택된 부분에 섬형으로 형성되는 10 Wm-1K-1이하의 열전도율을 갖는 제 1 절연층, 및
    선택적으로 상기 제 1 절연층에 형성되는 수소가 첨가된 단결정립을 포함하는 반도체막을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 열전도층과 상기 제 1 절연층에 제 2 절연층이 형성되고, 상기 반도체막이 상기 절연층과 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 적어도 하나 이상의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  13. 제 10 항에 있어서, 상기 열전도층이 Si, N, O, Al, 및 희토 원소로 구성된 그룹에서 선택된 적어도 하나 이상의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  14. 제 10 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  16. 제 10 항에 있어서, 상기 제 1 절연층의 에지에서의 측벽 각이 상기 기판과 10°내지 40°사이인 것을 특징으로 하는 반도체 장치.
  17. 제 10 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치.
  18. 제 10 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치.
  19. 기판에 제공된 적어도 1개 이상의 TFT를 갖는 반도체 장치로서,
    상기 기판 표면에 형성되는 10Wm-1K-1이상의 열전도율을 갖는 투명한 열전도층,
    상기 열전도층의 선택된 부분에 형성되는 10Wm-1K-1이하의 열전도율을 갖는 제 1 절연층, 및
    선택적으로 상기 제 1 절연층에 형성된 수소가 첨가된 단결정립을 포함하는 반도체막을 포함하며,
    상기 TFT의 채널 형성 영역이 상기 반도체막에 형성되는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서, 제 2 절연층이 상기 열전도층과 상기 제 1 절연층에 형성되고, 상기 반도체막이 상기 제 2 절연층과 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  21. 제 19 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  22. 제 19 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  23. 제 19 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  24. 제 20 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  25. 제 19 항에 있어서, 상기 기판 표면과 상기 제 1 절연층의 에지에서 측벽의 각도가 10°내지 40°사이인 것을 특징으로 하는 반도체 장치.
  26. 제 19 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치.
  27. 제 19 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치.
  28. 기판에 제공된 1개 이상의 TFT를 갖는 반도체 장치로서,
    기판 표면에 형성되는 10Wm-1K-1이상의 열전도율을 갖는 투명한 열전도층,
    상기 열전도층의 선택된 부분에 섬형으로 형성되는 10Wm-1K-1이하의 열전도율을 갖는 제 1 절연층, 및
    선택적으로 상기 제 1 절연층에 형성되고 수소가 첨가된 단결정립을 포함하는 반도체막을 포함하며,
    상기 TFT의 채널 형성 영역이 상기 반도체막에 형성되는 것을 특징으로 하는 반도체 장치.
  29. 제 28 항에 있어서, 상기 열전도층과 상기 제 1 절연층에 제 2 절연층이 형성되고, 상기 반도체막이 상기 제 2 절연층과 접촉되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제 28 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 함유한 것을 특징으로 하는 반도체 장치.
  31. 제 28 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 함유한 것을 특징으로 하는 반도체 장치.
  32. 제 28 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  33. 제 29 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  34. 제 28 항에 있어서, 상기 기판 표면과 상기 제 1 절연층의 에지에서 측벽의 각도가 10°내지 40°사이인 것을 특징으로 하는 반도체 장치.
  35. 제 28 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치.
  36. 제 28 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치.
  37. 기판 표면에 10 Wm-1K-1이상의 열전도율을 갖는 투명한 절연 열전도층을 형성하는 단계,
    상기 열전도층의 선택된 부분에 10 Wm-1K-1이하의 열전도율을 갖는 제 1 절연층을 형성하는 단계,
    상기 열전도층과 상기 제 1 절연층에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막을 결정화시켜 상기 제 1 절연층에서 단결정립을 포함하는 반도체막을 선택적으로 형성하는 단계, 및
    상기 반도체막을 수소화시켜 수소가 첨가된 단결정립을 포함하는 반도체막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  38. 제 37 항에 있어서, 제 2 절연층이 상기 열전도층과 상기 제 1 절연층에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  39. 제 37 항에 있어서, 수소가 첨가된 반도체막이 상기 제 1 절연층위에 상기 제 2 절연층과 접촉되어 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  40. 제 37 항에 있어서, 상기 결정화가 레이저광을 조사함으로써 행해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  41. 제 37 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  42. 제 37 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소로부터 선택된 1개 이상의 원소를 함유한 재료를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  43. 제 37 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  44. 제 38 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  45. 제 37 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  46. 제 37 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
  47. 기판 표면에 10 Wm-1K-1이상의 열전도율을 갖는 투명한 절연 열전도층을 형성하는 단계,
    상기 열전도층의 선택된 부분에 10 Wm-1K-1이하의 열전도율을 갖는 제 1 절연층을 형성하는 단계,
    상기 열전도층과 상기 제 1 절연층에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막을 결정화시켜 상기 열전도층에 다수의 결정립을 갖고 상기 제 1 절연층에 단결정립을 포함하는 반도체막을 선택적으로 형성하는 단계, 및
    상기 반도체막을 수소화시켜 상기 제 1 절연층에 단결정립을 포함하는 수소가 첨가된 반도체막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  48. 제 47 항에 있어서, 상기 열전도층과 상기 제 1 절연층에 제 2 절연층을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  49. 제 47 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제 1 절연층 위에서, 상기 제 2 절연층과 접촉되게 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  50. 제 47 항에 있어서, 상기 결정화가 레이저광을 조사함으로써 행해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  51. 제 47 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 1개 이상의 원소를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  52. 제 47 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소로 구성된 그룹에서 선택된 적어도 1종 이상의 원소를 포함하는 재료를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  53. 제 47 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  54. 제 48 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  55. 제 47 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  56. 제 47 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
  57. 기판에 제공된 1개 이상의 TFT를 포함하는 반도체장치 제조 방법으로서,
    기판 표면에 10 Wm-1K-1이상의 열전도율을 갖는 투명한 절연 열전도층을 형성하는 단계;
    상기 열전도층의 선택된 부분에 10 Wm-1K-1이하의 열전도율을 갖는 제 1 절연층을 형성하는 단계;
    상기 열전도층과 상기 제 1 절연층에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막을 결정화시켜 상기 제 1 절연층에 단결정립을 포함하는 반도체막을 선택적으로 형성하는 단계; 및
    상기 반도체막을 수소화시켜 수소가 첨가된 단결정립을 포함하는 반도체막을 형성하는 단계를 포함하며,
    상기 TFT의 채널형성 영역이 단결정립을 포함하는 상기 수소가 첨가된 반도체막에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  58. 제 57 항에 있어서, 상기 열전도층과 상기 제 1 절연층에 제 2 절연층이 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  59. 제 57 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제 1 절연층 위에서, 상기 제 2 절연층과 접촉되어 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  60. 제 57 항에 있어서, 상기 결정화가 레이저광을 조사함으로써 행해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  61. 제 57 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  62. 제 57 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소로부터 선택된 적어도 1개 이상의 원소를 포함하는 재료를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  63. 제 57 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  64. 제 58 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  65. 제 57 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  66. 제 57 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
  67. 기판에 제공된 1개 이상의 TFT를 포함하는 반도체 장치 제조 방법으로서,
    기판 표면에 10Wm-1K-1이상의 열전도율을 갖는 투명한 절연 열전도층을 형성하는 단계,
    상기 열전도층의 선택된 부분에 10Wm-1K-1이하의 열전도율을 갖는 제 1 절연층을 형성하는 단계,
    상기 열전도층과 상기 제 1 절연층에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막을 결정화시켜 상기 열전도층에 다수의 결정립을 갖고 상기 제 1 절연층에 단결정립을 포함하는 반도체막을 선택적으로 형성하는 단계, 및
    상기 반도체막을 수소화시켜 상기 제 1 절연층에 단결정립을 포함하는 수소가 첨가된 반도체막을 형성하는 단계를 포함하며,
    상기 TFT의 채널형성 영역을 상기 제 1 절연층위에, 단결정립을 포함하는 상기 수소가 첨가된 반도체막에 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  68. 제 67 항에 있어서, 상기 열전도층과 상기 제 1 절연층에 제 2 절연층을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  69. 제 67 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제 1 절연층 위에, 상기 제 2 절연층과 접촉되게 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  70. 제 67 항에 있어서, 상기 결정화가 레이저광을 조사함으로써 행해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  71. 제 67 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  72. 제 67 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 함유한 재료를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  73. 제 67 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  74. 제 68 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  75. 제 67 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  76. 제 67 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
  77. 기판에 형성된 투명한 열전도층,
    상기 열전도층의 선택된 부분에 형성된 제 1 절연층, 및
    선택적으로 제 1 절연층에 형성된 반도체막을 포함하며,
    상기 투명한 열전도층의 열전도율이 상기 제 1 절연층의 열전도율보다 큰 것을 특징으로 하는 반도체 장치.
  78. 제 77 항에 있어서, 제 2 절연층이 상기 열전도층과 상기 제 1 절연층에 형성되고, 상기 반도체막이 상기 제 2 절연층과 접촉되는 것을 특징으로 하는 반도체 장치.
  79. 제 77 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 1개 이상의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  80. 제 77 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소로부터 선택된 1개 이상의 원소를 포함하는 것을 특징으로 하는 반도체 장치.
  81. 제 77 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  82. 제 78 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치.
  83. 제 77 항에 있어서, 상기 기판 표면과 상기 제 1 절연층의 에지에서 측벽의 각도가 10°내지 40°사이인 것을 특징으로 하는 반도체 장치.
  84. 제 77 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치.
  85. 제 77 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치.
  86. 기판 표면에 열성을 갖는 투명한 열전도층을 형성하는 단계,
    상기 열전도층의 선택된 부분에 제 1 절연층을 형성하는 단계,
    상기 열전도층과 상기 제 1 절연층에 비정질 반도체막을 형성하는 단계, 및
    상기 비정질 반도체막을 결정화시켜 반도체막을 선택적으로 형성하는 단계를 포함하며,
    상기 투명한 열전도층의 열전도율이 상기 제 1 절연층의 열전도율보다 높은 것을 특징으로 하는 반도체 장치 제조 방법.
  87. 제 86 항에 있어서, 상기 열전도층과 상기 제 1 절연층에 제 2 절연층이 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  88. 제 86 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제 1 절연층 위에서 상기 제 2 절연층과 접촉하게 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  89. 제 86 항에 있어서, 상기 결정화가 레이저광을 조사함으로써 행해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  90. 제 86 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화 규소 및 질화 붕소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  91. 제 86 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토 원소로 구성된 그룹에서 선택된 적어도 1개 이상의 원소를 함유한 재료를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  92. 제 86 항에 있어서, 상기 제 1 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  93. 제 87 항에 있어서, 상기 제 2 절연층이 55 atomic% 내지 70 atomic% 농도의 산소 및 1 atomic% 내지 20 atomic% 농도의 질소를 포함하는 산화질화 규소막인 것을 특징으로 하는 반도체 장치 제조 방법.
  94. 제 86 항에 있어서, 상기 반도체 장치가 전기루미네선스 재료를 사용하는 표시 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  95. 제 86 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 데이터 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치.
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