JP2000082821A

JP2000082821A - 半導体装置の製造方法及び液晶ディスプレイ

Info

Publication number: JP2000082821A
Application number: JP11240190A
Authority: JP
Inventors: Kiichi Hirano; 貴一平野; Naoya Sotani; 直哉曽谷; Toshifumi Yamaji; 敏文山路; Yoshihiro Morimoto; 佳宏森本; Kiyoshi Yoneda; 清米田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-07-03
Filing date: 1999-08-26
Publication date: 2000-03-21

Abstract

(57)【要約】【課題】優れた特性の多結晶シリコン膜を備えた半導
体装置のスループットを向上させること。【解決手段】ガラス基板１上に絶縁性薄膜１ａを形成
し、この絶縁性薄膜１ａの上に非晶質シリコン膜を形成
し、この非晶質シリコン膜をレーザーアニールして多結
晶シリコン膜２を形成し、この多結晶シリコン膜２の上
に、ゲート絶縁膜３を介してゲート電極を形成し、前記
多結晶シリコン膜２に、ソース／ドレインとなる不純物
領域６を形成し、前記不純物領域６をＲＴＡ法を用いて
急速加熱することにより活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
(Thin Film Transistor)等の半導体装置の製造方法及び
液晶ディスプレイ(ＬＣＤ：Liqid Crystal Display)に
関するものである。

【０００２】

【従来の技術】近年、アクティブマトリクス方式ＬＣＤ
の画素駆動素子（画素駆動用トランジスタ）として、透
明絶縁基板上に形成された多結晶シリコン膜を能動層に
用いた薄膜トランジスタ（以下、多結晶シリコンＴＦＴ
という）の開発が進められている。

【０００３】多結晶シリコンＴＦＴは、非晶質シリコン
膜を能動層に用いた薄膜トランジスタに比べ、移動度が
大きく駆動能力が高いという利点がある。そのため、多
結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現
できる上に、画素部（表示部）だけでなく周辺駆動回路
（ドライバ部）までを同一基板上に一体に形成すること
ができる。

【０００４】このような多結晶シリコンＴＦＴにおい
て、能動層としての多結晶シリコン膜の形成方法として
は、基板上に直接多結晶シリコン膜を堆積させる方法や
基板上に非晶質シリコン膜を形成した後に、これを多結
晶化する方法等がある。このうち、多結晶シリコン膜を
直接基板に堆積させる方法は、例えば、ＣＶＤ法を用
い、高温下で堆積させるという比較的簡単な工程であ
る。

【０００５】また、非晶質シリコン膜を堆積した後にこ
れを多結晶化するには、固相成長法が一般的である。こ
の固相成長法は、非晶質シリコン膜に熱処理を行うこと
により、固体のままで多結晶化させて多結晶シリコン膜
を得る方法である。この固相成長法の一例を図３１及び
図３２に基づいて説明する。

【０００６】工程Ａ（図３１参照）：絶縁基板（例えば
石英ガラス）６１上に、通常の減圧ＣＶＤ法を用いて非
晶質シリコン膜を形成し、更に、窒素（Ｎ₂）雰囲気
中、温度９００℃程度で熱処理を行うことにより、前記
非晶質シリコン膜を固相成長させて多結晶シリコン膜６
２を形成する。

【０００７】前記多結晶シリコン膜６２を薄膜トランジ
スタの能動層として用いるために、フォトリソグラフィ
技術、ＲＩＥ法によるドライエッチング技術により前記
多結晶シリコン膜６２を所定形状に加工する。

【０００８】前記多結晶シリコン膜６２の上に、減圧Ｃ
ＶＤ法を用いて、ゲート絶縁膜６３としてのシリコン酸
化膜を堆積する。

【０００９】工程Ｂ（図３２参照）：前記ゲート絶縁膜
６３上に、減圧ＣＶＤ法により多結晶シリコン膜を堆積
した後、この多結晶シリコン膜に不純物を注入し、更に
熱処理を行って不純物を活性化させる。

【００１０】次に、常圧ＣＶＤ法により、この多結晶シ
リコン膜の上にシリコン酸化膜６４を堆積した後、フォ
トリソグラフィ技術、ＲＩＥ法によるドライエッチング
技術を用いて、前記多結晶シリコン膜及びシリコン酸化
膜６４を所定形状に加工する。前記多結晶シリコン膜は
ゲート電極６５として使用する。

【００１１】次に、自己整合技術により、ゲート電極６
５及びシリコン酸化膜６４をマスクとして、多結晶シリ
コン膜６２に不純物を注入し、ソース・ドレイン領域６
６を形成する。

【００１２】このような方法は、固相成長や不純物活性
化の時に９００℃程度の高い温度を使用することから、
高温プロセスと呼ばれており、耐熱性の高い基板（例え
ば、石英基板）を用いた場合には、処理時間が短く済む
という利点がある。

【００１３】しかしながら、前記耐熱性の高い基板は高
価であり、比較的安価なガラス基板を用いた場合には、
基板に熱歪みが生じて好ましくなく、近年では、低温プ
ロセスを用いた開発が盛んである。

【００１４】特に、駆動デバイスであるＴＦＴにおいて
は、高性能化が必須であり、このために、低温プロセス
を用いたＴＦＴの構成材料の高品質化をはじめとする様
々なアプローチがなされている。

【００１５】例えば、デバイス特性を左右する活性層材
料の高品質化技術として、非晶質シリコン膜を出発材料
とし、エキシマレーザーアニール法によって、多結晶シ
リコン薄膜を形成する技術が開発されている。

【００１６】

【発明が解決しようとする課題】従来例にあっては、以
下の通りの問題点を有する。

【００１７】（１）レーザーアニールは、ビーム走査を
何度も繰り返して行う必要があるため、結晶化プロセス
に時間がかかるという問題があるが、従来例にあって
は、熱源としてレーザービームのみを使用するものであ
るので、多結晶化プロセスに加え、例えば、不純物領域
の活性化にも時間のかかるレーザーアニールを行わなけ
ればならず、総プロセス時間が長くなり、ＴＦＴデバイ
スおよびＴＦＴを使用したＬＣＤデバイスのスループッ
トが低下する。

【００１８】（２）非晶質シリコン膜の結晶化や不純物
の活性化の熱処理のために、基板中の不純物が、上層の
非晶質シリコン膜（又は多結晶シリコン膜）に拡散して
しまう。

【００１９】本発明は、半導体装置の製造方法及び液晶
ディスプレイに関し、斯かる問題点を解決するものであ
る。

【００２０】

【課題を解決するための手段】本発明の第１の局面によ
る半導体装置の製造方法は、基板上に絶縁膜を形成する
工程と、この絶縁膜の上に非晶質シリコン膜を形成する
工程と、この非晶質シリコン膜をレーザーアニールして
多結晶シリコン膜を形成する工程と、前記多結晶シリコ
ン膜に、不純物領域を形成する工程と、前記不純物領域
をＲＴＡ法を用いて急速加熱することにより活性化する
工程と、を含むことをその要旨とする。

【００２１】このように、非晶質シリコン膜の結晶化を
レーザーアニールを用いて行い、不純物領域の活性化を
ＲＴＡ法を用いて行うことにより、結晶化と活性化とを
いずれもレーザーアニール法で行うことに比べて、製造
時間が短くなる。特にこの場合、レーザーアニールによ
り品質の高い多結晶シリコン膜が得られ、且つＲＴＡに
より不純物領域を短時間で活性化できる。

【００２２】また、基板と非晶質シリコン膜との間に
は、絶縁膜を形成しているので、非晶質シリコン膜の結
晶化や不純物の活性化の熱処理の際に、基板中の不純物
が非晶質シリコン膜又は多結晶シリコン膜中に拡散する
ことを防止する。

【００２３】本発明の第２の局面による半導体装置の製
造方法は、基板上に絶縁膜を形成する工程と、この絶縁
膜の上に非晶質シリコン膜を形成する工程と、この非晶
質シリコン膜をレーザーアニールして多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜に、不純物領
域を形成する工程と、前記不純物領域を、ランプを熱源
として急速加熱することにより活性化する工程と、を含
むことをその要旨とする。

【００２４】このように、非晶質シリコン膜の結晶化を
レーザーアニールを用いて行い、不純物領域の活性化を
ランプを熱源として急速加熱することにより行うこと
で、結晶化と活性化とをいずれもレーザーアニール法で
行うことに比べて、製造時間が短くなる。特にこの場
合、レーザーアニールにより品質の高い多結晶シリコン
膜が得られ、且つランプを熱源とした急速加熱により不
純物領域を短時間で活性化できる。

【００２５】また、基板と非晶質シリコン膜との間に
は、絶縁膜を形成しているので、非晶質シリコン膜の結
晶化や不純物の活性化の熱処理の際に、基板中の不純物
が非晶質シリコン膜又は多結晶シリコン膜中に拡散する
ことを防止する。

【００２６】上記の場合において、前記絶縁膜の厚みを
１０００Å〜６０００Åの範囲に設定することが望まし
い。こうすることで、熱処理の際の基板からの不純物の
拡散を、より効果的に防止することができる。

【００２７】また、上記の場合において、前記多結晶シ
リコン膜に不純物領域を形成する工程の前に、ゲート電
極を形成する工程を行うことが望ましい。

【００２８】また、前記ＲＴＡ法に用いる熱源として、
ランプからの光照射熱を用いることが望ましい。

【００２９】また、前記ランプとして、キセノンアーク
ランプを用いることが望ましい。

【００３０】また、本発明の第３の局面による液晶ディ
スプレイは、上記第１又は第２の局面による半導体装置
の製造方法によって製造した薄膜トランジスタを画素駆
動用素子として用いることをその要旨とする。こうする
ことにより、優れた液晶ディスプレイを短時間で製造す
ることができる。

【００３１】また、本発明の第４の局面による液晶ディ
スプレイは、上記第１又は第２の局面による半導体装置
の製造方法によって製造した薄膜トランジスタを画素駆
動用素子及び周辺駆動回路用素子として用いることをそ
の要旨とする。こうすることにより、優れた液晶ディス
プレイを短時間で製造することができる。

【００３２】

【発明の実施の形態】（第１実施形態）本発明を具体化
した第１の実施形態を図１乃至図１８に従って説明す
る。

【００３３】工程１（図１参照）：石英ガラスや無アル
カリガラスなどの基板１上に、ＳｉＯ₂やＳｉＮなどの
絶縁性薄膜１ａをＣＶＤ法やスパッタ法などにより形成
する。具体的には、基板１としてコーニング社製７０５
９を使用し、その表面上に常圧又は減圧ＣＶＤ法によ
り、形成温度３５０℃で、膜厚３０００〜５０００Åの
ＳｉＯ₂膜を形成する。

【００３４】このＳｉＯ₂膜の膜厚は、後工程の熱処理
やビーム照射などで基板１中の不純物がこのＳｉＯ₂膜
を通過して上層へ拡散しない程度の厚みが必要で、１０
００〜６０００Åの範囲が適切で、２０００〜６０００
Åにしたときに拡散防止効果が良好で、その中でも３０
００〜５０００Åの場合がもっとも適している。

【００３５】また、絶縁性薄膜１ａとしてＳｉＮを用い
た場合の膜厚としては、１０００〜５０００Åの範囲が
適切で、２０００〜５０００Åにしたときに拡散防止効
果が良好で、その中でも２０００〜３０００Åの場合が
もっとも適している。

【００３６】工程２（図２参照）：前記絶縁性薄膜１ａ
の上に、非晶質シリコン膜２ａ（膜厚５００Å）を形成
する。この非晶質シリコン膜２ａをＴＦＴの能動層とし
て用いた場合、この能動層が厚すぎると、多結晶シリコ
ンＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減
少するため、このときの非晶質シリコン膜２ａの膜厚
は、４００〜８００Åの範囲が適切で、５００〜７００
Åにしたときに特性が良好で、その中でも５００〜６０
０Åの場合がもっとも適している。

【００３７】前記非晶質シリコン膜２ａの形成方法には
以下のものがある。

【００３８】減圧ＣＶＤを用いる方法：減圧ＣＶＤ法
でシリコン膜を形成するには、モノシラン（ＳｉＨ₄）
又はジシラン（Ｓｉ₂Ｈ₆）の熱分解を用いる。モノシラ
ンを用いた場合、処理温度が５５０℃以下では非晶質、
６２０℃以上では多結晶となる。そして、５５０〜６２
０℃では微結晶を含む非晶質が多くなり、温度が低くな
るほど非晶質に近づいて微結晶が少なくなる。従って、
温度条件を変えるだけで、非晶質シリコン膜２ａ中の微
結晶の量を調整することができる。

【００３９】プラズマＣＶＤ法を用いる方法：プラズ
マＣＶＤ法で非晶質シリコン膜を形成するには、プラズ
マ中でのモノシランまたはジシランの熱分解を用いる。

【００４０】実際の工程では、前記の方法を採用し、
使用ガス：モノシラン、温度：３５０℃の条件で、微結
晶を含まない非晶質シリコン膜を形成している。

【００４１】工程３（図３参照）：前記非晶質シリコン
膜２ａの表面に、波長λ＝２４８ｎｍのＫｒＦエキシマ
レーザービームを照射、走査してアニール処理を行い、
非晶質シリコン膜２ａを溶融再結晶化して、多結晶シリ
コン薄膜２を形成する。

【００４２】この時のレーザー条件は、アニール雰囲
気：１×１０^-4Ｐａ以下、基板温度：室温〜６００℃、
照射エネルギー密度：１００〜５００ｍＪ／ｃｍ²、走
査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１
００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。

【００４３】前記レーザービームとしては、波長λ＝３
０８ｎｍのＸｅＣｌエキシマレーザーを使用してもよ
い。この時のレーザー条件は、アニール雰囲気：１×１
０^-4Ｐａ以下、基板温度：室温〜６００℃、照射エネル
ギー密度：１００〜５００ｍＪ／ｃｍ²、走査速度：１
〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１００ｍｍ／
ｓｅｃの範囲の速度で走査可能）である。

【００４４】また、波長λ＝１９３ｎｍのＡｒＦエキシ
マレーザーを使用してもよい。この場合のレーザー条件
は、アニール雰囲気：１×１０^-4Ｐａ以下、基板温度：
室温〜６００℃、照射エネルギー密度：１００〜５００
ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅｃであ
る。

【００４５】いずれのレーザービームを用いても、照射
エネルギー密度及び照射回数に比例して、多結晶シリコ
ンの粒径は大きくなるので、所望の大きさの粒径が得ら
れるように、エネルギー密度を調整すればよい。

【００４６】本実施形態では、このエキシマレーザーア
ニールに、高スループットレーザー照射法を用いる。即
ち、図２９において、１０１はＫｒＦエキシマレーザ
ー、１０２はこのレーザー１０１からのレーザービーム
を反射する反射鏡、１０３は反射鏡１０２からのレーザ
ービームを所定の状態に加工し、基板１に照射するレー
ザービーム制御光学系である。

【００４７】このような構成において、高スループット
レーザー照射法とは、レーザービーム制御光学系１０３
によってシート状（１５０ｍｍ×０．５ｍｍ）に加工さ
れたレーザービームを、複数パルスの重ね合わせにより
照射する方法で、ステージ走査とパルスレーザ照射を完
全に同期させ、きわめて高精度な重複でレーザーを照射
することによりスループットを高めるものである。

【００４８】工程４（図４参照）：前記多結晶シリコン
膜２を薄膜トランジスタの能動層として用いるために、
フォトリソグラフィ技術、ＲＩＥ法によるドライエッチ
ング技術により前記多結晶シリコン膜２を所定形状に加
工する。

【００４９】そして、前記多結晶シリコン膜２の上に、
ロードロック式減圧ＣＶＤ装置を用いた減圧ＣＶＤ法に
より、ゲート絶縁膜としてのＬＴＯ膜（Low Temperatur
e Oxide：シリコン酸化膜）３（膜厚１０００Å）を形
成する。

【００５０】工程５（図５参照）：前記ゲート絶縁膜３
の上に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚２
０００Å）４ａを堆積する。この非晶質シリコン膜４ａ
は、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型な
らボロン）がドープされているが、ノンドープ状態で堆
積し、その後に不純物を注入してもよい。

【００５１】次に、スパッタ法を用い、前記非晶質シリ
コン膜４ａの上にタングステンシリサイド（ＷＳｉ_x）
膜４ｂ（膜厚１０００Å）を形成する。スパッタ法で
は、Ｗシリサイドの合金ターゲットを使用する。Ｗシリ
サイド（ＷＳｉ_X）の化学量論的組成はＸ＝２である
が、合金ターゲットの組成はＸ＞２に設定する。これは
Ｗシリサイド膜４ｂの組成がＸ＝２に近いと、その後の
熱処理時に非常に大きな引っ張り応力が生じ、Ｗシリサ
イド膜４ｂにクラックが発生したり、剥離したりする恐
れがあるためである。但し、Ｗシリサイドの抵抗値はＸ
＝２の場合に最も低くなるため、クラックや剥離が生じ
ない程度にＸの上限を設定する必要がある。

【００５２】そして、常圧ＣＶＤ法により、前記Ｗシリ
サイド膜４ｂの上にシリコン酸化膜５を堆積した後、フ
ォトリソグラフィ技術、ＲＩＥ法によるドライエッチン
グ技術を用いて、前記多結晶シリコン膜４ａ、Ｗシリサ
イド膜４ｂ及びシリコン酸化膜５を所定形状に加工す
る。前記非晶質シリコン膜４ａは、前記Ｗシリサイド膜
４ｂとともにポリサイド構造のゲート電極４として使用
する。

【００５３】工程６（図６参照）：自己整合技術によ
り、ゲート電極４及びシリコン酸化膜５をマスクとし
て、多結晶シリコン膜２に不純物を注入し、ソース／ド
レイン領域６を形成する。

【００５４】工程７（図７参照）：前記ゲート絶縁膜３
及びシリコン酸化膜５の上に、常圧ＣＶＤ法によりシリ
コン酸化膜を堆積し、これを異方性全面エッチバックす
ることにより、前記ゲート電極４及びシリコン酸化膜５
の側方にサイドウォール７を形成する。更に、このサイ
ドウォール７及びシリコン酸化膜５をレジスト８で覆
い、再び自己整合技術により、レジスト８をマスクとし
て多結晶シリコン膜２に不純物を注入して、ＬＤＤ(Lig
htly Doped Drain）構造を形成する。

【００５５】工程８（図８参照）：この状態で、ＲＴＡ
（Rapid Thermal Annealing）法による急速加熱を行
う。

【００５６】即ち、図３０において、１０５はシート状
のアニール光を発する光源であり、キセノン（Ｘｅ）ア
ークランプ１０６とそれを包む反射鏡１０７を１組とし
て、これを上下に相対向させることにより構成してい
る。１０８、１０８は基板１を搬送するためのローラ
ー、１０９は予熱用のプリヒーター、１１０は加熱後の
基板が急激に冷却されてひび割れしないようにするため
の補助ヒーターである。

【００５７】このような構成において、基板１をプリヒ
ーター１０６で予熱した後、シート状のアニール光源１
０５を通して、熱処理する。

【００５８】この時のＲＴＡの条件は、熱源：Ｘｅアー
クランプ、温度：７００〜９５０℃（パイロメータ）、
雰囲気：Ｎ₂、時間：１〜３秒である。ＲＴＡ法による
加熱は、高温を用いるが、きわめて短時間で終えること
ができるので、基板１が変形する心配はない。

【００５９】尚、基板１に対し、急激に高い温度を加え
ることが心配な場合は、ＲＴＡを複数回に分けて行って
もよい。即ち、各回の時間は１〜３秒とし、回を重ねる
毎に温度を、初回：４００℃〜最終回：７００〜９５０
℃というように段階的に上昇させる。

【００６０】前記Ｘｅアークランプの光熱は、多結晶部
よりも非晶質部やシリサイド部に強く吸収されるため、
必要な部分のみを重点的に加熱することが可能になり、
（ゲート）配線の低抵抗化や不純物の活性化に適してい
る。

【００６１】そして、この急速加熱により、前記ソース
／ドレイン領域６の不純物が活性化するとともに前記非
晶質シリコン膜４ａが多結晶化され、更には、この多結
晶シリコン膜４ａとＷシリサイド膜４ｂとによるポリサ
イド構造のゲート電極４のシート抵抗が、約２０〜２２
Ω／□にまで下がる。

【００６２】また、活性化処理を行ったソース／ドレイ
ン領域６のシート抵抗も、ｎ型で１〜１．５ｋΩ／□、
ｐ型で１〜１．２ｋΩ／□と、高温プロセスで用いられ
る拡散炉による高温熱処理と同等のものとなる。

【００６３】この工程により、薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）Ａが形成される。

【００６４】工程９（図９参照）：レジスト８除去後、
デバイスの全面に、プラズマ酸化膜（膜厚２０００Å）
と常圧ＣＶＤ法によるシリコン酸化膜（膜厚２０００
Å）との積層構造から成る層間絶縁膜９を形成する。層
間絶縁膜９を常圧ＣＶＤ法によるシリコン酸化膜だけで
形成すると、堆積膜厚が不均一になって、オーバーハン
グが形成され、後工程で使用するＡｌなどが除去されず
に残りやすく、絶縁不良が発生する危惧がある。一方、
本実施形態のように、プラズマ酸化膜を堆積した後に常
圧でシリコン酸化膜を堆積する方法にあっては、シリコ
ン酸化膜の成長レートが安定し、その堆積膜厚が均一に
なる。

【００６５】特に、プラズマ酸化膜は、基板表面の凹凸
に合わせて均一な膜厚で堆積されるので、層間絶縁膜と
しての総膜厚が均一に安定する。

【００６６】プラズマ酸化膜の堆積条件は、堆積温度：
３９０℃、ＲＦ出力：５００Ｗ、ＳｉＨ₄流量：５００
ｓｃｃｍ、酸素流量：１５００ｓｃｃｍ、圧力：９ｔｏ
ｒｒとし、シリコン酸化膜の堆積条件は、堆積温度：４
００℃、キャリアＮ₂ガス流量：３０００ｃｃとする。

【００６７】続いて、電気炉により、水素（Ｈ₂）雰囲
気中、温度４５０℃で１２時間加熱し、更に、水素プラ
ズマ処理を施す。このような水素化処理を行うことで、
多結晶シリコン膜の結晶欠陥部分に水素原子が結合し、
結晶構造が安定化して、電界効果移動度が高まる。

【００６８】その後、フォトリソグラフィ技術、ＲＩＥ
法によるドライエッチング技術を用いて、前記層間絶縁
膜９に、前記ソース・ドレイン領域６とコンタクトする
コンタクトホール１０を形成する。

【００６９】工程１０（図１０参照）：マグネトロンス
パッタ法により、Ｔｉ／Ａｌ−Ｓｉ合金／Ｔｉの積層構
造からなる配線層を堆積し、フォトリソグラフィ技術、
ＲＩＥ法によるドライエッチング技術を用いて、ソース
・ドレイン電極１１として加工する。

【００７０】工程１１（図１１参照）：ＣＶＤ法によ
り、デバイスの全面に保護膜としてのシリコン酸化膜１
２（シリコン窒化膜でもよい）を薄く堆積させる。

【００７１】工程１２（図１２参照）：デバイス全面
に、ＳＯＧ（Spin On Glass）膜１３を３回にわたって
塗布し、デバイス表面の凹凸を平坦化する。

【００７２】工程１３（図１３参照）：前記ＳＯＧ膜１
３はレジストの剥離性が悪く、また水分を吸収しやすい
ので、この保護膜として、ＣＶＤ法により、ＳＯＧ膜１
３の上に更にシリコン酸化膜１４（シリコン窒化膜でも
よい）を薄く堆積させる。

【００７３】工程１４（図１４参照）：フォトリソグラ
フィ技術、ＲＩＥ法によるドライエッチング技術を用い
て、前記シリコン酸化膜１２／ＳＯＧ膜１３／シリコン
酸化膜１４に、前記ソース・ドレイン電極１１に通じる
コンタクトホール１５を形成し、デバイスの全面に、画
素電極としてのＩＴＯ膜１６をスパッタ蒸着させる。

【００７４】工程１５（図１５参照）：最後に、ＩＴＯ
膜１６を電極形状に加工すべく、ＩＴＯ膜１６の上にレ
ジストパターンを形成した後、まず、臭化水素ガス（Ｈ
Ｂｒ）を用いたＲＩＥ法によりＩＴＯ膜１６をエッチン
グし、シリコン酸化膜１４が露出しはじめた時点で、ガ
スを塩素ガス（Ｃｌ₂）に切り替え、そのまま最後まで
エッチングを継続する。

【００７５】工程１６（図１６参照）：このようにＬＣ
Ｄの片側ＴＦＴ基板を形成した後は、表面に共通電極１
７が形成された透明絶縁基板１８を相対向させ、各基板
１、１８の間に液晶を封入して液晶層１９を形成するこ
とにより、ＬＣＤの画素部を完成させる。

【００７６】図１７は本実施形態におけるアクティブマ
トリクス方式ＬＣＤのブロック構成図である。

【００７７】画素部２０には各走査線（ゲート配線）G1
・・・Gn,Gn+1・・・Gmと各データ線（ドレイン配線）D1・・・D
n,Dn+1・・・Dmとが配置されている。各ゲート配線と各ド
レイン配線とはそれぞれ直交し、その直交部分に画素２
１が設けられている。そして、各ゲート配線は、ゲート
ドライバ２２に接続され、ゲート信号（走査信号）が印
加されるようになっている。また、各ドレイン配線は、
ドレインドライバ（データドライバ）２３に接続され、
データ信号（ビデオ信号）が印加されるようになってい
る。これらのドライバ２２、２３によって周辺駆動回路
２４が構成されている。

【００７８】そして、各ドライバ２２、２３のうち少な
くともいずれか一方を画素部２０と同一基板上に形成し
たＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）
ＬＣＤと呼ばれている。尚、ゲートドライバ２２が、画
素部２０の両端に設けられている場合もある。また、ド
レインドライバ２３が、画素部２０の両側に設けられて
いる場合もある。

【００７９】この周辺駆動回路２４のスイッチング用素
子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造方
法で作成した多結晶シリコンＴＦＴを用いており、多結
晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板上
に形成される。尚、この周辺駆動回路２４用の多結晶シ
リコンＴＦＴは、ＬＤＤ構造ではなく、通常のシングル
ドレイン構造を採用している（もちろん、ＬＤＤ構造で
あってもよい）。

【００８０】また、この周辺駆動回路２４の多結晶シリ
コンＴＦＴは、ＣＭＯＳ構造に形成することにより、各
ドライバ２２、２３としての寸法の縮小化を実現してい
る。

【００８１】図１８にゲート配線Ｇnとドレイン配線Ｄn
との直交部分に設けられている画素２１の等価回路を示
す。

【００８２】画素２１は、画素駆動素子としてのＴＦＴ
（前記薄膜トランジスタＡと同様）、液晶セルＬＣ、補
助容量Ｃsから構成される。ゲート配線ＧnにはＴＦＴの
ゲートが接続され、ドレイン配線ＤnにはＴＦＴのドレ
インが接続されている。そして、ＴＦＴのソースには、
液晶セルＬＣの表示電極（画素電極）と補助容量（蓄積
容量又は付加容量）Ｃsとが接続されている。

【００８３】この液晶セルＬＣと補助容量Ｃsとによ
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcomが印加さ
れている。一方、補助容量Ｃsにおいて、ＴＦＴのソー
スと接続される側の反対側の電極には定電圧ＶRが印加
されている。この液晶セルＬＣの共通電極は、文字通り
全ての画素２１に対して共通した電極となっている。そ
して、液晶セルＬＣの表示電極と共通電極との間には静
電容量が形成されている。尚、補助容量Ｃsにおいて、
ＴＦＴのソースと接続される側の反対側の電極は、隣の
ゲート配線Ｇn+1と接続されている場合もある。

【００８４】このように構成された画素２１において、
ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量Ｃsとが充電される。反対に、ゲート
配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量Ｃsとによって保持される。このように、画
素２１へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素２１に
任意のデータ信号を保持させておくことができる。その
画素２１の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。

【００８５】ここで、画素２１の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部２０の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助
容量Ｃs）に対して所望のビデオ信号電圧を十分に書き
込むことができるかどうかという点である。また、保持
特性に対して要求されるのは、信号蓄積素子に一旦書き
込んだビデオ信号電圧を必要な時間だけ保持することが
できるかどうかという点である。

【００８６】補助容量Ｃsが設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性及び保持
特性を向上させるためである。すなわち、液晶セルＬＣ
は、その構造上、静電容量の増大には限界がある。そこ
で、補助容量Ｃsによって液晶セルＬＣの静電容量の不
足分を補うわけである。（第２実施形態）次に、本発明を具体化した第２の実施
形態を図１９〜図２８に基づいて説明する。但し、第１
実施形態で説明した個所と同等の個所には同じ符号を用
い説明を省略する。また、この第２実施形態は、第１実
施形態の工程１〜工程８に対応する工程が異なるので、
ここではその部分のみを説明する。

【００８７】工程(1)（図１９参照）：基板１上に、Ｗ
シリサイド膜５１を形成する。

【００８８】工程(2)（図２０参照）：前記Ｗシリサイ
ド膜５１を、トランジスタの能動層としての多結晶シリ
コンと同じパターンに加工する。

【００８９】工程(3)（図２１参照）：前記基板１及び
Ｗシリサイド膜５１を覆うように、ＳｉＯ2やＳｉＮな
どの絶縁性薄膜１ａをＣＶＤ法やスパッタ法などにより
形成する。

【００９０】工程(4)（図２２参照）：前記絶縁性薄膜
１ａの上に、非晶質シリコン膜２ａを形成する。

【００９１】工程(5)（図２３参照）：前記非晶質シリ
コン膜２ａの表面にＫｒＦエキシマレーザービームを走
査してアニール処理を行い、非晶質シリコン膜２ａを溶
融再結晶化して、多結晶シリコン薄膜２を形成する。

【００９２】尚、レーザービームとして、ＸｅＣｌエキ
シマレーザーやＡｒＦエキシマレーザーを使用してもよ
い。

【００９３】工程(6)（図２４参照）：前記多結晶シリ
コン膜２を薄膜トランジスタの能動層として用いるため
に、フォトリソグラフィ技術、ＲＩＥ法によるドライエ
ッチング技術により前記多結晶シリコン膜２を所定形状
に加工する。

【００９４】そして、前記多結晶シリコン膜２の上に、
ゲート絶縁膜としてのＬＴＯ膜３を形成する。

【００９５】工程(7)（図２５参照）：前記ゲート絶縁
膜３の上に、非晶質シリコン膜４ａを堆積する。

【００９６】次に、前記非晶質シリコン膜４ａの上にＷ
シリサイド膜４ｂを形成する。

【００９７】そして、前記Ｗシリサイド膜４ｂの上にシ
リコン酸化膜５を堆積した後、フォトリソグラフィ技
術、ＲＩＥ法によるドライエッチング技術を用いて、前
記多結晶シリコン膜４ａ、Ｗシリサイド膜４ｂ及びシリ
コン酸化膜５を所定形状に加工する。前記非晶質シリコ
ン膜４ａは、前記Ｗシリサイド膜４ｂとともにポリサイ
ド構造のゲート電極４として使用する。

【００９８】工程(8)（図２６参照）：前記ゲート絶縁
膜３及びシリコン酸化膜５の上に、常圧ＣＶＤ法により
シリコン酸化膜を堆積し、これを異方性全面エッチバッ
クすることにより、前記ゲート電極４及びシリコン酸化
膜５の側方にサイドウォール７を形成する。

【００９９】そして、自己整合技術により、サイドウォ
ール７をマスクとして、多結晶シリコン膜２に、加速電
圧：８０ＫｅＶ、ドーズ量３×１０¹³ｃｍ^-2の条件で、
リン（Ｐ）イオンを不純物として注入し、低濃度の不純
物領域６ａを形成する。

【０１００】工程(9)（図２７参照）：前記サイドウォ
ール７及びシリコン酸化膜５をレジスト８で覆い、再び
自己整合技術により、レジスト８をマスクとして多結晶
シリコン膜２に、加速電圧：８０ＫｅＶ、ドーズ量１×
１０¹⁵ｃｍ^-2の条件で、リン（Ｐ）イオンを不純物とし
て注入し、高濃度の不純物領域６ｂを形成することによ
り、ＬＤＤ（Lightly Doped Drain）構造のソース／ド
レイン領域６を形成する。

【０１０１】工程(10)（図２８参照）：この状態で、第
１実施形態と同様のＲＴＡ法による急速加熱を行う。

【０１０２】Ｘｅアークランプの光熱は、多結晶部より
も非晶質部やシリサイド部に強く吸収されるため、必要
な部分のみを重点的に加熱することが可能になり、（ゲ
ート）配線の低抵抗化や不純物の活性化に適している。

【０１０３】特に、本実施形態では、多結晶シリコン膜
２に対応して、その下方にＷシリサイド膜５１を形成し
ている。このＷシリサイド膜５１は、ＲＴＡの熱を吸収
する作用があり、熱を吸収したＷシリサイド膜５１から
の放射熱によっても前記多結晶シリコン膜２の不純物の
活性化が行われる。

【０１０４】即ち、多結晶シリコン膜２を、Ｘｅアーク
ランプによる熱とＷシリサイド膜５１からの放射熱とに
より、直接及び間接的に加熱することにより、多結晶シ
リコン膜２全体を均一に加熱し、活性化がバラツクこと
なく良好に行われるようにする。

【０１０５】Ｗシリサイド膜５１の大きさは、基本的
に、多結晶シリコン膜２と同じか又はそれ以上であれば
よいが、面内でのパターンの大きさに対応した面積とな
るように調整すれば、なお好ましい。

【０１０６】即ち、集積化半導体デバイスでは、パター
ンの疎密が基板上に発生するため、各トランジスタに均
等にＷシリサイド膜２を設けたのでは、場所によって単
位面積当りの熱吸収率が異なり、均一な熱処理が行え
ず、また、Ｗシリサイド膜５１が集中する場所での温度
が非常に高くなって基板１が変形する場合がある。

【０１０７】そこで、下層に配置した熱吸収膜の単位面
積当りの密度を、その上層に形成されるパターンに係わ
らずほぼ一定となるようにすれば、ＲＴＡで活性化する
ときの温度分布の偏りを解消することができる。具体的
にドライバー一体型のＬＣＤパネルでは、ドライバ部に
比べて画素部のトランジスタの密度が高いので、ドライ
バ部のトランジスタに対応するＷシリサイド膜５１の大
きさを、画素部のそれに比べて大きくしてやることで、
基板１全体の温度分布がほぼ均一になる。

【０１０８】ＬＣＤパネルにあっては、回路の面積の約
１０％がＷシリサイド膜５１となるように調整すること
が好ましい。

【０１０９】この工程により、多結晶シリコンＴＦＴ
（ＴＦＴ：Thin Film Transistor）（Ａ）が形成され
る。

【０１１０】以上の実施形態により製造した多結晶シリ
コンＴＦＴにあっては、いわゆる低温プロセスで行うこ
とができ、しかも、良質の多結晶シリコン膜を能動層と
して使用している。

【０１１１】本発明者の実験によれば、ｎチャネルのＭ
ＯＳ型多結晶シリコンＴＦＴでの移動度μｎが２００ｃ
ｍ²／Ｖ・Ｓ以上、ｐチャネルのＭＯＳ型多結晶シリコ
ンＴＦＴでの移動度μｐが１５０ｃｍ²／Ｖ・Ｓ以上
と、高い性能のトランジスタを実現できることが分かっ
た。

【０１１２】このような高性能ＴＦＴにあっては、例え
ば、μｎ＝５０ｃｍ²／Ｖ・Ｓ、μｐ＝２０ｃｍ²／Ｖ・
Ｓが要求されるＮＴＳＣテレビ信号表示用ＬＣＤパネル
にも十分に適用可能であり、μｎ＝５０ｃｍ²／Ｖ・
Ｓ、μｐ＝２０ｃｍ²／Ｖ・Ｓ、しきい値電圧：２Ｖ
（ｎチャネル）、−５Ｖ（ｐチャネル）、Ｓ値（Sub-th
reshold swing）：０．２Ｖ／ｄｅｃａｄｅ、オン・オ
フ比：１×１０⁷の特性を得ることができる。

【０１１３】また、移動度が高いぶん、ＴＦＴの駆動能
力が向上するので、ＴＦＴのサイズを小さくすることが
でき、従来能動層として非晶質シリコンを用いたトラン
ジスタのサイズ（Ｗ／Ｌ＝３４／１０μｍ）に比べて、
１／８以下のサイズ（Ｗ／Ｌ＝８／５μｍ）に縮小する
ことができる。更には、高品質の能動層であるので、ト
ランジスタＯＦＦ時のリーク電流も少なく、そのぶん補
助容量の面積も１／３以下に縮小することができる。

【０１１４】具体的には、サイズ２．４型で、画素ピッ
チ：５０．０（Ｈ）μｍ×１５００（Ｖ）μｍ、画素
数：２３万ドット（３２０×３（ＲＧＢ）×２４０）
と、従来型のパネルに比べて３倍以上の高密度画素を有
しながらも、５５％という高開口率（従来比：１．５
倍）のものを得ることができ、高輝度化を実現できる。

【０１１５】以上の実施形態は以下のように変更しても
よく、その場合でも同様の作用、効果を得ることができ
る。

【０１１６】（１）条件にもよるが基板１として、通常
のガラス板なども使用可能である。

【０１１７】（２）工程２や工程(4)において、非晶質
シリコン膜を減圧ＣＶＤ法により、例えば、モノシラン
ガスを用い、温度５８０℃で堆積させる。これにより、
非晶質シリコン膜２ａは微結晶を含んだ膜となる。

【０１１８】微結晶を含んだ非晶質シリコン膜を固相成
長法により多結晶化することにより、結晶粒径が小さく
なるぶん移動度は若干低下するが、結晶成長を短時間で
終えることができる。

【０１１９】（３）工程２や工程(4)において、非晶質
シリコン膜２ａを減圧ＣＶＤ法、プラズマＣＶＤ法によ
らず、常圧ＣＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ(E
lectron Beam)蒸着法、ＭＢＥ(Molecular Beam Epitax
y)法、スパッタ法からなるグループの内のいずれか一つ
の方法によって形成する。

【０１２０】（４）多結晶シリコン膜２のチャネル領域
に相当する部分に不純物をドーピングして多結晶シリコ
ンＴＦＴのしきい値電圧（Ｖth）を制御する。固相成長
法で形成した多結晶シリコンＴＦＴにおいては、Ｎチャ
ネルトランジスタではディプレッション方向にしきい値
電圧がシフトし、Ｐチャネルトランジスタではエンハン
スメント方向にしきい値電圧がシフトする傾向にある。
また、水素化処理を行った場合には、その傾向がより顕
著となる。このしきい値電圧のシフトを抑えるには、チ
ャネル領域に不純物をドーピングすればよい。

【０１２１】（５）工程５、工程(1)、工程(7)におい
て、スパッタ法以外のＰＶＤ方法（真空蒸着法、イオン
プレーティング法、イオンビームデポジション法、クラ
スターイオンビーム法など）を用いて、Ｗシリサイド膜
４ｂ、５１を形成する。この場合にも、前記したスパッ
タ法の場合と同様な理由により、Ｗシリサイド（ＷＳｉ
_X）の組成をＸ＞２に設定する。

【０１２２】（６）工程５、工程(1)、工程(7)におい
て、ＣＶＤ法を用いてＷシリサイド膜４ｂ、５１を形成
する。そのソースガスとしては、六フッ化タングステン
（ＷＦ ₆）とシラン（ＳｉＨ₄）を用いればよい。成膜温
度は、３５０〜４５０℃前後とする。この場合にも、前
記したスパッタ法の場合と同様な理由により、Ｗシリサ
イド（ＷＳｉ_X）の組成をＸ＞２に設定する。ＣＶＤ法
はＰＶＤ法に比べ、段差被覆性が優れているため、Ｗシ
リサイド膜４ｂの膜厚をより均一にすることができる。

【０１２３】（７）ゲート電極に用いるＷシリサイドに
代わるものとして、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳ
ｉ₂、ＣｏＳｉ₂などの高融点金属シリサイド、その他、
Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔａなどの高融点金属を
用いてもよい。

【０１２４】（８）工程９において、プラズマ酸化膜に
代えて、ＴＥＯＳ(Tetra Ethyl Ortho Silicate又はTet
ra-ethoxy-silane)を用いたプラズマＴＥＯＳ酸化膜を
用いてもよく、また、シリコン酸化膜に代えて、常圧オ
ゾンＴＥＯＳ酸化膜を用いてもよい。

【０１２５】プラズマＴＥＯＳ酸化膜の堆積条件は、堆
積温度：３９０℃、ＲＦ出力：５００Ｗ、ＴＥＯＳ流
量：５００ｓｃｃｍ、酸素流量：６００ｓｃｃｍ、圧
力：９ｔｏｒｒとし、常圧オゾンＴＥＯＳ酸化膜の堆積
条件は、堆積温度：４００℃、ＲＦ出力：オゾン濃度：
約５ｗｔ％、ＴＥＯＳキャリアＮ₂ガス流量：３０００
ｃｃとする。

【０１２６】（９）上記（８）の工程の後、プラズマＴ
ＥＯＳ酸化膜を、アンモニア（ＮＨ ₃）ガスを用いてプ
ラズマ処理することにより窒素イオンに晒し、その表面
を窒化してから常圧オゾンＴＥＯＳ酸化膜を堆積する
と、シリコン酸化膜の成長レートがより安定する。この
時の窒化処理条件は、温度：３６０℃、ＲＦ出力：５０
０Ｗ、アンモニア流量：１００〜５００ｓｃｃｍ、Ｎ₂
流量：０〜４００ｓｃｃｍである。尚、この窒化処理に
おいて、アンモニアの代わりに窒素を用いてもよい。

【０１２７】（１０）Ｗシリサイド膜５１に代えて、非
結晶質シリコン膜や多結晶シリコン膜などの半導体膜を
用いる。これらのシリコン膜には不純物がドープされて
いてもよい。このように、導電性膜又は半導体膜を用い
ることにより、この熱吸収膜に電圧を印加することで、
ＴＦＴを、ＬＳＩに用いられるＭＯＳトランジスタのよ
うに４端子デバイスとして動作させて、しきい値電圧を
コントロールできると共に、ガラス基板を用いた場合に
は、基板内のイオンを静電的にシールドするため、ガラ
ス基板内のイオンによるトランジスタの特性劣化及び可
動イオンが形成する電位によるＴＦＴへの悪影響を防止
することができる。

【０１２８】（１１）Ｗシリサイド膜５１に代えて、Ｍ
ｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ₂などの高融
点金属シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔ
ｉ、Ｔａなどの高融点金属を用いてもよい。更には、使
用温度が低い場合には（約４５０℃以下）、ＡｌやＡｕ
などのいわゆる低融点金属を用いてもよい。

【０１２９】Ｗシリサイド膜も含めて、これらの金属膜
は、光を通さない性質を有しているので、以下の通りの
効果を有する。

【０１３０】（ａ）光の散乱を防止すると共に液晶セル
に斜めから入ろうとする不要な光を遮るので、ＬＣＤデ
バイスとしてコントラストが高くなる。

【０１３１】（ｂ）ＴＦＴに入ろうとする光を遮るの
で、光によるリーク電流を減少させてＴＦＴとしての特
性を向上させると共に光によるＴＦＴ自身の劣化を防止
する。

【０１３２】（１２）プレーナ型だけでなく、逆プレー
ナ型、スタガ型、逆スタガ型などあらゆる構造の多結晶
シリコンＴＦＴに適用する。

【０１３３】（１３）多結晶シリコンＴＦＴだけでな
く、絶縁ゲート型半導体素子全般に適用する。また、太
陽電池や光センサなどの光電変換素子、バイポーラトラ
ンジスタ、静電誘導型トランジスタ(ＳＩＴ：Static In
duction Transistor)などの多結晶シリコン膜を用いる
あらゆる半導体装置に適用する。

【０１３４】

【発明の効果】本発明にあっては、以下の通りの優れた
効果を奏する。

【０１３５】（１）低温プロセスが可能で、安価な基板
を使用でき、半導体装置や液晶ディスプレイの製造コス
トを削減できる。

【０１３６】（２）良質な多結晶シリコン膜を短時間で
得ることができ、半導体装置や液晶ディスプレイの製造
におけるスループットが向上する。

【０１３７】（３）基板からの不純物の拡散を防止し
て、良質な多結晶シリコン膜を得ることができる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図２】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図３】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図４】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図５】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図６】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図７】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図８】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図９】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図１０】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１１】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１２】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１３】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１４】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１５】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１６】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１７】アクティブマトリクス方式ＬＣＤのブロック
構成図である。

【図１８】画素の等価回路図である。

【図１９】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２０】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２１】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２２】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２３】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２４】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２５】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２６】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２７】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２８】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２９】エキシマレーザーアニール装置の構成図であ
る。

【図３０】ＲＴＡ装置の構成図である。

【図３１】従来例の製造工程を説明するための断面図で
ある。

【図３２】従来例の製造工程を説明するための断面図で
ある。

【符号の説明】

１絶縁基板２ａ非晶質シリコン膜２多結晶シリコン膜３ゲート絶縁膜４ａ多結晶シリコン膜（非晶質シリコン膜）４ｂＷシリサイド膜４ゲート電極６不純物領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６２７Ｇ (72)発明者山路敏文大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者森本佳宏大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者米田清大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】基板上に絶縁膜を形成する工程と、この絶縁膜の上に非晶質シリコン膜を形成する工程と、この非晶質シリコン膜をレーザーアニールして多結晶シ
リコン膜を形成する工程と、前記多結晶シリコン膜に、不純物領域を形成する工程
と、前記不純物領域をＲＴＡ（Rapid Thermal Annealing）
法を用いて急速加熱することにより活性化する工程と、
を含むことを特徴とした半導体装置の製造方法。
【請求項２】基板上に絶縁膜を形成する工程と、この絶縁膜の上に非晶質シリコン膜を形成する工程と、この非晶質シリコン膜をレーザーアニールして多結晶シ
リコン膜を形成する工程と、前記多結晶シリコン膜に、不純物領域を形成する工程
と、前記不純物領域を、ランプを熱源として急速加熱するこ
とにより活性化する工程と、を含むことを特徴とした半
導体装置の製造方法。
【請求項３】前記絶縁膜の厚みを１０００Å〜６００
０Åの範囲に設定したことを特徴とする請求項１又は２
に記載の半導体装置の製造方法。
【請求項４】前記多結晶シリコン膜に不純物領域を形
成する工程の前に、ゲート電極を形成する工程を行うこ
とを特徴とした請求項１又は２に記載の半導体装置の製
造方法。
【請求項５】前記ＲＴＡ法に用いる熱源として、ラン
プからの光照射熱を用いることを特徴とした請求項１に
記載の半導体装置の製造方法。
【請求項６】前記ランプとして、キセノンアークラン
プを用いることを特徴とした請求項２又は５に記載の半
導体装置の製造方法。
【請求項７】請求項１乃至６のいずれか１項に記載の
半導体装置の製造方法によって製造した薄膜トランジス
タを画素駆動用素子として用いることを特徴とした液晶
ディスプレイ。
【請求項８】請求項１乃至６のいずれか１項に記載の
半導体装置の製造方法によって製造した薄膜トランジス
タを画素駆動用素子及び周辺駆動回路用素子として用い
ることを特徴とした液晶ディスプレイ。