JPH0974201A

JPH0974201A - 薄膜トランジスタの製造方法及び液晶ディスプレイ

Info

Publication number: JPH0974201A
Application number: JP19998095A
Authority: JP
Inventors: Kiichi Hirano; 貴一平野; Naoya Sotani; 直哉曽谷; Toshifumi Yamaji; 敏文山路; Yoshihiro Morimoto; 佳宏森本; Kiyoshi Yoneda; 清米田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-07-03
Filing date: 1995-08-04
Publication date: 1997-03-18

Abstract

(57)【要約】【課題】優れた特性の多結晶シリコン膜を備えた半導
体装置のスループットを向上させること。【解決手段】ガラス基板１上に非晶質シリコン膜を形
成し、この非晶質シリコン膜をレーザーアニールして多
結晶シリコン膜２を形成し、この多結晶シリコン膜２の
上に、ゲート絶縁膜３を介してゲート電極を形成し、前
記多結晶シリコン膜２に、ソース／ドレインとなる不純
物領域６を形成し、前記不純物領域６をＲＴＡ法を用い
て急速加熱することにより活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
(Thin Film Transistor)の製造方法及び液晶ディスプレ
イ(ＬＣＤ：Liqid Crystal Display)に関するものであ
る。

【０００２】

【従来の技術】近年、アクティブマトリクス方式ＬＣＤ
の画素駆動素子（画素駆動用トランジスタ）として、透
明絶縁基板上に形成された多結晶シリコン膜を能動層に
用いた薄膜トランジスタ（以下、多結晶シリコンＴＦＴ
という）の開発が進められている。

【０００３】多結晶シリコンＴＦＴは、非晶質シリコン
膜を能動層に用いた薄膜トランジスタに比べ、移動度が
大きく駆動能力が高いという利点がある。そのため、多
結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現
できる上に、画素部（表示部）だけでなく周辺駆動回路
（ドライバ部）までを同一基板上に一体に形成すること
ができる。

【０００４】このような多結晶シリコンＴＦＴにおい
て、能動層としての多結晶シリコン膜の形成方法として
は、基板上に直接多結晶シリコン膜を堆積させる方法や
基板上に非晶質シリコン膜を形成した後に、これを多結
晶化する方法等がある。このうち、多結晶シリコン膜を
直接基板に堆積させる方法は、例えば、ＣＶＤ法を用
い、高温下で堆積させるという比較的簡単な工程であ
る。

【０００５】また、非晶質シリコン膜を堆積した後にこ
れを多結晶化するには、固相成長法が一般的である。こ
の固相成長法は、非晶質シリコン膜に熱処理を行うこと
により、固体のままで多結晶化させて多結晶シリコン膜
を得る方法である。この固相成長法の一例を図３１及び
図３２に基づいて説明する。工程Ａ（図３１参照）：絶縁基板（例えば石英ガラス）
５１上に、通常の減圧ＣＶＤ法を用いて非晶質シリコン
膜を形成し、更に、窒素（Ｎ₂）雰囲気中、温度９００
℃程度で熱処理を行うことにより、前記非晶質シリコン
膜を固相成長させて多結晶シリコン膜５２を形成する。

【０００６】前記多結晶シリコン膜５２を薄膜トランジ
スタの能動層として用いるために、フォトリソグラフィ
技術、ＲＩＥ法によるドライエッチング技術により前記
多結晶シリコン膜５２を所定形状に加工する。前記多結
晶シリコン膜５２の上に、減圧ＣＶＤ法を用いて、ゲー
ト絶縁膜５３としてのシリコン酸化膜を堆積する。

【０００７】工程Ｂ（図３２参照）：前記ゲート絶縁膜
５３上に、減圧ＣＶＤ法により多結晶シリコン膜を堆積
した後、この多結晶シリコン膜に不純物を注入し、更に
熱処理を行って不純物を活性化させる。次に、常圧ＣＶ
Ｄ法により、この多結晶シリコン膜の上にシリコン酸化
膜５４を堆積した後、フォトリソグラフィ技術、ＲＩＥ
法によるドライエッチング技術を用いて、前記多結晶シ
リコン膜及びシリコン酸化膜５４を所定形状に加工す
る。前記多結晶シリコン膜はゲート電極５５として使用
する。

【０００８】次に、自己整合技術により、ゲート電極５
５及びシリコン酸化膜５４をマスクとして、多結晶シリ
コン膜５２に不純物を注入し、ソース・ドレイン領域５
６を形成する。このような方法は、固相成長や不純物活
性化の時に９００℃程度の高い温度を使用することか
ら、高温プロセスと呼ばれており、耐熱性の高い基板
（例えば、石英基板）を用いた場合には、処理時間が短
く済むという利点がある。

【０００９】しかしながら、前記耐熱性の高い基板は高
価であり、比較的安価なガラス基板を用いた場合には、
基板に熱歪みが生じて好ましくなく、近年では、低温プ
ロセスを用いた開発が盛んである。特に、駆動デバイス
であるＴＦＴにおいては、高性能化が必須であり、この
ために、低温プロセスを用いたＴＦＴの構成材料の高品
質化をはじめとする様々なアプローチがなされている。

【００１０】例えば、デバイス特性を左右する活性層材
料の高品質化技術として、非晶質シリコン膜を出発材料
とし、エキシマレーザーアニール法によって、多結晶シ
リコン薄膜を形成する技術が開発されている。

【００１１】

【発明が解決しようとする課題】レーザーアニールは、
ビーム走査を何度も繰り返して行う必要があるため、結
晶化プロセスに時間がかかるという問題があるが、従来
例にあっては、熱源としてレーザービームのみを使用す
るものであるので、多結晶化プロセスに加え、例えば、
不純物領域の活性化にも時間のかかるレーザーアニール
を行わなければならず、総プロセス時間が長くなり、Ｔ
ＦＴデバイスおよびＴＦＴを使用したＬＣＤデバイスの
スループットが低下する問題がある。

【００１２】本発明は、薄膜トランジスタの製造方法及
び液晶ディスプレイに関し、斯かる問題点を解決するも
のである。

【００１３】

【課題を解決するための手段】請求項１の薄膜トランジ
スタの製造方法にあっては、基板上に形成された能動層
の結晶化ための熱処理の温度を、前記基板が変形しない
程度の温度に設定し、この熱処理に用いた方法とは異な
る熱処理方法で不純物の活性化を行うものである。

【００１４】また、請求項２の薄膜トランジスタの製造
方法にあっては、絶縁基板上に非晶質シリコン膜を形成
する工程と、この非晶質シリコン膜をレーザーアニール
して多結晶シリコン膜を形成する工程と、この多結晶シ
リコン膜の上に、ゲート絶縁膜を介してゲート電極を形
成する工程と、前記多結晶シリコン膜に、不純物領域を
形成する工程と、前記不純物領域をＲＴＡ法を用いて急
速加熱することにより活性化する工程とを含むものであ
る。

【００１５】また、請求項３の薄膜トランジスタの製造
方法にあっては、絶縁基板上に非晶質シリコン膜を形成
する工程と、この非晶質シリコン膜を前記基板が変形し
ない程度の温度を用いた熱処理法により固相成長させて
多結晶シリコン膜を形成する工程と、この多結晶シリコ
ン膜の上に、ゲート絶縁膜を介してゲート電極を形成す
る工程と、前記多結晶シリコン膜に、不純物領域を形成
する工程と、前記不純物領域をＲＴＡ法を用いた急速加
熱又はレーザーアニールにより活性化する工程とを含む
ものである。

【００１６】また、請求項４の薄膜トランジスタの製造
方法にあっては、前記非晶質シリコン膜が微結晶を含む
ものである。また、請求項５の薄膜トランジスタの製造
方法にあっては、前記ゲート電極が少なくとも非晶質シ
リコン膜を有し、前記不純物の活性化のための熱処理に
より結晶化されるものである。

【００１７】また、請求項６の薄膜トランジスタの製造
方法にあっては、前記ゲート電極が少なくともシリコン
膜と金属又は金属シリサイドとの２層構造を有し、前記
不純物の活性化のための熱処理により低抵抗化されるも
のである。また、請求項７の薄膜トランジスタの製造方
法にあっては、シリコン膜と金属又は金属シリサイドと
の２層構造を備えたゲート電極を有するものであって、
ゲート電極の低抵抗化と不純物領域の活性化とをＲＴＡ
法又はレーザーアニール法を用いて同時に行うものであ
る。

【００１８】また、請求項８の薄膜トランジスタの製造
方法にあっては、前記ＲＴＡ法に用いる熱源として、ラ
ンプからの光照射熱を用いるものである。また、請求項
９の薄膜トランジスタの製造方法にあっては、前記ラン
プとして、キセノンアークランプを用いるものである。
また、請求項１０の薄膜トランジスタにあっては、請求
項１乃至９のいずれか１項に記載の薄膜トランジスタの
製造方法によって製造した薄膜トランジスタを画素駆動
用素子として用いるものである。

【００１９】また、請求項１１の薄膜トランジスタにあ
っては、請求項１乃至９のいずれか１項に記載の薄膜ト
ランジスタの製造方法によって製造した薄膜トランジス
タを画素駆動用素子及び周辺駆動回路用素子として用い
るものである。すなわち、請求項１乃至５の本発明によ
れば、非晶質シリコン膜の多結晶化と不純物領域の活性
化とを、基板が変形しない程度の温度を用いた熱処理
法、レーザーアニール法及びＲＴＡ法を適宜組み合わせ
て行うので、多結晶化、活性化いずれもレーザーアニー
ル法で行うことに比べて、製造時間が短くなる。

【００２０】特に、請求項２の発明にあっては、レーザ
ーアニールにより品質の高い多結晶シリコン膜が得ら
れ、且つＲＴＡにより不純物領域を短時間で活性化でき
る。また、請求項３の発明にあっては、固相成長時に一
度に大量の基板を処理できる。また、請求項４の発明に
あっては、微結晶を含んだ非晶質シリコン膜を固相成長
法により多結晶化することにより、結晶成長を短時間で
終えることができる。

【００２１】また、請求項５の発明にあっては、非晶質
シリコン膜の結晶化と不純物の活性化とを一度に行うの
で、別々に行うことに比べて、処理時間が短くなる。ま
た、請求項６及び７の発明にあっては、シリコン膜と金
属又は金属シリサイドとの２層構造の低抵抗化と不純物
の活性化とを一度に行うので、別々に行うことに比べ
て、処理時間が短くなる。

【００２２】また、請求項８及び９の発明にあっては、
不純物の活性化に適したものである。また、請求項１０
及び１１の発明にあっては、短時間で製造された品質の
よい薄膜トランジスタを画素駆動用素子や周辺駆動回路
用素子として用いることにより、優れた液晶ディスプレ
イを短時間で製造することができる。

【００２３】

【発明の実施の形態】

（第１実施形態）本発明を具体化した第１の実施形態を
図１乃至図１８に従って説明する。工程１（図１参照）：石英ガラスや無アルカリガラスな
どの基板１上に、ＳｉＯ₂やＳｉＮなどの絶縁性薄膜１
ａをＣＶＤ法やスパッタ法などにより形成する。具体的
には、基板１としてコーニング社製７０５９を使用し、
その表面上に常圧又は減圧ＣＶＤ法により、形成温度３
５０℃で、膜厚３０００〜５０００ÅのＳｉＯ₂膜を形
成する。

【００２４】このＳｉＯ₂膜の膜厚は、後工程の熱処理
やビーム照射などで基板１中の不純物がこのＳｉＯ₂膜
を通過して上層へ拡散しない程度の厚みが必要で、１０
００〜６０００Åの範囲が適切で、２０００〜６０００
Åにしたときに拡散防止効果が良好で、その中でも３０
００〜５０００Åの場合がもっとも適している。また、
絶縁性薄膜１ａとしてＳｉＮを用いた場合の膜厚として
は、１０００〜５０００Åの範囲が適切で、２０００〜
５０００Åにしたときに拡散防止効果が良好で、その中
でも２０００〜３０００Åの場合がもっとも適してい
る。

【００２５】工程２（図２参照）：前記絶縁性薄膜１ａ
の上に、非晶質シリコン膜２ａ（膜厚５００Å）を形成
する。この非晶質シリコン膜２ａをＴＦＴの能動層とし
て用いた場合、この能動層が厚すぎると、多結晶シリコ
ンＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減
少するため、このときの非晶質シリコン膜２ａの膜厚
は、４００〜８００Åの範囲が適切で、５００〜７００
Åにしたときに特性が良好で、その中でも５００〜６０
０Åの場合がもっとも適している。

【００２６】前記非晶質シリコン膜２ａの形成方法には
以下のものがある。減圧ＣＶＤを用いる方法：減圧ＣＶＤ法でシリコン膜
を形成するには、モノシラン（ＳｉＨ₄）又はジシラン
（Ｓｉ₂Ｈ₆）の熱分解を用いる。モノシランを用いた場
合、処理温度が５５０℃以下では非晶質、６２０℃以上
では多結晶となる。そして、５５０〜６２０℃では微結
晶を含む非晶質が多くなり、温度が低くなるほど非晶質
に近づいて微結晶が少なくなる。従って、温度条件を変
えるだけで、非晶質シリコン膜２ａ中の微結晶の量を調
整することができる。

【００２７】プラズマＣＶＤ法を用いる方法：プラズ
マＣＶＤ法で非晶質シリコン膜を形成するには、プラズ
マ中でのモノシランまたはジシランの熱分解を用いる。
実際の工程では、前記の方法を採用し、使用ガス：モ
ノシラン、温度：３５０℃の条件で、微結晶を含まない
非晶質シリコン膜を形成している。工程３（図３参照）：前記非晶質シリコン膜２ａの表面
に、波長λ＝２４８ｎｍのＫｒＦエキシマレーザービー
ムを照射、走査してアニール処理を行い、非晶質シリコ
ン膜２ａを溶融再結晶化して、多結晶シリコン薄膜２を
形成する。

【００２８】この時のレーザー条件は、アニール雰囲
気：１×１０^-4Ｐａ以下、基板温度：室温〜６００℃、
照射エネルギー密度：１００〜５００ｍＪ／ｃｍ²、走
査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１
００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。前
記レーザービームとしては、波長λ＝３０８ｎｍのＸｅ
Ｃｌエキシマレーザーを使用してもよい。この時のレー
ザー条件は、アニール雰囲気：１×１０^-4Ｐａ以下、基
板温度：室温〜６００℃、照射エネルギー密度：１００
〜５００ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅ
ｃ（実際には、０．１〜１００ｍｍ／ｓｅｃの範囲の速
度で走査可能）である。

【００２９】また、波長λ＝１９３ｎｍのＡｒＦエキシ
マレーザーを使用してもよい。この場合のレーザー条件
は、アニール雰囲気：１×１０^-4Ｐａ以下、基板温度：
室温〜６００℃、照射エネルギー密度：１００〜５００
ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅｃであ
る。いずれのレーザービームを用いても、照射エネルギ
ー密度及び照射回数に比例して、多結晶シリコンの粒径
は大きくなるので、所望の大きさの粒径が得られるよう
に、エネルギー密度を調整すればよい。

【００３０】本実施形態では、このエキシマレーザーア
ニールに、高スループットレーザー照射法を用いる。即
ち、図２９において、１０１はＫｒＦエキシマレーザ
ー、１０２はこのレーザー１０１からのレーザービーム
を反射する反射鏡、１０３は反射鏡１０２からのレーザ
ービームを所定の状態に加工し、基板１に照射するレー
ザービーム制御光学系である。

【００３１】このような構成において、高スループット
レーザー照射法とは、レーザービーム制御光学系１０３
によってシート状（１５０ｍｍ×０．５ｍｍ）に加工さ
れたレーザービームを、複数パルスの重ね合わせにより
照射する方法で、ステージ走査とパルスレーザ照射を完
全に同期させ、きわめて高精度な重複でレーザーを照射
することによりスループットを高めるものである。

【００３２】工程４（図４参照）：前記多結晶シリコン
膜２を薄膜トランジスタの能動層として用いるために、
フォトリソグラフィ技術、ＲＩＥ法によるドライエッチ
ング技術により前記多結晶シリコン膜２を所定形状に加
工する。そして、前記多結晶シリコン膜２の上に、ロー
ドロック式減圧ＣＶＤ装置を用いた減圧ＣＶＤ法によ
り、ゲート絶縁膜としてのＬＴＯ膜（Low Temperature
Oxide：シリコン酸化膜）３（膜厚１０００Å）を形成
する。

【００３３】工程５（図５参照）：前記ゲート絶縁膜３
の上に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚２
０００Å）４ａを堆積する。この非晶質シリコン膜４ａ
は、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型な
らボロン）がドープされているが、ノンドープ状態で堆
積し、その後に不純物を注入してもよい。次に、スパッ
タ法を用い、前記非晶質シリコン膜４ａの上にタングス
テンシリサイド（ＷＳｉ_x）膜４ｂ（膜厚１０００Å）
を形成する。スパッタ法では、Ｗシリサイドの合金ター
ゲットを使用する。Ｗシリサイド（ＷＳｉ_X）の化学量
論的組成はＸ＝２であるが、合金ターゲットの組成はＸ
＞２に設定する。これはＷシリサイド膜４ｂの組成がＸ
＝２に近いと、その後の熱処理時に非常に大きな引っ張
り応力が生じ、Ｗシリサイド膜４ｂにクラックが発生し
たり、剥離したりする恐れがあるためである。但し、Ｗ
シリサイドの抵抗値はＸ＝２の場合に最も低くなるた
め、クラックや剥離が生じない程度にＸの上限を設定す
る必要がある。

【００３４】そして、常圧ＣＶＤ法により、前記Ｗシリ
サイド膜４ｂの上にシリコン酸化膜５を堆積した後、フ
ォトリソグラフィ技術、ＲＩＥ法によるドライエッチン
グ技術を用いて、前記多結晶シリコン膜４ａ、Ｗシリサ
イド膜４ｂ及びシリコン酸化膜５を所定形状に加工す
る。前記非晶質シリコン膜４ａは、前記Ｗシリサイド膜
４ｂとともにポリサイド構造のゲート電極４として使用
する。

【００３５】工程６（図６参照）：自己整合技術によ
り、ゲート電極４及びシリコン酸化膜５をマスクとし
て、多結晶シリコン膜２に不純物を注入し、ソース／ド
レイン領域６を形成する。工程７（図７参照）：前記ゲート絶縁膜３及びシリコン
酸化膜５の上に、常圧ＣＶＤ法によりシリコン酸化膜を
堆積し、これを異方性全面エッチバックすることによ
り、前記ゲート電極４及びシリコン酸化膜５の側方にサ
イドウォール７を形成する。更に、このサイドウォール
７及びシリコン酸化膜５をレジスト８で覆い、再び自己
整合技術により、レジスト８をマスクとして多結晶シリ
コン膜２に不純物を注入して、ＬＤＤ(Lightly Doped D
rain）構造を形成する。

【００３６】工程８（図８参照）：この状態で、ＲＴＡ
（Rapid Thermal Annealing）法による急速加熱を行
う。即ち、図３０において、１０５はシート状のアニー
ル光を発する光源であり、キセノン（Ｘｅ）アークラン
プ１０６とそれを包む反射鏡１０７を１組として、これ
を上下に相対向させることにより構成している。１０
８、１０８は基板１を搬送するためのローラー、１０９
は予熱用のプリヒーター、１１０は加熱後の基板が急激
に冷却されてひび割れしないようにするための補助ヒー
ターである。

【００３７】このような構成において、基板１をプリヒ
ーター１０６で予熱した後、シート状のアニール光源１
０５を通して、熱処理する。この時のＲＴＡの条件は、
熱源：Ｘｅアークランプ、温度：７００〜９５０℃（パ
イロメータ）、雰囲気：Ｎ₂、時間：１〜３秒である。
ＲＴＡ法による加熱は、高温を用いるが、きわめて短時
間で終えることができるので、基板１が変形する心配は
ない。

【００３８】尚、基板１に対し、急激に高い温度を加え
ることが心配な場合は、ＲＴＡを複数回に分けて行って
もよい。即ち、各回の時間は１〜３秒とし、回を重ねる
毎に温度を、初回：４００℃〜最終回：７００〜９５０
℃というように段階的に上昇させる。前記Ｘｅアークラ
ンプの光熱は、多結晶部よりも非晶質部やシリサイド部
に強く吸収されるため、必要な部分のみを重点的に加熱
することが可能になり、（ゲート）配線の低抵抗化や不
純物の活性化に適している。

【００３９】そして、この急速加熱により、前記ソース
／ドレイン領域６の不純物が活性化するとともに前記非
晶質シリコン膜４ａが多結晶化され、更には、この多結
晶シリコン膜４ａとＷシリサイド膜４ｂとによるポリサ
イド構造のゲート電極４のシート抵抗が、約２０〜２２
Ω／□にまで下がる。また、活性化処理を行ったソース
／ドレイン領域６のシート抵抗も、ｎ型で１〜１．５ｋ
Ω／□、ｐ型で１〜１．２ｋΩ／□と、高温プロセスで
用いられる拡散炉による高温熱処理と同等のものとな
る。

【００４０】この工程により、薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）Ａが形成される。工程９（図９参照）：レジスト８除去後、デバイスの全
面に、プラズマ酸化膜（膜厚２０００Å）と常圧ＣＶＤ
法によるシリコン酸化膜（膜厚２０００Å）との積層構
造から成る層間絶縁膜９を形成する。層間絶縁膜９を常
圧ＣＶＤ法によるシリコン酸化膜だけで形成すると、堆
積膜厚が不均一になって、オーバーハングが形成され、
後工程で使用するＡｌなどが除去されずに残りやすく、
絶縁不良が発生する危惧がある。一方、本実施例のよう
に、プラズマ酸化膜を堆積した後に常圧でシリコン酸化
膜を堆積する方法にあっては、シリコン酸化膜の成長レ
ートが安定し、その堆積膜厚が均一になる。

【００４１】特に、プラズマ酸化膜は、基板表面の凹凸
に合わせて均一な膜厚で堆積されるので、層間絶縁膜と
しての総膜厚が均一に安定する。プラズマ酸化膜の堆積
条件は、堆積温度：３９０℃、ＲＦ出力：５００Ｗ、Ｓ
ｉＨ₄流量：５００ｓｃｃｍ、酸素流量：１５００ｓｃ
ｃｍ、圧力：９ｔｏｒｒとし、シリコン酸化膜の堆積条
件は、堆積温度：４００℃、キャリアＮ₂ガス流量：３
０００ｃｃとする。

【００４２】続いて、電気炉により、水素（Ｈ₂）雰囲
気中、温度４５０℃で１２時間加熱し、更に、水素プラ
ズマ処理を施す。このような水素化処理を行うことで、
多結晶シリコン膜の結晶欠陥部分に水素原子が結合し、
結晶構造が安定化して、電界効果移動度が高まる。その
後、フォトリソグラフィ技術、ＲＩＥ法によるドライエ
ッチング技術を用いて、前記層間絶縁膜９に、前記ソー
ス・ドレイン領域６とコンタクトするコンタクトホール
１０を形成する。

【００４３】工程１０（図１０参照）：マグネトロンス
パッタ法により、Ｔｉ／Ａｌ−Ｓｉ合金／Ｔｉの積層構
造からなる配線層を堆積し、フォトリソグラフィ技術、
ＲＩＥ法によるドライエッチング技術を用いて、ソース
・ドレイン電極１１として加工する。工程１１（図１１参照）：ＣＶＤ法により、デバイスの
全面に保護膜としてのシリコン酸化膜１２（シリコン窒
化膜でもよい）を薄く堆積させる。

【００４４】工程１２（図１２参照）：デバイス全面
に、ＳＯＧ（Spin On Glass）膜１３を３回にわたって
塗布し、デバイス表面の凹凸を平坦化する。工程１３（図１３参照）：前記ＳＯＧ膜１３はレジスト
の剥離性が悪く、また水分を吸収しやすいので、この保
護膜として、ＣＶＤ法により、ＳＯＧ膜１３の上に更に
シリコン酸化膜１４（シリコン窒化膜でもよい）を薄く
堆積させる。

【００４５】工程１４（図１４参照）：フォトリソグラ
フィ技術、ＲＩＥ法によるドライエッチング技術を用い
て、前記シリコン酸化膜１２／ＳＯＧ膜１３／シリコン
酸化膜１４に、前記ソース・ドレイン電極１１に通じる
コンタクトホール１５を形成し、デバイスの全面に、画
素電極としてのＩＴＯ膜１６をスパッタ蒸着させる。工程１５（図１５参照）：最後に、ＩＴＯ膜１６を電極
形状に加工すべく、ＩＴＯ膜１６の上にレジストパター
ンを形成した後、まず、臭化水素ガス（ＨＢｒ）を用い
たＲＩＥ法によりＩＴＯ膜１６をエッチングし、シリコ
ン酸化膜１４が露出しはじめた時点で、ガスを塩素ガス
（Ｃｌ₂）に切り替え、そのまま最後までエッチングを
継続する。

【００４６】工程１６（図１６参照）：このようにＬＣ
Ｄの片側ＴＦＴ基板を形成した後は、表面に共通電極１
７が形成された透明絶縁基板１８を相対向させ、各基板
１、１８の間に液晶を封入して液晶層１９を形成するこ
とにより、ＬＣＤの画素部を完成させる。図１７は本実
施例におけるアクティブマトリクス方式ＬＣＤのブロッ
ク構成図である。

【００４７】画素部２０には各走査線（ゲート配線）G1
・・・Gn,Gn+1 ・・・Gmと各データ線（ドレイン配線）D1 ・・
・Dn,Dn+1 ・・・Dmとが配置されている。各ゲート配線と各
ドレイン配線とはそれぞれ直交し、その直交部分に画素
２１が設けられている。そして、各ゲート配線は、ゲー
トドライバ２２に接続され、ゲート信号（走査信号）が
印加されるようになっている。また、各ドレイン配線
は、ドレインドライバ（データドライバ）２３に接続さ
れ、データ信号（ビデオ信号）が印加されるようになっ
ている。これらのドライバ２２、２３によって周辺駆動
回路２４が構成されている。

【００４８】そして、各ドライバ２２、２３のうち少な
くともいずれか一方を画素部２０と同一基板上に形成し
たＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）
ＬＣＤと呼ばれている。尚、ゲートドライバ２２が、画
素部２０の両端に設けられている場合もある。また、ド
レインドライバ２３が、画素部２０の両側に設けられて
いる場合もある。

【００４９】この周辺駆動回路２４のスイッチング用素
子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造方
法で作成した多結晶シリコンＴＦＴを用いており、多結
晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板上
に形成される。尚、この周辺駆動回路２４用の多結晶シ
リコンＴＦＴは、ＬＤＤ構造ではなく、通常のシングル
ドレイン構造を採用している（もちろん、ＬＤＤ構造で
あってもよい）。

【００５０】また、この周辺駆動回路２４の多結晶シリ
コンＴＦＴは、ＣＭＯＳ構造に形成することにより、各
ドライバ２２、２３としての寸法の縮小化を実現してい
る。図１８にゲート配線Ｇnとドレイン配線Ｄnとの直交
部分に設けられている画素２１の等価回路を示す。画素
２１は、画素駆動素子としてのＴＦＴ（前記薄膜トラン
ジスタＡと同様）、液晶セルＬＣ、補助要領ＣSから構
成される。ゲート配線ＧnにはＴＦＴのゲートが接続さ
れ、ドレイン配線ＤnにはＴＦＴのドレインが接続され
ている。そして、ＴＦＴのソースには、液晶セルＬＣの
表示電極（画素電極）と補助容量（蓄積容量又は付加容
量）ＣSとが接続されている。

【００５１】この液晶セルＬＣと補助容量ＣSとによ
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcomが印加さ
れている。一方、補助容量ＣSにおいて、ＴＦＴのソー
スと接続される側の反対側の電極には定電圧ＶRが印加
されている。この液晶セルＬＣの共通電極は、文字通り
全ての画素２１に対して共通した電極となっている。そ
して、液晶セルＬＣの表示電極と共通電極との間には静
電容量が形成されている。尚、補助容量ＣSにおいて、
ＴＦＴのソースと接続される側の反対側の電極は、隣の
ゲート配線Ｇn+1と接続されている場合もある。

【００５２】このように構成された画素２１において、
ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量ＣSとが充電される。反対に、ゲート
配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量ＣSとによって保持される。このように、画
素２１へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素２１に
任意のデータ信号を保持させておくことができる。その
画素２１の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。

【００５３】ここで、画素２１の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部２０の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助
容量ＣS）に対して所望のビデオ信号電圧を十分に書き
込むことができるかどうかという点である。また、保持
特性に対して要求されるのは、信号蓄積素子に一旦書き
込んだビデオ信号電圧を必要な時間だけ保持することが
できるかどうかという点である。

【００５４】補助容量ＣSが設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性及び保持
特性を向上させるためである。すなわち、液晶セルＬＣ
は、その構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣSによって液晶セルＬＣの静電容量の不
足分を補うわけである。（第２実施形態）次に、本発明を具体化した第２の実施
形態を図１９〜図２８に基づいて説明する。但し、第１
実施形態で説明した個所と同等の個所には同じ符号を用
い説明を省略する。また、この第２実施形態は、第１実
施形態の工程１〜工程８に対応する工程が異なるので、
ここではその部分のみを説明する。

【００５５】工程(1)（図１９参照）：基板１上に、Ｗ
シリサイド膜５１を形成する。工程(2)（図２０参照）：前記Ｗシリサイド膜５１を、
トランジスタの能動層としての多結晶シリコンと同じパ
ターンに加工する。工程(3)（図２１参照）：前記基板１及びＷシリサイド
膜５１を覆うように、ＳｉＯ₂やＳｉＮなどの絶縁性薄
膜１ａをＣＶＤ法やスパッタ法などにより形成する。

【００５６】工程(4)（図２２参照）：前記絶縁性薄膜
１ａの上に、非晶質シリコン膜２ａを形成する。工程(5)（図２３参照）：前記非晶質シリコン膜２ａの
表面にＫｒＦエキシマレーザービームを走査してアニー
ル処理を行い、非晶質シリコン膜２ａを溶融再結晶化し
て、多結晶シリコン薄膜２を形成する。

【００５７】尚、レーザービームとして、ＸｅＣｌエキ
シマレーザーやＡｒＦエキシマレーザーを使用してもよ
い。工程(6)（図２４参照）：前記多結晶シリコン膜２を薄
膜トランジスタの能動層として用いるために、フォトリ
ソグラフィ技術、ＲＩＥ法によるドライエッチング技術
により前記多結晶シリコン膜２を所定形状に加工する。

【００５８】そして、前記多結晶シリコン膜２の上に、
ゲート絶縁膜としてのＬＴＯ膜３を形成する。工程(7)（図２５参照）：前記ゲート絶縁膜３の上に、
非晶質シリコン膜４ａを堆積する。次に、前記非晶質シ
リコン膜４ａの上にＷシリサイド膜４ｂを形成する。

【００５９】そして、前記Ｗシリサイド膜４ｂの上にシ
リコン酸化膜５を堆積した後、フォトリソグラフィ技
術、ＲＩＥ法によるドライエッチング技術を用いて、前
記多結晶シリコン膜４ａ、Ｗシリサイド膜４ｂ及びシリ
コン酸化膜５を所定形状に加工する。前記非晶質シリコ
ン膜４ａは、前記Ｗシリサイド膜４ｂとともにポリサイ
ド構造のゲート電極４として使用する。

【００６０】工程(8)（図２６参照）：前記ゲート絶縁
膜３及びシリコン酸化膜５の上に、常圧ＣＶＤ法により
シリコン酸化膜を堆積し、これを異方性全面エッチバッ
クすることにより、前記ゲート電極４及びシリコン酸化
膜５の側方にサイドウォール７を形成する。そして、自
己整合技術により、サイドウォール７をマスクとして、
多結晶シリコン膜２に、加速電圧：８０ＫｅＶ、ドーズ
量３×１０¹³ｃｍ^-2の条件で、リン（Ｐ）イオンを不純
物として注入し、低濃度の不純物領域６ａを形成する。

【００６１】工程(9)（図２７参照）：前記サイドウォ
ール７及びシリコン酸化膜５をレジスト８で覆い、再び
自己整合技術により、レジスト８をマスクとして多結晶
シリコン膜２に、加速電圧：８０ＫｅＶ、ドーズ量１×
１０¹⁵ｃｍ^-2の条件で、リン（Ｐ）イオンを不純物とし
て注入し、高濃度の不純物領域６ｂを形成することによ
り、ＬＤＤ（Lightly Doped Drain）構造のソース／ド
レイン領域６を形成する。

【００６２】工程(10)（図２８参照）：この状態で、第
１実施形態と同様のＲＴＡ法による急速加熱を行う。Ｘ
ｅアークランプの光熱は、多結晶部よりも非晶質部やシ
リサイド部に強く吸収されるため、必要な部分のみを重
点的に加熱することが可能になり、（ゲート）配線の低
抵抗化や不純物の活性化に適している。

【００６３】特に、本実施例では、多結晶シリコン膜２
に対応して、その下方にＷシリサイド膜５１を形成して
いる。このＷシリサイド膜５１は、ＲＴＡの熱を吸収す
る作用があり、熱を吸収したＷシリサイド膜５１からの
放射熱によっても前記多結晶シリコン膜２の不純物の活
性化が行われる。即ち、多結晶シリコン膜２を、Ｘｅア
ークランプによる熱とＷシリサイド膜５１からの放射熱
とにより、直接及び間接的に加熱することにより、多結
晶シリコン膜２全体を均一に加熱し、活性化がバラツク
ことなく良好に行われるようにする。

【００６４】Ｗシリサイド膜５１の大きさは、基本的
に、多結晶シリコン膜２と同じか又はそれ以上であれば
よいが、面内でのパターンの大きさに対応した面積とな
るように調整すれば、なお好ましい。即ち、集積化半導
体デバイスでは、パターンの疎密が基板上に発生するた
め、各トランジスタに均等にＷシリサイド膜２を設けた
のでは、場所によって単位面積当りの熱吸収率が異な
り、均一な熱処理が行えず、また、Ｗシリサイド膜５１
が集中する場所での温度が非常に高くなって基板１が変
形する場合がある。

【００６５】そこで、下層に配置した熱吸収膜の単位面
積当りの密度を、その上層に形成されるパターンに係わ
らずほぼ一定となるようにすれば、ＲＴＡで活性化する
ときの温度分布の偏りを解消することができる。具体的
にドライバー一体型のＬＣＤパネルでは、ドライバ部に
比べて画素部のトランジスタの密度が高いので、ドライ
バ部のトランジスタに対応するＷシリサイド膜５１の大
きさを、画素部のそれに比べて大きくしてやることで、
基板１全体の温度分布がほぼ均一になる。

【００６６】ＬＣＤパネルにあっては、回路の面積の約
１０％がＷシリサイド膜５１となるように調整すること
が好ましい。この工程により、多結晶シリコンＴＦＴ
（ＴＦＴ：Thin Film Transistor）（Ａ）が形成され
る。以上の実施形態により製造した多結晶シリコンＴＦ
Ｔにあっては、いわゆる低温プロセスで行うことがで
き、しかも、良質の多結晶シリコン膜を能動層として使
用している。

【００６７】本発明者の実験によれば、ｎチャネルのＭ
ＯＳ型多結晶シリコンＴＦＴでの移動度μｎが２００ｃ
ｍ²／Ｖ・Ｓ以上、ｐチャネルのＭＯＳ型多結晶シリコ
ンＴＦＴでの移動度μｐが１５０ｃｍ²／Ｖ・Ｓ以上
と、高い性能のトランジスタを実現できることが分かっ
た。このような高性能ＴＦＴにあっては、例えば、μｎ
＝５０ｃｍ²／Ｖ・Ｓ、μｐ＝２０ｃｍ²／Ｖ・Ｓが要求
されるＮＴＳＣテレビ信号表示用ＬＣＤパネルにも十分
に適用可能であり、μｎ＝５０ｃｍ²／Ｖ・Ｓ、μｐ＝
２０ｃｍ²／Ｖ・Ｓ、しきい値電圧：２Ｖ（ｎチャネ
ル）、−５Ｖ（ｐチャネル）、Ｓ値（Sub-threshold sw
ing）：０．２Ｖ／ｄｅｃａｄｅ、オン・オフ比：１×
１０⁷の特性を得ることができる。

【００６８】また、移動度が高いぶん、ＴＦＴの駆動能
力が向上するので、ＴＦＴのサイズを小さくすることが
でき、従来能動層として非晶質シリコンを用いたトラン
ジスタのサイズ（Ｗ／Ｌ＝３４／１０μｍ）に比べて、
１／８以下のサイズ（Ｗ／Ｌ＝８／５μｍ）に縮小する
ことができる。更には、高品質の能動層であるので、ト
ランジスタＯＦＦ時のリーク電流も少なく、そのぶん補
助容量の面積も１／３以下に縮小することができる。具
体的には、サイズ２．４型で、画素ピッチ：５０．０
（Ｈ）μｍ×１５００（Ｖ）μｍ、画素数：２３万ドッ
ト（３２０×３（ＲＧＢ）×２４０）と、従来型のパネ
ルに比べて３倍以上の高密度画素を有しながらも、５５
％という高開口率（従来比：１．５倍）のものを得るこ
とができ、高輝度化を実現できる。

【００６９】以上の実施例は以下のように変更してもよ
く、その場合でも同様の作用、効果を得ることができ
る。１）条件にもよるが基板１として、通常のガラス板など
も使用可能である。２）工程２や工程(4)において、非晶質シリコン膜を減
圧ＣＶＤ法により、例えば、モノシランガスを用い、温
度５８０℃で堆積させる。これにより、非晶質シリコン
膜２ａは微結晶を含んだ膜となる。

【００７０】微結晶を含んだ非晶質シリコン膜を固相成
長法により多結晶化することにより、結晶粒径が小さく
なるぶん移動度は若干低下するが、結晶成長を短時間で
終えることができる。３）工程２や工程(4)において、非晶質シリコン膜２ａ
を減圧ＣＶＤ法、プラズマＣＶＤ法によらず、常圧ＣＶ
Ｄ法、光励起ＣＶＤ法、蒸着法、ＥＢ(Electron Beam)
蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、スパッタ
法からなるグループの内のいずれか一つの方法によって
形成する。

【００７１】４）多結晶シリコン膜２のチャネル領域に
相当する部分に不純物をドーピングして多結晶シリコン
ＴＦＴのしきい値電圧（Ｖth）を制御する。固相成長法
で形成した多結晶シリコンＴＦＴにおいては、Ｎチャネ
ルトランジスタではディプレッション方向にしきい値電
圧がシフトし、Ｐチャネルトランジスタではエンハンス
メント方向にしきい値電圧がシフトする傾向にある。ま
た、水素化処理を行った場合には、その傾向がより顕著
となる。このしきい値電圧のシフトを抑えるには、チャ
ネル領域に不純物をドーピングすればよい。

【００７２】５）前記工程３や工程(5)に代えて以下の
工程を行う。工程３ａ：電気炉により、窒素（Ｎ₂）雰囲気中、温度
６００℃程度で約２０時間の熱処理を行うことにより、
前記非晶質シリコン膜２ａを固相成長させて多結晶シリ
コン膜２を形成する。６）工程３ａで形成したこの多結晶シリコン膜２は、膜
を構成する結晶に転位等の欠陥が多く存在するととも
に、結晶間に非晶質部分が残っている可能性があり、リ
ーク電流が多くなる危惧がある。

【００７３】そこで、工程３ａの後、基板１をＲＴＡ法
又はレーザーアニール法により急速加熱し、多結晶シリ
コン膜２の膜質を改善する。７）電気炉は、レーザー照射に比べて、時間はかかる
が、一度に大量の基板を処理できるため、前記５）や
６）の工程は実質的にスループットが高い。従って、そ
の後の、例えば不純物領域の活性化のための熱処理は、
ＲＴＡ法に代えてレーザビームアニール法を用いてもよ
い。ＲＴＡ法は短時間で終えることができるという利点
があり、レーザーアニール法は不純物領域の温度を高く
上昇させることができるため、シート抵抗を下げること
ができるという利点がある。

【００７４】８）工程５、工程(1)、工程(7)において、
スパッタ法以外のＰＶＤ方法（真空蒸着法、イオンプレ
ーティング法、イオンビームデポジション法、クラスタ
ーイオンビーム法など）を用いて、Ｗシリサイド膜４
ｂ、５１を形成する。この場合にも、前記したスパッタ
法の場合と同様な理由により、Ｗシリサイド（ＷＳ
ｉ_X）の組成をＸ＞２に設定する。

【００７５】９）工程５、工程(1)、工程(7)において、
ＣＶＤ法を用いてＷシリサイド膜４ｂ、５１を形成す
る。そのソースガスとしては、六フッ化タングステン
（ＷＦ₆）とシラン（ＳｉＨ₄）を用いればよい。成膜温
度は、３５０〜４５０℃前後とする。この場合にも、前
記したスパッタ法の場合と同様な理由により、Ｗシリサ
イド（ＷＳｉ_X）の組成をＸ＞２に設定する。ＣＶＤ法
はＰＶＤ法に比べ、段差被覆性が優れているため、Ｗシ
リサイド膜４ｂの膜厚をより均一にすることができる。

【００７６】９）ゲート電極に用いるＷシリサイドに代
わるものとして、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、
ＣｏＳｉ₂などの高融点金属シリサイド、その他、Ｗ、
Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔａなどの高融点金属を用い
てもよい。１０）工程９において、プラズマ酸化膜に代えて、ＴＥ
ＯＳ(Tetra Ethyl Ortho Silicate又はTetra-ethoxy-si
lane)を用いたプラズマＴＥＯＳ酸化膜を用いてもよ
く、また、シリコン酸化膜に代えて、常圧オゾンＴＥＯ
Ｓ酸化膜を用いてもよい。

【００７７】プラズマＴＥＯＳ酸化膜の堆積条件は、堆
積温度：３９０℃、ＲＦ出力：５００Ｗ、ＴＥＯＳ流
量：５００ｓｃｃｍ、酸素流量：６００ｓｃｃｍ、圧
力：９ｔｏｒｒとし、常圧オゾンＴＥＯＳ酸化膜の堆積
条件は、堆積温度：４００℃、ＲＦ出力：オゾン濃度：
約５ｗｔ％、ＴＥＯＳキャリアＮ₂ガス流量：３０００
ｃｃとする。

【００７８】１１）上記１０）の工程の後、プラズマＴ
ＥＯＳ酸化膜を、アンモニア（ＮＨ ₃）ガスを用いてプ
ラズマ処理することにより窒素イオンに晒し、その表面
を窒化してから常圧オゾンＴＥＯＳ酸化膜を堆積する
と、シリコン酸化膜の成長レートがより安定する。この
時の窒化処理条件は、温度：３６０℃、ＲＦ出力：５０
０Ｗ、アンモニア流量：１００〜５００ｓｃｃｍ、Ｎ₂
流量：０〜４００ｓｃｃｍである。尚、この窒化処理に
おいて、アンモニアの代わりに窒素を用いてもよい。

【００７９】１２）Ｗシリサイド膜５１に代えて、非結
晶質シリコン膜や多結晶シリコン膜などの半導体膜を用
いる。これらのシリコン膜には不純物がドープされてい
てもよい。このように、導電性膜又は半導体膜を用いる
ことにより、この熱吸収膜に電圧を印加することで、Ｔ
ＦＴを、ＬＳＩに用いられるＭＯＳトランジスタのよう
に４端子デバイスとして動作させて、しきい値電圧をコ
ントロールできると共に、ガラス基板を用いた場合に
は、基板内のイオンを静電的にシールドするため、ガラ
ス基板内のイオンによるトランジスタの特性劣化及び可
動イオンが形成する電位によるＴＦＴへの悪影響を防止
することができる。

【００８０】１３）Ｗシリサイド膜５１に代えて、Ｍｏ
Ｓｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ₂などの高融点
金属シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔ
ｉ、Ｔａなどの高融点金属を用いてもよい。更には、使
用温度が低い場合には（約４５０℃以下）、ＡｌやＡｕ
などのいわゆる低融点金属を用いてもよい。Ｗシリサイ
ド膜も含めて、これらの金属膜は、光を通さない性質を
有しているので、以下の通りの効果を有する。

【００８１】ａ）光の散乱を防止すると共に液晶セルに
斜めから入ろうとする不要な光を遮るので、ＬＣＤデバ
イスとしてコントラストが高くなる。ｂ）ＴＦＴに入ろうとする光を遮るので、光によるリー
ク電流を減少させてＴＦＴとしての特性を向上させると
共に光によるＴＦＴ自身の劣化を防止する。

【００８２】１２）プレーナ型だけでなく、逆プレーナ
型、スタガ型、逆スタガ型などあらゆる構造の多結晶シ
リコンＴＦＴに適用する。１３）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型
半導体素子全般に適用する。また、太陽電池や光センサ
などの光電変換素子、バイポーラトランジスタ、静電誘
導型トランジスタ(ＳＩＴ：Static Induction Transist
or)などの多結晶シリコン膜を用いるあらゆる半導体装
置に適用する。

【００８３】

【発明の効果】本発明にあっては、以下の通りの優れた
効果を奏する。１）低温プロセスが可能で、安価な基板を使用でき、薄
膜トランジスタや液晶ディスプレイの製造コストを削減
できる。２）良質な多結晶シリコン膜を短時間で得ることがで
き、薄膜トランジスタや液晶ディスプレイの製造におけ
るスループットが向上する。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図２】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図３】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図４】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図５】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図６】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図７】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図８】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図９】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。

【図１０】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１１】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１２】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１３】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１４】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１５】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１６】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。

【図１７】アクティブマトリクス方式ＬＣＤのブロック
構成図である。

【図１８】画素の等価回路図である。

【図１９】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２０】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２１】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２２】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２３】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２４】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２５】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２６】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２７】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２８】本発明を具体化した第２実施形態の製造工程
を説明するための断面図である。

【図２９】エキシマレーザーアニール装置の構成図であ
る。

【図３０】ＲＴＡ装置の構成図である。

【図３１】従来例の製造工程を説明するための断面図で
ある。

【図３２】従来例の製造工程を説明するための断面図で
ある。

【符号の説明】

１絶縁基板２ａ非晶質シリコン膜２多結晶シリコン膜３ゲート絶縁膜４ａ多結晶シリコン膜（非晶質シリコン膜）４ｂＷシリサイド膜４ゲート電極６不純物領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/12 (72)発明者森本佳宏大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者米田清大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】基板上に形成された能動層の結晶化ため
の熱処理の温度を、前記基板が変形しない程度の温度に
設定し、この熱処理に用いた方法とは異なる熱処理方法
で不純物の活性化を行うことを特徴とした薄膜トランジ
スタの製造方法。
【請求項２】絶縁基板上に非晶質シリコン膜を形成す
る工程と、この非晶質シリコン膜をレーザーアニールして多結晶シ
リコン膜を形成する工程と、この多結晶シリコン膜の上に、ゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記多結晶シリコン膜に、不純物領域を形成する工程
と、前記不純物領域をＲＴＡ（Rapid Thermal Annealing）
法を用いて急速加熱することにより活性化する工程と、
を含むことを特徴とした薄膜トランジスタの製造方法。
【請求項３】絶縁基板上に非晶質シリコン膜を形成す
る工程と、この非晶質シリコン膜を前記基板が変形しない程度の温
度を用いた熱処理法により固相成長させて多結晶シリコ
ン膜を形成する工程と、この多結晶シリコン膜の上に、ゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記多結晶シリコン膜に、不純物領域を形成する工程
と、前記不純物領域をＲＴＡ法を用いた急速加熱又はレーザ
ーアニールにより活性化する工程と、を含むことを特徴
とした薄膜トランジスタの製造方法。
【請求項４】前記非晶質シリコン膜が微結晶を含むこ
とを特徴とした請求項１乃至３のいずれか１項に記載の
薄膜トランジスタの製造方法。
【請求項５】前記ゲート電極が少なくとも非晶質シリ
コン膜を有し、前記不純物の活性化のための熱処理によ
り結晶化されることを特徴とした請求項１乃至４のいず
れか１項に記載の薄膜トランジスタの製造方法。
【請求項６】前記ゲート電極が少なくともシリコン膜
と金属又は金属シリサイドとの２層構造を有し、前記不
純物の活性化のための熱処理により低抵抗化されること
を特徴とした請求項１乃至５のいずれか１項に記載の薄
膜トランジスタの製造方法。
【請求項７】シリコン膜と金属又は金属シリサイドと
の２層構造を備えたゲート電極を有するものであって、
ゲート電極の低抵抗化と不純物領域の活性化とをＲＴＡ
法又はレーザーアニール法を用いて同時に行うことを特
徴とした薄膜トランジスタの製造方法。
【請求項８】前記ＲＴＡ法に用いる熱源として、ラン
プからの光照射熱を用いることを特徴とした請求項２、
３又は７に記載の薄膜トランジスタの製造方法。
【請求項９】前記ランプとして、キセノンアークラン
プを用いることを特徴とした請求項８に記載の薄膜トラ
ンジスタの製造方法。
【請求項１０】請求項１乃至９のいずれか１項に記載
の薄膜トランジスタの製造方法によって製造した薄膜ト
ランジスタを画素駆動用素子として用いることを特徴と
した液晶ディスプレイ。
【請求項１１】請求項１乃至９のいずれか１項に記載
の薄膜トランジスタの製造方法によって製造した薄膜ト
ランジスタを画素駆動用素子及び周辺駆動回路用素子と
して用いることを特徴とした液晶ディスプレイ。