JP3840697B2 - 半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）を有する集積回路の製造方法、および液晶表示装置用のアクティブマトリクス基板の製造方法に関するものである。更に詳しくは、これらの製造方法において半導体膜に高濃度で導入した不純物の活性化技術に関するものである。
【０００２】
【従来の技術】
集積回路、たとえば液晶表示装置のアクティブマトリクス基板では、ガラス基板上の各画素毎にアクティブ素子としてＴＦＴが形成されている。また、各画素には容量素子（保持容量）が形成されることもあり、これら容量素子およびＴＦＴは従来、図１８および図１９に示す工程を経て製造される。まず、図１８（Ａ）に示すように、透明なガラス製の基板１０の表面にシリコン膜からなる半導体膜２００を形成した後、それをパターニングして島状の半導体膜２０、４０を形成する。半導体膜２０、４０は、それぞれＴＦＴおよび容量素子を構成するためのものである。この工程では半導体膜２０、４０に対してレーザアニールなどを行い結晶化を図ることもある。次に図１８（Ｂ）に示すように、半導体膜２０、４０の表面にゲート絶縁膜１３を形成した後、図１８（Ｂ）に示すように半導体膜２０の方をレジストマスク９７で覆い、半導体膜４０にリンイオンを導入する。その結果、容量素子の下層側電極４１が形成される。次に図１８（Ｄ）に示すように、タンタル膜などの導電膜６１を形成した後、図１８（Ｅ）に示すようにレジストマスク９８を形成して、図１８（Ｆ）に示すように導電膜６１をパターニングし、ゲート電極１５および容量素子Ｃａｐの上層側電極４２を形成する。この容量素子Ｃａｐではゲート絶縁膜１３と同時形成された絶縁膜が誘電体膜である。次に図１９（Ａ）に示すように、ゲート電極１５を広めに覆うレジストマスク９９を形成した後、半導体膜２０に高濃度のリンイオンを導入して高濃度ソース・ドレイン領域１２２を形成した後、図１９（Ｂ）に示すようにゲート電極１５をマスクとして低濃度のリンイオンを導入して低濃度ソース・ドレイン領域１２１を形成する。このとき不純物が導入されなかった部分がチャネル領域１７となり、ソース・ドレイン領域１２のうちゲート電極１５に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。
【０００３】
但し、半導体膜２０、４０に導入した高濃度不純物はそのままでは活性化しておらず、高濃度ソース・ドレイン領域１２２などの抵抗値が高いので、従来は、高濃度不純物の導入を終えた以降、たとえば層間絶縁膜を形成した後に、基板１０を炉内に入れて熱処理を行っている。
【０００４】
【発明が解決しようとする課題】
しかしながら従来のように、半導体膜２０、４０に導入した不純物を活性化するのに炉内で熱処理を行う方法では、処理時間が長いという問題点がある。すなわち、基板１０としてガラス基板を用いている場合には、基板１０に割れや歪みが発生しないように加熱温度を低く設定せざるを得ないため、加熱温度が低い分、熱処理時間が長くかかってしまう。
【０００５】
以上の問題点に鑑みて、本発明の課題は、半導体膜に導入した不純物を短時間で活性化することのできる半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法を提供することにある。
【０００６】
上記課題を解決するために、本発明に係る半導体装置の製造方法は、基板と、前記基板の上方に位置するゲート絶縁膜と、前記基板と前記ゲート絶縁膜との間に位置する、不純物の導入された半導体膜とのうち、前記ゲート絶縁膜上に光吸収膜を形成する光吸収膜形成工程と、前記光吸収膜形成工程のあと、前記光吸収膜に光を照射し、前記光吸収膜に前記光を吸収させ、前記半導体膜を加熱し、前記不純物を拡散させる加熱処理工程と、前記加熱処理工程のあと、前記光吸収膜をパターニングし、前記前記ゲート絶縁膜上に前記光吸収膜からなるゲート電極を形成するゲート電極形成工程と、を有することを特徴とする。この上記半導体装置の製造方法が、前記加熱処理工程と前記ゲート電極形成工程との間に、前記光吸収膜上に導電膜を形成する工程を含み、前記ゲート電極形成工程において、前記パターニングが、前記光吸収膜と前記導電膜とをパターニングするものであり、前記ゲート電極が、前記光吸収膜と前記導電膜とを含むものであることが好ましい。また、前記光吸収膜がアモルファスシリコンに不純物を導入した膜であり、前記加熱処理工程における前記光の照射により導電性のポリシリコン膜になるものであることが好ましい。これによれば、光吸収膜をゲート電極に用いることができるため、半導体装置の製造のスループットを向上させることができる。
【０００７】
また、本発明に係る半導体装置の製造方法は、基板と、前記基板の上方に位置するゲート絶縁膜と、前記基板と前記ゲート絶縁膜との間に位置する、不純物の導入された半導体膜とのうち、前記ゲート絶縁膜上に光反射膜を形成する光反射膜形成工程と、前記光反射膜形成工程のあと、前記基板側から前記光反射膜に光を照射し、前記光反射膜に前記光を反射させ前記半導体膜に集光させ、前記不純物を拡散させる加熱処理工程と、前記加熱処理工程のあと、前記光反射膜をパターニングし、前記前記ゲート絶縁膜上に前記光反射膜からなるゲート電極を形成するゲート電極形成工程と、を有することを特徴とする。この上記半導体装置の製造方法が、前記加熱処理工程と前記ゲート電極形成工程との間に、前記光反射膜上に導電膜を形成する工程を含み、前記ゲート電極形成工程において、前記パターニングが、前記光反射膜と前記導電膜とをパターニングするものであり、前記ゲート電極が、前記光反射膜と前記導電膜とを含むものであることが好ましい。また、前記光反射膜がアルミニウムまたはタンタルを含むことが好ましい。これによれば、光吸収膜をゲート電極に用いることができるため、半導体装置の製造のスループットを向上させることができる。
【０００８】
本発明では高濃度の不純物を導入した半導体膜を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がない。また、急速加熱処理工程は、炉内での熱処理に比較して高温になる分、熱処理の効果が高い。この場合でも基板は局部的に加熱されていくだけであるので、基板には割れや歪みなどが発生しない。また、本発明では急速加熱処理工程によって不純物を活性化する際には、ゲート絶縁膜の表面に光吸収膜を形成してあるので、アークランプからの光によって半導体膜は効率よく加熱される。しかも、光吸収膜は基板表面の全体に形成されているため、パターニング後の半導体膜に急速加熱処理を行うといっても、各半導体膜はパターン密度の影響を受けることなく均一に処理される。また急速加熱処理によって、ゲート絶縁膜は焼き締めされて緻密化し、かつゲート絶縁膜ではシリコン原子と酸素原子との結合が弱くて不安定な状態から強くて安定な状態となる。しかもゲート絶縁膜では禁制帯中の電子やホールに対するトラップ準位が減少するので、ＴＦＴの耐電圧などが向上する。
【０００９】
本発明では前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した後、該半導体膜を結晶化する結晶化工程を行い、該結晶化工程を行った以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光吸収膜を形成する光吸収膜形成工程と、前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことが好ましい。
【００１０】
このように構成すると急速加熱処理と結晶化工程との相乗効果により半導体膜の膜質が向上する。すなわち、先に行った結晶化工程によって半導体膜中に生じるストレスはこの急速加熱処理工程で解放され、結晶の完全性が高まる。併せて結晶粒と結晶粒との間にわずかに存在する非結晶部分が結晶化するため、半導体膜の結晶化率が高まる。また、微小結晶は再結晶化して大きな結晶に成長し、結晶粒界を減少させる。
【００１１】
本発明において前記高濃度不純物導入工程では、前記薄膜トランジスタがオフセットゲート構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入する。また、前記高濃度不純物導入工程では、前記薄膜トランジスタがＬＤＤ構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入し、前記ゲート電極を形成した以降に、前記ゲート電極をマスクとして前記半導体膜に対して低濃度不純物を導入する低濃度不純物導入工程を行ってもよい。
【００１２】
本発明では前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光吸収膜を除去する光吸収膜除去工程と、前記ゲート絶縁膜の表面に導電膜を形成する導電膜形成工程とを行い、しかる後に前記導電膜をパターニングして前記ゲート電極を形成してもよい。
【００１３】
本発明では前記光吸収膜として導電性を有する膜を用いるとともに、前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光吸収膜の表面に導電膜を形成する導電膜形成工程を行い、しかる後に前記導電膜および前記光吸収膜をパターニングして前記ゲート電極を形成してもよい。
【００１４】
本発明では前記光吸収膜として導電性を有する膜を用い、前記急速加熱処理工程を行った以降、前記光吸収膜をパターニングして前記ゲート電極を形成してもよい。
【００１５】
上記のいずれの場合でも前記基板上に、前記高濃度ソース・ドレイン領域と同時形成された下層側電極、前記ゲート絶縁膜と同時形成された誘電体膜、および前記ゲート電極と同時形成された上層側電極を備える容量素子を形成するにあたっては、該容量素子の側に対しても、前記光吸収膜形成工程では前記誘電体膜の表面側に光吸収膜を形成し、前記急速熱処理工程では前記下層側電極を構成する半導体膜に急速加熱処理を施すことが好ましい。
【００１６】
本発明の別の形態では、基板の表面側においてゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域、および該チャネル領域に接続する高濃度ソース・ドレイン領域を備える薄膜トランジスタを有する集積回路の製造方法において、高濃度不純物を導入した半導体膜に対して急速加熱処理を行う際には光反射膜を利用することを特徴とする。
【００１７】
すなわち、前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光反射膜を形成する光反射膜形成工程と、前記基板の裏面側から光照射を行って前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことを特徴とする。
【００１８】
本発明でも高濃度の不純物を導入した半導体膜を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がないなどの利点がある。また、本発明では急速加熱処理工程によって不純物を活性化する際には、ゲート絶縁膜の表面に光反射膜を形成してあるので、アークランプからの光によって半導体膜は効率よく加熱される。しかも、光反射膜は基板表面の全体に形成されているため、パターニング後の半導体膜に急速加熱処理を行うといっても各半導体膜はパターン密度の影響を受けることなく均一に処理される。さらに、ゲート絶縁膜の緻密化を図ることができる。
【００１９】
本発明では前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した後、該半導体膜を結晶化する結晶化工程を行い、該結晶化工程を行った以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光反射膜を形成する光反射膜形成工程と、前記基板の裏面側から光照射を行って前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことが好ましい。このように構成すると、前述のとおり、急速加熱処理と結晶化工程との相乗効果により半導体膜の膜質が向上する。
【００２０】
本発明において前記高濃度不純物導入工程では、前記薄膜トランジスタがオフセットゲート構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入する。また前記高濃度不純物導入工程では、前記薄膜トランジスタがＬＤＤ構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入し、前記ゲート電極を形成した以降に、前記ゲート電極をマスクとして前記半導体膜に対して低濃度不純物を導入する低濃度不純物導入工程を行ってもよい。
【００２１】
本発明において前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光反射膜を除去する光反射膜除去工程と、前記ゲート絶縁膜の表面に導電膜を形成する導電膜形成工程とを行い、しかる後に前記導電膜をパターニングして前記ゲート電極を形成してもよい。
【００２２】
本発明において前記光反射膜として導電性を有する膜を用いるとともに、前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光反射膜の表面に導電膜を形成する導電膜形成工程を行い、しかる後に前記導電膜および前記光反射膜をパターニングして前記ゲート電極を形成してもよい。
【００２３】
本発明において前記光反射膜として導電性を有する膜を用い、前記急速加熱処理工程を行った以降、前記光反射膜をパターニングして前記ゲート電極を形成してもよい。
【００２４】
上記のいずれの場合でも前記基板上に、前記高濃度ソース・ドレイン領域と同時形成された下層側電極、前記ゲート絶縁膜と同時形成された誘電体膜、および前記ゲート電極と同時形成された上層側電極を備える容量素子を形成するにあたっては、該容量素子の側に対しても、前記光反射膜形成工程では前記誘電体膜の表面側に光反射膜を形成し、前記急速熱処理工程では前記下層側電極を構成する半導体膜に急速加熱処理を施すことが好ましい。
【００２５】
本発明のさらに別の形態では、基板の表面側においてゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域、および該チャネル領域に接続する高濃度ソース・ドレイン領域を備える薄膜トランジスタを有する集積回路の製造方法において、高濃度不純物を導入した半導体膜に対して急速加熱処理を行う際には光吸収膜および光反射膜を利用することを特徴とする。
【００２６】
すなわち、前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光吸収膜および光反射膜を順次形成する光吸収膜・光反射膜形成工程と、前記基板の裏面側から光照射を行って前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことを特徴とする。
【００２７】
本発明でも高濃度の不純物を導入した半導体膜を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がないなどの利点がある。また、本発明では急速加熱処理工程によって不純物を活性化する際には、ゲート絶縁膜の表面に光吸収膜および光反射膜を形成してあるので、アークランプからの光によって半導体膜は効率よく加熱される。しかも、光吸収膜および光反射膜は基板表面の全体に形成されているため、パターニング後の半導体膜に急速加熱処理を行うといっても各半導体膜はパターン密度の影響を受けることなく均一に処理される。さらに、ゲート絶縁膜の緻密化を図ることができる。
【００２８】
本発明では前記チャネル領域および前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した後、該半導体膜を結晶化する結晶化工程を行い、該結晶化工程を行った以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光吸収膜および光反射膜を順次形成する光吸収膜・光反射膜形成工程と、前記基板の裏面側から光照射を行って前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことが好ましい。このように構成すると、前述のとおり、急速加熱処理と結晶化工程との相乗効果により半導体膜の膜質が向上する。
【００２９】
本発明において前記高濃度不純物導入工程では、前記薄膜トランジスタがオフセットゲート構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入する。また前記高濃度不純物導入工程では、前記薄膜トランジスタがＬＤＤ構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入し、前記ゲート電極を形成した以降に、前記ゲート電極をマスクとして前記半導体膜に対して低濃度不純物を導入する低濃度不純物導入工程を行ってもよい。
【００３０】
本発明において前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光吸収膜および前記光反射膜を除去する光吸収膜・反射膜除去工程と、前記ゲート絶縁膜の表面に導電膜を形成する導電膜形成工程とを行い、しかる後に前記導電膜をパターニングして前記ゲート電極を形成してもよい。
【００３１】
本発明において前記光吸収膜および前記光反射膜として導電性を有する膜を用いるとともに、前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光反射膜の表面に導電膜を形成する導電膜形成工程を行い、しかる後に前記導電膜、前記光反射膜、および前記光吸収膜をパターニングして前記ゲート電極を形成してもよい。
【００３２】
本発明において前記光吸収膜および前記光反射膜として導電性を有する膜を用い、前記急速加熱処理工程を行った以降、前記光吸収膜および前記光反射膜をパターニングして前記ゲート電極を形成してもよい。
【００３３】
上記のいずれの場合でも前記基板上に、前記高濃度ソース・ドレイン領域と同時形成された下層側電極、前記ゲート絶縁膜と同時形成された誘電体膜、および前記ゲート電極と同時形成された上層側電極を備える容量素子を形成するにあたっては、該容量素子の側に対しても、前記光吸収膜・光反射膜形成工程では前記誘電体膜の表面側に前記光吸収膜および前記反射膜を形成し、前記急速熱処理工程では前記下層側電極を構成する半導体膜に急速加熱処理を施すことが好ましい。
【００３４】
上記の各発明は液晶表示装置用のアクティブマトリクス基板を製造するのに適している。
【００３５】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。以下に説明する各形態のいずれにおいても、基板の表面側においてゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域、および該チャネル領域に接続するソース・ドレイン領域を備えるＴＦＴを有する集積回路を製造する点では共通する。従って、いずれの形態においても、従来のＴＦＴと共通する機能を有する部分については同じ符号を付してある。
【００３６】
実施の形態１ないし３は、急速加熱処理を行う際に光吸収膜を利用するものであり、これらの形態については、図１ないし８を参照して説明する。
【００３７】
実施の形態４は急速加熱処理を行う際に光反射膜を利用するものであり、その代表的な一例を図９、１０を参照して説明する。
【００３８】
実施の形態５は急速加熱処理を行う際に光吸収膜および光反射膜の双方を利用するものであり、その代表的な一例を図１１、１２を参照して説明する。
【００３９】
［実施の形態１］
本発明では、まず図１（Ａ）に示すように、ガラス製の基板１０の表面にシリコン膜からなる半導体膜２００を形成した後、それをパターニングして島状の半導体膜２０、４０を形成する。
【００４０】
この工程では、ＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を併せて行うことが好ましい。最初に形成した半導体膜２００が非晶質、または非晶質と微結晶とが混在する混晶質であれば、この工程は結晶化工程と称せられる。これに対して、最初に形成した半導体膜２００が多結晶質であれば、この工程は再結晶化工程と称せられる。本願明細書ではいずれの場合も結晶化工程と表す。この工程においてレーザ光などのエネルギー強度が高ければ、結晶化の際に半導体膜２００は一度溶融し冷却固化過程を経て結晶化（溶融結晶化）する。これに対して半導体膜２００の結晶化を溶融せずに固相にて進める方法を固相成長法（ＳＰＣ法）と称する。固相成長法は、５５０℃程度から６５０℃程度の温度で数時間から数十時間をかけて結晶化をすすめる熱処理法（Ｆｕｒｎａｎｃｅ−ＳＰＣ法）と、一秒未満から一分程度の短時間で７００℃から１０００℃の温度で結晶化をすすめる急速加熱処理法（ＲＴＡ法）と、およびレーザ光等のエネルギー強度が低いときに生じる極短時間固相成長法（ＶＳＴ−ＳＰＣ法）との三者に主として分類される。いずれの方法も適用可能であるが、溶融結晶化、ＲＴＡ法、ＶＳＴ−ＳＰＣ法では、エネルギー光の照射時間が非常に短時間であり、かつ、照射領域が基板１０全体からみると局所的であるため、半導体膜２００の結晶化に際して基板１０全体が高温に熱せられることがない。それ故、基板１０には熱による変形や割れなどが生じないので、大型の基板１０を高い生産性をもって製造するのに適している。
【００４１】
本発明では結晶化工程については、パターニングした後の島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うよりは、パターニング前の半導体膜２００に対して結晶化工程を行うことが好ましい。パターニング前の半導体膜２００に対して結晶化工程を行うと、結晶化工程を行ったときの半導体膜（基板）の温度は、パターン密度の影響を受けずに基板１０の面内方向で均一に上昇するので、半導体膜２００を均一に処理できる。
【００４２】
次に図１（Ｂ）に示すように、半導体膜２０を部分的に覆うレジストマスク９１を形成し、この状態で高濃度のリンイオンなどといった不純物を導入する。その結果、半導体膜２０には高濃度ソース・ドレイン領域１２２が形成される（高濃度不純物導入工程）。
【００４３】
次に図１（Ｃ）に示すように、レジストマスク９１を除去した後、図１（Ｄ）に示すように半導体膜２０の表面にシリコン酸化膜などからなるゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。なお本形態および以下に説明するいずれの形態においても、ゲート絶縁膜１３を形成した後に高濃度不純物導入工程を行ってよい。
【００４４】
次に図１（Ｅ）に示すように、ゲート絶縁膜１３の表面に高濃度のリンイオンをドープしたアモルファスシリコンなどからなる光吸収膜７０を形成する（光吸収膜形成工程）。
【００４５】
次に図１（Ｆ）に示すように、半導体膜２０にアークランプを用いた急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。この場合にアークランプは、基板１０に対して表面側、裏面側、あるいは表面・裏面側の双方に配置してもよい。
【００４６】
このように本発明では、チャネル領域１７およびソース・ドレイン領域を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図１（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図１（Ｅ）に示すようにゲート絶縁膜１３の表面側に光吸収膜７０を形成する光吸収膜形成工程と、図１（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。
【００４７】
従って本発明では、高濃度ソース・ドレイン領域１２２に導入されている不純物を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がない。また急速加熱処理工程は、炉内での熱処理に比較して高温になる分、熱処理の効果が高い。この場合でも基板１０は局部的に加熱されていくだけであるので、基板１０には割れや歪みなどが発生しない。
【００４８】
特に本発明では、急速加熱処理工程によって不純物を活性化する際には半導体膜２０の上層側（ゲート絶縁膜１３の表面）に光吸収膜７０を形成してあるので、アークランプからの光は光吸収膜７０において吸収され、その熱は半導体膜２０の効率よく伝わる。それ故、半導体膜２０（高濃度ソース・ドレイン領域１２２）を効率よく加熱できる。しかも、光吸収膜７０は基板１０の表面全体に形成されているため、パターニング後の半導体膜２０に急速加熱処理を行っても、各半導体膜２０はパターン密度の影響を受けることなく均一に処理される。
【００４９】
また急速加熱処理によってゲート絶縁膜１３は焼き締めされて緻密化し、かつゲート絶縁膜１３ではシリコン原子と酸素原子との結合が弱くて不安定な状態から強くて安定な状態となる。しかもゲート絶縁膜１３では禁制帯中の電子やホールに対するトラップ準位が減少する。
【００５０】
さらに急速加熱処理によって半導体膜２０の膜質も向上する。すなわち、先に行った結晶化工程によって半導体膜２０中のシリコン原子が格子点からわずかにずれていても、このような微小なずれから生じるストレスはこの急速加熱処理工程で解放され、結晶の完全性が高まる。併せて結晶粒と結晶粒との間にわずかに存在する非結晶部分も結晶化するため、半導体膜２０の結晶化率が高まる。また、微小結晶は再結晶化して大きな結晶に成長し、結晶粒界を減少させる。
【００５１】
本発明では、このようにして急速加熱処理工程を行った以降、ゲート電極を形成する前に、光吸収膜７０を除去する光吸収膜除去工程と、ゲート絶縁膜の表面に導電膜を形成する導電膜形成工程とを行い、しかる後に、導電膜をパターニングしてゲート電極を形成することがある。すなわち図２（Ａ）に示すように、急速加熱処理工程を終えた後に光吸収膜７０を除去し（光吸収膜除去工程）、次に図２（Ｂ）に示すように、α構造のタンタル膜などといった電気抵抗の低い導電膜７２を形成する（導電膜形成工程）。次に図２（Ｃ）に示すように、導電膜７２の表面にレジストマスク９２を形成し、図２（Ｄ）に示すように導電膜７２をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図２（Ｅ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。このとき、ゲート電極１５がイオン注入のマスクとなるため、チャネル領域１７は、ゲート電極１５下のみに形成される。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。本発明において、不純物イオンの導入は、質量非分離型イオン注入装置を用いて注入不純物元素の水素化合物と水素とを注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物イオンのみを注入するイオン打ち込み法との二種類が適用され得る。イオン・ドーピング法の原料ガスとしては、水素中に希釈された濃度が０．１％程度のホスフィン（ＰＨ3 ）やジボラン（Ｂ2 Ｈ6 ）などの注入不純物の水素化物を用いる。イオン打ち込み法では、所望の不純物元素のみを注入した後に引き続いて水素イオン（プロトンや水素分子イオン）を注入する。ＭＯＳ界面やゲート絶縁膜１３を安定に保つにはイオン・ドーピング法あるいはイオン打ち込み法のいずれの方法であってもイオン注入時の基板温度は３５０℃以下が好ましい。一方、注入した不純物の活性化を３５０℃以下の低温で常に安定的に行うには、イオン注入時の基板１０の温度は２００℃以上であることが好ましい。トランジスタのしきい値電圧を調整するためにチャネルドープを行う場合、あるいはＬＤＤ構造を作成するといったように低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板１０の温度は２５０℃以上であることが必要となる。このように、基板１０の温度が高い状態でイオン注入を行うと、半導体膜１２のイオン注入に伴う結晶破壊の際に再結晶化も同時に生じるので、結果的にはイオン注入部の非晶質化を防ぐことができる。すなわち、イオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温であっても注入イオンの活性化が可能になる。
【００５２】
本発明では、図１（Ｂ）に示す高濃度不純物導入工程において半導体膜２０のうちゲート電極１５の端部に対峙する部分を避けて高濃度不純物を導入し、ゲート電極１５を形成した以降、ゲート電極１５をマスクとして半導体膜２０に対して低濃度不純物を導入しているので（低濃度不純物導入工程）、ＬＤＤ構造のＴＦＴを形成できる。これに対してゲート電極１５を形成した以降、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。
【００５３】
本発明において図２（Ｅ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３およびゲート電極１５（導電膜７２）と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図１（Ｅ）に示す光吸収膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７０を形成し、図１（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０に急速加熱処理を施す。
【００５４】
［実施の形態２］
本形態にかかる集積回路の製造方法は、実施の形態１と図１（Ａ）〜図１（Ｄ）に示した各工程については共通するので、これらの工程については簡単に説明する。
【００５５】
まず図３（Ａ）に示すように、透明なガラス製の基板１０の表面に形成したシリコン膜からなる半導体膜２００をパターニングして島状の半導体膜２０、４０を形成する。次に図３（Ｂ）に示すように、レジストマスク９１を形成してリンイオンを導入し、高濃度ソース・ドレイン領域１２２を形成する（高濃度不純物導入工程）。次に図３（Ｃ）に示すように、レジストマスク９１を除去した後、図３（Ｄ）に示すように半導体膜２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。これまでの工程のうち、図３（Ａ）に示す工程ではＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うことが好ましい。特にパターニング前の半導体膜２００に対して結晶化工程を行うと、半導体膜２０はパターン密度の影響を受けることなく均一な処理される。
【００５６】
次に図３（Ｅ）に示すように、ゲート絶縁膜１３の表面に導電性を有する光吸収膜７１を形成する（光吸収膜形成工程）。本発明では光吸収膜７１として高濃度のリンイオンをドープしたアモルファスシリコン膜を用いるが、このアモルファスシリコン膜は、次の工程で行う急速加熱処理によって導電性のポリシリコン膜となる。
【００５７】
次に図３（Ｆ）に示すように、半導体膜２０にアークランプを用いた急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。この場合にアークランプは、基板１０に対して表面側、裏面側、あるいは表面・裏面側の双方に配置してもよい。
【００５８】
このように本発明でも、チャネル領域１７およびソース・ドレイン領域１２を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図３（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図３（Ｅ）に示すようにゲート絶縁膜１３の表面側に光吸収膜７１を形成する光吸収膜形成工程と、図３（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。このため本発明でも、高濃度ソース・ドレイン領域１２２に導入した不純物を急速加熱処理工程によって短時間で活性化できる。また、急速加熱処理工程によって活性化する際に、半導体膜２０の表面に光吸収膜７１を形成してあるので、アークランプからの光は光吸収膜７１において吸収され、その熱は半導体膜２０の効率よく伝わる。しかも、光吸収膜７１は基板１０の表面全体に形成されているため、各半導体膜２０は均一に処理される。また急速加熱処理によってゲート絶縁膜１３が緻密化してその膜質が向上するとともに、先に行った結晶化工程との相乗効果により半導体膜２０の膜質も向上する。
【００５９】
本発明では、このようにして急速加熱処理工程を行った以降、ゲート電極を形成する前に、導電性をもった光吸収膜７１の表面にさらに導電膜を形成する導電膜形成工程を行い、しかる後に、光吸収膜７１および導電膜をパターニングしてゲート電極を形成する。すなわち図４（Ａ）に示すように、急速加熱処理工程を終えた後の光吸収膜７１の表面にα構造のタンタル膜などといったより電気抵抗の低い導電膜７３を形成する（導電膜形成工程）。次に図４（Ｂ）に示すように、導電膜７３の表面にレジストマスク９２を形成し、図４（Ｃ）に示すように光吸収膜７１および導電膜７３をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図４（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。これに対して、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。
【００６０】
本発明においても図４（Ｄ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３、およびゲート電極１５（光吸収膜７１および導電膜７３）と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図３（Ｅ）に示す光吸収膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７１を形成し、図３（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０に急速加熱処理を施す。
【００６１】
［実施の形態３］
本形態にかかる集積回路の製造方法は、実施の形態１と図１（Ａ）〜図１（Ｄ）に示した各工程については共通するので、これらの工程については簡単に説明する。
【００６２】
まず図５（Ａ）に示すように、ガラス製の基板１０の表面に形成したシリコン膜からなる半導体膜２００をパターニングして島状の半導体膜２０、４０を形成する。次に図５（Ｂ）に示すように、レジストマスク９１を形成してリンイオンを導入し、高濃度ソース・ドレイン領域１２２を形成する（高濃度不純物導入工程）。次に図５（Ｃ）に示すように、レジストマスク９１を除去した後、図５（Ｄ）に示すように半導体膜２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。これまでの工程のうち、図５（Ａ）に示す工程ではＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うことが好ましい。特にパターニング前の半導体膜２００に対して結晶化工程を行うと、半導体膜２０はパターン密度の影響を受けることなく均一な処理される。
【００６３】
次に図５（Ｅ）に示すように、ゲート絶縁膜１３の表面に、高濃度のリンイオンをドープしたアモルファスシリコン膜などからなる光吸収膜７４を形成する（光吸収膜形成工程）。本発明では光吸収膜７４として高濃度のリンイオンをドープしたアモルファスシリコン膜を用いるが、このアモルファスシリコン膜は、次の工程で行う急速加熱処理によって導電性のポリシリコン膜となる。
【００６４】
次に図５（Ｆ）に示すように、半導体膜２０にアークランプを用いた急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。この場合にアークランプは、基板１０に対して表面側、裏面側、あるいは表面・裏面側の双方に配置してもよい。
【００６５】
このように本発明でも、チャネル領域１７およびソース・ドレイン領域１２を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図５（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図５（Ｅ）に示すようにゲート絶縁膜１３の表面側に光吸収膜７４を形成する光吸収膜形成工程と、図５（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。このため本発明でも、高濃度ソース・ドレイン領域１２２に導入した不純物を急速加熱処理工程によって短時間で活性化できる。また、急速加熱処理工程によって活性化する際に、半導体膜２０の表面に光吸収膜７４を形成してあるので、アークランプからの光は光吸収膜７４において吸収され、その熱は半導体膜２０の効率よく伝わる。しかも、光吸収膜７４は基板１０の表面全体に形成されているため、各半導体膜２０は均一に処理される。また急速加熱処理によってゲート絶縁膜１３が緻密化してその膜質が向上するとともに、先に行った結晶化工程との相乗効果により半導体膜２０の膜質も向上する。
【００６６】
本発明では光吸収膜７４として導電性を有する膜を用い、急速加熱処理工程を行った以降、光吸収膜７４をパターニングしてゲート電極を形成する。すなわち図６（Ａ）に示すように、急速加熱処理工程を終えた後に、導電性を有する光吸収膜７４の表面にレジストマスク９２を形成し、図６（Ｂ）に示すように光吸収膜７４をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図６（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。これに対して、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。
【００６７】
本発明において図６（Ｃ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３およびゲート電極１５（光吸収膜７４）と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図５（Ｅ）に示す光吸収膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７４を形成し、図５（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０にも急速加熱処理を行う。
【００６８】
なお、本発明では、図７（Ａ）〜図７（Ｄ）に示すように、図５（Ａ）〜図５（Ｄ）を参照して説明した上記の工程と同じようにすすめ、図７（Ｅ）に示す工程（光吸収膜形成工程）では、ゲート絶縁膜１３の表面に対して、高濃度のリンイオンをドープしたアモルファスシリコン膜などからなる下層側の光吸収膜７５と、モリブデンシリサイドなどからなる上層側の光吸収膜７６とからなる２層構造の光吸収膜を構成してもよい。ここで、下層側の光吸収膜７５を構成するアモルファスシリコン膜は、次の工程で行う急速加熱処理によって導電性のポリシリコン膜となる。従って、いずれの光吸収膜７５、７６も導電性を有するので、それ以降の工程は、図５および図６を参照して説明した方法と同様に進めることができる。
【００６９】
すなわち図７（Ｆ）に示すように、半導体膜２０に急速加熱処理を行い、半導体膜２０に導入した不純物を活性化した後、図８（Ａ）に示すように、光吸収膜７６の表面にレジストマスク９２を形成し、図８（Ｂ）に示すように光吸収膜７５、７６をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図８（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。
【００７０】
［実施の形態４］
上記のいずれの実施の形態でも、急速加熱処理工程を行う前に光吸収膜を形成し、この光吸収膜によって急速加熱処理を効果的に行うものであったが、本発明のように、光吸収膜に代えて光反射膜を用いてもよい。この場合には後述するように、急速加熱処理においてエネルギー光を透明な基板１０の裏面側から照射する点を除けば、上記実施の形態１乃至３のいずれの形態からの変形も可能である。たとえば、図５および図６を参照して説明した実施の形態３から変形した場合を図９および図１０を参照して説明する。なお、本発明でも、実施の形態１で説明した図１（Ａ）〜図１（Ｄ）に示す各工程については共通するので、これらの工程については簡単に説明する。
【００７１】
まず図９（Ａ）に示すように、透明なガラス製の基板１０の表面に形成したシリコン膜からなる半導体膜２００をパターニングして島状の半導体膜２０、４０を形成する。次に図９（Ｂ）に示すように、レジストマスク９１を形成してリンイオンを導入し、高濃度ソース・ドレイン領域１２２を形成する（高濃度不純物導入工程）。次に図９（Ｃ）に示すように、レジストマスク９１を除去した後、図９（Ｄ）に示すように半導体膜２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。これまでの工程のうち、図９（Ａ）に示す工程ではＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うことが好ましい。この場合には特に、パターニング前の半導体膜２００に対して結晶化工程を行うと、半導体膜２０はパターン密度の影響を受けることなく均一な処理される。
【００７２】
次に図９（Ｅ）に示すように、ゲート絶縁膜１３の表面にα構造のタンタル膜などからなる導電性を有する光反射膜７７を形成する（光反射膜形成工程）。
【００７３】
次に図９（Ｆ）に示すように、アークランプを用いて半導体膜２０に急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。ここでアークランプからの光は、基板１０の裏面側から照射し、照射した光が光反射膜７９で反射して半導体膜２０に集光するようにしてある。
【００７４】
このように本発明では、チャネル領域１７およびソース・ドレイン領域１２を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図９（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図９（Ｅ）に示すようにゲート絶縁膜１３の表面側に光反射膜７７を形成する光反射膜形成工程と、図９（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。このため本発明では、高濃度ソース・ドレイン領域１２２に導入した不純物を急速加熱処理工程によって短時間で活性化できる。また、急速加熱処理工程によって活性化する際に半導体膜２０の表面に光反射膜７７を形成してあるので、アークランプからの光は半導体膜２０に集光され、半導体膜２０（高濃度ソース・ドレイン領域１２２）を効率よく熱処理できる。しかも、光吸収膜７２は基板１０の表面全体に形成されているため、各半導体膜２０は均一に処理される。また急速加熱処理によってゲート絶縁膜１３が緻密化してその膜質が向上するとともに、先に行った結晶化工程との相乗効果により半導体膜２０の膜質も向上する。またタンタル膜（光反射膜７７）自身もα構造の側により熱転移し、電気抵抗が低下する。
【００７５】
本発明では光反射膜７７として導電性を有する膜を用いているので、急速加熱処理工程を行った以降、光反射膜７７をパターニングしてゲート電極を形成する。すなわち図１０（Ａ）に示すように、急速加熱処理工程を終えた後に、導電性を有する光反射膜７７の表面にレジストマスク９２を形成し、次に図１０（Ｂ）に示すように、光反射膜７７をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図１０（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。これに対して、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。
【００７６】
本発明において図１０（Ｃ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２（光反射膜７７）を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３およびゲート電極１５と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図１０（Ｅ）に示す光反射膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光反射膜７７を形成し、図１０（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０にも急速加熱処理を行う。
【００７７】
なお、上記の形態では、光反射膜７７としてタンタル膜を用いたので、それをパターニングしてゲート電極１５を形成したが、光反射膜７７の電気抵抗が高い場合には、急速加熱処理工程を行った以降、ゲート電極１５を形成する前に、光反射膜７７を除去する光反射膜除去工程と、ゲート絶縁膜１３の表面に導電膜を形成する導電膜形成工程とを行い、この導電膜をパターニングしてゲート電極１５を形成してもよい。また、急速加熱処理工程を行った以降、ゲート電極１５を形成する前に、光反射膜７７の表面に導電膜を形成する導電膜形成工程を行い、しかる後にこの導電膜および光反射膜７７をパターニングしてゲート電極１７を形成してもよい。
【００７８】
［実施の形態５］
急速加熱処理を効果的に行うことを目的に光吸収膜および光反射膜の双方を用いてもよい。この場合にも後述するように、急速加熱処理におけるランプ光の照射方向を透明な基板１０の裏面側から照射するようにすれば、上記実施の形態１乃至３のいずれの形態からの変形も可能である。たとえば、図５および図６を参照して説明した実施の形態３から変形した場合を図１１および図１２を参照して説明する。なお、本発明でも、実施の形態１で説明した図１（Ａ）〜図１（Ｄ）に示す各工程については共通するので、これらの工程については簡単に説明する。
【００７９】
まず図１１（Ａ）に示すように、透明なガラス製の基板１０の表面に形成したシリコン膜からなる半導体膜２００をパターニングして島状の半導体膜２０、４０を形成する。次に図１１（Ｂ）に示すように、レジストマスク９１を形成してリンイオンを導入し、高濃度ソース・ドレイン領域１２２を形成する（高濃度不純物導入工程）。次に図１１（Ｃ）に示すように、レジストマスク９１を除去した後、図１１（Ｄ）に示すように半導体膜２０の表面にゲート絶縁膜１３を形成する。これまでの工程のうち、図１１（Ａ）に示す工程ではＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うことが好ましい。この場合には特に、パターニング前の半導体膜２００に対して結晶化工程を行うと、半導体膜２０はパターン密度の影響を受けることなく均一な処理される。
【００８０】
次に図１１（Ｅ）に示すように、ゲート絶縁膜１３の表面にまずは、高濃度のリンをドープしたアモルファスシリコンなどからなる光吸収膜７８を形成する。本発明では光吸収膜７２として高濃度のリンイオンをドープしたアモルファスシリコン膜を用いるが、このアモルファスシリコン膜は、次の工程で行う熱処理によって導電性のポリシリコン膜となる。続いて、光吸収膜７８の表面にアルミニウムなどからなる導電性を有する光反射膜７９を形成する（光吸収膜・光反射膜形成工程）。
【００８１】
次に図１１（Ｆ）に示すように、アークランプを用いて半導体膜２０に急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。ここでアークランプからの光は、基板１０の裏面側から照射し、照射した光が光反射膜７９で反射して半導体膜２０に集光するようにしてある。
【００８２】
このように本発明では、チャネル領域１７およびソース・ドレイン領域１２を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図１１（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図１１（Ｅ）に示すようにゲート絶縁膜１３の表面側に光吸収膜７８および光反射膜７９を形成する光吸収膜・光反射膜形成工程と、図１１（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。このため本発明では、高濃度ソース・ドレイン領域１２２に導入した不純物を急速加熱処理工程によって短時間で活性化できる。また、急速加熱処理工程によって活性化する際に、すでに半導体膜２０の表面に光吸収膜７８および光反射膜７９を形成してあるので、アークランプからの光は光吸収膜７８において吸収され、その熱は半導体膜２０の効率よく伝わる。それに加えて、光吸収膜７８を透過した光は光反射膜７９を介して半導体膜２０に集光される。それ故、半導体膜２０（高濃度ソース・ドレイン領域１２２）を効率よく処理できる。しかも、光吸収膜７８および光反射膜７９は基板１０の表面全体に形成されているため、各半導体膜２０は均一に処理される。また急速加熱処理によってゲート絶縁膜１３が緻密化してその膜質が向上するとともに、先に行った結晶化工程との相乗効果により半導体膜２０の膜質も向上する。
【００８３】
本発明では光吸収膜７８および光反射膜７９のいずれについても導電性を有する膜を用いているので、急速加熱処理工程を行った以降、光吸収膜７８および光反射膜７９をパターニングしてゲート電極を形成する。すなわち図１２（Ａ）に示すように、急速加熱処理工程を終えた後に、光反射膜７９の表面にレジストマスク９２を形成し、図１２（Ｂ）に示すように光吸収膜７８および光反射膜７９の双方をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図１２（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。これに対して、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。このように構成したＴＦＴでは、アルミニウム膜（光反射膜７９）をゲート電極１５の一部として使用しているが、それが接しているのは、高濃度のリンをドープしたシリコン膜（光吸収膜７８）であるため、オーミック接続する状態にある。それ故、光反射膜７９と光吸収膜７８との接触抵抗が低いので、冗長配線として十分に機能する。
【００８４】
本発明において図１２（Ｃ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２をそれぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３、およびゲート電極１５（光吸収膜７８および光反射膜７９）と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図１１（Ｅ）に示す光吸収膜・光反射膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７８および光反射膜７９を形成し、図１１（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０にも急速加熱処理を行う。
【００８５】
なお、上記の形態では、光反射膜７９としてアルミニウム膜を用いたので、それを光吸収膜７８とともにパターニングしてゲート電極１５を形成したが、光吸収膜７８および光反射膜７９の電気的抵抗が高い場合には、急速加熱処理工程を行った以降、ゲート電極１５を形成する前に、光吸収膜７８および光反射膜７９を除去する光反射膜除去工程と、ゲート絶縁膜１３の表面に導電膜を形成する導電膜形成工程とを行い、この導電膜をパターニングしてゲート電極１５を形成してもよい。また、急速加熱処理工程を行った以降、ゲート電極１５を形成する前に、光吸収膜７８および光反射膜７９の表面に導電膜を形成する導電膜形成工程を行い、しかる後にこの導電膜、光吸収膜７８および光反射膜７７をパターニングしてゲート電極１７を形成してもよい。
【００８６】
【実施例】
本発明の実施例として液晶表示装置における駆動回路内蔵型のアクティブマトリクス基板上にＴＦＴおよび容量素子（保持容量）を形成していく例を説明する。
【００８７】
［アクティブマトリクス基板の構成］
図１３は、液晶表示装置の構成を模式的に示すブロック図である。
【００８８】
図１３（ａ）に示すように、液晶表示装置は、そのアクティブマトリクス基板上に、信号線９０および走査線９１で区画形成された画素領域を有し、そこには、画素用ＴＦＴを介して画像信号が入力される液晶セルの液晶容量９４が存在する。信号線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータドライバ部８２（駆動回路）がアクティブマトリクス基板上に形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査ドライバ部８３（駆動回路）がアクティブマトリクス基板上に形成されている。
【００８９】
画素領域には、前段の走査線９１との間に容量素子Ｃａｐ（保持容量）が形成され、この容量素子Ｃａｐは、液晶セル（液晶容量９４）での電荷の保持特性を高める機能を有している。
【００９０】
容量素子Ｃａｐでは、図１３（ｂ）に示すように、画素用ＴＦＴ１０を形成するための半導体膜と同時形成された半導体膜を導電化したものを下層側電極４１とし、この下層側電極４１に対して、ゲート電極１５と同時形成された前段の走査線９１から張り出した上層側電極４２が重なった状態にある。なお、容量素子Ｃａｐは、各画素領域において前段の走査線９１との間に構成されているが、ゲート電極と同時形成されるのであれば専用の容量線との間に構成してもよい。
【００９１】
このように構成したアクティブマトリクス基板では、駆動回路部においてＣＭＯＳ回路を構成するＮ型の駆動回路用ＴＦＴ、およびＰ型の駆動回路用ＴＦＴと、各画素に構成されるアクティブ素子としてのＮ型の画素用ＴＦＴと、各画素に構成される容量素子Ｃａｐは、いずれも同じ基板上に形成されることになる。そこで、各素子を形成するための各工程を互いに援用していくことが好ましい。また、いずれのＴＦＴもＬＤＤ構造またはオフセットゲート構造として形成することが好ましい。駆動回路用ＴＦＴをＬＤＤ構造またはオフセットゲート構造として形成すると、その耐電圧が向上する分、チャネル長を短くできるので、寄生容量の影響などを抑えることができる。画素用ＴＦＴをＬＤＤ構造またはオフセットゲート構造として形成すると、そのオフリーク電流が低減する分、画像表示の品位が向上する。
【００９２】
［ＴＦＴの製造方法］
このような構造のアクティブマトリクス基板の製造方法を図１４ないし図１７を参照して説明する。
【００９３】
まず図１４（Ａ）に示すようにガラス製の基板１０に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２０００オングストロームのシリコン酸化膜からなる下地保護膜１１を形成する。次に基板１０の温度を３５０℃に設定して、下地保護膜１１の表面にプラズマＣＶＤ法により厚さが約６００オングストロームのアモルファスのシリコン膜からなる半導体膜２００を形成する。次にアモルファスのシリコン膜からなる半導体膜２００に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体膜２００をポリシリコン膜にまで結晶化しておく。
【００９４】
レーザアニール法では、図１５に示すように、エキシマレーザのビーム長が４００ｍｍのラインビームＬＡ（レーザ光）を用い、その出力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームＬＡを走査していく。
【００９５】
次に図１４（Ｂ）に示すように、ポリシリコン膜となった半導体膜２０をフォトリソグラフィ技術を用いてパターニングし、島状の半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０を形成する。半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０は、それぞれＰ型の駆動回路用ＴＦＴ、Ｎ型の駆動回路用ＴＦＴ、画素用ＴＦＴ、容量素子Ｃａｐを構成するための半導体膜である。これまでの工程を行う間に、ＴＦＴのしきい値を調整することを目的に低濃度の不純物を導入しておくことがある（チャネルドープ工程）。
【００９６】
次に図１４（Ｃ）に示すように、島状の半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０の表面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約１０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。
【００９７】
次に図１４（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴの形成予定領域全体を覆うとともに、Ｎ型の駆動回路用ＴＦＴおよび画素用ＴＦＴのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ｂを形成し、この状態で半導体膜２０Ｂ、２０Ｃ、４０に対してリンイオン（Ｎ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｎ型不純物導入工程）。その結果、半導体膜２０Ｂ、２０Ｃのうちリンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ｂ、１２２Ｃとなる。また、半導体膜４０は容量素子Ｃａｐの下層側電極４１となる。
【００９８】
次に図１４（Ｅ）に示すように、Ｎ型の駆動回路用ＴＦＴ、画素用ＴＦＴ、および容量素子Ｃａｐの形成予定領域全体を覆うとともに、Ｐ型の駆動回路用ＴＦＴのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ｂを形成し、この状態で半導体膜２０Ａに対してボロンイオン（Ｐ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｐ型不純物導入工程）。その結果、半導体膜２０Ａのうちボロンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ａとなる。
【００９９】
次に図１４（Ｆ）に示すように、高濃度のリンイオンを含むアモルファスのシリコン膜からなる光吸収膜７１を形成する。
【０１００】
次に図１４（Ｇ）に示すように、半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０にアークランプを用いた急速加熱処理を行い、半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０に導入した不純物を活性化する（急速加熱処理工程）。このとき、アークランプからの光は、基板１０の表面側および裏面側の双方から照射される。
【０１０１】
この急速加熱処理工程では、たとえば、図１６に示す急速加熱処理装置を用いる。この急速加熱処理装置では、図１６（Ａ）に示すように、基板１０の搬送方向（矢印Ｘの方向）の上流側から下流側に向かって、第１の予熱ゾーン２、第２の予熱ゾーン３、第３の予熱ゾーン４、アニールゾーン５、およびクーリングゾーン６が設けられている。第１ないし第３の予熱ゾーン２、３、４にはヒータが設けられてる。アニールゾーン５にはそこに搬送されてくる基板１０にエネルギー光を照射するためのアークランプ５Ａ、５Ｂと、そのリフレクタ５Ｃ、５Ｄが配置されている。本例では、シリコン膜からなる半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０にエネルギー光が効率よく吸収されるように、光源としてアークランプ５Ａ、５Ｂを用いている。このように構成した急速加熱処理装置では１６（Ｂ）に示すように、基板１０に対するエネルギー光の照射領域は幅が一定であるため、基板１０の搬送速度によって基板１０に対する加熱時間が規定される。また、基板１０の温度プロファイルは、図１６（Ｃ）に示すように、アニールゾーン５において急速に温度上昇し、アニールゾーン５の出口付近でピーク温度Ｐに達するので、アニールゾーン５の出口付近の最高温度をアニール温度として管理することになる。
【０１０２】
このようにして急速加熱処理工程を終えた後は、図１７（Ａ）に示すように光吸収膜７１の表面に対して窒素を含有するα構造のタンタル膜からなる導電膜７３をスパッタ法により形成する（導電膜形成工程）。
【０１０３】
次に図１７（Ｂ）に示すように、導電膜７３の表面にレジストマスク９２を形成し、図１７（Ｃ）に示すように光吸収膜７１および導電膜７３をパターニングし、各ＴＦＴのゲート電極１５、および容量素子Ｃａｐの上層側電極４２を形成する（ゲート電極形成工程）。
【０１０４】
次に図１７（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴの形成予定領域全体を覆うレジストマスク９３Ａを形成した後、基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ3 ）などを用いて低濃度のリンイオン（Ｎ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物導入工程）。半導体膜２０Ｂ、２０Ｃには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ｂ、１７Ｃとなる。その結果、同一の基板１０上にＮ型の駆動回路用ＴＦＴ、およびＮ型の画素用ＴＦＴとが構成され、これらのＴＦＴは、ソース・ドレイン領域１２Ｂ、１２Ｃのうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ｂ、１２１Ｃを備えるＬＤＤ構造となる。このような低濃度Ｎ型不純物の導入工程を省略すれば、Ｎ型の駆動回路用ＴＦＴ、およびＮ型の画素用ＴＦＴはオフセットゲート構造となる。
【０１０５】
次に図１７（Ｅ）に示すように、Ｎ型の駆動回路用ＴＦＴ、Ｎ型の画素用ＴＦＴ、および容量素子Ｃａｐを覆うレジストマスク９３Ｂを形成した後、基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたジボラン（Ｂ2 Ｈ6 ）などを用いて低濃度のボロンイオン（Ｐ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｐ型不純物導入工程）。半導体膜２０Ａには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ａとなる。その結果、基板１０上にＰ型の駆動回路用ＴＦＴが構成され、このＴＦＴは、ソース・ドレイン領域１２Ａのうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ａを備えるＬＤＤ構造となる。このような低濃度Ｐ型不純物の導入工程を省略すれば、Ｐ型の駆動回路用ＴＦＴはオフセットゲート構造を有することになる。このように構成したいずれのＴＦＴもＬＤＤ構造あるいはオフセットゲート構造であれば、セルフアライン構造のＴＦＴに比較してオフリーク電流が著しく小さい。また、いずれのＴＦＴもセルフアライン構造のＴＦＴに比較して耐電圧が高いので、チャネル長を短くすることができる。
【０１０６】
次にフォーミングガス中（１％〜１０％の酸素ガスを含有するアルゴンガス）中で熱処理を行い、低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２１Ｃに導入した低濃度の不純物を活性化した後、図１７（Ｆ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５０００オングストロームのシリコン酸化膜からなる層間絶縁膜５１を形成する。それ以降の工程については、図示を省略するが、層間絶縁膜５１にコンタクトホールを形成し、しかる後にソース電極および画素電極をそれぞれ形成する。
【０１０７】
このように本例のアクティブマトリクス基板の製造方法では、高濃度ソース・ドレイン領域１２２Ａ、１２２Ｂ、１２２Ｃ、および容量素子Ｃａｐの下層側電極４１に導入されている不純物を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がない。また、急速加熱処理工程は、炉内での熱処理に比較して高温になる分、熱処理の効果が高い。この場合でも基板１０は局部的に加熱されていくだけであるので、基板１０には割れや歪みなどが発生しない。
【０１０８】
特に本例では急速加熱処理工程によって不純物を活性化する際には、半導体膜２０の表面側（ゲート絶縁膜１３の表面）に光吸収膜７１を形成してあるので、アークランプからの光は光吸収膜７１において吸収され、その熱は半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０に効率よく伝わる。それ故、各半導体膜を効率よく加熱できる。しかも、光吸収膜７１は基板１０の表面全体に形成されているため、パターニング後の半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０に急速加熱処理を行うといっても各半導体膜はパターン密度の影響を受けることなく均一に処理される。また急速加熱処理によってゲート絶縁膜１３は焼き締めされて緻密化し、かつゲート絶縁膜１３ではシリコン原子と酸素原子との結合は弱くて不安定な状態から強くて安定な状態となる。しかもゲート絶縁膜１３では禁制帯中の電子やホールに対するトラップ準位が減少する。それ故、各ＴＦＴの耐電圧が高い。
【０１０９】
さらに急速加熱処理によって半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０の膜質も向上する。すなわち、先に行った結晶化工程によって半導体膜中に生じるストレスはこの急速加熱処理工程で解放され、結晶の完全性が高まる。併せて結晶粒と結晶粒との間にわずかに存在する非結晶部分を結晶化させるため、半導体膜の結晶化率が高まる。また、微小結晶は再結晶化して大きな結晶に成長し、結晶粒界が減少する。それ故、各ＴＦＴのオン電流特性などといった電気的特性が向上する。
【０１１０】
［その他の実施例］
なお、上記実施例は図３および図４を参照して説明した本発明の実施の形態２に対応するものであるが、急速加熱処理工程の前に光吸収膜または光反射膜、あるいはそれら双方を形成しておき、これらのいずれの種類の膜を形成したかによって、急速加熱処理工程以降の工程を、本発明の実施の形態１、３、４、５に対応する工程に入れ替えてもよい。
【０１１１】
なお、上記実施例では液晶表示装置のアクティブマトリクス基板の製造方法を例に説明したが、ＴＦＴを備える集積回路であればいずれの形態のものに本発明を適用してもよい。
【０１１２】
【発明の効果】
以上説明したように、本発明に係る集積回路（アクティブマトリクス基板）の製造方法では、高濃度の不純物を導入した半導体膜を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がない。また、急速加熱処理工程は、炉内での熱処理に比較して高温になる分、熱処理の効果が高い。この場合でも基板は局部的に加熱されていくだけであるので、基板には割れや歪みなどが発生しない。また、本発明では急速加熱処理工程によって不純物を活性化する際には、ゲート絶縁膜の表面に光吸収膜または光反射膜を形成してあるので、アークランプからの光によって半導体膜は効率よく加熱される。しかも、光吸収膜または光反射膜は基板表面の全体に形成されているため、パターニング後の半導体膜に急速加熱処理を行うといっても各半導体膜はパターン密度の影響を受けることなく均一に処理される。
【０１１３】
また急速加熱処理によってゲート絶縁膜は焼き締めされて緻密化し、かつゲート絶縁膜ではシリコン原子と酸素原子との結合は弱くて不安定な状態から強くて安定な状態となる。しかもゲート絶縁膜では禁制帯中の電子やホールに対するトラップ準位が減少するので、ＴＦＴの耐電圧などが向上する。
【０１１４】
さらに急速加熱処理の前に結晶化工程を行う場合にには半導体膜の膜質も向上する。すなわち、先に行った結晶化工程によって半導体膜中に生じるストレスはこの急速加熱処理工程で解放され、結晶の完全性が高まる。併せて結晶粒と結晶粒との間にわずかに存在する非結晶部分を結晶化させるため、半導体膜の結晶化率が高まる。また、微小結晶は再結晶化して大きな結晶に成長し、結晶粒界を減少させる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る集積回路の製造方法を示す工程断面図である。
【図２】本発明の実施の形態１に係る集積回路の製造方法において、図１に示す工程に続いて行う各工程を示す工程断面図である。
【図３】本発明の実施の形態２に係る集積回路の製造方法を示す工程断面図である。
【図４】本発明の実施の形態２に係る集積回路の製造方法において、図３に示す工程に続いて行う各工程を示す工程断面図である。
【図５】本発明の実施の形態３に係る集積回路の製造方法を示す工程断面図である。
【図６】本発明の実施の形態３に係る集積回路の製造方法において、図５に示す工程に続いて行う各工程を示す工程断面図である。
【図７】本発明の実施の形態３に係る別の集積回路の製造方法を示す工程断面図である。
【図８】本発明の実施の形態３に係る別の集積回路の製造方法において、図７に示す工程に続いて行う各工程を示す工程断面図である。
【図９】本発明の実施の形態４に係る別の集積回路の製造方法を示す工程断面図である。
【図１０】本発明の実施の形態４に係る別の集積回路の製造方法において、図９に示す工程に続いて行う各工程を示す工程断面図である。
【図１１】本発明の実施の形態５に係る別の集積回路の製造方法を示す工程断面図である。
【図１２】本発明の実施の形態５に係る別の集積回路の製造方法において、図１１に示す工程に続いて行う各工程を示す工程断面図である。
【図１３】（ａ）は、液晶表示装置のアクティブマトリクス基板の説明図、（ｂ）は、その容量素子の構造を示す説明図である。
【図１４】本発明を適用したアクティブマトリクス基板の製造方法の一例を示す工程断面図である。
【図１５】図１４に示すアクティブマトリクス基板の製造方法において行う結晶化工程の様子を示す説明図である。
【図１６】図１４に示すアクティブマトリクス基板の製造方法において行う急速加熱処理工程の様子を示す説明図である。
【図１７】本発明を適用したアクティブマトリクス基板の製造方法の一例において、図１４に示す工程に続いて行う各工程を示す工程断面図である。
【図１８】従来の集積回路の製造方法を示す工程断面図である。
【図１９】従来の集積回路の製造方法において、図１８に示す工程に続いて行う各工程を示す工程断面図である。
【符号の説明】
１０・・・基板
１２・・・ソース・ドレイン領域
１７・・・チャネル領域
１３・・・ゲート絶縁膜
１５・・・ゲート電極
２０、４０、２００・・・半導体膜
４１・・・容量素子の下層側電極
４２・・・容量素子の上層側電極
７０、７１、７４、７５、７６、７８・・・光吸収膜
７２、７３・・・導電膜
７７、７９・・・光反射膜
Ｃａｐ・・・容量素子
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）を有する集積回路の製造方法、および液晶表示装置用のアクティブマトリクス基板の製造方法に関するものである。更に詳しくは、これらの製造方法において半導体膜に高濃度で導入した不純物の活性化技術に関するものである。
【０００２】
【従来の技術】
集積回路、たとえば液晶表示装置のアクティブマトリクス基板では、ガラス基板上の各画素毎にアクティブ素子としてＴＦＴが形成されている。また、各画素には容量素子（保持容量）が形成されることもあり、これら容量素子およびＴＦＴは従来、図１８および図１９に示す工程を経て製造される。まず、図１８（Ａ）に示すように、透明なガラス製の基板１０の表面にシリコン膜からなる半導体膜２００を形成した後、それをパターニングして島状の半導体膜２０、４０を形成する。半導体膜２０、４０は、それぞれＴＦＴおよび容量素子を構成するためのものである。この工程では半導体膜２０、４０に対してレーザアニールなどを行い結晶化を図ることもある。次に図１８（Ｂ）に示すように、半導体膜２０、４０の表面にゲート絶縁膜１３を形成した後、図１８（Ｂ）に示すように半導体膜２０の方をレジストマスク９７で覆い、半導体膜４０にリンイオンを導入する。その結果、容量素子の下層側電極４１が形成される。次に図１８（Ｄ）に示すように、タンタル膜などの導電膜６１を形成した後、図１８（Ｅ）に示すようにレジストマスク９８を形成して、図１８（Ｆ）に示すように導電膜６１をパターニングし、ゲート電極１５および容量素子Ｃａｐの上層側電極４２を形成する。この容量素子Ｃａｐではゲート絶縁膜１３と同時形成された絶縁膜が誘電体膜である。次に図１９（Ａ）に示すように、ゲート電極１５を広めに覆うレジストマスク９９を形成した後、半導体膜２０に高濃度のリンイオンを導入して高濃度ソース・ドレイン領域１２２を形成した後、図１９（Ｂ）に示すようにゲート電極１５をマスクとして低濃度のリンイオンを導入して低濃度ソース・ドレイン領域１２１を形成する。このとき不純物が導入されなかった部分がチャネル領域１７となり、ソース・ドレイン領域１２のうちゲート電極１５に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。
【０００３】
但し、半導体膜２０、４０に導入した高濃度不純物はそのままでは活性化しておらず、高濃度ソース・ドレイン領域１２２などの抵抗値が高いので、従来は、高濃度不純物の導入を終えた以降、たとえば層間絶縁膜を形成した後に、基板１０を炉内に入れて熱処理を行っている。
【０００４】
【発明が解決しようとする課題】
しかしながら従来のように、半導体膜２０、４０に導入した不純物を活性化するのに炉内で熱処理を行う方法では、処理時間が長いという問題点がある。すなわち、基板１０としてガラス基板を用いている場合には、基板１０に割れや歪みが発生しないように加熱温度を低く設定せざるを得ないため、加熱温度が低い分、熱処理時間が長くかかってしまう。
【０００５】
以上の問題点に鑑みて、本発明の課題は、半導体膜に導入した不純物を短時間で活性化することのできる半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法を提供することにある。
【０００６】
上記課題を解決するために、本発明に係る半導体装置の製造方法は、基板と、前記基板の上方に位置するゲート絶縁膜と、前記基板と前記ゲート絶縁膜との間に位置する、不純物の導入された半導体膜とのうち、前記ゲート絶縁膜上に光吸収膜を形成する光吸収膜形成工程と、前記光吸収膜形成工程のあと、前記光吸収膜に光を照射し、前記光吸収膜に前記光を吸収させ、前記半導体膜を加熱し、前記不純物を拡散させる加熱処理工程と、前記加熱処理工程のあと、前記光吸収膜をパターニングし、前記前記ゲート絶縁膜上に前記光吸収膜からなるゲート電極を形成するゲート電極形成工程と、を有することを特徴とする。この上記半導体装置の製造方法が、前記加熱処理工程と前記ゲート電極形成工程との間に、前記光吸収膜上に導電膜を形成する工程を含み、前記ゲート電極形成工程において、前記パターニングが、前記光吸収膜と前記導電膜とをパターニングするものであり、前記ゲート電極が、前記光吸収膜と前記導電膜とを含むものであることが好ましい。また、前記光吸収膜がアモルファスシリコンに不純物を導入した膜であり、前記加熱処理工程における前記光の照射により導電性のポリシリコン膜になるものであることが好ましい。これによれば、光吸収膜をゲート電極に用いることができるため、半導体装置の製造のスループットを向上させることができる。
【０００７】
また、本発明に係る半導体装置の製造方法は、基板と、前記基板の上方に位置するゲート絶縁膜と、前記基板と前記ゲート絶縁膜との間に位置する、不純物の導入された半導体膜とのうち、前記ゲート絶縁膜上に光反射膜を形成する光反射膜形成工程と、前記光反射膜形成工程のあと、前記基板側から前記光反射膜に光を照射し、前記光反射膜に前記光を反射させ前記半導体膜に集光させ、前記不純物を拡散させる加熱処理工程と、前記加熱処理工程のあと、前記光反射膜をパターニングし、前記前記ゲート絶縁膜上に前記光反射膜からなるゲート電極を形成するゲート電極形成工程と、を有することを特徴とする。この上記半導体装置の製造方法が、前記加熱処理工程と前記ゲート電極形成工程との間に、前記光反射膜上に導電膜を形成する工程を含み、前記ゲート電極形成工程において、前記パターニングが、前記光反射膜と前記導電膜とをパターニングするものであり、前記ゲート電極が、前記光反射膜と前記導電膜とを含むものであることが好ましい。また、前記光反射膜がアルミニウムまたはタンタルを含むことが好ましい。これによれば、光吸収膜をゲート電極に用いることができるため、半導体装置の製造のスループットを向上させることができる。
【０００８】
本発明では高濃度の不純物を導入した半導体膜を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がない。また、急速加熱処理工程は、炉内での熱処理に比較して高温になる分、熱処理の効果が高い。この場合でも基板は局部的に加熱されていくだけであるので、基板には割れや歪みなどが発生しない。また、本発明では急速加熱処理工程によって不純物を活性化する際には、ゲート絶縁膜の表面に光吸収膜を形成してあるので、アークランプからの光によって半導体膜は効率よく加熱される。しかも、光吸収膜は基板表面の全体に形成されているため、パターニング後の半導体膜に急速加熱処理を行うといっても、各半導体膜はパターン密度の影響を受けることなく均一に処理される。また急速加熱処理によって、ゲート絶縁膜は焼き締めされて緻密化し、かつゲート絶縁膜ではシリコン原子と酸素原子との結合が弱くて不安定な状態から強くて安定な状態となる。しかもゲート絶縁膜では禁制帯中の電子やホールに対するトラップ準位が減少するので、ＴＦＴの耐電圧などが向上する。
【０００９】
本発明では前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した後、該半導体膜を結晶化する結晶化工程を行い、該結晶化工程を行った以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光吸収膜を形成する光吸収膜形成工程と、前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことが好ましい。
【００１０】
このように構成すると急速加熱処理と結晶化工程との相乗効果により半導体膜の膜質が向上する。すなわち、先に行った結晶化工程によって半導体膜中に生じるストレスはこの急速加熱処理工程で解放され、結晶の完全性が高まる。併せて結晶粒と結晶粒との間にわずかに存在する非結晶部分が結晶化するため、半導体膜の結晶化率が高まる。また、微小結晶は再結晶化して大きな結晶に成長し、結晶粒界を減少させる。
【００１１】
本発明において前記高濃度不純物導入工程では、前記薄膜トランジスタがオフセットゲート構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入する。また、前記高濃度不純物導入工程では、前記薄膜トランジスタがＬＤＤ構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入し、前記ゲート電極を形成した以降に、前記ゲート電極をマスクとして前記半導体膜に対して低濃度不純物を導入する低濃度不純物導入工程を行ってもよい。
【００１２】
本発明では前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光吸収膜を除去する光吸収膜除去工程と、前記ゲート絶縁膜の表面に導電膜を形成する導電膜形成工程とを行い、しかる後に前記導電膜をパターニングして前記ゲート電極を形成してもよい。
【００１３】
本発明では前記光吸収膜として導電性を有する膜を用いるとともに、前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光吸収膜の表面に導電膜を形成する導電膜形成工程を行い、しかる後に前記導電膜および前記光吸収膜をパターニングして前記ゲート電極を形成してもよい。
【００１４】
本発明では前記光吸収膜として導電性を有する膜を用い、前記急速加熱処理工程を行った以降、前記光吸収膜をパターニングして前記ゲート電極を形成してもよい。
【００１５】
上記のいずれの場合でも前記基板上に、前記高濃度ソース・ドレイン領域と同時形成された下層側電極、前記ゲート絶縁膜と同時形成された誘電体膜、および前記ゲート電極と同時形成された上層側電極を備える容量素子を形成するにあたっては、該容量素子の側に対しても、前記光吸収膜形成工程では前記誘電体膜の表面側に光吸収膜を形成し、前記急速熱処理工程では前記下層側電極を構成する半導体膜に急速加熱処理を施すことが好ましい。
【００１６】
本発明の別の形態では、基板の表面側においてゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域、および該チャネル領域に接続する高濃度ソース・ドレイン領域を備える薄膜トランジスタを有する集積回路の製造方法において、高濃度不純物を導入した半導体膜に対して急速加熱処理を行う際には光反射膜を利用することを特徴とする。
【００１７】
すなわち、前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光反射膜を形成する光反射膜形成工程と、前記基板の裏面側から光照射を行って前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことを特徴とする。
【００１８】
本発明でも高濃度の不純物を導入した半導体膜を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がないなどの利点がある。また、本発明では急速加熱処理工程によって不純物を活性化する際には、ゲート絶縁膜の表面に光反射膜を形成してあるので、アークランプからの光によって半導体膜は効率よく加熱される。しかも、光反射膜は基板表面の全体に形成されているため、パターニング後の半導体膜に急速加熱処理を行うといっても各半導体膜はパターン密度の影響を受けることなく均一に処理される。さらに、ゲート絶縁膜の緻密化を図ることができる。
【００１９】
本発明では前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した後、該半導体膜を結晶化する結晶化工程を行い、該結晶化工程を行った以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光反射膜を形成する光反射膜形成工程と、前記基板の裏面側から光照射を行って前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことが好ましい。このように構成すると、前述のとおり、急速加熱処理と結晶化工程との相乗効果により半導体膜の膜質が向上する。
【００２０】
本発明において前記高濃度不純物導入工程では、前記薄膜トランジスタがオフセットゲート構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入する。また前記高濃度不純物導入工程では、前記薄膜トランジスタがＬＤＤ構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入し、前記ゲート電極を形成した以降に、前記ゲート電極をマスクとして前記半導体膜に対して低濃度不純物を導入する低濃度不純物導入工程を行ってもよい。
【００２１】
本発明において前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光反射膜を除去する光反射膜除去工程と、前記ゲート絶縁膜の表面に導電膜を形成する導電膜形成工程とを行い、しかる後に前記導電膜をパターニングして前記ゲート電極を形成してもよい。
【００２２】
本発明において前記光反射膜として導電性を有する膜を用いるとともに、前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光反射膜の表面に導電膜を形成する導電膜形成工程を行い、しかる後に前記導電膜および前記光反射膜をパターニングして前記ゲート電極を形成してもよい。
【００２３】
本発明において前記光反射膜として導電性を有する膜を用い、前記急速加熱処理工程を行った以降、前記光反射膜をパターニングして前記ゲート電極を形成してもよい。
【００２４】
上記のいずれの場合でも前記基板上に、前記高濃度ソース・ドレイン領域と同時形成された下層側電極、前記ゲート絶縁膜と同時形成された誘電体膜、および前記ゲート電極と同時形成された上層側電極を備える容量素子を形成するにあたっては、該容量素子の側に対しても、前記光反射膜形成工程では前記誘電体膜の表面側に光反射膜を形成し、前記急速熱処理工程では前記下層側電極を構成する半導体膜に急速加熱処理を施すことが好ましい。
【００２５】
本発明のさらに別の形態では、基板の表面側においてゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域、および該チャネル領域に接続する高濃度ソース・ドレイン領域を備える薄膜トランジスタを有する集積回路の製造方法において、高濃度不純物を導入した半導体膜に対して急速加熱処理を行う際には光吸収膜および光反射膜を利用することを特徴とする。
【００２６】
すなわち、前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光吸収膜および光反射膜を順次形成する光吸収膜・光反射膜形成工程と、前記基板の裏面側から光照射を行って前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことを特徴とする。
【００２７】
本発明でも高濃度の不純物を導入した半導体膜を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がないなどの利点がある。また、本発明では急速加熱処理工程によって不純物を活性化する際には、ゲート絶縁膜の表面に光吸収膜および光反射膜を形成してあるので、アークランプからの光によって半導体膜は効率よく加熱される。しかも、光吸収膜および光反射膜は基板表面の全体に形成されているため、パターニング後の半導体膜に急速加熱処理を行うといっても各半導体膜はパターン密度の影響を受けることなく均一に処理される。さらに、ゲート絶縁膜の緻密化を図ることができる。
【００２８】
本発明では前記チャネル領域および前記高濃度ソース・ドレイン領域を形成するための半導体膜を形成した後、該半導体膜を結晶化する結晶化工程を行い、該結晶化工程を行った以降、該半導体膜の上層側に前記ゲート電極を形成する前に、前記半導体膜に高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜の表面に形成した前記ゲート絶縁膜の表面に光吸収膜および光反射膜を順次形成する光吸収膜・光反射膜形成工程と、前記基板の裏面側から光照射を行って前記半導体膜に急速加熱処理を施す急速加熱処理工程とを行うことが好ましい。このように構成すると、前述のとおり、急速加熱処理と結晶化工程との相乗効果により半導体膜の膜質が向上する。
【００２９】
本発明において前記高濃度不純物導入工程では、前記薄膜トランジスタがオフセットゲート構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入する。また前記高濃度不純物導入工程では、前記薄膜トランジスタがＬＤＤ構造となるように前記半導体膜のうち前記ゲート電極の端部に対峙する部分を避けて高濃度不純物を導入し、前記ゲート電極を形成した以降に、前記ゲート電極をマスクとして前記半導体膜に対して低濃度不純物を導入する低濃度不純物導入工程を行ってもよい。
【００３０】
本発明において前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光吸収膜および前記光反射膜を除去する光吸収膜・反射膜除去工程と、前記ゲート絶縁膜の表面に導電膜を形成する導電膜形成工程とを行い、しかる後に前記導電膜をパターニングして前記ゲート電極を形成してもよい。
【００３１】
本発明において前記光吸収膜および前記光反射膜として導電性を有する膜を用いるとともに、前記急速加熱処理工程を行った以降、前記ゲート電極を形成する前に、前記光反射膜の表面に導電膜を形成する導電膜形成工程を行い、しかる後に前記導電膜、前記光反射膜、および前記光吸収膜をパターニングして前記ゲート電極を形成してもよい。
【００３２】
本発明において前記光吸収膜および前記光反射膜として導電性を有する膜を用い、前記急速加熱処理工程を行った以降、前記光吸収膜および前記光反射膜をパターニングして前記ゲート電極を形成してもよい。
【００３３】
上記のいずれの場合でも前記基板上に、前記高濃度ソース・ドレイン領域と同時形成された下層側電極、前記ゲート絶縁膜と同時形成された誘電体膜、および前記ゲート電極と同時形成された上層側電極を備える容量素子を形成するにあたっては、該容量素子の側に対しても、前記光吸収膜・光反射膜形成工程では前記誘電体膜の表面側に前記光吸収膜および前記反射膜を形成し、前記急速熱処理工程では前記下層側電極を構成する半導体膜に急速加熱処理を施すことが好ましい。
【００３４】
上記の各発明は液晶表示装置用のアクティブマトリクス基板を製造するのに適している。
【００３５】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。以下に説明する各形態のいずれにおいても、基板の表面側においてゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域、および該チャネル領域に接続するソース・ドレイン領域を備えるＴＦＴを有する集積回路を製造する点では共通する。従って、いずれの形態においても、従来のＴＦＴと共通する機能を有する部分については同じ符号を付してある。
【００３６】
実施の形態１ないし３は、急速加熱処理を行う際に光吸収膜を利用するものであり、これらの形態については、図１ないし８を参照して説明する。
【００３７】
実施の形態４は急速加熱処理を行う際に光反射膜を利用するものであり、その代表的な一例を図９、１０を参照して説明する。
【００３８】
実施の形態５は急速加熱処理を行う際に光吸収膜および光反射膜の双方を利用するものであり、その代表的な一例を図１１、１２を参照して説明する。
【００３９】
［実施の形態１］
本発明では、まず図１（Ａ）に示すように、ガラス製の基板１０の表面にシリコン膜からなる半導体膜２００を形成した後、それをパターニングして島状の半導体膜２０、４０を形成する。
【００４０】
この工程では、ＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を併せて行うことが好ましい。最初に形成した半導体膜２００が非晶質、または非晶質と微結晶とが混在する混晶質であれば、この工程は結晶化工程と称せられる。これに対して、最初に形成した半導体膜２００が多結晶質であれば、この工程は再結晶化工程と称せられる。本願明細書ではいずれの場合も結晶化工程と表す。この工程においてレーザ光などのエネルギー強度が高ければ、結晶化の際に半導体膜２００は一度溶融し冷却固化過程を経て結晶化（溶融結晶化）する。これに対して半導体膜２００の結晶化を溶融せずに固相にて進める方法を固相成長法（ＳＰＣ法）と称する。固相成長法は、５５０℃程度から６５０℃程度の温度で数時間から数十時間をかけて結晶化をすすめる熱処理法（Ｆｕｒｎａｎｃｅ−ＳＰＣ法）と、一秒未満から一分程度の短時間で７００℃から１０００℃の温度で結晶化をすすめる急速加熱処理法（ＲＴＡ法）と、およびレーザ光等のエネルギー強度が低いときに生じる極短時間固相成長法（ＶＳＴ−ＳＰＣ法）との三者に主として分類される。いずれの方法も適用可能であるが、溶融結晶化、ＲＴＡ法、ＶＳＴ−ＳＰＣ法では、エネルギー光の照射時間が非常に短時間であり、かつ、照射領域が基板１０全体からみると局所的であるため、半導体膜２００の結晶化に際して基板１０全体が高温に熱せられることがない。それ故、基板１０には熱による変形や割れなどが生じないので、大型の基板１０を高い生産性をもって製造するのに適している。
【００４１】
本発明では結晶化工程については、パターニングした後の島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うよりは、パターニング前の半導体膜２００に対して結晶化工程を行うことが好ましい。パターニング前の半導体膜２００に対して結晶化工程を行うと、結晶化工程を行ったときの半導体膜（基板）の温度は、パターン密度の影響を受けずに基板１０の面内方向で均一に上昇するので、半導体膜２００を均一に処理できる。
【００４２】
次に図１（Ｂ）に示すように、半導体膜２０を部分的に覆うレジストマスク９１を形成し、この状態で高濃度のリンイオンなどといった不純物を導入する。その結果、半導体膜２０には高濃度ソース・ドレイン領域１２２が形成される（高濃度不純物導入工程）。
【００４３】
次に図１（Ｃ）に示すように、レジストマスク９１を除去した後、図１（Ｄ）に示すように半導体膜２０の表面にシリコン酸化膜などからなるゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。なお本形態および以下に説明するいずれの形態においても、ゲート絶縁膜１３を形成した後に高濃度不純物導入工程を行ってよい。
【００４４】
次に図１（Ｅ）に示すように、ゲート絶縁膜１３の表面に高濃度のリンイオンをドープしたアモルファスシリコンなどからなる光吸収膜７０を形成する（光吸収膜形成工程）。
【００４５】
次に図１（Ｆ）に示すように、半導体膜２０にアークランプを用いた急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。この場合にアークランプは、基板１０に対して表面側、裏面側、あるいは表面・裏面側の双方に配置してもよい。
【００４６】
このように本発明では、チャネル領域１７およびソース・ドレイン領域を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図１（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図１（Ｅ）に示すようにゲート絶縁膜１３の表面側に光吸収膜７０を形成する光吸収膜形成工程と、図１（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。
【００４７】
従って本発明では、高濃度ソース・ドレイン領域１２２に導入されている不純物を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がない。また急速加熱処理工程は、炉内での熱処理に比較して高温になる分、熱処理の効果が高い。この場合でも基板１０は局部的に加熱されていくだけであるので、基板１０には割れや歪みなどが発生しない。
【００４８】
特に本発明では、急速加熱処理工程によって不純物を活性化する際には半導体膜２０の上層側（ゲート絶縁膜１３の表面）に光吸収膜７０を形成してあるので、アークランプからの光は光吸収膜７０において吸収され、その熱は半導体膜２０の効率よく伝わる。それ故、半導体膜２０（高濃度ソース・ドレイン領域１２２）を効率よく加熱できる。しかも、光吸収膜７０は基板１０の表面全体に形成されているため、パターニング後の半導体膜２０に急速加熱処理を行っても、各半導体膜２０はパターン密度の影響を受けることなく均一に処理される。
【００４９】
また急速加熱処理によってゲート絶縁膜１３は焼き締めされて緻密化し、かつゲート絶縁膜１３ではシリコン原子と酸素原子との結合が弱くて不安定な状態から強くて安定な状態となる。しかもゲート絶縁膜１３では禁制帯中の電子やホールに対するトラップ準位が減少する。
【００５０】
さらに急速加熱処理によって半導体膜２０の膜質も向上する。すなわち、先に行った結晶化工程によって半導体膜２０中のシリコン原子が格子点からわずかにずれていても、このような微小なずれから生じるストレスはこの急速加熱処理工程で解放され、結晶の完全性が高まる。併せて結晶粒と結晶粒との間にわずかに存在する非結晶部分も結晶化するため、半導体膜２０の結晶化率が高まる。また、微小結晶は再結晶化して大きな結晶に成長し、結晶粒界を減少させる。
【００５１】
本発明では、このようにして急速加熱処理工程を行った以降、ゲート電極を形成する前に、光吸収膜７０を除去する光吸収膜除去工程と、ゲート絶縁膜の表面に導電膜を形成する導電膜形成工程とを行い、しかる後に、導電膜をパターニングしてゲート電極を形成することがある。すなわち図２（Ａ）に示すように、急速加熱処理工程を終えた後に光吸収膜７０を除去し（光吸収膜除去工程）、次に図２（Ｂ）に示すように、α構造のタンタル膜などといった電気抵抗の低い導電膜７２を形成する（導電膜形成工程）。次に図２（Ｃ）に示すように、導電膜７２の表面にレジストマスク９２を形成し、図２（Ｄ）に示すように導電膜７２をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図２（Ｅ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。このとき、ゲート電極１５がイオン注入のマスクとなるため、チャネル領域１７は、ゲート電極１５下のみに形成される。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。本発明において、不純物イオンの導入は、質量非分離型イオン注入装置を用いて注入不純物元素の水素化合物と水素とを注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物イオンのみを注入するイオン打ち込み法との二種類が適用され得る。イオン・ドーピング法の原料ガスとしては、水素中に希釈された濃度が０．１％程度のホスフィン（ＰＨ3 ）やジボラン（Ｂ2 Ｈ6 ）などの注入不純物の水素化物を用いる。イオン打ち込み法では、所望の不純物元素のみを注入した後に引き続いて水素イオン（プロトンや水素分子イオン）を注入する。ＭＯＳ界面やゲート絶縁膜１３を安定に保つにはイオン・ドーピング法あるいはイオン打ち込み法のいずれの方法であってもイオン注入時の基板温度は３５０℃以下が好ましい。一方、注入した不純物の活性化を３５０℃以下の低温で常に安定的に行うには、イオン注入時の基板１０の温度は２００℃以上であることが好ましい。トランジスタのしきい値電圧を調整するためにチャネルドープを行う場合、あるいはＬＤＤ構造を作成するといったように低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板１０の温度は２５０℃以上であることが必要となる。このように、基板１０の温度が高い状態でイオン注入を行うと、半導体膜１２のイオン注入に伴う結晶破壊の際に再結晶化も同時に生じるので、結果的にはイオン注入部の非晶質化を防ぐことができる。すなわち、イオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温であっても注入イオンの活性化が可能になる。
【００５２】
本発明では、図１（Ｂ）に示す高濃度不純物導入工程において半導体膜２０のうちゲート電極１５の端部に対峙する部分を避けて高濃度不純物を導入し、ゲート電極１５を形成した以降、ゲート電極１５をマスクとして半導体膜２０に対して低濃度不純物を導入しているので（低濃度不純物導入工程）、ＬＤＤ構造のＴＦＴを形成できる。これに対してゲート電極１５を形成した以降、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。
【００５３】
本発明において図２（Ｅ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３およびゲート電極１５（導電膜７２）と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図１（Ｅ）に示す光吸収膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７０を形成し、図１（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０に急速加熱処理を施す。
【００５４】
［実施の形態２］
本形態にかかる集積回路の製造方法は、実施の形態１と図１（Ａ）〜図１（Ｄ）に示した各工程については共通するので、これらの工程については簡単に説明する。
【００５５】
まず図３（Ａ）に示すように、透明なガラス製の基板１０の表面に形成したシリコン膜からなる半導体膜２００をパターニングして島状の半導体膜２０、４０を形成する。次に図３（Ｂ）に示すように、レジストマスク９１を形成してリンイオンを導入し、高濃度ソース・ドレイン領域１２２を形成する（高濃度不純物導入工程）。次に図３（Ｃ）に示すように、レジストマスク９１を除去した後、図３（Ｄ）に示すように半導体膜２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。これまでの工程のうち、図３（Ａ）に示す工程ではＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うことが好ましい。特にパターニング前の半導体膜２００に対して結晶化工程を行うと、半導体膜２０はパターン密度の影響を受けることなく均一な処理される。
【００５６】
次に図３（Ｅ）に示すように、ゲート絶縁膜１３の表面に導電性を有する光吸収膜７１を形成する（光吸収膜形成工程）。本発明では光吸収膜７１として高濃度のリンイオンをドープしたアモルファスシリコン膜を用いるが、このアモルファスシリコン膜は、次の工程で行う急速加熱処理によって導電性のポリシリコン膜となる。
【００５７】
次に図３（Ｆ）に示すように、半導体膜２０にアークランプを用いた急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。この場合にアークランプは、基板１０に対して表面側、裏面側、あるいは表面・裏面側の双方に配置してもよい。
【００５８】
このように本発明でも、チャネル領域１７およびソース・ドレイン領域１２を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図３（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図３（Ｅ）に示すようにゲート絶縁膜１３の表面側に光吸収膜７１を形成する光吸収膜形成工程と、図３（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。このため本発明でも、高濃度ソース・ドレイン領域１２２に導入した不純物を急速加熱処理工程によって短時間で活性化できる。また、急速加熱処理工程によって活性化する際に、半導体膜２０の表面に光吸収膜７１を形成してあるので、アークランプからの光は光吸収膜７１において吸収され、その熱は半導体膜２０の効率よく伝わる。しかも、光吸収膜７１は基板１０の表面全体に形成されているため、各半導体膜２０は均一に処理される。また急速加熱処理によってゲート絶縁膜１３が緻密化してその膜質が向上するとともに、先に行った結晶化工程との相乗効果により半導体膜２０の膜質も向上する。
【００５９】
本発明では、このようにして急速加熱処理工程を行った以降、ゲート電極を形成する前に、導電性をもった光吸収膜７１の表面にさらに導電膜を形成する導電膜形成工程を行い、しかる後に、光吸収膜７１および導電膜をパターニングしてゲート電極を形成する。すなわち図４（Ａ）に示すように、急速加熱処理工程を終えた後の光吸収膜７１の表面にα構造のタンタル膜などといったより電気抵抗の低い導電膜７３を形成する（導電膜形成工程）。次に図４（Ｂ）に示すように、導電膜７３の表面にレジストマスク９２を形成し、図４（Ｃ）に示すように光吸収膜７１および導電膜７３をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図４（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。これに対して、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。
【００６０】
本発明においても図４（Ｄ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３、およびゲート電極１５（光吸収膜７１および導電膜７３）と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図３（Ｅ）に示す光吸収膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７１を形成し、図３（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０に急速加熱処理を施す。
【００６１】
［実施の形態３］
本形態にかかる集積回路の製造方法は、実施の形態１と図１（Ａ）〜図１（Ｄ）に示した各工程については共通するので、これらの工程については簡単に説明する。
【００６２】
まず図５（Ａ）に示すように、ガラス製の基板１０の表面に形成したシリコン膜からなる半導体膜２００をパターニングして島状の半導体膜２０、４０を形成する。次に図５（Ｂ）に示すように、レジストマスク９１を形成してリンイオンを導入し、高濃度ソース・ドレイン領域１２２を形成する（高濃度不純物導入工程）。次に図５（Ｃ）に示すように、レジストマスク９１を除去した後、図５（Ｄ）に示すように半導体膜２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。これまでの工程のうち、図５（Ａ）に示す工程ではＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うことが好ましい。特にパターニング前の半導体膜２００に対して結晶化工程を行うと、半導体膜２０はパターン密度の影響を受けることなく均一な処理される。
【００６３】
次に図５（Ｅ）に示すように、ゲート絶縁膜１３の表面に、高濃度のリンイオンをドープしたアモルファスシリコン膜などからなる光吸収膜７４を形成する（光吸収膜形成工程）。本発明では光吸収膜７４として高濃度のリンイオンをドープしたアモルファスシリコン膜を用いるが、このアモルファスシリコン膜は、次の工程で行う急速加熱処理によって導電性のポリシリコン膜となる。
【００６４】
次に図５（Ｆ）に示すように、半導体膜２０にアークランプを用いた急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。この場合にアークランプは、基板１０に対して表面側、裏面側、あるいは表面・裏面側の双方に配置してもよい。
【００６５】
このように本発明でも、チャネル領域１７およびソース・ドレイン領域１２を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図５（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図５（Ｅ）に示すようにゲート絶縁膜１３の表面側に光吸収膜７４を形成する光吸収膜形成工程と、図５（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。このため本発明でも、高濃度ソース・ドレイン領域１２２に導入した不純物を急速加熱処理工程によって短時間で活性化できる。また、急速加熱処理工程によって活性化する際に、半導体膜２０の表面に光吸収膜７４を形成してあるので、アークランプからの光は光吸収膜７４において吸収され、その熱は半導体膜２０の効率よく伝わる。しかも、光吸収膜７４は基板１０の表面全体に形成されているため、各半導体膜２０は均一に処理される。また急速加熱処理によってゲート絶縁膜１３が緻密化してその膜質が向上するとともに、先に行った結晶化工程との相乗効果により半導体膜２０の膜質も向上する。
【００６６】
本発明では光吸収膜７４として導電性を有する膜を用い、急速加熱処理工程を行った以降、光吸収膜７４をパターニングしてゲート電極を形成する。すなわち図６（Ａ）に示すように、急速加熱処理工程を終えた後に、導電性を有する光吸収膜７４の表面にレジストマスク９２を形成し、図６（Ｂ）に示すように光吸収膜７４をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図６（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。これに対して、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。
【００６７】
本発明において図６（Ｃ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３およびゲート電極１５（光吸収膜７４）と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図５（Ｅ）に示す光吸収膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７４を形成し、図５（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０にも急速加熱処理を行う。
【００６８】
なお、本発明では、図７（Ａ）〜図７（Ｄ）に示すように、図５（Ａ）〜図５（Ｄ）を参照して説明した上記の工程と同じようにすすめ、図７（Ｅ）に示す工程（光吸収膜形成工程）では、ゲート絶縁膜１３の表面に対して、高濃度のリンイオンをドープしたアモルファスシリコン膜などからなる下層側の光吸収膜７５と、モリブデンシリサイドなどからなる上層側の光吸収膜７６とからなる２層構造の光吸収膜を構成してもよい。ここで、下層側の光吸収膜７５を構成するアモルファスシリコン膜は、次の工程で行う急速加熱処理によって導電性のポリシリコン膜となる。従って、いずれの光吸収膜７５、７６も導電性を有するので、それ以降の工程は、図５および図６を参照して説明した方法と同様に進めることができる。
【００６９】
すなわち図７（Ｆ）に示すように、半導体膜２０に急速加熱処理を行い、半導体膜２０に導入した不純物を活性化した後、図８（Ａ）に示すように、光吸収膜７６の表面にレジストマスク９２を形成し、図８（Ｂ）に示すように光吸収膜７５、７６をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図８（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。
【００７０】
［実施の形態４］
上記のいずれの実施の形態でも、急速加熱処理工程を行う前に光吸収膜を形成し、この光吸収膜によって急速加熱処理を効果的に行うものであったが、本発明のように、光吸収膜に代えて光反射膜を用いてもよい。この場合には後述するように、急速加熱処理においてエネルギー光を透明な基板１０の裏面側から照射する点を除けば、上記実施の形態１乃至３のいずれの形態からの変形も可能である。たとえば、図５および図６を参照して説明した実施の形態３から変形した場合を図９および図１０を参照して説明する。なお、本発明でも、実施の形態１で説明した図１（Ａ）〜図１（Ｄ）に示す各工程については共通するので、これらの工程については簡単に説明する。
【００７１】
まず図９（Ａ）に示すように、透明なガラス製の基板１０の表面に形成したシリコン膜からなる半導体膜２００をパターニングして島状の半導体膜２０、４０を形成する。次に図９（Ｂ）に示すように、レジストマスク９１を形成してリンイオンを導入し、高濃度ソース・ドレイン領域１２２を形成する（高濃度不純物導入工程）。次に図９（Ｃ）に示すように、レジストマスク９１を除去した後、図９（Ｄ）に示すように半導体膜２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。これまでの工程のうち、図９（Ａ）に示す工程ではＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うことが好ましい。この場合には特に、パターニング前の半導体膜２００に対して結晶化工程を行うと、半導体膜２０はパターン密度の影響を受けることなく均一な処理される。
【００７２】
次に図９（Ｅ）に示すように、ゲート絶縁膜１３の表面にα構造のタンタル膜などからなる導電性を有する光反射膜７７を形成する（光反射膜形成工程）。
【００７３】
次に図９（Ｆ）に示すように、アークランプを用いて半導体膜２０に急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。ここでアークランプからの光は、基板１０の裏面側から照射し、照射した光が光反射膜７９で反射して半導体膜２０に集光するようにしてある。
【００７４】
このように本発明では、チャネル領域１７およびソース・ドレイン領域１２を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図９（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図９（Ｅ）に示すようにゲート絶縁膜１３の表面側に光反射膜７７を形成する光反射膜形成工程と、図９（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。このため本発明では、高濃度ソース・ドレイン領域１２２に導入した不純物を急速加熱処理工程によって短時間で活性化できる。また、急速加熱処理工程によって活性化する際に半導体膜２０の表面に光反射膜７７を形成してあるので、アークランプからの光は半導体膜２０に集光され、半導体膜２０（高濃度ソース・ドレイン領域１２２）を効率よく熱処理できる。しかも、光吸収膜７２は基板１０の表面全体に形成されているため、各半導体膜２０は均一に処理される。また急速加熱処理によってゲート絶縁膜１３が緻密化してその膜質が向上するとともに、先に行った結晶化工程との相乗効果により半導体膜２０の膜質も向上する。またタンタル膜（光反射膜７７）自身もα構造の側により熱転移し、電気抵抗が低下する。
【００７５】
本発明では光反射膜７７として導電性を有する膜を用いているので、急速加熱処理工程を行った以降、光反射膜７７をパターニングしてゲート電極を形成する。すなわち図１０（Ａ）に示すように、急速加熱処理工程を終えた後に、導電性を有する光反射膜７７の表面にレジストマスク９２を形成し、次に図１０（Ｂ）に示すように、光反射膜７７をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図１０（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。これに対して、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。
【００７６】
本発明において図１０（Ｃ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２（光反射膜７７）を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３およびゲート電極１５と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図１０（Ｅ）に示す光反射膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光反射膜７７を形成し、図１０（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０にも急速加熱処理を行う。
【００７７】
なお、上記の形態では、光反射膜７７としてタンタル膜を用いたので、それをパターニングしてゲート電極１５を形成したが、光反射膜７７の電気抵抗が高い場合には、急速加熱処理工程を行った以降、ゲート電極１５を形成する前に、光反射膜７７を除去する光反射膜除去工程と、ゲート絶縁膜１３の表面に導電膜を形成する導電膜形成工程とを行い、この導電膜をパターニングしてゲート電極１５を形成してもよい。また、急速加熱処理工程を行った以降、ゲート電極１５を形成する前に、光反射膜７７の表面に導電膜を形成する導電膜形成工程を行い、しかる後にこの導電膜および光反射膜７７をパターニングしてゲート電極１７を形成してもよい。
【００７８】
［実施の形態５］
急速加熱処理を効果的に行うことを目的に光吸収膜および光反射膜の双方を用いてもよい。この場合にも後述するように、急速加熱処理におけるランプ光の照射方向を透明な基板１０の裏面側から照射するようにすれば、上記実施の形態１乃至３のいずれの形態からの変形も可能である。たとえば、図５および図６を参照して説明した実施の形態３から変形した場合を図１１および図１２を参照して説明する。なお、本発明でも、実施の形態１で説明した図１（Ａ）〜図１（Ｄ）に示す各工程については共通するので、これらの工程については簡単に説明する。
【００７９】
まず図１１（Ａ）に示すように、透明なガラス製の基板１０の表面に形成したシリコン膜からなる半導体膜２００をパターニングして島状の半導体膜２０、４０を形成する。次に図１１（Ｂ）に示すように、レジストマスク９１を形成してリンイオンを導入し、高濃度ソース・ドレイン領域１２２を形成する（高濃度不純物導入工程）。次に図１１（Ｃ）に示すように、レジストマスク９１を除去した後、図１１（Ｄ）に示すように半導体膜２０の表面にゲート絶縁膜１３を形成する。これまでの工程のうち、図１１（Ａ）に示す工程ではＴＦＴのチャネル領域などを構成するための半導体膜２００、あるいはそれをパターニングした島状の半導体膜２０にレーザアニールや急速加熱処理などといった結晶化工程を行うことが好ましい。この場合には特に、パターニング前の半導体膜２００に対して結晶化工程を行うと、半導体膜２０はパターン密度の影響を受けることなく均一な処理される。
【００８０】
次に図１１（Ｅ）に示すように、ゲート絶縁膜１３の表面にまずは、高濃度のリンをドープしたアモルファスシリコンなどからなる光吸収膜７８を形成する。本発明では光吸収膜７２として高濃度のリンイオンをドープしたアモルファスシリコン膜を用いるが、このアモルファスシリコン膜は、次の工程で行う熱処理によって導電性のポリシリコン膜となる。続いて、光吸収膜７８の表面にアルミニウムなどからなる導電性を有する光反射膜７９を形成する（光吸収膜・光反射膜形成工程）。
【００８１】
次に図１１（Ｆ）に示すように、アークランプを用いて半導体膜２０に急速加熱処理を行い、半導体膜２０に導入した不純物を活性化する（急速加熱処理工程）。ここでアークランプからの光は、基板１０の裏面側から照射し、照射した光が光反射膜７９で反射して半導体膜２０に集光するようにしてある。
【００８２】
このように本発明では、チャネル領域１７およびソース・ドレイン領域１２を形成するための半導体膜２０を形成した以降、半導体膜２０の上層側にゲート電極を形成する前に、図１１（Ｂ）に示すように半導体膜２０に高濃度の不純物を導入する高濃度不純物導入工程と、図１１（Ｅ）に示すようにゲート絶縁膜１３の表面側に光吸収膜７８および光反射膜７９を形成する光吸収膜・光反射膜形成工程と、図１１（Ｆ）に示すように半導体膜２０に急速加熱処理を施す急速加熱処理工程とを行い、しかる後に残りの工程を進める。このため本発明では、高濃度ソース・ドレイン領域１２２に導入した不純物を急速加熱処理工程によって短時間で活性化できる。また、急速加熱処理工程によって活性化する際に、すでに半導体膜２０の表面に光吸収膜７８および光反射膜７９を形成してあるので、アークランプからの光は光吸収膜７８において吸収され、その熱は半導体膜２０の効率よく伝わる。それに加えて、光吸収膜７８を透過した光は光反射膜７９を介して半導体膜２０に集光される。それ故、半導体膜２０（高濃度ソース・ドレイン領域１２２）を効率よく処理できる。しかも、光吸収膜７８および光反射膜７９は基板１０の表面全体に形成されているため、各半導体膜２０は均一に処理される。また急速加熱処理によってゲート絶縁膜１３が緻密化してその膜質が向上するとともに、先に行った結晶化工程との相乗効果により半導体膜２０の膜質も向上する。
【００８３】
本発明では光吸収膜７８および光反射膜７９のいずれについても導電性を有する膜を用いているので、急速加熱処理工程を行った以降、光吸収膜７８および光反射膜７９をパターニングしてゲート電極を形成する。すなわち図１２（Ａ）に示すように、急速加熱処理工程を終えた後に、光反射膜７９の表面にレジストマスク９２を形成し、図１２（Ｂ）に示すように光吸収膜７８および光反射膜７９の双方をパターニングしてゲート電極１５を形成する（ゲート電極形成工程）。しかる後に図１２（Ｃ）に示すように、ゲート電極１５をマスクとして半導体膜２０に低濃度のリンイオンを導入する（低濃度不純物導入工程）。その結果、ソース・ドレイン領域１２のうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形成される。これに対して、上記の低濃度不純物導入工程を省略すれば、オフセットゲート構造のＴＦＴを形成できる。このように構成したＴＦＴでは、アルミニウム膜（光反射膜７９）をゲート電極１５の一部として使用しているが、それが接しているのは、高濃度のリンをドープしたシリコン膜（光吸収膜７８）であるため、オーミック接続する状態にある。それ故、光反射膜７９と光吸収膜７８との接触抵抗が低いので、冗長配線として十分に機能する。
【００８４】
本発明において図１２（Ｃ）に示すように、同じ基板１０の上に容量素子Ｃａｐも構成する場合には、容量素子Ｃａｐの下層側電極４１（半導体膜４０）、誘電体膜および上層側電極４２をそれぞれＴＦＴの高濃度ソース・ドレイン領域１２２（半導体膜２０）、ゲート絶縁膜１３、およびゲート電極１５（光吸収膜７８および光反射膜７９）と同時形成する。この場合には、容量素子Ｃａｐの側に対しても、図１１（Ｅ）に示す光吸収膜・光反射膜形成工程ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７８および光反射膜７９を形成し、図１１（Ｆ）に示す急速熱処理工程では下層側電極４１を構成する半導体膜４０にも急速加熱処理を行う。
【００８５】
なお、上記の形態では、光反射膜７９としてアルミニウム膜を用いたので、それを光吸収膜７８とともにパターニングしてゲート電極１５を形成したが、光吸収膜７８および光反射膜７９の電気的抵抗が高い場合には、急速加熱処理工程を行った以降、ゲート電極１５を形成する前に、光吸収膜７８および光反射膜７９を除去する光反射膜除去工程と、ゲート絶縁膜１３の表面に導電膜を形成する導電膜形成工程とを行い、この導電膜をパターニングしてゲート電極１５を形成してもよい。また、急速加熱処理工程を行った以降、ゲート電極１５を形成する前に、光吸収膜７８および光反射膜７９の表面に導電膜を形成する導電膜形成工程を行い、しかる後にこの導電膜、光吸収膜７８および光反射膜７７をパターニングしてゲート電極１７を形成してもよい。
【００８６】
【実施例】
本発明の実施例として液晶表示装置における駆動回路内蔵型のアクティブマトリクス基板上にＴＦＴおよび容量素子（保持容量）を形成していく例を説明する。
【００８７】
［アクティブマトリクス基板の構成］
図１３は、液晶表示装置の構成を模式的に示すブロック図である。
【００８８】
図１３（ａ）に示すように、液晶表示装置は、そのアクティブマトリクス基板上に、信号線９０および走査線９１で区画形成された画素領域を有し、そこには、画素用ＴＦＴを介して画像信号が入力される液晶セルの液晶容量９４が存在する。信号線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータドライバ部８２（駆動回路）がアクティブマトリクス基板上に形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査ドライバ部８３（駆動回路）がアクティブマトリクス基板上に形成されている。
【００８９】
画素領域には、前段の走査線９１との間に容量素子Ｃａｐ（保持容量）が形成され、この容量素子Ｃａｐは、液晶セル（液晶容量９４）での電荷の保持特性を高める機能を有している。
【００９０】
容量素子Ｃａｐでは、図１３（ｂ）に示すように、画素用ＴＦＴ１０を形成するための半導体膜と同時形成された半導体膜を導電化したものを下層側電極４１とし、この下層側電極４１に対して、ゲート電極１５と同時形成された前段の走査線９１から張り出した上層側電極４２が重なった状態にある。なお、容量素子Ｃａｐは、各画素領域において前段の走査線９１との間に構成されているが、ゲート電極と同時形成されるのであれば専用の容量線との間に構成してもよい。
【００９１】
このように構成したアクティブマトリクス基板では、駆動回路部においてＣＭＯＳ回路を構成するＮ型の駆動回路用ＴＦＴ、およびＰ型の駆動回路用ＴＦＴと、各画素に構成されるアクティブ素子としてのＮ型の画素用ＴＦＴと、各画素に構成される容量素子Ｃａｐは、いずれも同じ基板上に形成されることになる。そこで、各素子を形成するための各工程を互いに援用していくことが好ましい。また、いずれのＴＦＴもＬＤＤ構造またはオフセットゲート構造として形成することが好ましい。駆動回路用ＴＦＴをＬＤＤ構造またはオフセットゲート構造として形成すると、その耐電圧が向上する分、チャネル長を短くできるので、寄生容量の影響などを抑えることができる。画素用ＴＦＴをＬＤＤ構造またはオフセットゲート構造として形成すると、そのオフリーク電流が低減する分、画像表示の品位が向上する。
【００９２】
［ＴＦＴの製造方法］
このような構造のアクティブマトリクス基板の製造方法を図１４ないし図１７を参照して説明する。
【００９３】
まず図１４（Ａ）に示すようにガラス製の基板１０に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２０００オングストロームのシリコン酸化膜からなる下地保護膜１１を形成する。次に基板１０の温度を３５０℃に設定して、下地保護膜１１の表面にプラズマＣＶＤ法により厚さが約６００オングストロームのアモルファスのシリコン膜からなる半導体膜２００を形成する。次にアモルファスのシリコン膜からなる半導体膜２００に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体膜２００をポリシリコン膜にまで結晶化しておく。
【００９４】
レーザアニール法では、図１５に示すように、エキシマレーザのビーム長が４００ｍｍのラインビームＬＡ（レーザ光）を用い、その出力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームＬＡを走査していく。
【００９５】
次に図１４（Ｂ）に示すように、ポリシリコン膜となった半導体膜２０をフォトリソグラフィ技術を用いてパターニングし、島状の半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０を形成する。半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０は、それぞれＰ型の駆動回路用ＴＦＴ、Ｎ型の駆動回路用ＴＦＴ、画素用ＴＦＴ、容量素子Ｃａｐを構成するための半導体膜である。これまでの工程を行う間に、ＴＦＴのしきい値を調整することを目的に低濃度の不純物を導入しておくことがある（チャネルドープ工程）。
【００９６】
次に図１４（Ｃ）に示すように、島状の半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０の表面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約１０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。
【００９７】
次に図１４（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴの形成予定領域全体を覆うとともに、Ｎ型の駆動回路用ＴＦＴおよび画素用ＴＦＴのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ｂを形成し、この状態で半導体膜２０Ｂ、２０Ｃ、４０に対してリンイオン（Ｎ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｎ型不純物導入工程）。その結果、半導体膜２０Ｂ、２０Ｃのうちリンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ｂ、１２２Ｃとなる。また、半導体膜４０は容量素子Ｃａｐの下層側電極４１となる。
【００９８】
次に図１４（Ｅ）に示すように、Ｎ型の駆動回路用ＴＦＴ、画素用ＴＦＴ、および容量素子Ｃａｐの形成予定領域全体を覆うとともに、Ｐ型の駆動回路用ＴＦＴのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ｂを形成し、この状態で半導体膜２０Ａに対してボロンイオン（Ｐ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｐ型不純物導入工程）。その結果、半導体膜２０Ａのうちボロンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ａとなる。
【００９９】
次に図１４（Ｆ）に示すように、高濃度のリンイオンを含むアモルファスのシリコン膜からなる光吸収膜７１を形成する。
【０１００】
次に図１４（Ｇ）に示すように、半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０にアークランプを用いた急速加熱処理を行い、半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０に導入した不純物を活性化する（急速加熱処理工程）。このとき、アークランプからの光は、基板１０の表面側および裏面側の双方から照射される。
【０１０１】
この急速加熱処理工程では、たとえば、図１６に示す急速加熱処理装置を用いる。この急速加熱処理装置では、図１６（Ａ）に示すように、基板１０の搬送方向（矢印Ｘの方向）の上流側から下流側に向かって、第１の予熱ゾーン２、第２の予熱ゾーン３、第３の予熱ゾーン４、アニールゾーン５、およびクーリングゾーン６が設けられている。第１ないし第３の予熱ゾーン２、３、４にはヒータが設けられてる。アニールゾーン５にはそこに搬送されてくる基板１０にエネルギー光を照射するためのアークランプ５Ａ、５Ｂと、そのリフレクタ５Ｃ、５Ｄが配置されている。本例では、シリコン膜からなる半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０にエネルギー光が効率よく吸収されるように、光源としてアークランプ５Ａ、５Ｂを用いている。このように構成した急速加熱処理装置では１６（Ｂ）に示すように、基板１０に対するエネルギー光の照射領域は幅が一定であるため、基板１０の搬送速度によって基板１０に対する加熱時間が規定される。また、基板１０の温度プロファイルは、図１６（Ｃ）に示すように、アニールゾーン５において急速に温度上昇し、アニールゾーン５の出口付近でピーク温度Ｐに達するので、アニールゾーン５の出口付近の最高温度をアニール温度として管理することになる。
【０１０２】
このようにして急速加熱処理工程を終えた後は、図１７（Ａ）に示すように光吸収膜７１の表面に対して窒素を含有するα構造のタンタル膜からなる導電膜７３をスパッタ法により形成する（導電膜形成工程）。
【０１０３】
次に図１７（Ｂ）に示すように、導電膜７３の表面にレジストマスク９２を形成し、図１７（Ｃ）に示すように光吸収膜７１および導電膜７３をパターニングし、各ＴＦＴのゲート電極１５、および容量素子Ｃａｐの上層側電極４２を形成する（ゲート電極形成工程）。
【０１０４】
次に図１７（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴの形成予定領域全体を覆うレジストマスク９３Ａを形成した後、基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ3 ）などを用いて低濃度のリンイオン（Ｎ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物導入工程）。半導体膜２０Ｂ、２０Ｃには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ｂ、１７Ｃとなる。その結果、同一の基板１０上にＮ型の駆動回路用ＴＦＴ、およびＮ型の画素用ＴＦＴとが構成され、これらのＴＦＴは、ソース・ドレイン領域１２Ｂ、１２Ｃのうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ｂ、１２１Ｃを備えるＬＤＤ構造となる。このような低濃度Ｎ型不純物の導入工程を省略すれば、Ｎ型の駆動回路用ＴＦＴ、およびＮ型の画素用ＴＦＴはオフセットゲート構造となる。
【０１０５】
次に図１７（Ｅ）に示すように、Ｎ型の駆動回路用ＴＦＴ、Ｎ型の画素用ＴＦＴ、および容量素子Ｃａｐを覆うレジストマスク９３Ｂを形成した後、基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたジボラン（Ｂ2 Ｈ6 ）などを用いて低濃度のボロンイオン（Ｐ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｐ型不純物導入工程）。半導体膜２０Ａには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ａとなる。その結果、基板１０上にＰ型の駆動回路用ＴＦＴが構成され、このＴＦＴは、ソース・ドレイン領域１２Ａのうちゲート電極１５の端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ａを備えるＬＤＤ構造となる。このような低濃度Ｐ型不純物の導入工程を省略すれば、Ｐ型の駆動回路用ＴＦＴはオフセットゲート構造を有することになる。このように構成したいずれのＴＦＴもＬＤＤ構造あるいはオフセットゲート構造であれば、セルフアライン構造のＴＦＴに比較してオフリーク電流が著しく小さい。また、いずれのＴＦＴもセルフアライン構造のＴＦＴに比較して耐電圧が高いので、チャネル長を短くすることができる。
【０１０６】
次にフォーミングガス中（１％〜１０％の酸素ガスを含有するアルゴンガス）中で熱処理を行い、低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２１Ｃに導入した低濃度の不純物を活性化した後、図１７（Ｆ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５０００オングストロームのシリコン酸化膜からなる層間絶縁膜５１を形成する。それ以降の工程については、図示を省略するが、層間絶縁膜５１にコンタクトホールを形成し、しかる後にソース電極および画素電極をそれぞれ形成する。
【０１０７】
このように本例のアクティブマトリクス基板の製造方法では、高濃度ソース・ドレイン領域１２２Ａ、１２２Ｂ、１２２Ｃ、および容量素子Ｃａｐの下層側電極４１に導入されている不純物を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がない。また、急速加熱処理工程は、炉内での熱処理に比較して高温になる分、熱処理の効果が高い。この場合でも基板１０は局部的に加熱されていくだけであるので、基板１０には割れや歪みなどが発生しない。
【０１０８】
特に本例では急速加熱処理工程によって不純物を活性化する際には、半導体膜２０の表面側（ゲート絶縁膜１３の表面）に光吸収膜７１を形成してあるので、アークランプからの光は光吸収膜７１において吸収され、その熱は半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０に効率よく伝わる。それ故、各半導体膜を効率よく加熱できる。しかも、光吸収膜７１は基板１０の表面全体に形成されているため、パターニング後の半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０に急速加熱処理を行うといっても各半導体膜はパターン密度の影響を受けることなく均一に処理される。また急速加熱処理によってゲート絶縁膜１３は焼き締めされて緻密化し、かつゲート絶縁膜１３ではシリコン原子と酸素原子との結合は弱くて不安定な状態から強くて安定な状態となる。しかもゲート絶縁膜１３では禁制帯中の電子やホールに対するトラップ準位が減少する。それ故、各ＴＦＴの耐電圧が高い。
【０１０９】
さらに急速加熱処理によって半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０の膜質も向上する。すなわち、先に行った結晶化工程によって半導体膜中に生じるストレスはこの急速加熱処理工程で解放され、結晶の完全性が高まる。併せて結晶粒と結晶粒との間にわずかに存在する非結晶部分を結晶化させるため、半導体膜の結晶化率が高まる。また、微小結晶は再結晶化して大きな結晶に成長し、結晶粒界が減少する。それ故、各ＴＦＴのオン電流特性などといった電気的特性が向上する。
【０１１０】
［その他の実施例］
なお、上記実施例は図３および図４を参照して説明した本発明の実施の形態２に対応するものであるが、急速加熱処理工程の前に光吸収膜または光反射膜、あるいはそれら双方を形成しておき、これらのいずれの種類の膜を形成したかによって、急速加熱処理工程以降の工程を、本発明の実施の形態１、３、４、５に対応する工程に入れ替えてもよい。
【０１１１】
なお、上記実施例では液晶表示装置のアクティブマトリクス基板の製造方法を例に説明したが、ＴＦＴを備える集積回路であればいずれの形態のものに本発明を適用してもよい。
【０１１２】
【発明の効果】
以上説明したように、本発明に係る集積回路（アクティブマトリクス基板）の製造方法では、高濃度の不純物を導入した半導体膜を急速加熱処理工程によって活性化するため、長い時間のかかる炉内での熱処理を行う必要がない。また、急速加熱処理工程は、炉内での熱処理に比較して高温になる分、熱処理の効果が高い。この場合でも基板は局部的に加熱されていくだけであるので、基板には割れや歪みなどが発生しない。また、本発明では急速加熱処理工程によって不純物を活性化する際には、ゲート絶縁膜の表面に光吸収膜または光反射膜を形成してあるので、アークランプからの光によって半導体膜は効率よく加熱される。しかも、光吸収膜または光反射膜は基板表面の全体に形成されているため、パターニング後の半導体膜に急速加熱処理を行うといっても各半導体膜はパターン密度の影響を受けることなく均一に処理される。
【０１１３】
また急速加熱処理によってゲート絶縁膜は焼き締めされて緻密化し、かつゲート絶縁膜ではシリコン原子と酸素原子との結合は弱くて不安定な状態から強くて安定な状態となる。しかもゲート絶縁膜では禁制帯中の電子やホールに対するトラップ準位が減少するので、ＴＦＴの耐電圧などが向上する。
【０１１４】
さらに急速加熱処理の前に結晶化工程を行う場合にには半導体膜の膜質も向上する。すなわち、先に行った結晶化工程によって半導体膜中に生じるストレスはこの急速加熱処理工程で解放され、結晶の完全性が高まる。併せて結晶粒と結晶粒との間にわずかに存在する非結晶部分を結晶化させるため、半導体膜の結晶化率が高まる。また、微小結晶は再結晶化して大きな結晶に成長し、結晶粒界を減少させる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る集積回路の製造方法を示す工程断面図である。
【図２】本発明の実施の形態１に係る集積回路の製造方法において、図１に示す工程に続いて行う各工程を示す工程断面図である。
【図３】本発明の実施の形態２に係る集積回路の製造方法を示す工程断面図である。
【図４】本発明の実施の形態２に係る集積回路の製造方法において、図３に示す工程に続いて行う各工程を示す工程断面図である。
【図５】本発明の実施の形態３に係る集積回路の製造方法を示す工程断面図である。
【図６】本発明の実施の形態３に係る集積回路の製造方法において、図５に示す工程に続いて行う各工程を示す工程断面図である。
【図７】本発明の実施の形態３に係る別の集積回路の製造方法を示す工程断面図である。
【図８】本発明の実施の形態３に係る別の集積回路の製造方法において、図７に示す工程に続いて行う各工程を示す工程断面図である。
【図９】本発明の実施の形態４に係る別の集積回路の製造方法を示す工程断面図である。
【図１０】本発明の実施の形態４に係る別の集積回路の製造方法において、図９に示す工程に続いて行う各工程を示す工程断面図である。
【図１１】本発明の実施の形態５に係る別の集積回路の製造方法を示す工程断面図である。
【図１２】本発明の実施の形態５に係る別の集積回路の製造方法において、図１１に示す工程に続いて行う各工程を示す工程断面図である。
【図１３】（ａ）は、液晶表示装置のアクティブマトリクス基板の説明図、（ｂ）は、その容量素子の構造を示す説明図である。
【図１４】本発明を適用したアクティブマトリクス基板の製造方法の一例を示す工程断面図である。
【図１５】図１４に示すアクティブマトリクス基板の製造方法において行う結晶化工程の様子を示す説明図である。
【図１６】図１４に示すアクティブマトリクス基板の製造方法において行う急速加熱処理工程の様子を示す説明図である。
【図１７】本発明を適用したアクティブマトリクス基板の製造方法の一例において、図１４に示す工程に続いて行う各工程を示す工程断面図である。
【図１８】従来の集積回路の製造方法を示す工程断面図である。
【図１９】従来の集積回路の製造方法において、図１８に示す工程に続いて行う各工程を示す工程断面図である。
【符号の説明】
１０・・・基板
１２・・・ソース・ドレイン領域
１７・・・チャネル領域
１３・・・ゲート絶縁膜
１５・・・ゲート電極
２０、４０、２００・・・半導体膜
４１・・・容量素子の下層側電極
４２・・・容量素子の上層側電極
７０、７１、７４、７５、７６、７８・・・光吸収膜
７２、７３・・・導電膜
７７、７９・・・光反射膜
Ｃａｐ・・・容量素子
Claims (11)
- 基板と、前記基板の上方に位置するゲート絶縁膜と、前記基板と前記ゲート絶縁膜との間に位置する、不純物の導入された半導体膜とのうち、前記ゲート絶縁膜上に光吸収膜を形成する光吸収膜形成工程と、
前記光吸収膜形成工程のあと、前記光吸収膜に光を照射し、前記光吸収膜に前記光を吸収させ、前記半導体膜を加熱し、前記不純物を拡散させる加熱処理工程と、
前記加熱処理工程のあと、前記光吸収膜をパターニングし、前記前記ゲート絶縁膜上に前記光吸収膜からなるゲート電極を形成するゲート電極形成工程と、を有することを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記加熱処理工程と前記ゲート電極形成工程との間に、前記光吸収膜上に導電膜を形成する工程を含み、前記ゲート電極形成工程において、前記パターニングが、前記光吸収膜と前記導電膜とをパターニングするものであり、前記ゲート電極が、前記光吸収膜と前記導電膜とを含むものである、半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、
前記光吸収膜がアモルファスシリコンに不純物を導入した膜であり、前記加熱処理工程における前記光の照射により導電性のポリシリコン膜になる、半導体装置の製造方法。 - 基板と、前記基板の上方に位置するゲート絶縁膜と、前記基板と前記ゲート絶縁膜との間に位置する、不純物の導入された半導体膜とのうち、前記ゲート絶縁膜上に光反射膜を形成する光反射膜形成工程と、
前記光反射膜形成工程のあと、前記基板側から前記光反射膜に光を照射し、前記光反射膜に前記光を反射させ前記半導体膜に集光させ、前記不純物を拡散させる加熱処理工程と、
前記加熱処理工程のあと、前記光反射膜をパターニングし、前記前記ゲート絶縁膜上に前記光反射膜からなるゲート電極を形成するゲート電極形成工程と、を有することを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法において、
前記加熱処理工程と前記ゲート電極形成工程との間に、前記光反射膜上に導電膜を形成する工程を含み、前記ゲート電極形成工程において、前記パターニングが、前記光反射膜と前記導電膜とをパターニングするものであり、前記ゲート電極が、前記光反射膜と前記導電膜とを含むものである、半導体装置の製造方法。 - 請求項４または５に記載の半導体装置の製造方法において、
前記光反射膜がアルミニウムまたはタンタルを含む、半導体装置の製造方法。 - 請求項４ないし６のいずれかに記載の半導体装置の製造方法において、
前記光反射膜形成工程と前記加熱処理工程の間に、前記光反射膜上に光吸収膜を形成する光吸収膜形成工程と、を含み、前記加熱処理工程において照射される前記光の一部が前記光吸収膜に吸収される、半導体装置の製造方法。 - 請求項１ないし７のいずれかに記載の半導体装置の製造方法において、
前記光がランプから照射されるものである、半導体装置の製造方法。 - 請求項１ないし８のいずれかに記載の半導体装置の製造方法において、
前記光吸収膜形成工程のまえに、前記半導体膜が結晶化されてなる、半導体装置の製造方法。 - 請求項１ないし９のいずれかに記載の半導体装置の製造方法を含むことを特徴とするアクティブマトリクス基板の製造方法。
- 請求項１０に記載のアクティブマトリクス基板の製造方法を含むことを特徴とする液晶表示装置の製造方法。
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