JP3305961B2 - 多結晶シリコン薄膜トランジスタの製造方法 - Google Patents

多結晶シリコン薄膜トランジスタの製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置等で用いられる多結晶シリコン薄膜
トランジスタの製造方法に関する。
【0002】
【従来の技術】エレクトロ・ルミネッセンス、発光ダイ
オード、プラズマ、蛍光表示、液晶等の表示デバイス
は、表示部の薄型化が可能であり、事務機器やコンピュ
ータ等の表示装置、あるいは特殊な表示装置への用途と
して要求が高まっている。
【0003】これらの表示装置のなかでも、薄膜トラン
ジスタ(Thin Film Transistor:TFT)を画素スイッ
チング素子として用いたアクティブマトリクス型液晶表
示装置(Active Matrix Liquid Crystal Display:AM
−LCD)は、高画質・高品位・低消費電力のディスプ
レイとして期待され、幅広く研究開発が進められてい
る。
【0004】アクティブマトリクス型液晶表示装置のT
FTのチャネル活性層として多結晶シリコン(poly-Si
)を用いた多結晶シリコン薄膜トランジスタ(以下、
ポリシリコンTFTと呼ぶ)は、移動度が高く、画素の
スイッチング素子に適用した場合、高精細化が可能であ
り、更に、画素スイッチング素子を制御するための周辺
駆動回路としても使用することができる。即ち、ポリシ
リコンTFTは、周辺駆動回路部を画素部と同時に形成
することが可能であり(駆動回路一体型LCD)、駆動
回路チップの実装コスト削減や狭額縁化が可能である。
【0005】現在、市販されている駆動回路一体型LC
Dは、プロジェクション型ディスプレイやビューファイ
ンダーに用いられる中小型ディスプレイである。その製
造プロセスは、いわゆる高温プロセスと呼ばれるものに
該当し、ポリシリコンTFTの形成に固相成長法(60
0℃程度のプロセス)あるいは熱酸化膜(900℃以上
のプロセス)などが使用されている。このため、高価な
石英基板や高耐熱性基板が使用されている。
【0006】そこで、高温プロセスによって形成される
ものと同等の特性を備えた多結晶シリコン薄膜、ゲート
酸化膜、更に不純物活性化領域などを、アモルファスシ
リコン(以下、a−Siを記す)TFT−LCDで採用
されている、いわゆる低温プロセス(ガラス基板が使用
可能な温度である450℃あるいは600℃以下のプロ
セス)によって形成することが可能となれば、低コスト
の大面積ガラス基板が使用可能となるので、一枚の基板
上に複数のLCDパネルを形成すること(LCDパネル
多面取り)が可能となり、コストダウン及びスループッ
ト向上などに大きな効果が期待される。
【0007】低温プロセスに基く多結晶シリコン薄膜形
成技術及び不純物活性化技術として、エキシマレーザア
ニール(Excimer Laser Anneal:ELA)を用いたa−
Si薄膜の結晶化技術及び不純物活性化技術が知られて
いる。エキシマレーザアニールを施した場合、a−Si
薄膜が瞬時に溶融して結晶化するので、基板の熱損傷が
少なく、従って、低コストの大面積ガラス基板の使用が
可能となる。
【0008】図11に、一般的なポリシリコンTFTの
断面構造の概要を示す。透明な絶縁膜11がコートされ
た透明絶縁性基板10に、多結晶シリコン薄膜からなる
高抵抗半導体層12が配置されている。この多結晶シリ
コン薄膜12は、例えば、プラズマCVD法を用いて水
素化アモルファスシリコン薄膜(以下、a−Si:H薄
膜と記す)を厚さ50nmから70nm程度で堆積し、
これに更に熱アニールを施すことにより脱水素処理を行
い、次いで、エキシマレーザの照射により多結晶化する
ことによって形成されている。
【0009】TFTのチャネル部となる高抵抗半導体層
12に隣接して、ソース・ドレイン領域となる低抵抗半
導体層13、14が形成されている。それらは、燐また
はボロンなどの不純物注入後、熱をかけることにより活
性化されている。
【0010】高抵抗半導体層12の上には、ゲート絶縁
膜16が厚さ70nmから100nm程度で形成されて
いる。このゲート絶縁膜16は、APCVD、PE−C
VD、あるいはECR−PECVDなどにより形成され
ている。
【0011】ゲート絶縁膜16の上にはゲート電極18
が形成されている。また、低抵抗半導体層13、14に
は、それぞれソース電極19及びドレイン電極20が接
続されている。ゲート電極18とソース電極19あるい
はドレイン電極20との間には、それらを絶縁するため
に、層間絶縁膜21が形成されている。
【0012】ゲート電極18は、次の理由により、ある
程度の膜厚が必要である。a.デバイスの寄生容量を減
らすために、ソース・ドレイン領域への不純物注入はゲ
ート電極をマスクとして用いて行われる。ゲート電極が
適当な膜厚を持っていないと、不純物がゲート絶縁膜お
よびチャネル領域にも注入されてしまい、デバイス特性
が損なわれる。具体的には、ゲート耐圧が低下したり、
閾値(Vth)がシフトしてしまう。
【0013】b.同一の材質であるならば、膜厚は厚い
方がライン抵抗が低くなる。従って、ゲートパルスの遅
延対策などを考慮すると、ある程度の膜厚が必要とな
る。以上のことから、例えば、MoとTaの合金からな
るゲート電極を想定した場合、膜厚として250nmか
ら350nm以上必要であることが、本願発明者らの研
究により判明している。
【0014】これまでの経験では、ゲート電極の膜厚が
250nmから350nm程度で、ゲート電極の断面形
状が、その端面(ゲート長の方向と交差する側面、以下
同じ)が基板表面に対してほぼ垂直に立ち上がっている
形状の場合には、図11に示す様に、ゲート電極18の
上に堆積される層間絶縁膜21にカバーレージ不良51
が発生しやすくなり、歩留りの低下の要因となる。
【0015】そこで、図12に示す様に、ゲート電極1
8の端面をテーパー状に形成して、上記のカバレージ不
良の発生を減少させることが行われている。その場合、
新たに次の様な問題が発生する。
【0016】ガラス基板を使用するいわゆる低温プロセ
スにおいては、600℃以上の熱アニールによる不純物
活性化処理は、ガラス基板の耐用温度を超えているので
採用することができない。このため、低温プロセスにお
いては、不純物活性化処理の工程おいても、エキシマレ
ーザアニールに代表されるレーザビームを用いた方法が
採用されている。
【0017】ところで、先に述べた様に、ソース・ドレ
イン領域への不純物注入は、ゲート電極をマスクとして
用いて行われる。このため、ゲート電極の端面が上記の
様にテーパー状に加工されていると、図13に示す様
に、不純物注入の際、ゲート電極18の端面の下層側に
当るゲート絶縁膜16及びチャネル領域12の一部52
にも、そのテーパー形状に対応した形で、不純物が注入
される。
【0018】ところが、後続する工程においてエキシマ
レーザアニールの様なレーザビームを用いた不純物活性
化処理が行われる場合には、ゲート電極によってレーザ
ービームが反射されるので、テーパー部の下層側に当る
不純物が注入された部分52には、レーザビームが到達
しない、この結果、この部分は活性化されずに残され
る。
【0019】即ち、ポリシリコンTFTの製造プロセス
においてゲート電極の端面をテーパー状に加工した構造
を採用する場合、不純物活性化処理工程ではエキシマレ
ーザアニールの様なレーザビームを用いる方法を、その
まま適用することはできなかった。
【0020】
【発明が解決しようとする課題】即ち、ポリシリコンT
FTの製造方法に関して、これまで、次の様な問題点が
有った。 a.ゲート電極が必要な膜厚を持ち、且つ、その端面が
基板表面に対して垂直な形状に加工されていると、層間
絶縁膜のカバレージ不良の要因となり、歩留りの低下を
招く(図11)。
【0021】b.一方、カバレージ不良を減少させるた
めにゲート電極の端面をテーパー状に加工すると、ゲー
ト電極の端面の下層側に位置するチャネル領域の一部
に、不純物の活性化不足による不良領域が形成される結
果、デバイス特性の劣化を招く(図12、図13)。
【0022】本発明は、以上の様な問題に鑑みなされた
もので、本発明の目的は、ゲート電極の断面形状に起因
するカバレージ不良を低減すると同時に、活性化不良領
域の発生を防止することが可能なポリシリコンTFTの
製造方法を提供することにある。
【0023】
【課題を解決するための手段】本発明の多結晶シリコン
薄膜トランジスタの製造方法は、絶縁性基板上に形成さ
れた多結晶シリコン薄膜にゲート電極をマスクとして用
いて不純物を注入して、この多結晶シリコン薄膜の一部
にソース・ドレイン領域を形成した後、当該ソース・ド
レイン領域にレーザビームを照射して、当該ソース・ド
レイン領域を活性化する多結晶シリコン薄膜トランジス
タの製造方法において、前記ゲート電極の端面と前記絶
縁性基板の表面とのなす角度が鈍角になる様に、前記ゲ
ート電極の端面をテーパー状に形成するとともに、前記
レーザビームを前記ゲート電極の端面の側方から前記絶
縁性基板の表面に対して斜めに照射することによって、
前記ゲート電極の端面の下層側に前記レーザビームを入
射させること、を特徴とする。
【0024】なお、前記レーザビームとしてはエキシマ
レーザが、半導体膜の吸収特性及び直進性などの特性に
優れているので、好適である。 (作用)多結晶シリコン薄膜トランジスタの製造プロセ
スにおいて、端面がテーパー状に加工されたゲート電極
をマスクとして用いて多結晶シリコン薄膜に不純物を注
入してソース・ドレイン領域を形成すると、テーパー状
に加工されたゲート電極の端面の下層側に当るチャネル
領域の一部にも不純物が注入される。ソース・ドレイン
領域にエキシマレーザに代表されるレーザビームを照射
してソース・ドレイン領域の活性化処理を行う際、レー
ザビームを、ゲート電極の端面の側方から絶縁性基板の
表面に対して斜めに照射することによって、ゲート電極
の端面の下層側にもレーザビームを到達させ、ゲート電
極の端面の下層側に当るチャネル領域の一部に活性化不
良領域が発生する現象を防止する。
【0025】この多結晶シリコン薄膜トランジスタ(ポ
リシリコンTFT)の製造方法を、ポリシリコンTFT
を周辺駆動回路部、及び画素部のスイッチング素子とし
て使用する駆動回路一体型のアクティブマトリクス液晶
表示装置の製造プロセスにおいて採用することにより、
いわゆる低温プロセスが実現できるので、コストダウン
及びスループット向上に大きな効果がある。
【0026】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。 (例1)先ず、本発明に基く多結晶シリコンTFTの製
造方法及び構造について説明する。
【0027】図1に、多結晶シリコンTFTの製造工程
の概要を示す。図1(a)に示す様に、透明な絶縁膜1
1がコートされたガラス基板10の上に、プラズマCV
D法により厚さ50〜70nmのa−Si:H薄膜を形
成する。このa−Si:H薄膜に、450℃、1時間の
熱アニールを施すことにより脱水素処理を行った後、形
成されたa−Si薄膜にエキシマレーザアニールを施し
て、これを多結晶シリコン薄膜に変える。更に、パター
ニングを行って、チャネル領域等を含む高抵抗半導体層
12aを形成する。
【0028】次に、高抵抗半導体層12aの上に、PE
CVD法により厚さ100nmのゲート絶縁膜16を形
成する。更に、ゲート絶縁膜16の上に、Mo−Ta合
金(あるいはMo−W合金)を用いて厚さ350nmの
金属薄膜18aを形成する。
【0029】次に、フォトリソグラフィ工程によりレジ
ストをパターニングし、そのレジストをマスクに用いて
金属薄膜18aにCDE(ケミカルドライエッチング)
を施すことによって、図1(b)に示す様に、端面(ゲ
ート長の方向に交差する面)がテーパー状に加工された
ゲート電極18を形成する。
【0030】次に、図1(c)に示す様に、ゲート電極
18をマスクに用いて高抵抗半導体層12aの一部に不
純物を注入して、ソース・ドレイン領域に当る低抵抗半
導体領域13、14を形成する。
【0031】次に、層間絶縁膜21を形成した後、図1
(d)に示す様に、エキシマレーザを照射して不純物が
注入された領域13、14を活性化する。なお、このエ
キシマレーザの照射による活性化処理を行う際、レーザ
ビーム39をゲート電極18の端面の側方から基板面に
対して斜めに照射することにより、テーパー状に加工さ
れたゲート電極18の端面の下層側に位置する不純物注
入領域に対しても、レーザビーム39を入射させる。こ
の様にして、この不純物注入領域の活性化が行われる。
【0032】次に、図1(e)に示す様に、コンタクト
ホール22を開口した後、金属薄膜を堆積し、この金属
薄膜をパターニングしてソース電極19及びドレイン電
極20を形成する。
【0033】以上の様な方法を用いて多結晶シリコンT
FTを形成することによって、ゲート電極の断面形状に
起因するカバレージ不良による歩留りの低下を防止する
と同時に、活性化不良領域がない多結晶シリコンTFT
を得ることができる。
【0034】(例2)図2に、本発明に基く多結晶シリ
コンTFTの製造方法において、不純物活性化工程にお
いて使用されるエキシマレーザアニール装置の一例を示
す。(a)は装置の全体構成を示す概略図、(b)は被
処理基板の表面にレーザビームが斜めに入射する状態を
説明する模式図である。図中、31はレーザ光源、32
は光学系、39はレーザビーム、35は真空チャンバ、
36は石英窓、34はステージ、40は被処理基板を表
す。
【0035】真空チャンバ35内に設けられたステージ
34の上には、レーザアニールされる被処理基板40が
セットされる。レーザ光源31は真空チャンバ35の外
部に配置され、真空チャンバ35の天井部には透明な石
英窓36が設けられている。なお、被処理基板40は、
先行する工程において、その表面にa−Si薄膜(1
2、13、14)、ゲート絶縁膜16、及びゲート電極
18が形成され、更にゲート電極18をマスクとして用
いた不純物注入の工程、及び層間絶縁膜21の形成工程
までが終了している。
【0036】レーザ光源31から発射されたレーザビー
ム39は、光学系32を通って所定の形状(例えば、幅
の狭いライン状のビーム、あるいは矩形のビームなど)
に加工され、石英窓36を透過して被処理基板40の表
面に照射される。以下の例では、レーザビームを加工し
て幅1mmのライン状のビームとしている。
【0037】このエキシマレーザアニール装置では、レ
ーザビーム39を上から下へ垂直に照射するとともに、
ステージ34をレーザビーム39の入射方向に対して斜
めに傾けることによって、図2(b)に示す様に、レー
ザビーム39をゲート電極18の端面の側方から被処理
基板40の表面に対して斜めに入射させている。また、
この装置では、レーザの光学系32を移動せずに、基板
40を載せたステージ34を傾斜方向に沿って移動させ
ることにより、相対的にレーザビーム39を走査して、
被処理基板40の全面が照射される様になっている。こ
の様に、被処理基板40を傾けた姿勢のまま水平方向に
移動させているので、水平方向の基板の移動距離が短く
なり、装置の占有面積、特に、真空チャンバの占有面積
が減る利点もある。
【0038】図3(a)、(b)に示す様に、TFTの
ソース13側とドレイン14側とで、レーザビーム39
の照射角度を反転させて、ゲート電極18の端面のテー
パー状に加工された部分の下層側にレーザビームを入射
させる。これにより、全てのTFTのソース・ドレイン
領域が活性化される。
【0039】(例3)図4及び図5に、本発明に基く多
結晶シリコンTFTの製造方法を駆動回路一体型のアク
ティブマトリクス型液晶表示装置に適用した例を示す。
図4(a)及び図5(a)は、画素領域にスイッチング
素子として配置されるTFTの形態を、図4(b)及び
図5(b)は、駆動回路部においてCMOS回路を構成
するTFTの形態を、それぞれ表す。
【0040】図4(a)、(b)に示す様に、画素領域
と駆動回路部との間で活性化の対象となるTFTのチャ
ネルの方向を一定の方向に揃えておけば、一往復のレー
ザビーム挿引によって、ゲート電極の端面部分の下層側
に位置する不純物注入領域を活性化することができる。
【0041】これに対して、図5(a)、(b)に示す
様に、画素領域と駆動回路部との間で活性化の対象とな
るTFTのチャネルの方向が互いに直交している場合に
は、一往復のレーザビーム挿引のみでは、全ての前記不
純物注入領域を活性化することはできない。従って、こ
の様な場合には、一往復のレーザビーム挿引の後、被処
理基板を90度回転させて、再度、レーザビームを照射
する必要がある。
【0042】従って、本発明に基く多結晶シリコンTF
Tの製造方法を駆動回路一体型のアクティブマトリクス
型液晶表示装置に適用する場合、被処理基板内の活性化
の対象となるTFTのチャネルの方向を一定の方向に揃
えておくことが、生産効率の上で好ましい。
【0043】(例4)図6に、本発明に基く多結晶シリ
コンTFTの製造方法において、不純物活性化工程で使
用されるエキシマレーザアニール装置の別の例を示す。
(a)は装置の全体構成を示す概略図、(b)は被処理
基板の表面にレーザビームが入射する状態を説明する模
式図である。図中、31はレーザ光源、32は光学系、
34はステージ、39はレーザビーム、41、42、4
3はミラー、40は被処理基板を表す。
【0044】図6に示す様に、エキシマレーザ光源31
から発射されたレーザビーム39は、光学系32を通っ
て所定の形状に調整された後、被処理基板40に入射す
る直前に、一旦、ミラー41により斜め方向に二分割さ
れる。分割されたレーザビームは、更に、それぞれミラ
ー42あるいはミラー43により反射され、被処理基板
表面に入射する。この様な方法によって、レーザビーム
39は、被処理基板40表面に垂直な平面内で、被処理
基板40表面に対する垂線に関して対称な二つの入射角
度から、斜めに被処理基板40表面に入射する様にな
る。
【0045】この装置を使用した場合、一方向のレーザ
ビーム挿引により、同時にソース側、ドレイン側の双方
を活性化することができる。 (例5)なお、エキシマレーザの被処理基板に対する入
射角度は、以下の様に設定される。
【0046】図7は、多結晶シリコン薄膜トランジスタ
のゲート電極の端面付近の断面を模式的に表したもので
ある。図中、18はゲート電極、16はゲート絶縁膜、
12は多結晶シリコン層を表す。
【0047】本願発明者らの研究から、例えば、ゲート
絶縁膜16の厚さを100nmとし、不純物注入の加速
電圧を100KeVとした場合、ゲート電極18の金属
層の厚さが100nm以下の場合に、その下層側の多結
晶シリコン層まで不純物が注入されることが判明してい
る。従って、ゲート電極の端面のテーパー角度(α)を
30°とした場合、ゲート電極18の下層側に位置する
多結晶シリコン層12の内、不純物が注入されるの領域
の幅L(nm)は、下式で与えられる。
【0048】L=100/tan30° 一方、この様に不純物が注入される領域まで、不純物活
性化工程においてエキシマレーザビームを到達させるた
めには、エキシマレーザビームの入射角度θは、下記の
様に設定すればよい。
【0049】θ ≦ φ φ =arctan(T/L) ここで、T(nm)はゲート絶縁膜の厚さを表す。
【0050】即ち、エキシマレーザビームの入射角度θ
は、上記の角度φよりも小さな角度とする必要がある。
なお、一般的には、この角度φは、ゲート電極に用いら
れる金属薄膜の阻止能、ゲート絶縁膜の厚さ、不純物の
種類及び加速電圧等に依存する。従って、これらのパラ
メータに応じて入射角度θを決定する必要がある。
【0051】(例6)なお、レーザビームを被処理基板
の表面に対して斜めに照射することによって、次の様な
効果も得られる。
【0052】a−Si薄膜を、エキシマレーザを用いて
多結晶シリコン化する場合において、図8に示す様に、
レーザビームを被処理基板の表面に対して斜めに照射す
ると、レーザビームは、被処理基板の表面の一部におい
てのみフォーカスが合い、他の部分ではフォーカスが外
れることになる。即ち、図のA1−A2の線上でフォー
カスが合い、A3の位置ではフォーカスが外れることに
なる。従って、レーザビームのエネルギーが被処理基板
の表面の一部(A1)の位置において多結晶シリコン化
するために必要な値であるとき、他の部分(A3)にお
いては、フォーカスが外れているので、その必要な値よ
りも低いエネルギーが照射される。レーザビームの挿引
方向が図8の右から左に動くとき、多結晶シリコン化さ
れるアモルファスシリコン層には、弱いレーザビームが
照射された後に必要なエネルギーのレーザビームが照射
されることになる。従って、多結晶シリコン化される直
前に照射される弱いレーザビームビームによって、水素
の脱離が促進され、結晶化度が上昇する。
【0053】また、同様な方法により、先行する工程に
おいてa−Si:H薄膜に脱水素処理(プレアニール)
を施すことなく、レーザアニール処理ができることにな
り、スループットの向上につながる。
【0054】(例7)また、レーザビームを被処理基板
の表面に対して片側から斜めに照射することによって、
以下に示す様に、オフセットゲート構造を作ることがで
きる。
【0055】ポリシリコンTFTにおいて、ゲートがO
FFのときに流れてしまう電流(リーク電流)を抑える
ために、ドレイン領域とチャネル領域の境界部に、低濃
度不純物を注入したLDD(Lightly doped drain )構
造を採用したり、ゲート電極を活性層の幅より狭く加工
するオフセットゲート構造などを採用して、リーク電流
を低減する工夫が行われている。
【0056】図14に、従来のLDD構造の製造方法の
概要を示す。図14に示す様に、ゲート電極18を形成
後(図a)、ゲート電極18をマスクとして用いて多結
晶シリコン層12aに不純物を低濃度で注入する(図
b)。次に、ゲート電極18の周囲にレジスト85でパ
ターンを形成し、このレジスト85をマスクとして用い
て高濃度の不純物を注入して、ソース13及びドレイン
領域14を形成する(図c)。レジスト剥離後、ゲート
電極18等の上に層間絶縁膜21を形成する(図d)。
この様にして、ゲート電極18の端部の外側に当るチャ
ネル領域12とソース領域13あるいはドレイン領域1
4との境界部分に、低濃度の不純物が注入された領域
(LDD)81が形成される。
【0057】図15に、従来のオフセットゲート構造の
製造方法の概要を示す。図15に示す様に、ゲート電極
18aを形成後(図a)、ゲート電極18aをマスクと
して用いて多結晶シリコン層12aに不純物を注入する
(図b)。次に、ゲート電極18aの上にレジスト85
でゲート電極18aよりも狭いパターンを形成し、この
レジスト85をマスクとして用いてゲート電極を再度エ
ッチングして、ゲート長を縮小する(図c)。レジスト
剥離後、ゲート電極18等の上に層間絶縁膜21を形成
する(図d)。この様にして、チャネル領域12とソー
ス領域13あるいはドレイン領域14との境界部が、ゲ
ート電極18の端部から僅かに外側に外れたオフセット
ゲート構造83が形成される。
【0058】以上の様なオフセットゲート構造は、レー
ザビームを被処理基板の表面に対して片側から斜めに照
射することによっても形成することができる。図9に、
本発明のレーザアニール方法に基くオフセットゲート構
造の製造方法の概要を示す。
【0059】図9に示す様に、ゲート電極18を形成後
(図a)、ゲート電極18をマスクとして用いて多結晶
シリコン層12aに不純物を注入し、ソース領域13及
びドレイン領域14を形成する(図b)。次に、層間絶
縁膜21を形成した後、ゲート電極の端面の側方から基
板表面に対して斜めの一方向からのみエキシマレーザを
照射してレーザアニールを施す(図c)。
【0060】レーザビーム39の照射角度、ゲート電極
18の膜厚、ゲート絶縁膜16の膜厚、及び多結晶シリ
コン層12aの膜厚を適当に選択することにより、ドレ
イン領域14の内、ゲート電極18の影になる部分に、
不純物は注入されるがレーザアニールが行われない領域
83が形成される。この領域83は、不純物活性化が行
われていないので、単なる抵抗成分として機能すること
になる。これは、先に示したゲートオフセット構造と等
価の構造であり、従来のプロセス(図15)を使用せず
にオフセットゲート構造を形成することができる。
【0061】その後、コンタクトホール22を開口し
て、ソース電極19、ドレイン電極20を形成してオフ
セットゲート構造のTFTが完成される(図d)。ゲー
トオフセット構造のオフセット長は、LDDの場合とは
異なり、抵抗成分であるので、短いことが要求される。
即ち、オフセット長が長過ぎるとオン電流が十分に確保
できない。そこで、フォトリソグラフィの際に厳しいパ
ターニング精度が要求される。
【0062】この例に示した方法の場合、照射角度を変
えることによってオフセット長(83部分の長さ)を調
整することができる。そのため、特別にプロセスを追加
しないで、フォトリソグラフィと同程度の精度を得るこ
とができる利点がある。
【0063】例えば、ゲート絶縁膜の厚さが100n
m、多結晶シリコン層の膜厚が50nm、レーザビーム
の入射角が基板表面に対して平行な方向から30度とし
た場合、オフセット長は、概略0.2μm程度になる。
この長さは、LCDで使用されている様なフォトリソグ
ラフィの際のパターニングの精度としては、かなり厳し
い値に相当する。
【0064】(例8)次に、上記の方法によるゲートオ
フセット構造をCMOS回路の製造に適用した例につい
て説明する。
【0065】図10は、CMOS回路の一例を示したも
ので、(a)は平面図、(b)はp型チャネルTFTの
チャネル方向に沿った断面図、(c)はn型チャネルT
FTのチャネル方向に沿った断面図を表す。
【0066】CMOS回路を構成するn型チャネルTF
T71については、上記の例と同様にエキシマレーザを
ソース13側から斜めに照射することにより、ゲートオ
フセット領域を形成し、一方p型チャネルTFTについ
ては、チャネル長方向断面に対して傾きを持たないよう
にエキシマレーザを照射して、ソース・ドレイン領域を
ゲート電極に対して自己整合的に活性化させる。
【0067】即ち、図10に示す様に、n型チャネルT
FT71とp型チャネルTFT72を、チャネル長方向
が互いに直交するように配置し、n型チャネルTFT7
1のソース13側から斜めにエキシマレーザを照射す
る。これにより、n型チャネルTFT71のゲートオフ
セット領域形成とp型チャネルTFT72のソース・ド
レイン領域の自己整合的な活性化を同一工程で行うこと
ができる。
【0068】なお、本発明は、上記の例に限定されるも
のではない。例えば、a−Si:H薄膜は、上記の例で
使用したプラズマCVD法の代わりに、PCVD法など
により形成することもできる。なお、その膜厚として
は、50〜80nm程度が適当である。また、a−S
i:H薄膜の脱水素処理工程を省略するために、始めか
ら含有水素量を減らしたa−Si薄膜を形成しても良
い。また、多結晶シリコン被膜をCVDなどの成膜法に
より直接形成してもよい。
【0069】また、エキシマレーザアニールの方法に関
しても、層間絶縁膜を形成する前にエキシマレーザアニ
ールを行ってもよい。また、ゲート絶縁膜は、上記の例
で使用したPECVD法の代わりに、APCVD、EC
R−PECVD法などにより形成することもできる。な
お、その膜厚としては、70nmから100nm程度が
適当である。
【0070】また、ゲート電極の材料としては、Mo、
Al、Ta、W、Cu、及びそれらの合金・積層薄膜、
またはドープしたシリコン薄膜などが使用できる。その
膜厚としては、250nm〜400nm程度が適当であ
る。
【0071】更に、TFT構造についても、この例で用
いたコプラナ型TFTのみに限定されるものではない。
リーク電流を低くするためにLDD構造でもよいし、ゲ
ート電極を複数とするマルチゲート(ダブルゲート)T
FTでもよい。
【0072】液晶表示装置の駆動回路は、nチャネルT
FTとpチャネルTFTで形成されるCMOSの場合で
あってもかまわない。特に、CMOSにより駆動回路を
形成した場合には低消費電力の液晶表示装置が得られ
る。
【0073】また、本発明の方法に使用されるレーザア
ニール装置も、上記の例(図2、図5)の構造に限定さ
れるものではない。例えば、被処理基板40が設置され
るステージ34には、基板を加熱するためにヒーターが
内蔵される場合もある。また、被処理基板40は、真空
中でレーザアニールされる場合もあれば、特定の雰囲気
中でアニールされる場合もある。特定の雰囲気とは、例
えば炭素の薄膜への混入をさけるために窒素雰囲気であ
ったり、還元雰囲気を得るために水素雰囲気であったり
する。状況に応じて使い分ければよい。
【0074】また、基板側を移動せずに、光学系を移動
することによりレーザビームを被処理基板40の全面に
照射する方法でもよい。また、使用するレーザとして
は、XeCl、XeF、KrFなどのエキシマレーザが
適当であるが、それに限定されるものではなく、半導体
薄膜による吸収特性及び直進性などの特性に優れたもの
であれば使用することができる。
【0075】
【発明の効果】本発明の多結晶シリコン薄膜トランジス
タの製造方法によれば、不純物の注入後の多結晶シリコ
ン層の活性化にエキシマレーザ等のレーザビームを使用
する事な可能になる。この方法を使用することにより、
端面をテーパー状に加工したゲート電極を採用できるの
で、歩留まりの向上に効果があるとともに、450℃あ
るいは600℃以下の低温プロセスでアクティブマトリ
クス型液晶表示装置を製造することが可能になるので、
アクティブマトリクス型液晶表示装置の製造コストの低
減に大きな効果がある。
【図面の簡単な説明】
【図1】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法の概要を示す図、(a)は金属薄膜の堆積が
終了した段階、(b)はゲート電極のパターニングが終
了した段階、(c)は不純物注入が終了した段階、
(d)はエキシマレーザビームの照射による活性化処理
工程の途中の段階、(e)はソース・ドレイン電極の形
成が終了した段階の各断面図を表す。
【図2】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法において使用されるエキシマレーザアニール
装置の一例、(a)は装置の全体構成を示す概略図、
(b)は被処理基板の表面にレーザビームが入射する状
態を説明する模式図。
【図3】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法において使用されるエキシマレーザアニール
方法を説明する図、(a)は第一回目のレーザ挿引の状
態を、(b)は第二回目のレーザ挿引の状態を、それぞ
れ表す。
【図4】駆動回路一体型のアクティブマトリクス型液晶
表示装置におけるTFTの配置の状態の一例を示す図。
【図5】駆動回路一体型のアクティブマトリクス型液晶
表示装置におけるTFTの配置の状態の他の例を示す
図。
【図6】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法において使用されるエキシマレーザアニール
装置の他の例、(a)は装置の全体構成を示す概略図、
(b)は被処理基板の表面にレーザビームが入射する状
態を説明する模式図。
【図7】ゲート電極の端面付近におけるエキシマレーザ
ビームの入射の状態を表す模式図。
【図8】本発明のレーザアニール方法を説明する図。
【図9】本発明のレーザアニール方法に基くゲートオフ
セット構造の製造工程を説明する図、(a)はゲート電
極の形成後、(b)は不純物の注入後、(c)はレーザ
アニールの途中の段階、(d)はソース・ドレイン電極
の形成後の各断面図を表す。
【図10】本発明のレーザアニール方法に基くゲートオ
フセット構造の製造方法をCMOS回路に適用した例を
示す図、(a)は平面図、(b)はp型チャネルTFT
のチャネル方向に沿った断面図、(c)はn型チャネル
TFTのチャネル方向に沿った断面図を表す。
【図11】従来技術による薄膜トランジスタの断面構造
の一例を示す図。
【図12】従来技術による薄膜トランジスタの断面構造
の他の例を示す図。
【図13】従来技術による薄膜トランジスタの断面構図
の詳細部の例を示す図。
【図14】従来技術によるLDD構造の製造工程を説明
する図、(a)はゲート電極の形成後、(b)は低濃度
の不純物の注入後、(c)は高濃度の不純物の注入後、
(d)は層間絶縁膜の形成後の各断面図を表す。
【図15】従来技術によるゲートオフセット構造の製造
工程を説明する図、(a)はゲート電極の形成後、
(b)は不純物の注入後、(c)はゲート電極を再度エ
ッチングした後、(d)は層間絶縁膜の形成後の各断面
図を表す。
【符号の説明】
10・・・ガラス基板、11・・・基板保護膜、12・
・・チャネル領域(高抵抗半導体領域)、13・・・ソ
ース領域(低抵抗半導体領域)、14・・・ドレイン領
域(低抵抗半導体領域)、16・・・ゲート絶縁膜、1
8・・・ゲート電極、19・・・ソース電極、20・・
・ドレイン電極、21・・・層間絶縁膜、22・・・コ
ンタクトホール、31・・・レーザ光源、32・・・光
学系、33・・・雰囲気ガス導入口、34・・・ステー
ジ、35・・・真空チャンバ、36・・・石英窓、37
・・・ミラー、38・・・ビームホモジナイザ、39・
・・レーザビーム、40・・・被処理基板、41、4
2、43、44・・・ミラー、51・・・カバレージ不
良、52・・・活性化不良領域、61・・・信号線、6
2・・・走査線、63・・・ゲート電極、64・・・ソ
ース電極、64・・・ドレイン電極、66・・・画素電
極、71・・・n型チャネルTFT、72・・・p型チ
ャネルTFT、73・・・ゲート、81・・・LDD領
域、83・・・ゲートオフセット構造、85・・・レジ
スト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−193252(JP,A) 特開 平3−34433(JP,A) 特開 平3−283626(JP,A) 特開 平8−78690(JP,A) 特開 平3−289128(JP,A) 特開 平6−260645(JP,A) (58)調査した分野(Int.Cl.7,DB名) G02F 1/136

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板の上に多結晶シリコン薄膜を形成す
    る工程と、 この多結晶シリコン薄膜の上にゲート絶縁膜を形成する
    工程と、 このゲート絶縁膜の上に、長手方向を有しその長手方向
    に沿って同一方向に伸びるテーパー状の第一及び第二端
    面を有するゲート電極を形成する工程と、 このゲート電極をマスクとして用いて、前記多結晶シリ
    コン薄膜に不純物を注入する工程と、 前記多結晶シリコン薄膜の前記不純物が注入された領域
    に、前記ゲート電極の前記第一端面の側方から前記基板
    面に対して斜めにエネルギービームを照射して、ソー
    ス、ドレイン、及び前記ゲート電極の前記第一端面の下
    側の不純物注入領域を活性化する工程と、 前記多結晶シリコン薄膜の前記不純物が注入された領域
    に、前記ゲート電極の前記第二端面の側方から前記基板
    面に対して斜めにエネルギービームを照射して、ソー
    ス、ドレイン、及び前記ゲート電極の前記第二端面の下
    側の不純物注入領域を活性化する工程と、 を備えたことを特徴とする多結晶シリコン薄膜トランジ
    スタの製造方法。
  2. 【請求項2】 前記エネルギービームを照射する際、前
    記エネルギービームが前記不純物注入領域に斜め方向か
    ら入射する様に、前記基板を傾けることを特徴とする請
    求項1に記載の多結晶シリコン薄膜トランジスタの製造
    方法。
  3. 【請求項3】 前記エネルギービームを照射する際、前
    記エネルギービームが前記不純物注入領域に斜め方向か
    ら入射する様に、前記エネルギービームの入射角度を鏡
    を用いて傾けることを特徴とする請求項1に記載の多結
    晶シリコン薄膜トランジスタの製造方法。
  4. 【請求項4】 前記エネルギービームを照射する際、前
    記基板に対する前記エネルギービームの入射角度θが、
    Tを前記ゲート絶縁膜の厚み、Lを前記ゲート電極の下
    側にある不純物注入領域の幅としたとき、 θ≦arctan(T/L) で規定されることを特徴とする請求項1に記載の多結晶
    シリコン薄膜トランジスタの製造方法。
  5. 【請求項5】 前記エネルギービームはレーザビームで
    あることを特徴とする請求項1に記載の多結晶シリコン
    薄膜トランジスタの製造方法。
  6. 【請求項6】 前記エネルギービームは、XeCl、X
    eFまたはKrFのいずれかのエキシマレーザビームで
    あることを特徴とする請求項5に記載の多結晶シリコン
    薄膜トランジスタの製造方法。
  7. 【請求項7】 基板の上に薄膜トランジスタを有するア
    クティブマトリクス型液晶表示装置の製造方法であっ
    て、 前記基板の上に絶縁膜を形成する工程と、 この絶縁膜の上に多結晶シリコン薄膜を形成する工程
    と、 この多結晶シリコン薄膜をパターニングする工程と、 このパターニングされた多結晶シリコン薄膜の上にゲー
    ト絶縁膜を形成する工程と、 このゲート絶縁膜の上に、長手方向を有しその長手方向
    に沿って同一方向に伸びるテーパー状の第一及び第二端
    面を有するゲート電極を形成する工程と、 このゲート電極をマスクとして用いて、前記多結晶シリ
    コン薄膜に不純物を注入する工程と、 前記多結晶シリコン薄膜の前記不純物が注入された領域
    に、前記ゲート電極の前記第一端面の側方から斜めにエ
    ネルギービームを照射して、ソース、ドレイン、及び前
    記ゲート電極の前記第一端面の下側の不純物注入領域を
    活性化する工程と、 前記多結晶シリコン薄膜の前記不純物が注入された領域
    に、前記ゲート電極の前記第二端面の側方から斜めにエ
    ネルギービームを照射して、ソース、ドレイン、及び前
    記ゲート電極の前記第二端面の下側の不純物注入領域を
    活性化する工程と、 を備えたことを特徴とする薄膜トランジスタを有するア
    クティブマトリクス型液晶表示装置の製造方法。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346451B1 (en) 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
KR100292048B1 (ko) * 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
JP3883706B2 (ja) * 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6365917B1 (en) 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6534826B2 (en) 1999-04-30 2003-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN1220257C (zh) * 1999-07-08 2005-09-21 株式会社日立制作所 半导体器件及其制造方法
JP2001035808A (ja) 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US6541294B1 (en) 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
KR100303142B1 (ko) 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
US6646287B1 (en) 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6706544B2 (en) * 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
TW480576B (en) 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
TWI224806B (en) 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
SG103846A1 (en) 2001-02-28 2004-05-26 Semiconductor Energy Lab A method of manufacturing a semiconductor device
US6387784B1 (en) 2001-03-19 2002-05-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce polysilicon depletion in MOS transistors
JP5038560B2 (ja) * 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
JP4302347B2 (ja) * 2001-12-18 2009-07-22 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
JP4627964B2 (ja) * 2002-10-24 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI316736B (en) * 2003-05-02 2009-11-01 Au Optronics Corp Method of fabricating polysilicon film by excimer laser crystallization process
TW586214B (en) * 2003-05-12 2004-05-01 Au Optronics Corp Complementary metal oxide semiconductor and component of the same
KR101006439B1 (ko) * 2003-11-12 2011-01-06 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR100611152B1 (ko) * 2003-11-27 2006-08-09 삼성에스디아이 주식회사 평판표시장치
US7279387B2 (en) * 2005-02-25 2007-10-09 United Microelectronics Corp. Method for fabricating asymmetric semiconductor device
US7224021B2 (en) * 2005-09-09 2007-05-29 International Business Machines Corporation MOSFET with high angle sidewall gate and contacts for reduced miller capacitance
EP1780776A1 (en) * 2005-10-28 2007-05-02 STMicroelectronics S.r.l. Process for manufacturing a high-scale-integration mos device
TWI325613B (en) * 2006-07-20 2010-06-01 Ind Tech Res Inst Memory cell and fabricating method thereof
KR101443625B1 (ko) * 2008-01-07 2014-09-23 엘지전자 주식회사 Tft 어레이 기판 및 그 제조 방법 및 디스플레이 장치
US8841674B2 (en) * 2011-06-30 2014-09-23 Broadcom Corporaton Field transistor structure manufactured using gate last process
JP2012124508A (ja) * 2012-01-26 2012-06-28 Semiconductor Energy Lab Co Ltd 半導体装置、液晶モジュール、電子機器及び配線
RU2515334C1 (ru) * 2012-11-19 2014-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова (КБГУ) Способ изготовления тонкопленочного транзистора
JP2014075593A (ja) * 2013-11-22 2014-04-24 Semiconductor Energy Lab Co Ltd 配線の作製方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60127761A (ja) * 1983-12-15 1985-07-08 Matsushita Electric Ind Co Ltd Mosトランジスタの製造方法
JPS61170064A (ja) * 1985-01-24 1986-07-31 Oki Electric Ind Co Ltd Mis型電界トランジスタの製造方法
US5223445A (en) * 1990-05-30 1993-06-29 Matsushita Electric Industrial Co., Ltd. Large angle ion implantation method
JPH0448640A (ja) * 1990-06-14 1992-02-18 Oki Electric Ind Co Ltd Mosトランジスタの製造方法
US5155369A (en) * 1990-09-28 1992-10-13 Applied Materials, Inc. Multiple angle implants for shallow implant
US5521107A (en) * 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JPH05251465A (ja) * 1992-03-06 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JP2842112B2 (ja) * 1992-12-17 1998-12-24 日本電気株式会社 薄膜トランジスタの製造方法
US5372957A (en) * 1993-07-22 1994-12-13 Taiwan Semiconductor Manufacturing Company Multiple tilted angle ion implantation MOSFET method
SG50741A1 (en) * 1995-07-26 1998-07-20 Chartered Semiconductor Mfg Method for minimizing the hot carrier effect in m-mosfet devices

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Publication number Publication date
JPH10104659A (ja) 1998-04-24
US6001714A (en) 1999-12-14
KR19980024987A (ko) 1998-07-06
KR100250851B1 (ko) 2000-05-01

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