KR100611152B1 - 평판표시장치 - Google Patents

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Abstract

본 발명은 콘택홀과 비어홀의 테이퍼각을 완화시켜 소자의 불량을 감소시킬 수 있는 유기전계 발광표시장치를 개시한다.
본 발명의 유기전계 발광표시장치는 절연기판상에 형성된 적어도 소오스/드레인전극을 구비한 박막 트랜지스터와; 상기 소오스/드레인전극중 하나의 전극을 노출시키는 개구부를 구비하는 절연막과; 상기 개구부를 통해 상기 하나의 전극에 연결되는 화소전극을 포함하며, 상기 비어홀은 60°이하의 테이퍼각을 가지며, 상기 화소전극은 60°이하의 테이퍼각을 갖는다.

Description

평판표시장치{Flat Panel Display}
도 1은 종래의 유기전계 발광표시장치의 단면구조도,
도 2는 종래의 테이퍼진 패시베이션막을 구비한 유기전계 발광표시장치의 단면도,
도 3은 종래의 화소분리층을 구비한 유기전계 발광표시장치의 단면도,
도 4는 종래의 유기전계 발광표시장치에 있어서, 캐소드전극의 단락에 의해 불량이 발생되는 것을 보여주는 도면,
도 5는 종래의 유기전계 발광표시장치에 있어서, 콘택홀 또는 비어홀의 테이퍼각과 불량발생수를 나타낸 그래프,
도 6은 종래의 유기전계 발광표시장치에 있어서, 발광영역중 콘택홀과 비어홀부근에서 암점이 발생되는 것을 보여주는 사진,
도 7은 본 발명의 제1실시예에 따른 유기전계 발광표시장치의 단면도,
도 8a는 본 발명의 제1실시예에 따른 유기전계 발광표시장치에 있어서, 콘택홀의 최소 테이퍼각이 정해지는 원리를 설명하기 위한 도면,
도 8b는 본 발명의 제1실시예에 따른 유기전계 발광표시장치에 있어서, 애노드전극의 최소테이퍼각이 정해지는 원리를 설명하기 위한 도면,
도 9는 본 발명의 제2실시예에 따른 유기전계 발광표시장치의 단면도,
도 10은 본 발명의 제3실시예에 따른 유기전계 발광표시장치의 단면도,
도 11a 및 도 11b는 본 발명의 제3실시예에 따른 유기전계 발광표시장치를 제조하는 제1방법을 설명하기 위한 공정단면도,
도 12a 및 도 12b는 본 발명의 제3실시예에 따른 유기전계 발광표시장치를 제조하는 제2방법을 설명하기 위한 공정단면도,
도 13a 및 도 13b는 본 발명의 제3실시예에 따른 유기전계 발광표시장치를 제조하는 제3방법을 설명하기 위한 공정단면도,
도 14는 본 발명의 실시예에 따른 유기전계 발광표시장치에 있어서, 콘택홀 또는 비어홀의 테이퍼각이 60°이하인 경우 정상적인 발광영역을 보여주는 도면,
* 도면의 주요 부분에 대한 부호의 설명 *
400, 500, 600, 700, 800, 900 : 절연기판
410, 510, 610, 710, 810, 910 : 반도체층
420, 520, 620, 720, 820, 920 : 게이트절연막
425, 525, 625, 725, 825, 925 : 게이트
430, 530, 630, 730, 830, 930 : 층간 절연막
450, 550, 650, 750, 850, 950 : 패시베이션막
470, 570, 670, 770 : 애노드전극 480, 580, 680, 780 : 유기발광층
490, 590, 690, 790 : 캐소드전극
본 발명은 평판표시장치에 관한 것으로서, 보다 구체적으로는 화소전극과 비어홀의 테이퍼각도를 완화시켜 불량발생을 방지할 수 있는 풀칼라 액티브 매트릭스 유기전계 발광표시장치에 관한 것이다.
일반적으로, 액티브 매트릭스 유기전계 발광표시장치(AMOLED, active matrix organic light emitting diode)는 기판상에 다수의 화소가 매트릭스형태로 배열되고, 각 화소는 애노드전극, 유기박막층 및 캐소드전극이 적층된 EL 소자와, 상기 EL 소자에 연결되어 상기 EL 소자를 구동하기 위한 액티브소자로서 TFT를 구비한다.
도 1은 종래의 배면발광형 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 1을 참조하면, 절연기판(100)상에 버퍼층(105)이 형성되고, 버퍼층(105)상에 소오스/드레인 영역(111, 115)을 구비하는 반도체층(110)이 형성된다. 게이트 절연막(120)상에 게이트(125)가 형성되며, 층간 절연막(130)상에 콘택홀(131, 135)을 통해 소오스/드레인영역(111, 115)과 각각 연결되는 소오스/드레인 전극(141, 145)이 형성된다. 이로써, TFT 가 제조된다.
패시베이션막(150)상에 비어홀(155)을 통해 상기 소오스/드레인 전극(141, 145)중 드레인전극(145)에 연결되는 하부전극인 애노드전극(170)이 형성되고, 기판상에 유기박막층(185) 및 상부전극인 캐소드전극(190)이 형성되어 유기EL소자가 제조된다.
상기한 바와 같은 구조를 갖는 종래의 유기전계 발광표시장치는 콘택홀 또는 비어홀의 테이퍼각이 큰 경우 콘택홀 또는 비어홀 부근 및 애노드전극(170)의 단차진 부분에서 핀홀불량이 발생되거나 또는 애노드전극과 캐소드전극의 단락불량이 발생하였다. 또한, 콘택홀 및 비어홀부근과 애노드전극의 단차진 부분에서 유기발광층이 증착되지 않는 부분이 발생되거나 또는 균일하게 증착되지 않아 다른 부분보다 얇게 증착된다. 그러므로, 애노드전극과 캐소드전극사이에 큰 전압이 인가되면, 유기발광층이 증착되지 않은 부분 또는 얇게 증착된 부분에서 전류밀도가 집중되어 구형의 암점(dark spot)이 발생되었다. 따라서, 암점의 발생에 따라 발광영역이 축소되어 화질이 저하되는 문제점이 있었다.
한편, 기판전면에 증착되는 캐소드전극은 단차진 부분에서는 조밀하게 성막되지 않게 되므로, 캐소드전극의 조밀하게 성막되지 않은 부분을 통해 외부로부터 산소 또는 수분가 용이하게 유입된다. 그러므로, 애노드전극과 캐소드전극간에 높은 전압이 인가되면, 조밀하게 성막되지 않은 부분에서 전류밀도가 집중되어 전자이동현상(electromigration)에 의해 캐소드전극에 공극이 발생되며, 외부산소 유입에 의한 저항증가로 인하여 많은 열이 발생된다. 따라서, 상기 부분에서는 시간이 경과함에 따라 구형의 암점이 발생하게 되는 문제점이 있었다.
도 4는 종래의 유기전계 발광표시장치에 있어서, 콘택홀 또는 비어홀의 높은 테이퍼각에 의해 발생되는 열화메카니즘을 보여주는 콘택홀부위의 단면사진이다. 도 4를 참조하면, 콘택홀 또는 비어홀부근에서의 핀홀불량에 의해 발생된 캐소드전극의 단락된 부분을 통해 외부로부터 산소 또는 수분이 침투하게 되고, 이에 따라 열화가 확산되는 것을 보여준다.
도 5는 유기전계 발광표시장치에 있어서, 콘택홀 또는 비어홀과 같은 홀의 테이퍼각과 불량발생수와의 관계를 나타낸 그래프이다. 도 5를 참조하면, 콘택홀 또는 비어홀의 테이퍼각이 60°이하로 되어야 콘택홀 또는 비어홀부근에서의 불량이 방지됨을 알 수 있다. 도 6은 콘택홀 또는 비어홀의 테이퍼각이 큰 경우, 발광영의 에지부분에서 암점의 발생을 보여주는 사진이다. 도 6을 참조하면, 콘택홀 또는 비어홀에서의 테이퍼각이 75°인 경우 발광영역의 에지부분에서 많은 암점이 발생되었음을 보여준다. 이때, 도면부호 61은 비어홀부근에서 발생된 암점을 나타내고, 62는 콘택홀부근에서 발생된 암점을 나타낸다.
한편, 미국특허 5,684,365에는 애노드전극의 일부분을 노출시키는 개구부의 에지부분에서 패시베이션막의 테이퍼각도를 제한하는 기술이 개시되었다. 도 2는 종래의 배면발광형 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 2를 참조하면, 절연기판(200)상에 버퍼층(205)이 형성되고, 버퍼층(205)상에 소오스/드레인 영역(211, 215)을 구비하는 반도체층(210)이 형성된다. 게이트 절연막(220)상에 게이트(225)가 형성되며, 층간 절연막(230)상에 콘택홀(231, 235)을 통해 소오스/드레인영역(211, 215)과 각각 연결되는 소오스/드레인 전극(241, 245)이 형성된다. 이때, 층간 절연막(230)상에 드레인전극(245)에 연결되는 하부전극인 애노드전극(270)이 형성된다.
실리콘 질화막과 같은 절연막으로 된 패시베이션막(250)을 0.5 내지 1.0㎛의 두께로 기판상에 증착한 다음, 패시베이션막(250)을 식각하여 상기 애노드전극(270)의 일부분을 노출시키는 개구부(275)를 형성한다. 이때, 패시베이션막(250)은 개구부(275)의 에지부분에서 애노드전극에 대하여 10 내지 30°의 테이퍼각을 갖도록 형성된다. 기판상에 유기박막층(285) 및 상부전극인 캐소드전극(290)이 형성된다.
상기한 바와같은 종래의 평판표시장치는 유기발광층의 불량을 방지하기 위하여 화소전극의 일부분을 노출시키기 위한 패시베이션막의 식각시 애노드전극과 접하고 있는 패시베이션막의 테이퍼각을 10 내지 30°로 제한하였다. 그러나, 도 4 및 도 5에 도시된 바와같은 콘택홀 부근, 비어홀부근 및 단차진 부분에서의 핀홀 또는 단락불량이 여전히 발생할 뿐만 아니라 캐소드전극이 조밀하게 성막되지 않아 암점이 발생하는 문제점이 있었다.
또한, 미국특허 6,246,179에는 비어홀 및 콘택홀 부근 및 단차진 부분에서의 불량을 방지하기 위하여 평탄화기능을 갖는 유기절연층을 사용하는 기술이 개시되었다. 도 3은 종래의 전면발광구조를 갖는 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 3을 참조하면, 절연기판(300)상에 버퍼층(305)이 형성되고, 버퍼층(305)상에 소오스/드레인 영역(311, 315)을 구비하는 반도체층(310)이 형성된다. 게이트 절연막(320)상에 게이트(325)가 형성되며, 층간 절연막(330)상에 콘택홀(331, 335)을 통해 상기 소오스/드레인영역(311, 315)에 각각 연결되는 소오스/드레인 전극(341, 345)이 형성된다.
패시베이션막(350)상에 평탄화막(360)이 형성되고, 평탄화막(360)상에 비어홀(365)을 통해 상기 소오스/드레인 전극(341, 345)중 하나, 예를 들어 드레인전극(345)에 연결되는 하부전극인 애노드전극(370)이 형성된다. 상기 애노드 전극(370)의 일부분을 노출시키는 개구부(375)를 구비한 화소분리막(380)이 형성되고, 애노드전극(370)과 화소분리막(380)상에 유기박막층(385) 및 상부전극인 캐소드전극(390)이 형성된다.
상기한 종래의 유기전계 발광표시장치는 유기발광층의 불량을 방지하기 위하여 화소분리막의 테이퍼각을 20 내지 80°로 제한하고, 기판표면의 단차에 의한 콘택홀 또는 비어홀부근에서 발생되는 소자불량을 방지하기 위하여 평탄화막을 사용하였다. 그러나, 화소분리막과 애노드전극사이의 테이퍼각에 따라 소자의 신뢰성이 달라지게 되는데, 테이퍼각도가 높은 경우에는 개구부의 에지부분에서 유기발광층과 캐소드전극이 쉽게 열화되고, 테이퍼각도가 낮은 경우에는, 배선에 의한 단차문제와 기생캐패시터 문제로 화소분리막의 두께와 테이퍼각도를 감소시키는데 한계가 있었다.
또한, 화소분리막의 사용에 따라 개구율이 더 감소하고, 화소분리막으로부터의 아웃개스(outgas)에 의해 발광영역이 감소하는 픽셀축소현상이 발생하여 수명과 화질이 저하시킬 뿐만 아니라 화소분리막의 증착 및 식각공정이 추가되는 문제점이 있었다.
본 발명은 화소전극의 에지부분에서 테이퍼각을 완화시켜 불량을 방지할 수 있는 유기전계 발광표시장치를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 비어홀 및 콘택홀의 테이퍼각을 완화시켜 불량을 방지할 수 있는 유기전계 발광표시장치를 제공하는 데 있다.
본 발명의 다른 목적은 개구율을 증대시킬 수 있는 유기전계 발광표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 수명을 연장시키고 화질을 향상시킬 수 있는 유기전계 발광표시장치를 제공하는 데 있다.
이와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 절연기판과; 상기 기판상에 형성된 하부 도전층과; 상기 하부 도전층상부에 형성된 상부 도전층과; 상기 상, 하부 도전층사이에 형성되어, 상기 상, 하부 도전층을 연결시켜 주기위한 연결홀을 구비하는 절연막을 구비하며, 상기 연결홀은 60°이하의 테이퍼각을 갖는 평판표시장치를 제공한다.
바람직하게는 상기 연결홀은 45°이하, 14°이상의 테이퍼각을 갖는다. 상기 평판표시장치는 소오스/드레인영역을 구비하는 반도체층, 게이트전극 및 소오스/드레인전극을 구비하는 박막 트랜지스터를 더 포함하며, 상기 하부 도전층은 상기 소오스/드레인영역이고, 상기 상부 도전층은 소오스/드레인전극이며, 상기 연결홀은 상기 소오스/드레인영역과 상기 소오스/드레인전극을 연결하기 위한 콘택홀이다. 상기 평판표시장치는 적어도 소오스/드레인전극을 구비하는 박막 트랜지스터와, 상기 박막 트랜지스터의 소오스/드레인전극중 하나의 전극에 연결되는 화소전극을 더 포함하며, 상기 하부도전층은 상기 소오스/드레인중 상기 하나의 전극이고, 상기 상부 도전층은 상기 화소전극이며, 상기 연결홀은 상기 하나의 전극과 화소전극을 연결하기 위한 비어홀이다.
또한, 본 발명은 기판상에 형성된 소오스/드레인영역을 구비한 반도체층과; 상기 반도체층 상부에 형성된 게이트와; 상기 반도체층의 소오스/드레인영역에 연결되는 소오스/드레인전극과; 상기 반도체층과 게이트사이의 기판상에 형성된 게이트절연막과; 상기 게이트와 상기 소오스/드레인전극사이의 기판상에 형성된 층간 절연막을 포함하며, 상기 게이트 절연막과 층간 절연막은 상기 소오스/드레인영역과 상기 소오스/드레인전극을 각각 연결시켜 주기위한 소오스/드레인콘택홀을 구비하고, 상기 소오스/드레인 콘택홀은 60°이하의 테이퍼각을 갖는 박막 트랜지스터를 제공한다.
바람직하게는 상기 소오스/드레인 콘택홀은 45°이하의 테이퍼각을 갖는다. 상기 평판표시장치는 상기 소오스/드레인전극과 게이트전극간의 거리가 최소로 되는 위치와 각 콘택홀의 바텀에지간의 거리를 d1 이라하고, 소오스/드레인전극과 게이트전극간의 거리가 최소로 되는 위치에서의 게이트 절연막과 층간 절연막의 두께를 d2 라 할 때, 각 콘택홀의 테이퍼각의 최소값은 θ = tan-1 (d1/d2) 로부터 정해진다.
또한, 본 발명은 기판상에 형성된 적어도 소오스/드레인전극을 구비한 박막 트랜지스터와; 상기 소오스/드레인전극중 하나의 전극을 노출시키는 개구부를 구비하는 절연막과; 상기 개구부를 통해 상기 하나의 전극에 연결되는 화소전극을 포함하며, 상기 비어홀은 60°이하의 테이퍼각을 가지며, 상기 화소전극은 60°이하의 테이퍼각을 갖는 평판표시장치를 제공한다.
바람직하게는, 상기 비어홀은 45°이하의 테이퍼각을 가지며, 상기 화소전극은 45°이하의 테이퍼각을 갖는다. 상기 평판표시장치는 상기 화소전극의 두께를 d1이라 하고, 테이퍼각에 따른 화소전극의 상면의 길이와 화소전극의 하면의 길이의 차를 d2라 할 때, 상기 화소전극의 테이퍼각의 최소값은 θ = tan-1 (d1/d2)로부터 정해진다.
또한, 본 발명은 절연기판상에 형성된 하부전극과; 상기 하부전극상에 형성된 유기박막층과; 상기 유기박막층상에 형성된 상부전극을 포함하며, 상기 하부전극은 60°이하의 테이퍼각을 가지며, 상기 화소전극의 두께를 d1이라 하고, 테이퍼각에 따른 화소전극의 상면의 길이와 화소전극의 하면의 길이의 차를 d2라 할 때, 상기 화소전극의 테이퍼각의 최소값은 θ = tan-1 (d1/d2) 로부터 정해지는 평판표시장치를 제공한다.
상기 하부전극은 애노드전극과 캐소드전극중 하나의 전극이고, 상기 상부전극은 다른 하나의 전극이다. 상기 하부전극이 투과전극이고, 상부 전극은 반사전극으로서, 상기 유기발광층으로부터 발광된 광은 상기 기판방향으로 방출된다. 상기 하부전극은 반사전극이고, 상부전극은 투과전극으로서, 상기 유기발광층으로부터 발광된 광은 상기 기판과 반대방향으로 방출된다. 상기 하부전극은 투과전극이고, 상기 상부전극은 투과전극으로서, 상기 유기발광층으로부터 발광된 광이 기판방향으로 방출됨과 동시에 기판과 반대방향으로도 방출된다.
상기 유기발광층은 정공주입층, 정공수송층, 발광층, 정공억제층, 전자수송 층 및 전자주입층으로부터 선택되는 적어도 하나이상의 박막을 포함하고, 상기 발광층은 레이저 열전사법에 의해 형성된 유기박막층, 잉크젯방식에 의해 형성된 유기박막층 및 증착법에 의해 형성된 유기박막층으로부터 선택되는 유기박막층을 포함한다.
또한, 본 발명은 소오스/드레인영역을 구비한 반도체층과, 상기 소오스/드레인영역의 일부분을 노출시키는 콘택홀을 구비한 제1절연막과, 상기 콘택홀을 통해 상기 소오스/드레인영역에 연결되는 소오스/드레인전극을 구비하는 박막 트랜지스터를 포함하는 절연기판과; 상기 절연기판상에 순차 형성되고, 상기 소오스/드레인 전극중 하나를 노출시키는 비어홀을 구비한 패시베이션을 위한 제2절연막 및 평탄화를 위한 제3절연막과; 상기 제3절연막상에 형성되어 상기 비어홀을 통해 상기 박막 트랜지스터의 하나의 전극에 연결되는 하부전극과; 상기 하부전극상에 형성된 유기박막층과; 상기 유기박막층상에 형성된 상부전극을 포함하며, 상기 비어홀은 60°이하의 테이퍼각을 가지며, 상기 하부전극은 60°이하의 테이퍼각을 갖는 평판표시장치를 제공한다.
또한, 본 발명은 소오스/드레인영역을 구비한 반도체층과, 반도체층상에 형성된 게이트와, 상기 반도체층과 게이트사이에 형성된 제1절연막과, 상기 소오스/드레인영역의 일부분을 노출시키는 콘택홀을 구비한 제2절연막과, 상기 콘택홀을 통해 상기 소오스/드레인영역에 연결되는 소오스/드레인전극을 구비하는 박막 트랜지스터를 포함하는 기판과; 상기 기판상에 형성되고, 상기 소오스/드레인 전극중 하나를 노출시키는 비어홀을 구비한 패시베이션을 위한 제3절연막과; 상기 제3절연막상에 형성되어 상기 비어홀을 통해 상기 박막 트랜지스터의 하나의 전극에 연결되는 하부전극과; 상기 하부전극상에 형성된 유기박막층과; 상기 유기박막층상에 형성된 상부전극을 포함하며, 상기 콘택홀는 60°이하의 테이퍼각을 가지며, 상기 비어홀은 60°이하의 테이퍼각을 가지며, 상기 하부전극은 60°이하의 테이퍼각을 갖는 평판표시장치를 제공한다.
또한, 본 발명은 소오스/드레인영역을 구비한 반도체층과, 상기 반도체층상부에 형성된 게이트와, 상기 게이트와 반도체층사이에 형성된 제1절연막과, 상기 소오스/드레인영역의 일부분을 노출시키는 콘택홀을 구비한 제2절연막과, 상기 콘택홀을 통해 상기 소오스/드레인영역에 연결되는 소오스/드레인전극을 구비하는 박막 트랜지스터를 포함하는 기판과; 상기 제2절연막상에 형성되어 상기 소오스/드레인 전극중 하나의 전극에 연결되는 하부전극과; 상기 하부전극의 일부분을 노출시키는 개구부를 구비하는 패시베이션을 위한 제3절연막과; 상기 제3절연막과 하부전극상에 형성되는 유기발광층과; 상기 유기발광층상에 형성된 상부전극을 포함하며, 상기 콘택홀은 60°이하의 테이퍼각을 가지며, 상기 하부전극은 60°이하의 테이퍼각을 갖는 평판표시장치를 제공한다.
이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.
도 7은 본 발명의 제1실시예에 따른 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 7을 참조하면, 절연기판(400)상에 버퍼층(405)이 형성되고, 버퍼층(405)상에 소오스/드레인 영역(411, 415)을 구비하는 반도체층(410)이 형성된다. 게이트 절연막(420)상에 게이트(425)가 형성되며, 층간 절연막(430)상에 콘 택홀(431, 435)을 통해 상기 소오스/드레인영역(411, 415)에 각각 연결되는 소오스/드레인 전극(441, 445)이 형성된다.
패시베이션막(450)상에 비어홀(455)을 통해 상기 소오스/드레인 전극(441, 445)중 하나, 예를 들어 드레인전극(445)에 연결되는 하부전극인 애노드전극(470)이 형성된다. 애노드전극(470)을 형성한 다음, 유기박막층(485) 및 캐소드전극(490)을 순차 형성한다. 도면상에는 도시되지 않았으나, 상기 유기박막층(485)은 정공주입층, 정공수송층, R, G 또는 B 발광층, 정공억제층, 전자수송층 및 전자주입층으로부터 선택되는 적어도 하나이상의 박막을 포함한다.
본 발명의 제1실시예에서는 콘택홀과 비어홀에서의 소자불량을 방지하기 위하여, 상기 콘택홀(431, 435)이 제1테이퍼각(θ41)을 갖도록 상기 층간 절연막(430)과 게이트 절연막(420)을 식각하여 콘택홀(431, 435)을 형성하고, 비어홀(455)이 제2테이퍼각(θ42)을 갖도록 상기 패시베이션막(450)을 식각하여 형성한다.
상기 콘택홀(431, 435)의 제1테이퍼각(θ41)은 기판표면에 대하여 콘택홀의 측면이 이루는 각도를 의미하며, 상기 비어홀(455)의 테이퍼각(θ42)은 기판표면에 대하여 비어홀의 측면이 이루는 각도를 의미한다. 상기 콘택홀(431, 435)과 비어홀(455)은 도 5에 도시된 바와같이 불량발생을 방지하기 위해서는 각각 60°이하의 테이퍼각(θ41), (θ42)을 갖는 것이 바람직하다. 더욱 더 바람직하게는, 상기 콘택홀(431, 435)과 비어홀(455)은 45°이하의 테이퍼각을 갖는다.
한편, 상기 콘택홀(431), (435)은 상, 하부 도전층, 예를 들어 소오스/드레 인전극(441), (445)과 반도체층(410)에 형성된 소오스/드레인영역(411, 415)을 연결시켜 주기 위한 것으로서, 상기 콘택홀(431), (435)에 형성되는 소오스/드레인전극(441), (445)이 게이트 전극(425)과 인접하게 된다. 그러므로, 게이트전극(425)과 소오스/드레인전극(441), (445)간의 간섭을 최소화하기 위해서는 상기 게이트전극(425)과 소오스/드레인전극(441, 445)은 일정거리를 유지하는 것이 바람직하다. 따라서, 상기 콘택홀(431), (435)의 테이퍼각(θ41)은 일정이상의 각도를 유지하는 것이 바람직하다.
도 8a는 본 발명의 제1실시예에 따른 유기전계발광표시장치에 있어서, 콘택홀의 최소 테이퍼각을 구하는 원리를 설명하기 위한 도면으로서, 콘택홀(431), (435)중 드레인전극(445)과 드레인영역(415)을 연결하기 위한 콘택홀(435)에 한정하여 도시한다.
도 8a를 참조하면, 게이트 (425)과 드레인전극(445)간의 최소거리를 d0 라 하고, 게이트 (425)과 드레인전극(445)간의 거리(d0)가 최소로 되는 위치에서 콘택홀의 저면 에지까지의 거리를 d1이라 하며, 게이트(425)와 드레인전극(445)간의 거리가 최소로 되는 위치에서의 절연막의 두께 즉, 층간 절연막(430)의 두께(d22)와 게이트절연막(420)의 두께(d21)의 합을 d2이라 한다. 그러므로, 게이트전극(425)과 드레인전극(455)간의 간섭을 방지하기 위해서는 게이트전극(425)과 드레인전극(455)은 상기 최소거리 d0를 유지해야 하므로, 상기 콘택홀(435)은 상기 게이트전극(425)과 드레인전극(455)간의 최소거리가 유지되는 테이퍼각을 갖는 것이 바람직하다.
따라서, 게이트전극(425)과 드레인전극(455)간의 최소거리를 유지하기 위한 콘택홀의 테이퍼각(θ41)은 하기의 식(1)과 같이 주어진다.
tanθ41 = d2/d1
θ41 = tan-1 (d2/d1) ..... (1)
고해상도 유기전계 발광표시장치에서, d1은 디자인룰에 따라 2㎛ 이고, 게이트 절연막(420)의 두께(d21)가 0.1㎛, 층간 절연막(430)의 두께(d22)가 0.4㎛인 경우, 상기 식(1)로부터 콘택홀(435)의 테이퍼각(θ41)의 최소값이 구해진다.
tanθ41 = 0.5㎛/2㎛가 되고, θ41 = tan-1(0.25) = 14° 가 된다.
그러므로, 본 발명의 제1실시예에서, 상기 콘택홀(431), (435)은 60°이하, 14°이상의 테이퍼각(θ41)을 갖는 것이 바람직하다. 또한, 게이트전극과 소오스/드레인전극간의 간섭을 최소화하기 위해서는 게이트(425)도 소정의 제4테이퍼각(θ44)을 갖는 것이 바람직하다. 상기 게이트(425)의 테이퍼각(θ44)은 기판표면에 대하여 게이트 측면이 이루는 각도로서, 상기 콘택홀(431), (435)의 테이퍼각(θ43)과 동일한 것이 바람직하다. 따라서, 상기 게이트(425)의 테이퍼각(θ44)은 바람직하게 60° 이하이고, 더욱 바람직하게는 45° 이하, 14°이상이다. 상기 게이트(425)는 게이트전극물질을 증착한 다음 경사식각방법 등을 이용하여 테이퍼각(θ44)을 갖도록 형성한다.
한편, 본 발명의 제1실시예에서는 애노드전극의 에지부분에서 발생되는 소자의 불량을 방지하기 위하여 상기 애노드전극(470)이 소정의 제3테이퍼각(θ43)을 갖는 것이 바람직하다. 상기 애노드전극(470)의 테이퍼각(θ43)은 기판표면에 대하여 애노드전극의 측면이 이루는 각도를 의미하는 것으로서, 하부전극인 애노드전극(470)은 애노드전극물질을 증착한 다음 패터닝할 때 제3테이퍼각(θ43)을 갖도록 패터닝한다. 상기 애노드전극(470)은 60° 이하의 테이퍼각(θ43)을 갖는 것이 바람직하며, 45° 이하의 테이퍼각을 갖는 것이 더욱 더 바람직하다.
도 8b는 본 발명의 제1실시예에 따른 유기전계발광표시장치에 있어서, 애노드전극의 최소 테이퍼각을 구하는 원리를 설명하기 위한 도면이다.
도 8b를 참조하면, 기판(400)상에 형성되는 하부전극인 애노드전극(470)의 두께를 d4 라 하고, 애노드전극(470)이 소정의 제3테이퍼각(θ43)을 가짐에 따라 발생되는 상면의 길이와 하면의 길이와의 편차를 d5 라 할 때, 하부전극의 테이퍼각은 하기의 식(2)와 같이 주어진다.
tanθ43 = d4/d5
θ43 = tan-1 (d4/d5) ..... (2)
예를 들어, 하부전극의 두께가 0.1㎛이고, 애노드전극(470)의 상면과 하면의 길이 편차가 디자인 룰에 따라 2㎛이하이면, 상기 식(2)로부터 애노드전극(470)의 테이퍼각(θ43)의 최소값이 구해진다.
tanθ43 = 0.1㎛/2㎛가 되고, θ43 = tan-1(0.05) = 2.9°가 된다.
그러므로, 본 발명의 제1실시예에서, 상기 애노드전극(470)은 60°이하, 2.9°이상의 테이퍼각(θ43)을 갖는 것이 바람직하다.
본 발명의 제1실시예에서와 같이 콘택홀 및 비어홀의 테이퍼각을 60°이하로 완화시켜 주고, 하부전극의 테이퍼각을 60°이하로 완화시켜 주면, 도 14에 도시된 바와같이 발광영역에서 암점이 발생되지 않음을 보여준다.
도 9는 본 발명의 제2실시예에 따른 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 9를 참조하면, 절연기판(500)상에 버퍼층(505)이 형성되고, 버퍼층(505)상에 소오스/드레인 영역(511, 515)을 구비하는 반도체층(510)이 형성된다. 게이트 절연막(520)상에 게이트(525)가 형성되며, 층간 절연막(530)상에 콘택홀(531, 535)을 통해 소오스/드레인영역(541, 545)에 각각 연결되는 소오스/드레인 전극(541, 545)이 형성된다. 상기 층간 절연막(530)상에 상기 소오스/드레인 전극(541, 545)중 하나, 예를 들어 드레인전극(545)에 연결되는 하부전극으로서 애노드전극(570)이 형성된다.
상기 콘택홀(531), (535)은 60°이하, 14°이상의 테이퍼각(θ51)을 갖는 것이 바람직하고, 더욱 바람직하게는 45°이하, 14°이상의 테이퍼각(θ51)을 갖는다. 상기 게이트(525)는 상기 콘택홀(531), (535)과 동일한 테이퍼각(θ54)을 가지며, 바람직하게는 60°이하, 14°이상의 테이퍼각(θ54)을 가지며, 더욱 바람직하게는 45°이하, 14°이상의 테이퍼각(θ54)을 갖는다. 상기 애노드전극(570)은 60°이하, 2.9°이상의 테이퍼각(θ53)을 갖는 것이 바람직하다. 더욱 바람직하게는 45°이하, 2.9°이상의 테이퍼각(θ53)을 갖는다.
기판전면에 상기 애노드전극(570)의 일부분을 노출시키는 개구부(575)를 구비하는 패시베이션막(550)이 형성되고, 상기 개구부(575)상의 애노드전극(570)과 패시베이션막(550)상에 유기박막층(585)과 캐소드전극(590)이 형성된다. 상기 패시베이션막(550)에 형성되는 개구부(575)는 40°이하의 테이퍼각(θ53)을 갖는 것이 바람직하다. 도면상에는 도시되지 않았으나, 상기 유기박막층(585)은 정공주입층, 정공수송층, R, G 또는 B 발광층, 정공억제층, 전자수송층 및 전자주입층으로부터 선택되는 적어도 하나이상의 박막을 포함한다.
도 10은 본 발명의 제3실시예에 따른 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 10을 참조하면, 절연기판(600)상에 버퍼층(605)이 형성되고, 버퍼층(605)상에 소오스/드레인 영역(611, 615)을 구비하는 반도체층(610)이 형성된다. 게이트 절연막(620)상에 게이트(625)가 형성되며, 층간 절연막(630)상에 콘택홀(631, 635)을 통해 상기 소오스/드레인 영역(611, 615)에 각각 연결되는 소오스/드레인 전극(641, 645)이 형성된다.
기판전면에 패시베이션막(650)과 평탄화막(660)을 순차 형성하고, 상기 평탄화막(660)과 패시베이션막(650)에 형성된 비어홀(655)을 통해 상기 소오스/드레인 전극(641, 645)중 하나, 예를 들어 드레인전극(645)에 연결되는 애노드전극(670)이 상기 평탄화막(660)상에 형성된다. 애노드전극(670) 및 평탄화막(660)상에 유기박막층(685) 및 캐소드전극(690)이 순차 형성된다. 도면상에는 도시되지 않았으나, 상기 유기박막층(585)은 정공주입층, 정공수송층, R, G 또는 B 발광층, 정공억제층, 전자수송층 및 전자주입층으로부터 선택되는 적어도 하나이상의 박막을 포함한다.
상기 비어홀(665)은 60°이하, 14°이상의 테이퍼각(θ62)을 갖는 것이 바람 직하고, 더욱 바람직하게는 45°이하, 14°이상의 테이퍼각(θ62)을 갖는다. 상기 애노드전극(670)은 60°이하, 2.9°이상의 테이퍼각(θ63)을 갖는 것이 바람직하다. 더욱 바람직하게는 45°이하, 2.9°이상의 테이퍼각(θ63)을 갖는다.
본 발명의 제3실시예의 유기전계 발광표시장치는 박막 트랜지스터를 형성한 다음 애노드전극을 형성하기 전에 평탄화막(660)을 형성하여 기판표면을 평탄화시켜 주므로, 상기 콘택홀(631), (635)을 통상적인 방법으로 형성하거나 또는 본 발명의 제1 및 제2실시예에서와 같이 60°이하, 14°이상의 테이퍼각(θ61)을 갖도록 형성할 수도 있다. 이와 마찬가지로, 상기 게이트전극(625)을 통상적인 방법으로 형성하거나 또는 본 발명의 제1 및 제2실시예에서와 같이 60°이하, 14°이상의 테이퍼각(θ64)을 갖도록 형성할 수도 있다.
도 11a 및 도 11b는 본 발명의 제3실시예에 따른 유기전계 발광표시장치를 제조하는 제1방법을 설명하기 위한 공정 단면도이다. 도 11a와 같이, 박막 트랜지스터(701)가 형성된 절연기판(700)상에 패시베이션막(750)을 증착하고, 패시베이션막(750)상에 평탄화막(760)을 증착한다. 상기 박막 트랜지스터(701)는 통상적인 방법으로 형성하거나, 제1 및 제2실시예에서와 같이 게이트전극(725)이 소정의 테이퍼각(θ74)을 가지며, 콘택홀(731, 735)이 소정의 테이퍼각(θ71)을 갖도록 형성한다. 상기 패시베이션막(750)은 무기 절연막으로서 질화막을 사용한다. 평탄화막은 유기절연막으로서, BCB 막을 사용한다.
도 11b와 같이, 상기 박막 트랜지스터(701)의 소오스/드레인전극(741), (745)중 드레인전극(745)이 노출되도록 상기 패시베이션막(750)과 평탄화막(760)을 동시에 건식식각하여, 60 °이하, 바람직하게는 40 °이하의 테이퍼각(θ72)을 갖도록 비어홀(755)을 형성한다. 이후, 비어홀(755)을 통해 상기 드레인전극(745)에 연결되는 애노드전극(770)과, 유기박막층(785) 및 캐소드전극(590)을 순차 형성한다.
도 12a 및 도 12b는 본 발명의 제3실시예에 따른 유기전계 발광표시장치를 제조하는 제2방법을 설명하기 위한 공정 단면도이다. 제2제조방법은 비어홀을 형성하는 방법만이 제1방법과 상이하다. 다시 말하면, 도 12a와 같이, 박막 트랜지스터(801)가 형성된 절연기판(800)상에 질화막과 같은 무기 절연막을 패시베이션막(850)으로 증착하고, 상기 박막 트랜지스터(801)의 소오스/드레인전극(841), (845)중 드레인전극(845)이 노출되도록 상기 패시베이션막(850)을 건식식각하여 1차 비어홀(854)을 형성한다.
도 12b와 같이, 기판상에 평탄화막(860)으로 BCB 막을 코팅한 다음 상기 1차 비어홀(854)이 노출되도록 평탄화막(860)상에 감광막(853)을 형성한다. 상기 감광막(853)을 마스크로 이용하여 상기 1차 비어홀(854)이 노출되도록 상기 평탄화막(860)을 건식식각하여, 60 °이하, 바람직하게는 40 °이하의 테이퍼각(θ82)을 갖도록 비어홀(855)을 형성한다.
도 13a 및 도 13b는 본 발명의 제3실시예에 따른 유기전계 발광표시장치를 제조하는 제3방법을 설명하기 위한 공정 단면도이다. 제3제조방법은 광감광성 유기절연막을 사용하여 비어홀을 형성하는 것만이 제2방법과 상이하다. 도 13a와 같이, 박막 트랜지스터(901)가 형성된 절연기판(900)상에 질화막과 같은 무기 절연막을 패시베이션막(960)으로 증착하고, 상기 박막 트랜지스터(901)의 소오스/드레인전극(941), (945)중 드레인전극(945)이 노출되도록 상기 패시베이션막(960)을 건식식각하여 1차 비어홀(954)을 형성한다.
도 13b와 같이, 기판상에 평탄화막(960)으로 광감광성 유기막, 예를 들어 광반응성 BCB 막 또는 포토레지스터를 코팅한 다음 노광공정을 통하여 상기 1차 비어홀(954)이 노출되도록 상기 평탄화막(960)을 식각하여, 60 °이하, 바람직하게는 40 °이하의 테이퍼각을 갖도록 비어홀(955)을 형성한다.
본 발명의 제1 내지 제3실시예에 따른 유기전계 발광표시장치에서는, 하부전극인 애노드전극을 투과전극으로 형성하고 상부전극인 캐소드전극을 반사전극으로 형성하여 배면발광구조, 하부전극인 애노드전극을 반사전극으로 형성하고 캐소드전극을 투과전극으로 형성하여 전면발광구조, 그리고 하부전극인 애노드전극과 상부전극인 캐소드전극을 투과전극으로 형성하여 양면발광구조의 표시장치에 적용가능하다.
또한, 본 발명의 제1 내지 제3실시예는 애노드전극, 유기박막층 및 캐소드전극이 순차 적층된 통상적인 구조의 유기전계 발광표시장치에 관하여 설명하였으나, 캐소드전극, 유기발광층 및 애노드전극이 순차 형성된 인버티드구조의 유기전계 발광표시장치에도 적용가능하다. 또한, 증착법, 잉크젯방식 또는 레이저 열전사법 등과 같은 다양한 방법을 이용하여 유기발광층을 형성하는 유기전계 발광표시장치에 모두 적용가능하다.
이상에서 상세하게 설명한 바와같은 본 발명에 따르면, 비어홀과 콘택홀 그리고 하부전극의 테이터각을 완화시켜 줌으로써, 하부전극의 에지부분 및 콘택홀과 비어홀에서의 불량 및 유기발광층의 불량을 방지할 수 있으므로, 신뢰성 및 수율을 향상시킬 수 있다.
또한, 본 발명의 유기박막의 화소분리막을 사용하지 않고도 소자의 불량을 방지할 수 있으므로, 화소분리막의 사용에 따른 불량발생을 방지하고, 공정을 단순화할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (37)

  1. 절연기판과;
    상기 절연기판상에 형성된 하부 도전층과;
    상기 하부 도전층상부에 형성된 상부 도전층과;
    상기 상, 하부 도전층사이에 형성되어, 상기 상, 하부 도전층을 연결시켜 주기위한 연결홀을 구비하는 절연막을 구비하며,
    상기 연결홀은 60°이하의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  2. 제1항에 있어서, 상기 연결홀은 45°이하의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  3. 제1항에 있어서, 상기 연결홀은 14°이상의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  4. 제1항에 있어서, 소오스/드레인영역을 구비하는 반도체층, 게이트전극 및 소오스/드레인전극을 구비하는 박막 트랜지스터를 더 포함하며,
    상기 하부 도전층은 상기 소오스/드레인영역이고,
    상기 상부 도전층은 소오스/드레인전극이며,
    상기 연결홀은 상기 소오스/드레인영역과 상기 소오스/드레인전극을 연결하기 위한 콘택홀인 것을 특징으로 하는 평판표시장치.
  5. 제1항에 있어서, 적어도 소오스/드레인전극을 구비하는 박막 트랜지스터와, 상기 박막 트랜지스터의 소오스/드레인전극중 하나의 전극에 연결되는 화소전극을 더 포함하며,
    상기 하부도전층은 상기 소오스/드레인중 상기 하나의 전극이고,
    상기 상부 도전층은 상기 화소전극이며,
    상기 연결홀은 상기 하나의 전극과 화소전극을 연결하기 위한 비어홀인 것을 특징으로 하는 평판표시장치.
  6. 절연기판상에 형성된 소오스/드레인영역을 구비한 반도체층과;
    상기 반도체층 상부에 형성된 게이트와;
    상기 반도체층의 소오스/드레인영역에 연결되는 소오스/드레인전극과;
    상기 반도체층과 게이트사이의 기판상에 형성된 게이트절연막과;
    상기 게이트와 상기 소오스/드레인전극사이의 기판상에 형성된 층간 절연막을 포함하며,
    상기 게이트 절연막과 층간 절연막은 상기 소오스/드레인영역과 상기 소오스/드레인전극을 각각 연결시켜 주기위한 소오스/드레인콘택홀을 구비하고,
    상기 소오스/드레인 콘택홀은 60°이하의 테이퍼각을 갖는 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서, 상기 소오스/드레인 콘택홀은 45°이하의 테이퍼각을 갖는 것을 특징으로 하는 박막 트랜지스터.
  8. 제6항에 있어서, 상기 소오스/드레인전극과 게이트전극간의 거리가 최소로 되는 위치와 각 콘택홀의 바텀에지간의 거리를 d1 이라하고, 소오스/드레인전극과 게이트전극간의 거리가 최소로 되는 위치에서의 게이트 절연막과 층간 절연막의 두께를 d2 라 할 때, 각 콘택홀의 테이퍼각의 최소값은 하기의 식으로부터 정해지는 것을 특징으로 하는 박막 트랜지스터.
    θ = tan-1 (d1/d2)
  9. 절연기판상에 형성된 적어도 소오스/드레인전극을 구비한 박막 트랜지스터와;
    상기 소오스/드레인전극중 하나의 전극을 노출시키는 개구부를 구비하는 절연막과;
    상기 개구부를 통해 상기 하나의 전극에 연결되는 화소전극을 포함하며,
    상기 비어홀은 60°이하의 테이퍼각을 가지며,
    상기 화소전극은 60°이하의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  10. 제9항에 있어서, 상기 비어홀은 45°이하의 테이퍼각을 가지며, 상기 화소전극은 45°이하의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  11. 제9항에 있어서, 상기 화소전극의 두께가 d1이라 하고, 테이퍼각에 따른 화소전극의 상면의 길이와 화소전극의 하면의 길이의 차를 d2라 할 때, 상기 화소전극의 테이퍼각의 최소값은 하기의 식으로부터 정해지는 것을 특징으로 하는 평판표시장치.
    θ = tan-1 (d1/d2)
  12. 제9항에 있어서, 상기 절연막은 무기 패시베이션막과 유기 평탄화막으로부터 선택되는 하나이상의 막을 포함하는 것을 특징으로 하는 평판표시장치.
  13. 절연기판상에 형성된 하부전극과;
    상기 하부전극상에 형성된 유기박막층과;
    상기 유기박막층상에 형성된 상부전극을 포함하며,
    상기 하부전극은 60°이하의 테이퍼각을 가지며,
    상기 화소전극의 두께가 d1이라 하고, 테이퍼각에 따른 화소전극의 상면의 길이와 화소전극의 하면의 길이의 차를 d2라 할 때, 상기 화소전극의 테이퍼각의 최소값은 하기의 식으로부터 정해지는 것을 특징으로 하는 평판표시장치.
    θ = tan-1 (d1/d2)
  14. 제13항에 있어서, 상기 하부전극은 45°이하의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  15. 제13항에 있어서, 상기 하부전극은 애노드전극과 캐소드전극중 하나의 전극이고, 상기 상부전극은 다른 하나의 전극인 것을 특징으로 하는 평판표시장치.
  16. 제13항에 있어서, 상기 하부전극이 투과전극이고, 상부 전극은 반사전극으로서, 상기 유기발광층으로부터 발광된 광은 상기 기판방향으로 방출되는 것을 특징으로 하는 평판표시장치.
  17. 제13항에 있어서, 상기 하부전극은 반사전극이고, 상부전극은 투과전극으로서, 상기 유기발광층으로부터 발광된 광은 상기 기판과 반대방향으로 방출되는 것을 특징으로 하는 평판표시장치.
  18. 제13항에 있어서, 상기 하부전극은 투과전극이고, 상기 상부전극은 투과전극 으로서, 상기 유기발광층으로부터 발광된 광이 기판방향으로 방출됨과 동시에 기판과 반대방향으로도 방출되는 것을 특징으로 하는 평판표시장치.
  19. 제13항에 있어서, 상기 유기발광층은 정공주입층, 정공수송층, 발광층, 정공억제층, 전자수송층 및 전자주입층으로부터 선택되는 적어도 하나이상의 박막을 포함하는 것을 특징으로 하는 평판표시장치.
  20. 제13항에 있어서, 상기 발광층은 레이저 열전사법에 의해 형성된 유기박막층, 잉크젯방식에 의해 형성된 유기박막층 및 증착법에 의해 형성된 유기박막층으로부터 선택되는 유기박막층을 포함하는 것을 특징으로 하는 평판표시장치.
  21. 소오스/드레인영역을 구비한 반도체층과, 상기 소오스/드레인영역의 일부분을 노출시키는 콘택홀을 구비한 제1절연막과, 상기 콘택홀을 통해 상기 소오스/드레인영역에 연결되는 소오스/드레인전극을 구비하는 박막 트랜지스터를 포함하는 절연기판과;
    상기 절연기판상에 순차 형성되고, 상기 소오스/드레인 전극중 하나를 노출시키는 비어홀을 구비한 패시베이션을 위한 제2절연막 및 평탄화를 위한 제3절연막과;
    상기 제3절연막상에 형성되어 상기 비어홀을 통해 상기 박막 트랜지스터의 하나의 전극에 연결되는 하부전극과;
    상기 하부전극상에 형성된 유기박막층과;
    상기 유기박막층상에 형성된 상부전극을 포함하며,
    상기 비어홀은 60°이하의 테이퍼각을 가지며,
    상기 하부전극은 60°이하의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  22. 제21항에 있어서, 상기 비어홀은 45°이하, 14°이상의 테이퍼각을 가지며,
    상기 하부전극은 45°이하, 2.9°이상의 테이퍼각을 갖는 것을 특징으로 하는 표시장치.
  23. 제21항에 있어서, 상기 하부전극은 애노드전극과 캐소드전극중 적어도 하나의 전극이고, 상기 상부전극은 다른 하나의 전극인 것을 특징으로 하는 평판표시장치.
  24. 제21항에 있어서, 상기 유기박막층은 정공주입층, 정공수송층, 발광층, 정공억제층, 전자수송층 및 전자주입층으로부터 선택되는 적어도 하나이상의 박막을 포함하고, 상기 발광층은 레이저 열전사법에 의해 형성된 유기박막층, 잉크젯방식에 의해 형성된 유기박막층 및 증착법에 의해 형성된 유기박막층으로부터 선택되는 유기박막층을 포함하는 것을 특징으로 하는 평판표시장치.
  25. 제21항에 있어서, 상기 하부전극은 반사전극 또는 투과전극이고, 상부전극은 투과전극으로 작용하여, 상기 유기발광층으로부터 발광되는 광이 기판 반대방향으로 방출되거나 또는 기판방향 및 기판 반대방향으로 방출되는 것을 특징으로 하는 평판표시장치.
  26. 소오스/드레인영역을 구비한 반도체층과, 반도체층상에 형성된 게이트와, 상기 반도체층과 게이트사이에 형성된 제1절연막과, 상기 소오스/드레인영역의 일부분을 노출시키는 콘택홀을 구비한 제2절연막과, 상기 콘택홀을 통해 상기 소오스/드레인영역에 연결되는 소오스/드레인전극을 구비하는 박막 트랜지스터를 포함하는 절연기판과;
    상기 절연기판상에 형성되고, 상기 소오스/드레인 전극중 하나를 노출시키는 비어홀을 구비한 패시베이션을 위한 제3절연막과;
    상기 제3절연막상에 형성되어 상기 비어홀을 통해 상기 박막 트랜지스터의 하나의 전극에 연결되는 하부전극과;
    상기 하부전극상에 형성된 유기박막층과;
    상기 유기박막층상에 형성된 상부전극을 포함하며,
    상기 콘택홀는 60°이하의 테이퍼각을 가지며,
    상기 비어홀은 60°이하의 테이퍼각을 가지며,
    상기 하부전극은 60°이하의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  27. 제26항에 있어서, 상기 콘택홀은 45°이하, 14°이상의 테이퍼각을 가지며,
    상기 비어홀은 45°이하, 14°이상의 테이퍼각을 가지며,
    상기 하부전극은 45°이하, 2.9°이상의 테이퍼각을 갖는 것을 특징으로 하는 표시장치.
  28. 제27항에 있어서, 상기 하부전극은 투과전극이고, 상기 상부전극은 반사전극 또는 투과전극으로 작용하여, 상기 유기발광층으로부터 발광되는 광이 기판방향으로 방출되거나 또는 기판방향 및 기판 반대방향으로 방출되는 것을 특징으로 하는 평판표시장치.
  29. 제27항에 있어서, 상기 게이트는 상기 콘택홀과 동일한 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  30. 제27항에 있어서, 상기 유기박막층은 정공주입층, 정공수송층, 발광층, 정공억제층, 전자수송층 및 전자주입층으로부터 선택되는 적어도 하나이상의 박막을 포함하고, 상기 발광층은 레이저 열전사법에 의해 형성된 유기박막층, 잉크젯방식에 의해 형성된 유기박막층 및 증착법에 의해 형성된 유기박막층으로부터 선택되는 유기박막층을 포함하는 것을 특징으로 하는 평판표시장치.
  31. 소오스/드레인영역을 구비한 반도체층과, 상기 반도체층상부에 형성된 게이트와, 상기 게이트와 반도체층사이에 형성된 제1절연막과, 상기 소오스/드레인영역의 일부분을 노출시키는 콘택홀을 구비한 제2절연막과, 상기 콘택홀을 통해 상기 소오스/드레인영역에 연결되는 소오스/드레인전극을 구비하는 박막 트랜지스터를 포함하는 절연기판과;
    상기 제2절연막상에 형성되어 상기 소오스/드레인 전극중 하나의 전극에 연결되는 하부전극과;
    상기 하부전극의 일부분을 노출시키는 개구부를 구비하는 패시베이션을 위한 제3절연막과;
    상기 제3절연막과 하부전극상에 형성되는 유기발광층과;
    상기 유기발광층상에 형성된 상부전극을 포함하며,
    상기 콘택홀은 60°이하의 테이퍼각을 가지며,
    상기 하부전극은 60°이하의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  32. 제31항에 있어서, 상기 콘택홀은 45°이하, 14°이상의 테이퍼각을 가지며,
    상기 하부전극은 45°이하, 2.9°이상의 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  33. 제31항에 있어서, 상기 하부전극은 애노드전극과 캐소드전극중 적어도 하나 의 전극이고, 상기 상부전극은 다른 하나의 전극인 것을 특징으로 하는 표사장치.
  34. 제31항에 있어서, 상기 유기박막층은 정공주입층, 정공수송층, 발광층, 정공억제층, 전자수송층 및 전자주입층으로부터 선택되는 적어도 하나이상의 박막을 포함하고, 상기 발광층은 레이저 열전사법에 의해 형성된 유기박막층, 잉크젯방식에 의해 형성된 유기박막층 및 증착법에 의해 형성된 유기박막층으로부터 선택되는 유기박막층을 포함하는 것을 특징으로 하는 평판표시장치.
  35. 제31항에 있어서, 상기 하부전극은 투과전극이고, 상부전극은 반사전극 또는 투과전극으로 작용하여, 상기 유기발광층으로부터 발광되는 광이 기판방향으로 방출되거나 또는 기판방향 및 기판 반대방향으로 방출되는 것을 특징으로 하는 평판표시장치.
  36. 제31항에 있어서, 상기 게이트는 상기 콘택홀과 동일한 테이퍼각을 갖는 것을 특징으로 하는 평판표시장치.
  37. 제31항에 있어서, 상기 제3절연막의 개구부의 테이퍼각은 40°이하인 것을 특징으로 하는 평판표시장치.
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