JP2563180B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2563180B2 JP2563180B2 JP62185384A JP18538487A JP2563180B2 JP 2563180 B2 JP2563180 B2 JP 2563180B2 JP 62185384 A JP62185384 A JP 62185384A JP 18538487 A JP18538487 A JP 18538487A JP 2563180 B2 JP2563180 B2 JP 2563180B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アスペクト比の高い接続孔を有する半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
近年、LSIの高集積化に伴い、半導体基板と配線層を
接続するコンタクトホールまたは下層配線と上層配線と
を接続するスルーホール（以後上記コンタクトホールお
よびスルーホールを総称して接続孔と呼ぶ）は益々微細
のものが要求されている。一方、上層と下層との配線間
を絶縁する層間絶縁膜は、絶縁破壊を防ぐためにある程
度以下に薄くすることができず、通常では約0.5μｍ程
度以上の厚さを必要とする。従つてアスペクト比（接続
孔深さ／接続孔径）は増加する一方である。また、高密
度に素子を配置するために配線層は２層以上の多層配線
が必要であり、微細な多層配線を精度良く加工するため
に層間絶縁膜表面を平坦化することが必須となつてい
る。この際、半導体基板表面は種々の素子が形成されて
おり、一般に凹凸を有しているため、その上に層間絶縁
膜を平坦に形成し、そこに接続孔を形成すると、下地の
凹凸を反映して種々の深さの接続孔が形成されてしま
う。このようにアスペクト比の増大と、深さの違う接続
孔の存在とが微細な多層配線の製造歩留り及び信頼性を
劣化させる大きな要因となつていた。即ち、通常配線層
はAl,Mo等の金属をスパツタ法により基板上全面に被着
させ、リソグラフイ及びエツチング工程を経て配線層を
形成する。ところが、接続孔の側壁が垂直の場合、上記
被着工程において第４図に示すように上述したアスペク
ト比が１近くまで高くなると、埋込率（接続孔内での被
着膜厚／平坦面での被着膜厚）が急激に減少する。従つ
て層間絶縁膜が薄く形成できない場合、接続孔径がある
程度以下になると、接続孔中に金属が十分入らなくな
り、配線層が断線してしまう。
接続するコンタクトホールまたは下層配線と上層配線と
を接続するスルーホール（以後上記コンタクトホールお
よびスルーホールを総称して接続孔と呼ぶ）は益々微細
のものが要求されている。一方、上層と下層との配線間
を絶縁する層間絶縁膜は、絶縁破壊を防ぐためにある程
度以下に薄くすることができず、通常では約0.5μｍ程
度以上の厚さを必要とする。従つてアスペクト比（接続
孔深さ／接続孔径）は増加する一方である。また、高密
度に素子を配置するために配線層は２層以上の多層配線
が必要であり、微細な多層配線を精度良く加工するため
に層間絶縁膜表面を平坦化することが必須となつてい
る。この際、半導体基板表面は種々の素子が形成されて
おり、一般に凹凸を有しているため、その上に層間絶縁
膜を平坦に形成し、そこに接続孔を形成すると、下地の
凹凸を反映して種々の深さの接続孔が形成されてしま
う。このようにアスペクト比の増大と、深さの違う接続
孔の存在とが微細な多層配線の製造歩留り及び信頼性を
劣化させる大きな要因となつていた。即ち、通常配線層
はAl,Mo等の金属をスパツタ法により基板上全面に被着
させ、リソグラフイ及びエツチング工程を経て配線層を
形成する。ところが、接続孔の側壁が垂直の場合、上記
被着工程において第４図に示すように上述したアスペク
ト比が１近くまで高くなると、埋込率（接続孔内での被
着膜厚／平坦面での被着膜厚）が急激に減少する。従つ
て層間絶縁膜が薄く形成できない場合、接続孔径がある
程度以下になると、接続孔中に金属が十分入らなくな
り、配線層が断線してしまう。
このような問題を解決する手段としては、接続孔の側
壁にテーパをつける方法がある。このテーパのつけ方と
して最も簡単な方法は、ウエツトエツチングにより接続
孔を開口する方法である。この方法をスルーホールの開
口に用いた場合を例に取り、第５図を用いて説明する。
第５図（ａ）は、表面に段差1aのある半導体基板１上に
Al配線２を形成し、その上に公知のバイアススパツタ法
またはエツチバツク法等により表面の平坦なSiO2層３を
形成したものである。第５図（ｂ）では、通常のリソグ
ラフイによりレジスト層７をパターニングしてコンタク
トホールパターンを形成する。第５図（ｃ）は、レジス
ト層７をエツチングマスクとして緩衝弗酸液によるウエ
ツトエツチングでスルーホール４及び４′を形成したと
ころである。スルーホール４の形状から明らかなように
ウエツトエツチングは、等方エツチングであるため、テ
ーパ角５は約45゜付近になる。従つてスルーホール上面
では深さの約２倍のパターン変換差となる。一方、浅い
方のスルーホール４′は、深い方のスルーホール４の穴
が開くまでエツチング液に晒されているので、スルーホ
ール底面においてもパターン変換差が大きくなる。さら
にウエツトエツチングの場合は、エツチング速度のウエ
ハ内ばらつきが大きいので、ウエハ全面でスルーホール
を完全に開けようとすると、オーバーエツチングが必要
であり、益々パターン変換差が大きくなる。
壁にテーパをつける方法がある。このテーパのつけ方と
して最も簡単な方法は、ウエツトエツチングにより接続
孔を開口する方法である。この方法をスルーホールの開
口に用いた場合を例に取り、第５図を用いて説明する。
第５図（ａ）は、表面に段差1aのある半導体基板１上に
Al配線２を形成し、その上に公知のバイアススパツタ法
またはエツチバツク法等により表面の平坦なSiO2層３を
形成したものである。第５図（ｂ）では、通常のリソグ
ラフイによりレジスト層７をパターニングしてコンタク
トホールパターンを形成する。第５図（ｃ）は、レジス
ト層７をエツチングマスクとして緩衝弗酸液によるウエ
ツトエツチングでスルーホール４及び４′を形成したと
ころである。スルーホール４の形状から明らかなように
ウエツトエツチングは、等方エツチングであるため、テ
ーパ角５は約45゜付近になる。従つてスルーホール上面
では深さの約２倍のパターン変換差となる。一方、浅い
方のスルーホール４′は、深い方のスルーホール４の穴
が開くまでエツチング液に晒されているので、スルーホ
ール底面においてもパターン変換差が大きくなる。さら
にウエツトエツチングの場合は、エツチング速度のウエ
ハ内ばらつきが大きいので、ウエハ全面でスルーホール
を完全に開けようとすると、オーバーエツチングが必要
であり、益々パターン変換差が大きくなる。
また、接続孔の側壁にテーパを付ける他の方法として
は、ドライエツチングである反応性スパツタエツチング
による方法がある。この場合は、第５図において、第５
図（ｂ）までは先述の通りに形成した後、第５図（ｄ）
に示すように異方性エツチングでSiO2層３をエツチング
する。この際、エツチングガスの組成，真空度およびRF
パワー等の条件を適当に選ぶことにより、エツチング中
にレジスト層７の側壁もエツチングされるようにする
と、スルーホール４及び４′の側壁にテーパが形成され
る。この方法では、先述のウエツトエツチングによる方
法と異なり、テーパ角５は必ずしも約45゜付近に限定さ
れることはないが、SiO2層３とレジスト層７とのエツチ
ング速度比及びSiO2層３の厚さに依存するので、任意の
角度が得られるわけではない。また、所望のテーパ角を
得ようとすると、極めて複雑な条件出しが必要となる。
さらに深さの異なるスルーホールの存在及びオーバーエ
ツチングに伴うパターン変換差の発生についてはウエツ
トエツチング法と何ら変わるところがない。
は、ドライエツチングである反応性スパツタエツチング
による方法がある。この場合は、第５図において、第５
図（ｂ）までは先述の通りに形成した後、第５図（ｄ）
に示すように異方性エツチングでSiO2層３をエツチング
する。この際、エツチングガスの組成，真空度およびRF
パワー等の条件を適当に選ぶことにより、エツチング中
にレジスト層７の側壁もエツチングされるようにする
と、スルーホール４及び４′の側壁にテーパが形成され
る。この方法では、先述のウエツトエツチングによる方
法と異なり、テーパ角５は必ずしも約45゜付近に限定さ
れることはないが、SiO2層３とレジスト層７とのエツチ
ング速度比及びSiO2層３の厚さに依存するので、任意の
角度が得られるわけではない。また、所望のテーパ角を
得ようとすると、極めて複雑な条件出しが必要となる。
さらに深さの異なるスルーホールの存在及びオーバーエ
ツチングに伴うパターン変換差の発生についてはウエツ
トエツチング法と何ら変わるところがない。
このように従来の各種の方法では、接続孔の側壁に任
意の角度のテーパの形成および接続孔底面でのパターン
変換差をなくすことができず、従つて製造歩留りおよび
信頼性の高い半導体装置が得られなかつた。
意の角度のテーパの形成および接続孔底面でのパターン
変換差をなくすことができず、従つて製造歩留りおよび
信頼性の高い半導体装置が得られなかつた。
本発明は、上述した接続孔の側壁に対するテーパ付け
においてテーパ角の制限及び接続孔底面でのパターン変
換差をなくし、アスペクト比の高い接続孔が得られる半
導体装置の製造方法を提供することを目的としている。
においてテーパ角の制限及び接続孔底面でのパターン変
換差をなくし、アスペクト比の高い接続孔が得られる半
導体装置の製造方法を提供することを目的としている。
本発明による半導体装置の製造方法は、接続孔の側壁
を酸素イオンでエツチングすることにより、テーパを形
成するものである。
を酸素イオンでエツチングすることにより、テーパを形
成するものである。
本発明においては、酸素イオンのSiO2およびSiをスパ
ツタエツチングするがMo,W,Al等の金属はエツチングし
ないという選択的エツチング現象に基づいている。第３
図は後に第２図を用いて詳細に説明するバイアスECRエ
ツチング装置での酸素イオンによるSiO2,Mo,W,Alのエツ
チング速度のRFパワー依存性を示したものである。同図
から明らかなようにRFパワーの増加とともにSiO2のエツ
チング速度は増加するが、Mo,W,Alはエツチングされな
い。この理由は、酸素イオンにより金属表面が酸化され
るが、形成された金属酸化物の表面は酸素であるため、
この酸素が酸素イオンにより再びスパツタエツチングさ
れない限り、金属はエツチングされないためである。ス
パツタリングにより酸素がエツチングされても、すぐ再
び金属が酸化されるため、金属はエツチングされない。
これに対して通常スパツタエツチングに用いられるArイ
オンは、金属と化合物を作らないため、第６図に示すよ
うにエツチング速度は僅かに異るものの、どの材料もス
パツタエツチングされる。
ツタエツチングするがMo,W,Al等の金属はエツチングし
ないという選択的エツチング現象に基づいている。第３
図は後に第２図を用いて詳細に説明するバイアスECRエ
ツチング装置での酸素イオンによるSiO2,Mo,W,Alのエツ
チング速度のRFパワー依存性を示したものである。同図
から明らかなようにRFパワーの増加とともにSiO2のエツ
チング速度は増加するが、Mo,W,Alはエツチングされな
い。この理由は、酸素イオンにより金属表面が酸化され
るが、形成された金属酸化物の表面は酸素であるため、
この酸素が酸素イオンにより再びスパツタエツチングさ
れない限り、金属はエツチングされないためである。ス
パツタリングにより酸素がエツチングされても、すぐ再
び金属が酸化されるため、金属はエツチングされない。
これに対して通常スパツタエツチングに用いられるArイ
オンは、金属と化合物を作らないため、第６図に示すよ
うにエツチング速度は僅かに異るものの、どの材料もス
パツタエツチングされる。
以下、図面を用いて本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明による半導体装置の製
造方法の一実施例を説明する工程の断面図である。同図
において、まず、第１図（ａ）に示すように表面に段差
1aのある半導体基板１上に第１の導電層としてのAl配線
２が形成されており、その上に公知のバイアススパツタ
法またはエツチバツク法等により表面の平坦な絶縁層と
してのSiO2層３を形成する。次に第１図（ｂ）に示すよ
うにリソグラフイ及びエツチングによりSiO2層３に接続
孔としてのスルーホール４及び４′を開ける。この後の
工程が本発明を特徴づけるところで、先述の酸素イオン
による選択的スパツタエツチングを用いて第１図（ｃ）
に示すようにスルーホール４及び４′の側壁にテーパを
付ける。このテーパ角５は０゜より大きく90゜より小さ
い範囲で任意の値に制御できる。従つてスルーホール４
及び４′の上端での孔径の下端での孔径に対する変更差
を大きくしたくないときは、テーパ角５を大きくすれば
よく、逆にスルーホール４及び４′のアスペクト比が大
きく、上層配線の断線が発生する恐れのある場合にはテ
ーパ角５を小さくすればよい。ここで第１図（ｃ）に示
したテーパを付けるための酸素イオンを発生させる手段
としてバイアスECRエツチング法を用いた。第２図はこ
のバイアスECRエツチング装置の断面構成図である。同
図において、試料室24内の下方中央部にはRF等のバイア
ス電源21に接続された基板電極22があり、その上に試料
基板26が載置されている。試料室24の上にはプラズマ発
生室23が設けられており、このプラズマ発生室23と試料
室24との間には試料基板26と対抗するように窓28が設け
られている。プラズマ発生室23の上方周辺部にはガス導
入機構25が設けられており、このガス導入機構25からO2
ガス,Arガス等のエツチング用ガスが供給される。プラ
ズマ発生室23の外周には、プラズマ発生室23で生成され
たイオンを磁界によつて効率よく試料室24に供給するた
めのマグネツトコイル27が設けられている。プラズマ発
生室23におけるイオンの発生方法としてマイクロ波電子
サイクロトン共鳴法を用いている。この装置によれば、
真空度10-4〜10-5Torr程度の高真空下で酸素プラズマが
発生できるため、酸素イオンの生成効率が高く、基板電
極22にRFバイアス電圧を印加すると、このRFバイアス電
圧によつてさらに酸素イオンが加速されるため、試料基
板26上において酸素イオンによる高速スパツタエツチン
グが可能となる。第３図はバイアスECRエツチング法に
おける酸素イオンによるSiO2のエツチング速度のRFパワ
ー依存性を示したものである。同図から明らかなように
酸素イオンの場合には第５図に示すArイオンの場合に比
べてエツチング速度が若干低下するものの、実用上十分
なエツチング速度が得られることがわかる。本発明では
エツチングガスとしてO2ガスを用いるが、O2ガスによ
る、言い換えれば酸素イオンによるスパツタエツチング
によつて第１図（ｃ）に示す如き形状が得られるのは以
下に述べる２つの理由による。先ず、第１図（ｂ）のス
ルーホール４及び４′の側壁にテーパが付くのはよく知
られているスパツタリング率の入射角依存性による。即
ち、エツチングイオンは第２図において試料基板26に垂
直に入射するため、第１図（ｃ）に示すテーパ角５が90
゜のときは第１図（ｂ）のスルーホール４及び４′の側
壁はエツチングされないが、スルーホール４及び４′の
上端角部への電界集中等により該上端のSiO2がスパツタ
されて該上端に僅かでもテーパが付くと、それを核とし
てテーパの形成が始まる。このとき、該テーパはスルー
ホール４及び４′の下端部を始点として形成される。こ
こで平坦面（テーパ角０゜）におけるより傾斜面（テー
パ角が０゜より大きく90゜より小さい）における方がス
パツタリング率が大きい、言い換えれば、エツチング速
度が大きいため、SiO2層３の膜厚は大きく減少せずにテ
ーパ角５が小さくなつていく。この際、注目すべきこと
にスルーホール４及び４′の下端部の位置はほとんど変
化しない。この現象のためにスルーホール４及び４′の
下端でのパターン変換差を考慮する必要がない。さて、
上記工程についてArイオンでスパツタエツチすると、テ
ーパは形成できるものの、第１図（ｃ）においてAl配線
２も同時にエツチングされてしまい都合が悪いが、酸素
イオンでスパツタすると、Al配線２はエツチングされな
いのは先述の通りである。上記酸素イオンによる選択的
スパツタエツチの性質が本発明の半導体装置の製造方法
の最も重要な点である。即ち、酸素イオンによるスパツ
タエツチングにより第１図（ｃ）に示すようなテーパを
スルーホール４及び４′の側壁に付ければ、Al配線２が
エツチングされないため、スルーホール４及び４′の側
壁とAl配線２との接点の位置は変化せず、言い換えれ
ば、スルーホールの深さに無関係にスルーホール底面で
のスルーホール径のパターン変換差無しに平坦面でのSi
O2の僅かな膜厚減少を伴いながら、テーパ角５のみが90
゜から０゜に向かつて変化する。上記工程により所望の
テーパ角５を付けた後、この工程でAl配線２上に形成さ
れたアルミニウム酸化物を通常の逆スパツタ法により除
去する。このアルミニウム酸化物の膜厚は高々200Å程
度なので簡単に除去できる。次に第１図（ｄ）に示すよ
うに通常のスパツタ法等により金属層を被着させ、通常
のリソグラフイ及びエツチングにより第２の導線層とし
ての配線層６を形成する。この場合、スルーホール４及
び４′の側壁に十分なテーパが付いているため、アスペ
クト比が高くても配線層６はスルーホール４及び４′内
で十分な膜厚を得ることができる。従つて配線層６のス
ルーホール４及び４′における電気抵抗の増大あるいは
断線はない。このような方法によれば、パターン変換差
による面積の増加を考慮することなく、アスペクト比の
高い接続孔を有し、製造歩留り及び信頼性の高い半導体
装置を得ることができる。
造方法の一実施例を説明する工程の断面図である。同図
において、まず、第１図（ａ）に示すように表面に段差
1aのある半導体基板１上に第１の導電層としてのAl配線
２が形成されており、その上に公知のバイアススパツタ
法またはエツチバツク法等により表面の平坦な絶縁層と
してのSiO2層３を形成する。次に第１図（ｂ）に示すよ
うにリソグラフイ及びエツチングによりSiO2層３に接続
孔としてのスルーホール４及び４′を開ける。この後の
工程が本発明を特徴づけるところで、先述の酸素イオン
による選択的スパツタエツチングを用いて第１図（ｃ）
に示すようにスルーホール４及び４′の側壁にテーパを
付ける。このテーパ角５は０゜より大きく90゜より小さ
い範囲で任意の値に制御できる。従つてスルーホール４
及び４′の上端での孔径の下端での孔径に対する変更差
を大きくしたくないときは、テーパ角５を大きくすれば
よく、逆にスルーホール４及び４′のアスペクト比が大
きく、上層配線の断線が発生する恐れのある場合にはテ
ーパ角５を小さくすればよい。ここで第１図（ｃ）に示
したテーパを付けるための酸素イオンを発生させる手段
としてバイアスECRエツチング法を用いた。第２図はこ
のバイアスECRエツチング装置の断面構成図である。同
図において、試料室24内の下方中央部にはRF等のバイア
ス電源21に接続された基板電極22があり、その上に試料
基板26が載置されている。試料室24の上にはプラズマ発
生室23が設けられており、このプラズマ発生室23と試料
室24との間には試料基板26と対抗するように窓28が設け
られている。プラズマ発生室23の上方周辺部にはガス導
入機構25が設けられており、このガス導入機構25からO2
ガス,Arガス等のエツチング用ガスが供給される。プラ
ズマ発生室23の外周には、プラズマ発生室23で生成され
たイオンを磁界によつて効率よく試料室24に供給するた
めのマグネツトコイル27が設けられている。プラズマ発
生室23におけるイオンの発生方法としてマイクロ波電子
サイクロトン共鳴法を用いている。この装置によれば、
真空度10-4〜10-5Torr程度の高真空下で酸素プラズマが
発生できるため、酸素イオンの生成効率が高く、基板電
極22にRFバイアス電圧を印加すると、このRFバイアス電
圧によつてさらに酸素イオンが加速されるため、試料基
板26上において酸素イオンによる高速スパツタエツチン
グが可能となる。第３図はバイアスECRエツチング法に
おける酸素イオンによるSiO2のエツチング速度のRFパワ
ー依存性を示したものである。同図から明らかなように
酸素イオンの場合には第５図に示すArイオンの場合に比
べてエツチング速度が若干低下するものの、実用上十分
なエツチング速度が得られることがわかる。本発明では
エツチングガスとしてO2ガスを用いるが、O2ガスによ
る、言い換えれば酸素イオンによるスパツタエツチング
によつて第１図（ｃ）に示す如き形状が得られるのは以
下に述べる２つの理由による。先ず、第１図（ｂ）のス
ルーホール４及び４′の側壁にテーパが付くのはよく知
られているスパツタリング率の入射角依存性による。即
ち、エツチングイオンは第２図において試料基板26に垂
直に入射するため、第１図（ｃ）に示すテーパ角５が90
゜のときは第１図（ｂ）のスルーホール４及び４′の側
壁はエツチングされないが、スルーホール４及び４′の
上端角部への電界集中等により該上端のSiO2がスパツタ
されて該上端に僅かでもテーパが付くと、それを核とし
てテーパの形成が始まる。このとき、該テーパはスルー
ホール４及び４′の下端部を始点として形成される。こ
こで平坦面（テーパ角０゜）におけるより傾斜面（テー
パ角が０゜より大きく90゜より小さい）における方がス
パツタリング率が大きい、言い換えれば、エツチング速
度が大きいため、SiO2層３の膜厚は大きく減少せずにテ
ーパ角５が小さくなつていく。この際、注目すべきこと
にスルーホール４及び４′の下端部の位置はほとんど変
化しない。この現象のためにスルーホール４及び４′の
下端でのパターン変換差を考慮する必要がない。さて、
上記工程についてArイオンでスパツタエツチすると、テ
ーパは形成できるものの、第１図（ｃ）においてAl配線
２も同時にエツチングされてしまい都合が悪いが、酸素
イオンでスパツタすると、Al配線２はエツチングされな
いのは先述の通りである。上記酸素イオンによる選択的
スパツタエツチの性質が本発明の半導体装置の製造方法
の最も重要な点である。即ち、酸素イオンによるスパツ
タエツチングにより第１図（ｃ）に示すようなテーパを
スルーホール４及び４′の側壁に付ければ、Al配線２が
エツチングされないため、スルーホール４及び４′の側
壁とAl配線２との接点の位置は変化せず、言い換えれ
ば、スルーホールの深さに無関係にスルーホール底面で
のスルーホール径のパターン変換差無しに平坦面でのSi
O2の僅かな膜厚減少を伴いながら、テーパ角５のみが90
゜から０゜に向かつて変化する。上記工程により所望の
テーパ角５を付けた後、この工程でAl配線２上に形成さ
れたアルミニウム酸化物を通常の逆スパツタ法により除
去する。このアルミニウム酸化物の膜厚は高々200Å程
度なので簡単に除去できる。次に第１図（ｄ）に示すよ
うに通常のスパツタ法等により金属層を被着させ、通常
のリソグラフイ及びエツチングにより第２の導線層とし
ての配線層６を形成する。この場合、スルーホール４及
び４′の側壁に十分なテーパが付いているため、アスペ
クト比が高くても配線層６はスルーホール４及び４′内
で十分な膜厚を得ることができる。従つて配線層６のス
ルーホール４及び４′における電気抵抗の増大あるいは
断線はない。このような方法によれば、パターン変換差
による面積の増加を考慮することなく、アスペクト比の
高い接続孔を有し、製造歩留り及び信頼性の高い半導体
装置を得ることができる。
なお、上述した実施例では、下層配線としてAlを用い
たが、Mo,W等の他の金属でもよく、また、これらの金属
は接続孔内にのみ存在すれば十分であることは上述の実
施例の説明から明らかである。さらにテーパを付けるエ
ツチング装置としてバイアスECRエツチング装置を用い
たが、要は酸素イオンで絶縁膜をエツチングすることが
重要なのであり、この概念を逸脱しない他方式のエツチ
ング装置を用いてもよいことは言うまでもない。
たが、Mo,W等の他の金属でもよく、また、これらの金属
は接続孔内にのみ存在すれば十分であることは上述の実
施例の説明から明らかである。さらにテーパを付けるエ
ツチング装置としてバイアスECRエツチング装置を用い
たが、要は酸素イオンで絶縁膜をエツチングすることが
重要なのであり、この概念を逸脱しない他方式のエツチ
ング装置を用いてもよいことは言うまでもない。
また上述した実施例では、導電層が２層の場合を説明
したが、本発明による半導体装置の製造方法を繰り返す
ことで導電層が３層以上何層の構造でも実現できること
は説明を待たない。
したが、本発明による半導体装置の製造方法を繰り返す
ことで導電層が３層以上何層の構造でも実現できること
は説明を待たない。
以上説明したように本発明によれば、酸素イオンを用
いることで材料によるスパツタエツチング速度を大幅に
変える、いわゆる選択的エツチング現象を用いたので、
従来工程に汚染の心配のない簡単な工程を１工程追加す
るのみで接続孔の側壁にテーパが付けられる。しかもそ
のテーパは接続孔の側壁と下層金属との接点から自己整
合的に形成されるので、接続孔底面でのパターン変換差
は皆無であり、従つて隣接せる接続孔間での短絡も無
い。また０゜から90゜の間の任意のテーパ角が得られる
ため、任意の深さの接続孔上に配線金属が十分被着でき
る。以上の効果により、アスペクト比の高い接続孔を有
し、製造歩留り及び信頼性の高い半導体装置が得られる
という極めて優れた効果を有する。
いることで材料によるスパツタエツチング速度を大幅に
変える、いわゆる選択的エツチング現象を用いたので、
従来工程に汚染の心配のない簡単な工程を１工程追加す
るのみで接続孔の側壁にテーパが付けられる。しかもそ
のテーパは接続孔の側壁と下層金属との接点から自己整
合的に形成されるので、接続孔底面でのパターン変換差
は皆無であり、従つて隣接せる接続孔間での短絡も無
い。また０゜から90゜の間の任意のテーパ角が得られる
ため、任意の深さの接続孔上に配線金属が十分被着でき
る。以上の効果により、アスペクト比の高い接続孔を有
し、製造歩留り及び信頼性の高い半導体装置が得られる
という極めて優れた効果を有する。
第１図は本発明による半導体装置の製造方法の一実施例
を説明する工程の要部断面図、第２図はバイアスECRエ
ツチング装置を示す概略側断面図、第３図は酸素イオン
によるスパツタエツチング速度のRFパワー依存性を示す
図、第４図は埋込率のアスペクト比依存性を示す図、第
５図は従来の半導体装置の製造方法を説明する工程の要
部断面図、第６図はArイオンによるスパツタエツチング
速度のRFパワー依存性を示す図である。 １……半導体基板、２……Al配線、３……SiO2層、4,
4′……スルーホール、５……テーパ角、６……配線
層、７……レジスト層、21……バイアス電源、22……基
板電極、23……プラズマ発生室、24……試料室、25……
ガス導入機構、26……試料基板、27……マグネツトコイ
ル、28……窓。
を説明する工程の要部断面図、第２図はバイアスECRエ
ツチング装置を示す概略側断面図、第３図は酸素イオン
によるスパツタエツチング速度のRFパワー依存性を示す
図、第４図は埋込率のアスペクト比依存性を示す図、第
５図は従来の半導体装置の製造方法を説明する工程の要
部断面図、第６図はArイオンによるスパツタエツチング
速度のRFパワー依存性を示す図である。 １……半導体基板、２……Al配線、３……SiO2層、4,
4′……スルーホール、５……テーパ角、６……配線
層、７……レジスト層、21……バイアス電源、22……基
板電極、23……プラズマ発生室、24……試料室、25……
ガス導入機構、26……試料基板、27……マグネツトコイ
ル、28……窓。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 及川 秀男 神奈川県厚木市森の里若宮３番１号 日 本電信電話株式会社厚木電気通信研究所 内 (56)参考文献 特開 昭61−27636（ＪＰ，Ａ) 特開 昭59−158524（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の導電層を形成する工程と、上記第１
の導電層上に絶縁層を形成する工程と、上記絶縁層に接
続孔を形成する工程と、上記接続孔の側壁に酸素イオン
のみでスパッタエッチングすることによりテーパを形成
する工程と、上記第１の導電層および絶縁層上に第２の
導電層を形成する工程とを含むことを特徴とした半導体
装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62185384A JP2563180B2 (ja) | 1987-07-27 | 1987-07-27 | 半導体装置の製造方法 |
| DE3851802T DE3851802T2 (de) | 1987-07-20 | 1988-07-18 | Methode zur Verbindung von Leitungen durch Verbindungslöcher. |
| EP88111550A EP0300414B1 (en) | 1987-07-20 | 1988-07-18 | Method of connecting wirings through connection hole |
| KR1019880008981A KR920002863B1 (ko) | 1987-07-20 | 1988-07-19 | 접속공을 사이에 둔 배선의 접속방법 |
| US08/101,780 US5320979A (en) | 1987-07-20 | 1993-08-03 | Method of connecting wirings through connection hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62185384A JP2563180B2 (ja) | 1987-07-27 | 1987-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430228A JPS6430228A (en) | 1989-02-01 |
| JP2563180B2 true JP2563180B2 (ja) | 1996-12-11 |
Family
ID=16169865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62185384A Expired - Fee Related JP2563180B2 (ja) | 1987-07-20 | 1987-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563180B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101033468B1 (ko) * | 2009-06-30 | 2011-05-09 | 주식회사 하이닉스반도체 | 워드 라인의 저항을 개선할 수 있는 상변화 메모리 장치, 그것의 배열 구조, 및 그것의 제조방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504935A (en) * | 1983-02-14 | 1985-03-12 | U.S. Philips Corporation | Electrodynamic focus and radial slide drive for an optical disc system |
| JPH04132220A (ja) * | 1990-09-21 | 1992-05-06 | Tokyo Ohka Kogyo Co Ltd | プラズマテーパエッチング方法 |
| KR100611152B1 (ko) | 2003-11-27 | 2006-08-09 | 삼성에스디아이 주식회사 | 평판표시장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127636A (ja) * | 1984-07-17 | 1986-02-07 | Nec Corp | ドライエツチング方法 |
-
1987
- 1987-07-27 JP JP62185384A patent/JP2563180B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101033468B1 (ko) * | 2009-06-30 | 2011-05-09 | 주식회사 하이닉스반도체 | 워드 라인의 저항을 개선할 수 있는 상변화 메모리 장치, 그것의 배열 구조, 및 그것의 제조방법 |
| US8415197B2 (en) | 2009-06-30 | 2013-04-09 | SK Hynix Inc. | Phase change memory device having an improved word line resistance, and methods of making same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6430228A (en) | 1989-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |