TWI545733B - 顯示面板 - Google Patents

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TWI545733B
TWI545733B TW103104355A TW103104355A TWI545733B TW I545733 B TWI545733 B TW I545733B TW 103104355 A TW103104355 A TW 103104355A TW 103104355 A TW103104355 A TW 103104355A TW I545733 B TWI545733 B TW I545733B
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Description

顯示面板
本發明是有關於一種顯示面板，且特別是有關於一種具有薄膜電晶體基板的顯示面板。
於顯示面板的製程中，若要讓位於絕緣層上下兩側之導電層導通，會設計通孔(via or contact hole)，使上下兩側之導電層能電性連接。舉例來說，使畫素結構中畫素電極與薄膜電晶體之汲極電性連接的方法，就是在形成畫素電極之前，先進行圖案化製程，於絕緣層中形成通孔，暴露底下的汲極，再鍍上畫素電極，則畫素電極與汲極可藉由此通孔電性連接。
然而，隨著高解析度顯示面板的發展，其結構與製程也越加複雜，不同的導電層間可能間隔一層以上的絕緣層。由於不同絕緣層的成膜條件不同，在蝕刻形成通孔時，便容易形成倒角。這樣的倒角易使通孔填補不完全，或於鍍上導電層時發生斷線，影響顯示面板的品質。
本發明係有關於一種顯示面板，具有特定的鈍化層設計，能使通孔側壁的鈍化層接面平緩，避免其上電極層斷線的情形。
根據本發明之第一方面，提出一種顯示面板。顯示面板包括薄膜電晶體基板、對向基板及位於兩者之間的顯示層。薄膜電晶體基板包括底板、閘極層、閘極介電層、半導體層、第一電極層、第一鈍化層、第二鈍化層及第二電極層。閘極層位於底板之上。閘極介電層位於閘極層之上。半導體層位於閘極介電層之上。第一電極層位於半導體層之上。第一鈍化層位於第一電極層之上。第二鈍化層位於第一鈍化層之上，且具有通孔貫穿第一鈍化層，以暴露部份之第一電極層。第二電極層位於第二鈍化層之上，並通過通孔與第一電極層電性連接。其中，第一鈍化層在通孔側邊具有第一傾角，第二鈍化層在通孔側邊具有第二傾角，第一傾角與第二傾角的角度差小於30度。
根據本發明之第二方面，提出一種顯示面板。顯示面板包括薄膜電晶體基板、對向基板及位於兩者之間的顯示層。薄膜電晶體基板包括底板、閘極層、閘極介電層、半導體層、第一電極層、第一鈍化層、第二鈍化層及第二電極層。閘極層位於底板之上。閘極介電層位於閘極層之上。半導體層位於閘極介電層之上。第一電極層位於半導體層之上。第一鈍化層位於第一電極層之上。第二鈍化層位於第一鈍化層之上，並具有通孔貫穿第一鈍化層，以暴露部份之第一電極層。第二電極層位於第二鈍化 層之上，並通過通孔與第一電極層電性連接。其中，第二鈍化層為複數層鈍化膜組成的多層結構，且該第二鈍化層在該通孔側邊具有介於10-80度的一第二傾角。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
1‧‧‧顯示裝置
10、11、12‧‧‧薄膜電晶體基板
100‧‧‧底板
110‧‧‧閘極層
120‧‧‧閘極介電層
130‧‧‧半導體層
135‧‧‧蝕刻停止層
140‧‧‧第一電極層
141‧‧‧第一部份
142‧‧‧第二部份
150‧‧‧第一鈍化層
151‧‧‧第一邊緣
160‧‧‧有機層
161‧‧‧開口
170‧‧‧第二鈍化層
171‧‧‧第一鈍化膜
172‧‧‧第二鈍化膜
173‧‧‧第三鈍化膜
174‧‧‧第二邊緣
180‧‧‧第二電極層
190‧‧‧通孔
191‧‧‧通孔側邊
200‧‧‧共同電極層
2‧‧‧顯示面板
20‧‧‧顯示層
30‧‧‧對向基板
40‧‧‧背光模組
θ1‧‧‧第一傾角
θ2‧‧‧第二傾角
d‧‧‧距離
第1圖繪示依照本發明一實施例之顯示裝置的示意圖。
第2A圖繪示依照本發明一實施例之薄膜電晶體基板的示意圖。
第2B圖繪示第2A圖之區域A的放大示意圖。
第3圖繪示依照本發明另一實施例之薄膜電晶體基板的示意圖。
第4A-4D圖繪示第2A圖及第3圖中通孔之製造方法的示意圖。
以下參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需特別注意的是，圖式已經簡化以利清楚說明實施例之內容，且圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。
請參照第1圖，其繪示依照本發明一實施例之顯示裝置。顯示裝置1包括顯示面板2及背光模組40。當顯示面板2為液晶顯示面板時，由薄膜電晶體基板10、顯示層20以及對向基板30組成，顯示層為液晶層。顯示層20位於薄膜電晶體基板10及對向基板30之間，可受電壓的驅動而 改變其透光率。對向基板30相對於薄膜電晶體基板10設計，例如是彩色濾光片基板，使顯示面板2能夠顯示彩色。值得注意的是，當顯示面板2為有機發光二極體面板時，則可不具有背光模組40，且顯示層20為有機發光層。
薄膜電晶體基板10為顯示面板2的主要元件，其上劃分有多個畫素區域，每個畫素區域具有對應的薄膜電晶體，可調整位於此區域顯示層的透光率。薄膜電晶體基板依其畫素結構的設計不同，分為多種類型，以下以第2A圖及第2B圖舉例說明。
請參照第2A圖，其繪示依照本發明一實施例之薄膜電晶體基板。第2A圖之薄膜電晶體基板11為後通道蝕刻(back channel etch,BCE)結構，包括底板100、閘極層110、閘極介電層120、半導體層130、第一電極層140、第一鈍化層150(passivation layer)、第二鈍化層170、第二電極層180及通孔190。
如第2A圖所示，閘極層110位於底板100之上，閘極介電層120位於閘極層110之上，半導體層130位於閘極介電層120之上。也就是說，閘極介電層120分開閘極層110與半導體層130。本例中，閘極層位於作為主動層的半導體層130之下，所以稱為下閘極(bottom gate)式結構。第一電極層140位於半導體層130之上，並與半導體層130電性連接，構成一薄膜電晶體，並以半導體層130作為薄膜電晶體的主動層。詳細的說，第一電極層140被圖案化為分開的第一部份141與第二部份142，第一部份141與半導體層130電性連接，形成源極接觸；第二部份142與半導體層130電性連接，形成汲極接觸。
如第2A圖所示，第一鈍化層150形成在第一電極層140上，有機層160形成於第一鈍化層150上，第二鈍化層170則形成於有機層160上。共同電極層200形成於第二鈍化層170及有機層160之間。第一鈍化層150、第二鈍化層170的材質跟半導體層130的材料有關，例如當半導體層130氧化銦鎵鋅(IGZO)為材料時，第一鈍化層150可選用氧化矽(SiOX)，而第二鈍化層可選用氮化矽(SiNX)。鈍化層150、170具有阻水氣、絕緣之類的特性，可保護薄膜電晶體基板上的其他結構。有機層160的材質例如是壓克力或PFA樹脂(Perfluoroalkoxy)，用以加大畫素電極(第二電極層180)與訊號線(未繪示)的距離，應用在高解析度的薄膜電晶體基板中可顯著減少兩者間訊號的耦合干擾。一實施例中，第一鈍化層150與第二鈍化層170的厚度約為800-4000Å，而有機層160的厚度約為5000-20000Å。值得注意的是，在其他實施例中，薄膜電晶體基板中也可不設置有機層，或以其他的元件代替，並不限制。
如第2A圖所示，通孔190具有通孔側邊191，並貫穿第一鈍化層150、有機層160及第二鈍化層170，以暴露第一電極層140的第二部份142(汲極接觸)。第二電極層180例如是畫素電極，位於第二鈍化層170上，並透過通孔190與第一電極層140電性連接。值得注意的是，雖然在薄膜電晶體之上的第一鈍化層150及第二鈍化層170中間以有機層160間隔，然第二鈍化層170在通孔側邊191係直接覆蓋在第一鈍化層150之上(區域A)。特別注意的是，由於第一鈍化層150及第二鈍化層170為不同成分，蝕刻通孔190時會有不同的蝕刻速率，故在通孔側邊191的第一鈍化層150與第二鈍化層170不一定能呈同一直線，例如可呈階梯狀，如第2A圖所示。
請參照第2B圖，其繪示第2A圖之區域A(通孔190側壁)的放大圖，為方便說明，此圖中係省略部份元件。如圖所示，第一鈍化層150在通孔側邊191(第2A圖)具有第一傾角θ 1(taper angle)，第二鈍化層170在通孔側邊191具有第二傾角θ 2。由於第一鈍化層150與第二鈍化層為不同成分，形成通孔時其蝕刻速率會有差異，故第一傾角θ 1與第二傾角θ 2的值存在差異，當差異太大的時候便可能會產生倒角，使之後形成的第二電極層180斷線。本實施例將第二鈍化層170設計為3層鈍化膜結構，依序分別為第一鈍化膜171、第二鈍化膜172及第三鈍化膜173，並調整於相同蝕刻條件下其蝕刻速率使第一鈍化膜171<第二鈍化膜172<第三鈍化膜173，也就是越接近第一鈍化層150的鈍化膜具有較慢的蝕刻速率。如此一來，可顯著控制第二傾角θ 2的大小。一實施例中，第一傾角θ 1與第二傾角θ 2的差異小於30度，然在其他實施例差異可小於3度。在另一實施例中，第二傾角係介於10-80度，或介於45-60度之間。藉由調整在通孔側邊191之第一鈍化層150、第二鈍化層170的角度相近，可防止第二電極層180在鍍膜時斷開，保持薄膜電晶體基板的品質。
此外在本例中，由於第二鈍化層170係在有機層160之後形成，不能採用太高溫(>250℃)的成膜溫度，以免對有機層160造成破壞(通常採200-220℃的低溫成膜)。故第二鈍化層170的蝕刻速率會大於第一鈍化層150(至少2倍)，使第一鈍化層150在通孔側邊191的第一邊緣151與第二鈍化層170在通孔側邊191的第二邊緣174不一定會對齊，第二邊 緣174較第一邊緣151遠離該通孔190，而形成階梯狀，第一邊緣15與第二邊緣174的邊緣形成距離d(第2B圖)。一實施例中，距離d的範圍係介於500-2000埃(Å)。
請參照第3圖，其繪示依據本發明另一實施例之薄膜電晶體基板12。薄膜電晶體基板12係採用蝕刻停止層(etching stop layer,ESL)架構，與第2A圖的薄膜電晶體基板11的差異之處在於，第一電極層140與半導體層130之間設置了蝕刻停止層135。其餘元件與第2A圖之薄膜電晶體基板11相似，此處不再贅述。
以下第4A至第4D圖說明第2A圖及第3圖中通孔190的製造方法。為方便說明，圖式僅列出通孔190的鄰近元件，而不繪示整個薄膜電晶體基板。
首先，如第4A圖所示，依序在第一電極層140上沉積第一鈍化層150及有機層160。第一鈍化層150的材料為氮化矽或氧化矽，有機層的材料例如是壓克力。
接著，如第4B圖所示，以一光罩(未繪示)進行微影蝕刻製程，在有機層160上形成開口161，並暴露第一鈍化層150。
再來，如第4C圖所示，形成第二鈍化層170覆蓋第一鈍化層150及有機層160。第二鈍化層170的材料為氮化矽。在此步驟中，係形成多層於相同蝕刻條件下具有不同蝕刻速率的鈍化膜，以組成第二鈍化層170，其中越下方的鈍化膜蝕刻速率越慢，第一鈍化膜171<第二鈍化膜172<第三鈍化膜173。一實施例中，第一鈍化膜171的蝕刻速率約為150Å/s，第二鈍化膜172的蝕刻速率約為168Å/s，第三鈍化膜173的蝕刻速率 約為190Å/s。蝕刻速率可藉由調整壓力以及通入氣體的比率改變。舉例來說，壓力越高，形成之鈍化膜的蝕刻速率越快；而通入氣體中(NH3/SiH4)的比率越大(表NH3越多)，形成之鈍化膜的蝕刻速率越慢。本實施例中係以3層鈍化膜171、172、173組成的第二鈍化層170為例，然在其他實施例中，第二鈍化層170亦可為2層或更多層的結構。
然後，如第4D圖所示，以一光罩(可與第4B圖所用之光罩相同或不同)對第二鈍化層170及第一鈍化層150進行微影蝕刻製程，形成通孔190以暴露第一電極層140。由於在第二鈍化層中接近第一鈍化層150(下方)的鈍化膜之蝕刻速率較慢，而遠離第一鈍化層150(上方)的蝕刻速率較快，藉此可使通孔側壁的第二鈍化層170不為垂直，而具有小於80度的第二傾角θ 2，亦可使第一傾角θ 1與第二傾角θ 2的角度差相近。最後於通孔內鍍上第二電極層(未繪示)，則完成第2A圖及第3圖的通孔190。
上述實施例之顯示面板，藉由調整薄膜電晶體基板內之鈍化層的蝕刻速率，可使通孔側壁之鈍化層較為平緩，具有較小的角度差。於通孔中鍍上畫素電極時，便不容易形成斷線，維持低阻抗，提昇面板品質。詳細而言，第一傾角θ 1與第二傾角θ 2的差異小於30度，畫素電極於汲極接觸的接觸阻抗為2286.1歐姆(Ω)，相較於習知第一傾角θ 1與第二傾角θ 2的差異大於30度其接觸阻抗為71930.6歐姆(Ω)，有大幅降低阻抗的效果。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因 此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
140‧‧‧第一電極層
150‧‧‧第一鈍化層
151‧‧‧第一邊緣
170‧‧‧第二鈍化層
171‧‧‧第一鈍化膜
172‧‧‧第二鈍化膜
173‧‧‧第三鈍化膜
174‧‧‧第二邊緣
θ 1‧‧‧第一傾角
θ 2‧‧‧第二傾角
d‧‧‧距離

Claims (20)

  1. 一種顯示面板，包括：一薄膜電晶體基板，包括：一底板；一閘極層，位於該底板之上；一閘極介電層，位於該閘極層之上；一半導體層，位於該閘極介電層之上；一第一電極層，位於該半導體層之上；一第一鈍化層，位於該第一電極層之上；一第二鈍化層，位於該第一鈍化層之上，該第二鈍化層具有一通孔，該通孔貫穿該第一鈍化層，以暴露部份之該第一電極層；及一第二電極層，位於該第二鈍化層之上，並通過該通孔與該第一電極層電性連接，其中，該第一鈍化層在該通孔側邊具有一第一傾角，該第二鈍化層在該通孔側邊具有一第二傾角，該第一傾角與該第二傾角的角度差小於30度，且於相同蝕刻條件下該第二鈍化層的蝕刻速率大於該第一鈍化層的蝕刻速率；一對向基板，與該薄膜電晶體基板相對設置；以及一顯示層，位於該薄膜電晶體基板及該對向基板之間。
  2. 如申請專利範圍第1項所述之顯示面板，其中該薄膜電晶 體基板更具有一有機層，位於該第一鈍化層與該第二鈍化層之間。
  3. 如申請專利範圍第1項所述之顯示面板，其中在該通孔側邊，該第二鈍化層直接覆蓋在該第一鈍化層之上。
  4. 如申請專利範圍第1項所述之顯示面板，其中該第二鈍化層由一第一鈍化膜及一第二鈍化膜組成，且該第一鈍化膜位於該第一鈍化層及該第二鈍化膜之間。
  5. 如申請專利範圍第4項所述之顯示面板，其中於相同蝕刻條件下該第一鈍化膜的蝕刻速率小於該第二鈍化膜的蝕刻速率。
  6. 如申請專利範圍第1項所述之顯示面板，其中該半導體層的材料為氧化銦鎵鋅(IGZO)。
  7. 如申請專利範圍第1項所述之顯示面板，其中該第一鈍化層的材料為氧化矽，而該第二鈍化層的材料為氮化矽。
  8. 如申請專利範圍第3項所述之顯示面板，其中該第一鈍化層在該通孔側邊具有一第一邊緣，該第二鈍化層在該通孔側邊具有一第二邊緣，該第二邊緣較該第一邊緣遠離該通孔。
  9. 如申請專利範圍第8項所述之顯示面板，其中該第一邊緣與該第二邊緣之距離介於500-2000埃(Å)。
  10. 如申請專利範圍第1項所述之顯示面板，其中該第一傾角與該第二傾角的角度差介於3-10度。
  11. 一種顯示面板，包括：一薄膜電晶體基板，包括： 一底板；一閘極層，位於該底板之上；一閘極介電層，位於該閘極層之上；一半導體層，位於該閘極介電層之上；一第一電極層，位於該半導體層之上；一第一鈍化層，位於該第一電極層之上；一第二鈍化層，位於該第一鈍化層之上，該第二鈍化層具有一通孔，該通孔貫穿該第一鈍化層，以暴露部份之該第一電極層；及一第二電極層，位於該第二鈍化層之上，並通過該通孔與該第一電極層電性連接，其中，該第二鈍化層為複數層鈍化膜組成的多層結構，且該第二鈍化層在該通孔側邊具有介於10-80度的一第二傾角，且於相同蝕刻條件下該第二鈍化層的蝕刻速率大於該第一鈍化層的蝕刻速率；一對向基板，與該薄膜電晶體基板相對設置；以及一顯示層，位於該薄膜電晶體基板及該對向基板之間。
  12. 如申請專利範圍第11項所述之顯示面板，其中該薄膜電晶體基板更具有一有機層，位於該第一鈍化層與該第二鈍化層之間。
  13. 如申請專利範圍第11項所述之顯示面板，其中在該通孔側邊，該第二鈍化層直接覆蓋在該第一鈍化層之上。
  14. 如申請專利範圍第11項所述之顯示面板，其中該第二鈍化層由一第一鈍化膜及一第二鈍化膜組成，且該第一鈍化膜位於該第一鈍化層及該第二鈍化膜之間。
  15. 如申請專利範圍第14項所述之顯示面板，其中於相同蝕刻條件下該第一鈍化膜的蝕刻速率小於該第二鈍化膜的蝕刻速率。
  16. 如申請專利範圍第11項所述之顯示面板，其中該半導體層的材料為氧化銦鎵鋅(IGZO)。
  17. 如申請專利範圍第11項所述之顯示面板，其中該第一鈍化層的材料為氧化矽，而該第二鈍化層的材料為氮化矽。
  18. 如申請專利範圍第13項所述之顯示面板，其中該第一鈍化層在該通孔側邊具有一第一邊緣，該第二鈍化層在該通孔側邊具有一第二邊緣，該第二邊緣較該第一邊緣遠離該通孔。
  19. 如申請專利範圍第18項所述之顯示面板，其中該第一邊緣與該第二邊緣之距離介於500-2000埃(Å)。
  20. 如申請專利範圍第11項所述之顯示面板，其中該第二傾角的角度介於45-60度。
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