KR100852252B1

KR100852252B1 - 표시장치 및 그 제조 방법

Info

Publication number: KR100852252B1
Application number: KR1020070085932A
Authority: KR
Inventors: 타쿠지 이마무라
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2006-09-04
Filing date: 2007-08-27
Publication date: 2008-08-14
Also published as: US20080054268A1; CN101140942A; JP2008066323A; TW200816490A; KR20080021518A

Abstract

제조율 및 신뢰성이 높은 표시장치 및 그 제조 방법을 제공한다. 본 발명에 따른 표시장치는, 층간 절연막(12)과, 표시 영역(111)에 있어서 층간 절연막(12) 위에 배치되어 주변 영역(112)으로부터 신호 또는 전원을 TFT(120)에 공급하기 위한 신호 배선(13)과, 신호 배선(13) 위에 형성된 패시베이션 막(14)과, 표시 영역(111)에 설치되어 패시베이션 막(14) 위에 형성된 유기 평탄화 막(17)과, 유기 평탄화 막(17) 위에 형성된 상층 도전 막(15)을 구비하고, 주변 영역(112)의 유기 평탄화 막(17)이 형성되지 않는 비평탄화 영역(300)에 있어서, 신호 배선(13)과 상층 도전 막(15) 사이에 2층 이상의 무기 절연막이 형성되어 있는 것이다.

층간 절연막, 표시 영역, 주변 영역, 신호 배선, 패시베이션 막

Description

표시장치 및 그 제조 방법{Display Device and Manufacturing Method Thereof}

본 발명은, 표시장치 및 그 제조 방법에 관한 것이다.

종래, 표시장치의 일종으로서, 화소마다 배치되는 발광소자에 유기 EL소자를 사용한 유기 EL(electroluminescence:전계 발광)표시장치가 주목받고 있다. 유기 EL표시장치는, 유기 EL층을 상하에서 끼우는 전극 사이에 전류를 흐르게 함으로써 유기 EL층을 발광시키는 것이다. 유기 EL소자는, 투명전극으로 이루어지는 양극과 금속으로 이루어지는 음극 사이에 끼워진 구조로 되어 있다.

액티브 매트릭스형 유기 EL표시장치에 있어서, 유기 EL소자를 구동하는 능동소자로서, 일반적으로 박막트랜지스터(Thin Film Transistor:이하, TFT라 칭한다)가 이용되고 있다. 이 TFT를 포함하는 화소 구동회로 기판(이하, TFT기판이라 칭한다)의 화소마다, 유기 EL층을 포함하는 유기 EL소자가 형성된다. 그리고, 유리 기판 위에 TFT를 포함하는 화소 회로를 가지는 회로층 위에 유기 EL소자를 포함하는 유기 EL층이 형성된다. 이 유기 EL층과 회로층은, 콘택부를 통해 전기적으로 접속 한다.

유기 EL층의 막두께는 통상 수㎛이하이며, 예를 들면 몇십nm∼몇백nm으로 극히 얇다. 또한 유기 EL층은, 성막에 의해 TFT기판 위에 형성된다. 따라서, 성막하는 TFT기판의 바탕면이 충분히 평탄하지 않을 경우, 유기 EL층을 균일한 막두께로 성막할 수 없다는 문제가 생긴다. 즉, 유기 EL층 아래의 회로층의 평탄성이 극히 중요하게 된다.

그래서, 유기 EL층의 바탕 면을 평탄화할 목적으로, TFT기판의 화소부에 평탄화 막을 사용하는 기술이 특허문헌 1∼3에 개시되어 있다. 구체적으로는, TFT기판의 투명전극(양극)의 하층에 형성되는 절연층으로서 평탄화 막을 형성하고 있다. 또한 TFT의 투명전극 하층에, 무기 절연막과 유기수지막으로 적층된 절연층을 형성하는 기술도 특허문헌 4에 개시되어 있다.

평탄화 막으로서는, 평탄화에 적합한 재료라는 이유로 폴리이미드수지나 아크릴수지라는 유기 절연막이 주로 이용된다. 그러나, 이들의 유기 절연막은, 활성화 불순물이 함유되어 있을 뿐만아니라, 흡습되기 쉽다는 특징을 가지고 있다. 따라서, 유기 절연막에 흡수된 수분이나 불순물이 유기 EL층에 침입하여, 유기 EL층의 절연성 및 신뢰성이 열화한다는 문제가 생긴다.

전술한 문제를 해결하기 위해, 도 8에 나타내는 바와 같이 TFT기판(110)의 표시 영역(111)과 주변 영역(112)에서는 평탄화 막이 분리되고, 주변 영역(112)의 일부에서 평탄화 막이 없는 비평탄화 영역(300)을 가지는 구조가 특허문헌 5, 6에 개시되어 있다. 이에 따라 유기 EL층으로부터 누출하는 수분이나 불순물에 의한 신 뢰성 열화를 방지할 수 있다.

[특허문헌 1] 일본국 공개특허공보 특개2002-076346호

[특허문헌 2] 일본국 공개특허공보 특개2002-202735호

[특허문헌 3] 일본국 공개특허공보 특개2002-215063호

[특허문헌 4] 일본국 공개특허공보 특개2000-349300호

[특허문헌 5] 일본국 공개특허공보 특개2005-164818호

[특허문헌 6] 일본국 공개특허공보 특개2006-066206호

그러나, 발명자는 종래기술에는 이하의 과제가 있음을 알아냈다. 도 9를 사용하여, 종래기술에 따른 과제를 이하에 설명한다. 도 9는, 도 8에서 나타낸 비평탄화 영역(300)에 있어서의 TFT기판(110)의 구조를 나타낸 단면도이다. 도 9는, 게이트 절연막(20)보다 위의 적층구조를 나타내고 있다. 게이트 절연막(20) 위에는, 게이트 배선(21)이 형성되어 있다. 그리고, 층간 절연막(22)에 형성된 콘택홀(28) 을 통해 신호 배선(23)과 게이트 배선(21)이 접속하고 있다. 또한 신호 배선(23) 위를 덮도록 패시베이션 막(24)이 형성되고, 그 위에 상층 도전 막(25)이 형성되어 있다. 여기에서, 신호 배선(23)은, TFT의 제어 신호나 전원신호를 공급하는 배선을 도시하고 있다. 상층 도전 막(25)은, 유기 EL층을 끼우는 전극 중, 유기 EL층의 상층에 배치되는 양극(애노드 전극)을 형성한다.

도 9에 나타내는 바와 같이, 종래기술에서는, 상층 도전 막(25)과 신호 배선(23) 사이에 층간 절연막(22)이 1층 형성되어 있다. 패시베이션 막(24)의 두께는, 300nm이하로 얇기 때문에, 프로세스 상의 격차에 따라서는, 상층 도전 막(25)과 신호 배선(23) 사이(예를 들면 화살표부)에서 절연 내성이 저하하는 경우가 있다. 그 결과, 상층 도전 막(25)과 신호 배선(23)이 단락하여, 유기 EL표시장치의 제조율 및 신뢰성이 저하하는 문제가 생기고 있다.

본 발명은, 이상의 문제점을 감안하여 이루어진 것으로서, 제조율 및 신뢰성이 높은 표시장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명의 제1의 양태는, 표시 영역과, 상기 표시 영역의 외측에 배치된 주변 영역을 구비하는 표시장치로서, 기판과, 상기 기판의 상기 표시 영역 내에 형성된 TFT와, 상기 TFT 위에 층간 절연막과, 상기 표시 영역에 있어서 상기 층간 절연막 위에 배치되어 상기 주변 영역으로부터 신호 또는 전원을 상기 TFT에 공급하기 위한 배선과, 상기 배선 위에 형성된 패시베이션 막과, 상기 표시 영역에 설치되어 상기 패시베이션 막 위에 형성된 평탄화 막과, 상기 평탄화 막 위에 형성된 상층 도전 막을 구비하고, 상기 주변 영역의 상기 평탄화 막이 형성되지 않은 비평탄화 영역에 있어서, 상기 배선과 상기 상층 도전 막 사이에 2층 이상의 무기 절연막이 형성되어 있는 것이다.

본 발명의 제2의 양태는, 표시 영역과, 상기 표시 영역의 외측에 배치된 주변 영역을 구비하는 표시장치의 제조 방법으로서, 기판 위의 표시 영역 내에 TFT를 형성하는 공정과, 상기 TFT 위에 층간 절연막을 형성하는 공정과, 상기 표시 영역내에 있어서의 상기 층간 절연막 위에 상기 주변 영역으로부터 신호 또는 전원을 상기 TFT에 공급하기 위한 배선을 형성하는 공정과, 상기 배선 위에 패시베이션 막을 형성하는 공정과, 상기 패시베이션 막 위에 상기 표시 영역에 배치되는 평탄화 막을 형성하는 공정과, 상기 평탄화 막 위에 상층 도전 막을 형성하는 공정을 구비하고, 상기 주변 영역의 상기 평탄화 막이 형성되지 않는 비평탄화 영역에 있어서, 상기 배선과 상기 상층 도전 막 사이에 적어도 2층 이상의 무기 절연막이 형성되어 있는 것이다.

본 발명에 의하면, 제조율 및 신뢰성이 높은 표시장치 및 그 제조 방법을 제공할 수 있다.

이하에, 본 발명의 바람직한 실시예에 대하여 설명한다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화가 행해지고 있다. 또한 설명의 명확화를 위해, 필요에 따라 중복 설명은 생략되고 있다.

처음에, 본 발명에 따른 표시장치에 이용되는 TFT기판에 관하여 설명한다. 본 발명에 따른 표시장치(100)는, 특히 유기 EL표시장치를 예로 사용하여 설명한다. 도 1a는, 유기 EL표시장치에 이용되는 TFT기판의 구성을 나타내는 정면도이다. 이것은, 실시예 1 및 실시예 2에 있어서 공통되는 구조이다. 도 1에 나타내는 유기 EL표시장치는, 유리 기판 등으로 형성되는 TFT기판(110)을 가지고 있다. 도 1b는, 도 1a의 TFT기판의 표시 영역을 나타내고 있다. TFT기판(110)은, 예를 들면 TFT가 어레이 모양으로 배치된 TFT어레이 기판이다.

TFT기판(110)에는, 표시 영역(111)과 표시 영역(111)을 둘러싸도록 설치된 주변 영역(112)이 설치된다. 도 1b에 나타내는 바와 같이 표시 영역(111)은 사각형상으로 형성된다. 주변 영역(112)은, 표시 영역(111)을 둘러싸도록 액틀 모양으로 형성된다. 이 주변 영역(112)에 있어서, 범위 형의 씰재가 형성되어, TFT기판(110)과 대향기판이 서로 붙여진다. 이에 따라 유기 EL층이 밀봉된다. 또한, 주변 영역(112)에는, 평탄화 막이 형성되지 않는 비평탄화 영역(300)이 배치되어 있다. 비 평탄화 영역(300)은, 표시 영역(111)을 둘러싸도록 틀모양으로 배치되어 있다. 이 비평탄화 영역(300)에서는, 후술하는 평탄화 막이 제거되고 있다. 즉, 비평탄화 영역(300)에서는, 평탄화 막이 형성되지 않는 홈이 형성되어 있다. 또한, 비평탄화 영역(300)은, 예를 들면 씰재의 내측에 형성된다.

도 1a에 나타내는 바와 같이, 표시 영역(111)에는, 복수의 주사 신호 선(113)과 복수의 표시 신호 선(114)이 형성되어 있다. 복수의 주사 신호 선(113)은 평행하게 설치된다. 마찬가지로, 복수의 표시 신호 선(114)은 평행하게 설치된다. 주사 신호 선(113)과 표시 신호 선(114)은, 서로 교차하도록 형성되어 있다. 주사 신호 선(113)과 표시 신호 선(114)은 직교하고 있다. 그리고, 인접하는 주사 신호 선(113)과 표시 신호 선(114)으로 둘러싸인 영역이 화소(117)가 된다. 따라서, TFT기판(110)에서는, 화소(117)가 매트릭스 모양으로 배열된다.

TFT기판(110)의 주변 영역(112)에는, 주사신호 구동회로(115)와 표시신호 구동회로(116)가 설치된다. 주사 신호 선(113)은, 표시 영역(111)으로부터 주변 영역(112)까지 연장 설치되어 있다. 주사 신호 선(113)은, TFT기판(110)의 단부에서, 주사신호 구동회로(115)에 접속된다. 표시 신호 선(114)도 마찬가지로, 표시 영역(111)으로부터 주변 영역(112)까지 연장 설치되어 있다. 표시 신호 선(114)은, TFT기판(110)의 단부에서, 표시신호 구동회로(116)와 접속된다. 주사신호 구동회로(115)의 근방에는, 외부 배선(118)이 접속되어 있다. 또한 표시신호 구동회로(116)의 근방에는, 외부 배선(119)이 접속되어 있다. 외부 배선(118, 119)은, 예를 들면 FPC(Flexible Printed Circuit)등의 배선 기판이다.

외부배선(118, 119)을 통해 주사신호 구동회로(115) 및 표시신호 구동회로(116)에 외부로부터의 각종 신호가 공급된다. 주사신호 구동회로(115)는 외부에서의 제어 신호에 의거하여 게이트 신호(주사 신호)를 주사 신호 선(113)에 공급한다. 이 게이트 신호에 의해, 주사 신호 선(113)이 순차 선택되어 간다. 표시신호 구동회로(116)는 외부에서의 제어 신호나, 표시 데이터에 의거하여 표시 신호를 표시 신호 선(114)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(117)에 공급할 수 있다.

화소(117)안에는, 적어도 하나의 TFT(120)가 형성되어 있다. TFT(120)는 표시 신호 선(114)과 주사 신호 선(113)의 교차점 근방에 배치된다. 이 TFT(120)는, 예를 들면 스위칭(SW)용의 박막트랜지스터이다. 이 TFT(120)가 구동용 TFT에 표시 전압을 공급한다. 그리고, 구동용 TFT가 화소 전극에 표시 전압에 따른 구동전류를 공급한다. 즉, 주사 신호 선(113)으로부터의 게이트 신호(주사 신호)에 따라, 스위칭소자인 TFT(120)가 온 한다. 이에 따라 표시 신호 선(114)으로부터, TFT(120)의 드레인 전극에 접속된 구동용 TFT에 표시 전압이 인가된다. 그리고, 구동용 TFT는 전원 전압 및 화소 전극에 접속되고 있으며, 표시 전압에 따른 구동 전류를 화소 전극에 공급한다. 즉, 주사 신호 선(113)은, TFT(120)에 게이트 신호(주사 신호)를 공급하는 신호 배선이며, 표시 신호 선(114)은, 소스 신호(표시 전압)를 공급하는 신호 배선이다.

화소 전극은, 유기 EL표시장치의 유기 EL층을 끼우는 음극(캐소드 전극)이다. 그리고, 음극인 화소 전극과, 양극(애노드 전극)인 대향 전극 사이에, 표시 전 압에 따른 전류가 흐르고, 유기 EL층이 발광한다. 여기에서, 화소 전극은 유기 EL층의 하층에 배치되고, 대향 전극은, 유기 EL층의 상층에 배치된다. 전술한 바와 같이, TFT어레이 기판의 화소(117)에는, 각각 유기 EL층을 가지는 유기 EL소자가 형성되어 있다. 따라서, 화소(117)안의 TFT(120)의 표시 전압을 제어함으로써, 유기 EL소자 마다 발광량을 제어하는 것이 가능하게 된다. 즉, 화소(117) 마다 표시 전압을 바꿈으로써, 원하는 화상을 표시할 수 있다.

실시예 1.

다음에 실시예 1에 따른 TFT기판의 일례에 관하여 설명한다. 실시예 1은, TFT기판의 비평탄화 영역(300)에 있어서, 주변 영역(112)으로부터 TFT에 신호 및 전선 등을 공급하기 위한 신호 배선과, 상층 도전 막 사이에 2층 이상의 무기 절연막을 형성하는 데 특징을 가지고 있다. 이에 따라 TFT기판(110)의 비평탄화 영역(300)에 있어서, 신호 배선과 상층 도전 막의 절연 내성을 향상시킬 수 있다.

우선, 처음에 화소에 설치된 TFT(120)의 구조 및 제조 방법에 대해 서술한다. 또한, 이하는, 유기 EL표시장치에 적용되는 톱 게이트 형 구조의 TFT의 일례에 대해 설명하는 것이지만, 본 발명은, 톱 게이트형 구조에 한정되지 않고, 보텀 게이트형 구조의 TFT에 사용하는 것도 가능하다.

도 2는, 실시예 1에 따른 톱 게이트형 TFT기판의 단면구조를 나타낸 단면도이다. 도 2에 나타내는 TFT기판(110)은, 유리 기판(1), 확산 방지층(2), 반도체층(3), 게이트 절연막(10) 및 게이트 전극(11)을 가지고 있다. 유리 기판(1)위에는 확산 방지층(2)이 형성되어 있다. 확산 방지층(2) 위에는, 반도체층(3)이 형성되어 있다. 반도체층(3)은, 채널 영역(32), 소스 영역(31) 및 드레인 영역(33)으로 구성된다. 또한 반도체층(3), 게이트 절연막(10) 및 게이트 전극(11)에 의해, TFT(120)가 형성된다. TFT(110)에는, TFT(120)가 어레이 모양으로 복수형성되고 있으며, 도 2는 그 중 하나의 TFT(120)의 단면을 나타내고 있다. 채널 영역(32)과 대향하는 개소에는 게이트 전극(11)이 배치된다. 이러한 TFT(120)가 후술하는 패시베이션 막에 의해 피복된다. 그리고, 드레인 영역(33) 및 소스 영역(31)등에는, 게이트 절연막(10)과 패시베이션 막에 형성된 쓰루홀을 통해, 각종의 신호 배선이 접속된다.

다음에 TFT의 제조 방법에 대하여 설명한다. 처음에, 유리 기판(1)을 순수 또는 산을 사용하여 세정한다. TFT 기판(110)에 사용되는 기판재료는, 유리에 한정하지 않고, 폴리카보네이트나 아크릴 등의 플라스틱을 사용하는 것이 가능하다.

그 후에 유리 기판(1)을 덮도록, 확산 방지층(2)이 성막된다. 확산 방지층(2)에는, 예를 들면 SiN(질화 실리콘)이 이용되고, 화학기상성막(CVD)법 등에 의해 성막된다. 확산 방지층(2)은, 유리 기판(1)과 그 상부의 소자간의 절연 및 유리 기판(1)으로부터의 불순물의 확산을 방지한다. 또한 확산 방지층(2)의 상부에 형성되는 반도체층(3)과의 계면준위밀도를 억제하여, TFT(120)의 성능을 안정화한다. 또한, 확산 방지층(2)의 재료에는, SiN에 한하지 않고, SiO₂(산화 실리콘)등을 사용하는 것도 가능하다.

그 후에 확산 방지층(2) 위에 채널 영역(32), 소스 영역(31) 및 드레인 영역(33)을 가지는 반도체층(3)이 섬모양으로 형성된다. 우선, 반도체층(3)의 재료가 확산 방지층(2) 위에 성막된다. 반도체층(3)의 재료로서는, 아모퍼스 실리콘 막이나 마이크로크리스탈 실리콘이 사용가능하지만, 성능을 향상시키기 위해서는 보다 고품질인 폴리실리콘 막을 사용하는 것이 바람직하다. 단, 폴리실리콘 막을 직접 기판에 CVD법으로 형성하기 위해서는, 600℃이상의 열처리가 필요하게 되므로, 통상 저렴한 유리 기판에 형성하는 것이 곤란하다. 따라서, 플라즈마 CVD법 등의 저온 CVD법에 의해, 우선 아모퍼스 실리콘 막을 확산 방지층(2)위에 형성하여, 레이저 어닐링에 의해 폴리실리콘화하는 공정을 사용하는 것이 바람직하다. 그 후에 포토레지스트 공정이나 드라이 에칭 공정 등을 사용하여, 반도체층(3)을 원하는 형상으로 형성한다.

그 후에 반도체층(3) 위를 덮도록, 게이트 절연막(10)이 성막된다. 게이트 절연막(10)은, 예를 들면 SiO₂(산화 실리콘)가 이용된다. 게이트 절연막(10)은, 반도체층(3)과의 계면준위 밀도를 억제하는 효과를 가지고 있다. 또한 유리 기판(1)의 재료인 유리의 열변형을 고려하면 저온 CVD법에 의한 성막이 바람직하다. 또한, 게이트 절연막(10)을 SiO₂이외의 재료에 의해 형성하거나, 저온 CVD법 이외의 TFT제조 수단에 의해 형성하는 것이 가능하다.

그 후에 게이트 절연막(10)을 통해, 채널 영역(32)을 덮는 부분에 게이트 전극(11)이 섬모양으로 형성된다. 즉, 게이트 전극(11)과 채널 영역(32) 사이에는, 게이트 절연막(10)이 배치되며, 게이트 전극(11)은, 게이트 절연막(10)을 사이에 두고 반도체층(3)의 채널 영역(32)의 대면에 배치되어 있다. 다시 말해, 반도체 층(3)의 채널 영역(32)과 게이트 전극(11)은, 게이트 절연막(10)을 사이에 두고 대향 배치된다. 게이트 전극(11)의 형성으로는, 우선, Mo막 등을 스퍼터링법 등의 방법에 의해 성막한다.

그 후에 포토리소그래피 공정을 사용하여, 게이트 전극(11)을 섬모양의 형상으로 형성한다. 구체적으로는, Mo막 위에 도포한 포토레지스트를 베이크 하여, 포토레지스트를 소정의 패턴 형상으로 마스킹 하고, 노광 처리한다. 다음에 예를 들면 유기 알칼리계의 현상액으로 포토레지스트가 현상되어, 패터닝 된다. 또한 예를 들면 인산 및 질산의 혼합 용액을 사용하여 Mo막을 습식 에칭함으로써, 게이트 전극(11)이 원하는 패턴 형상으로 형성된다. 그리고, 포토레지스트를 제거하여, 포토레지스트가 제거된 기판을 세정한다.

그 후에 게이트 전극(11)을 마스크에 사용하여, 반도체층(3)의 소스 영역(31) 및 드레인 영역(33)에, 예를 들면 인 (P) 또는 붕소 (B)등의 불순물을 도입한다. 이에 따라 반도체층(3)에 고농도 불순물 영역이 형성된다. 도입법으로서는, 이온 주입법이나 이온 도핑법을 사용하여 행할 수 있다. 이상의 공정을 거쳐, TFT(120)가 완성된다.

그리고, TFT(120) 위에는, 층간 절연막, 신호 배선, 패시베이션 막, 평탄화 막, 화소 전극, 유기 EL층 및 대향 전극이 순차 형성된다. 이들의 공정에 대해서는, 후술한다.

도 2에서는 도시되지 않지만, 게이트 전극(11)은, 채널 영역(32)의 상층 영역 이외에 연장되어 게이트 배선을 형성한다. 이 게이트 배선은, 도 1에 나타낸 주 사 신호 선(113)과 접속하고, 주사신호 구동회로(115)와 접속한다. 주사신호 구동회로(115)는, 외부에서의 제어 신호에 근거하는 게이트 신호(주사 신호)를 주사 신호 선(113)을 통해 게이트 전극(11)에 공급한다. 즉, 게이트 배선을 통해 게이트 전극(11)과 접속한 주사 신호 선(113)은, TFT(120)에 제어 신호를 공급하고, 유기 EL소자의 발광을 제어한다. 여기에서, 주사 신호 선(113)은, TFT(120)로의 제어 신호를 공급하는 배선이다. 주사 신호 선(113)은, 주사신호 구동회로(115)와 접속할 경우, TFT기판(110)의 표시 영역(111)으로부터 주변 영역(112)으로 뻗는다.

다음에 도 3a∼ 도 3d를 사용하여, TFT(120)를 형성 후의 공정에 관하여 설명한다. 즉, 게이트 전극(11) 및 게이트 배선(11a)의 형성 공정 이후에 대해 서술한다. 도 3은, 도 1에 나타낸 비평탄화 영역(300)에 있어서의 TFT기판의 단면구조를 나타내고 있다. 또한, 도 3에서는, 게이트 절연막(10)보다도 하층의 구조에 관해서는 생략하고 있다.

도 3a는, 게이트 절연막(10) 위에 게이트 배선(11a)이 형성되는 공정을 나타낸 단면도이다. 게이트 절연막(10)까지의 제조 방법은, 도 2에 나타낸 방법과 같기 때문에, 설명을 생략한다. 게이트 절연막(10)을 성막한 TFT기판(110)위에 예를 들면 Mo막 등의 게이트 메탈을 스퍼터링법 등에 의해 성막한다. 그 후에 포토리소그래피 공정에 의해 레지스트 패턴을 형성하고, 에칭 공정에 의해 게이트 금속을 에칭한다. 그 후 불필요하게 된 레지스트의 제거를 행하여, 게이트 배선(11a)을 얻는다. 여기까지의 구조가, 도 3a에 도시되고 있다. 게이트 배선(11a)의 형성 공정은, 도 2의 게이트 전극(11)의 형성 공정과 같은 공정이다. 다시 말해, 이 게이트 배 선(11a)은, 도 2에 나타내는 게이트 전극(11)에서 연장된 것이며, 게이트 전극(11)과 같은 공정으로 형성되는 것이다. 단, 게이트 배선(11a)의 하층영역에는, TFT(120)는 형성되지 않는다.

다음에 도 3b를 사용하여, 층간 절연막(12)의 형성으로 콘택홀(18)이 형성되는 공정에 관하여 설명한다. 게이트 배선(11a)을 형성한 후, 게이트 배선(11a)을 덮도록, 층간 절연막(12)을 성막한다. 층간 절연막(12)의 재료는, 예를 들면 SiO₂막등이 이용된다. 층간 절연막(12)은, 기판재료인 유리의 열변형을 고려하면 저온 CVD법에 의한 성막이 바람직하지만, 그 방법에 한정하는 것은 아니다. 또한 재료도 SiO₂막에 한하지 않는다. 층간 절연막(12)은, 다른 재료를 사용한 무기 절연막이라도 된다.

그 후에 게이트 배선(11a)과 그 위에 형성되는 신호 배선(13)을 접속하기 위한 콘택홀(18)을 층간 절연막(12)에 형성한다. 콘택홀(18)의 형성 부분에는, 포토리소그래피 공정에 의해 레지스트 패턴이 제거되고, 드라이 에칭 공정에 의해 층간 절연막(12)을 에칭한다. 그 후 불필요하게 된 레지스트를 제거하여, 콘택홀(18)을 얻는다. 여기까지의 구조가, 도 3b에 나타나 있다. 이에 따라 이에 따라 게이트 배선(11a)까지 도달하는 콘택홀(18)이 형성된다.

다음에 도 3c를 사용하여, 신호 배선(13)이 형성되는 공정에 대하여 설명한다. 콘택홀(18)의 형성후, 스퍼터링법 등에 의해 두께 1.Opm이하의 도전 막을 성막한다. 그 후에 포토리소그래피 공정에 의해 레지스트 패턴을 형성하고, 습식 에칭 또는 드라이 에칭에 의한 에칭 공정에 의해 도전 막을 원하는 형상으로 패터닝 한다. 그 후에 불필요하게 된 레지스트를 제거하여, 신호 배선(13)을 얻는다. 도전 막을 성막할 때, 콘택홀(18)의 내부에도 도전 막의 재료가 매립된다. 따라서, 신호 배선(13)과 게이트 배선(11a)은 콘택홀(18)을 통해 물리적 및 전기적으로 접속된다. 여기까지의 구조가 도 3c에 도시되고 있다. 또한, 신호 배선(13)은, 게이트 배선(11a)에 접속되는 배선에 한정되는 것이 아니다. 예를 들면 TFT(120)의 소스 영역(31)이나 드레인 영역(33)과 접속되는 배선이어도 된다. 즉, 신호 배선(13)은, TFT(120)와 전기적으로 접속되는 배선으로서 이용할 수 있다. 따라서, 신호 배선(13)을 통해, TFT(120)로의 게이트 신호, 소스 신호, 전원 전위 등이 공급된다. 이 신호 배선(13)은 TFT(120)에 신호 또는 전원을 공급하도록 주변 영역(112)으로부터 표시 영역(111)에 걸쳐 형성되며, 표시 영역(111)안에 있어서 층간 절연막(12) 위에 배치된다.

다음에 도 3d를 사용하여, 패시베이션 막(14)이 형성되는 공정에 대하여 설명한다. 여기에서는, 신호 배선(13) 위를 덮도록, 패시베이션 막(14)이 성막된다. 패시베이션 막(14)은, 예를 들면 SiN막 등의 절연막을 사용하여, 플라즈마 CVD법에 의해 성막된다. 한편, 표시 영역(111)에 있어서도 패시베이션 막(14)이 형성된다.

여기에서, 표시 영역에 있어서의 제조 공정을 도 4를 사용하여 설명한다. 도 4는, 표시 영역(111)에 있어서 TFT가 형성되어 있는 개소의 구성을 나타내는 단면도이다. 우선, TFT(120)가 형성되어 있는 표시 영역(111)에서는, 패시베이션 막(14) 위에 형성되는 화소 전극과 신호 배선을 접속하기 위해 스루홀을 형성한다. 구체적으로는, 패시베이션 막(14) 위에 포토리소그래피 공정에 의해 레지스트 패턴을 형성하고, 드라이에칭에 의해 패시베이션 막(14)을 에칭한다. 그 결과, 패시베이션 막(14)에 스루홀이 형성된다. 그 후에 불필요하게 된 레지스트는 제거된다.

이 패시베이션 막(14)에 스루홀을 형성한 후, 기판표면을 평활화하기 위해, 유기 평탄화 막(17)이 성막된다. 유기 평탄화 막(17)은, 스루홀을 가지는 패시베이션 막(14) 위에 형성된다. 그리고, 이 유기 평탄화 막(17)에도 스루홀이 형성된다. 또한, 유기 평탄화 막(17) 위에는, 캐소드 전극이 되는 화소 전극(41)이 형성된다. 이 화소 전극(41)이 스루홀을 통해, TFT(120)와 전기적으로 접속된다. 그리고, 화소 전극(41) 위에는 유기 EL층(42)이 형성된다. 또한, 유기 EL층(42)위에는, 대향 전극을 포함하는 상층 도전 막(15)이 형성된다. 이 대향 전극이 애노드 전극(양극)이 된다. 그리고, 대향 전극과, 화소 전극(41)은 대향 배치되고, 이들 사이에, 유기 EL층(42)이 끼워진다. 이에 따라 표시 전압에 따른 휘도로 유기 EL층(42)이 발광한다. 상층 도전 막(15)은, 예를 들면 주변 영역(112)에서 표시 영역(111)에 걸쳐 형성되고, 공통 전위(애노드 전위)를 화소 내의 대향 전극(애노드 전극)에 공급한다. 따라서, 주변 영역(112)안의 비평탄화 영역(300)에도 상층 도전 막(15)이 형성된다.

유기 평탄화 막(17)은, 예를 들면 두께가 1㎛이상의 폴리이미드 수지나 아크릴수지 등을 사용할 수 있다. 또한 유기 평탄화 막(17)으로서 감광성 수지를 사용함으로써, 용이하게 패터닝 할 수 있다. 유기 평탄화 막(17)은, 예를 들면 표시 영역(111)의 전체에 형성된다. 또한, 전술한 바와 같이 유기 EL층의 수분 열화를 방 지하기 위해, 주변 영역(112)에는, 비평탄화 영역(300)이 형성된다. 즉, 포토리소그래피 공정을 사용하여, 주변 영역(112)의 일부 또는 전부에 있어서 유기 평탄화 막(17)을 제거한다. 이에 따라 주변 영역(112)의 씰재 내측에는 비평탄화 영역(300)이 형성된다.

여기에서, 표시 영역(111)에서는, 신호 배선(13)과 상층 도전 막(15) 사이에는, 유기 평탄화 막(17) 및 패시베이션 막(14)이 형성되어 있다. 따라서, 신호 배선(13)과 상층 도전 막(15)은, 단락이 생기기 어렵다. 그러나, 주변 영역(112)에서는, 막두께가 두꺼운 유기 평탄화 막(17)이 형성되지 않는 비평탄화 영역(300)이 형성된다. 이 경우, 프로세스상의 편차 등에 따라서는, 비평탄화 영역(300)에 있어서, 신호 배선(13)과 상층 도전 막(15)이 단락하여, 유기 EL표시장치에 표시 불량이 발생한다는 문제가 있었다. 그래서, 본 실시예에서는, 도 3d에 나타낸 패시베이션 막(14)의 성막 공정을 2회로 나누어 실시하고 있다. 즉, 패시베이션 막(14)은 2층의 무기 절연막에 의해 형성된다.

구체적으로는, 도 5에 나타내는 바와 같이 패시베이션 막(14)은, 1회째의 성막 공정에 의한 제1의 패시베이션 막(14a)과 2회째의 성막 공정에 의한 제2의 패시베이션 막(14b)으로 구성된다. 또한.도 5는, 비평탄화 영역(300)에 있어서의 TFT기판(110)의 구성을 나타낸 단면도이다. 도 5에서는, 패시베이션 막(14)이 제1의 패시베이션 막(14a)과, 제2의 패시베이션 막(14b)의 2층 구조로 되어 있다. 또한 제1의 패시베이션 막(14a)과 제2의 패시베이션 막(14b)의 총 막두께는, 300nm이상으로 되어있다. 도 5에 있어서의 패시베이션 막(14)의 적층수는 2층이지만, 2층 이상의 적층구조로 하는 것이 가능하다. 또한 각각의 패시베이션 막(14a, 14b)의 재료는, 동일 재료에 한정되지 않고, 다른 재료를 사용하는 것이 가능하다. 예를 들면 질화 실리콘층이나, 산화 실리콘층을 사용할 수 있다. 또한 각각의 패시베이션 막(14a, 14b)의 막두께는, 동일하지 않아도 된다. 또한, 도 5에서는, 게이트 절연막(10)보다도 하층의 구조에 대해서는 생략하고 있다.

각각의 패시베이션 막(14a, 14b)의 성막 방법에는, 예를 들면 CVD법이 이용된다. 실시예 1에서는, 패시베이션 막(14)이 2층 이상의 적층구조이며, 또한 총 막두께가 300nm이상인 것이 중요하며, 그 제조 방법을 한정하는 것은 아니다. 따라서, 이상에 나타낸 제조 방법은, 예시적으로 도시된 것이며, TFT제조에 따른 당업자가 생각할 수 있는 다른 방법을 적용하는 것도 가능하다.

이상과 같이, 패시베이션 막(14)을 2층 이상의 적층구조로 하고, 총 막두께를 300nm이상으로 하는 것으로, 상층 도전 막(15)과 신호 배선(13) 사이의 절연 내성을 향상시키고, 상층 도전 막(15)과 신호 배선(13)의 단락을 방지할 수 있다. 또한, 상층 도전 막(15)은, 예를 들면 ITO 등의 투명도전 막에 의해 형성된다. 상층 도전 막(15)은, 공지한 스퍼터링법 및 포토리소그래피 공정에 의해 패터닝 된다. 또한, 패시베이션 막(14)과 상층 도전 막(15) 사이의 유기 EL층 및 화소 전극의 형성에는 공지한 재료 및 방법을 사용할 수 있기 때문에, 설명을 생략한다. 또한, 화소(117)를 확정하기 위해, 유기 EL층을 분리하기 위한, 분리벽을 형성해도 좋다.

또한, 적층구조의 패시베이션 막(14)의 하층에 배치되는 신호 배선(13)은, 특정되는 것은 아니다. 예를 들면 전술한 주사 신호 선(113)과 접속되는 신호 배 선(13)에 한정되지 않고, 전원 전압을 공급하기 위한 신호 배선(13) 등이라도 된다. 즉, 신호 배선(13)은, TFT(120)와 전기적으로 접속되는 배선이면 된다. 물론, 스위칭용의 TFT(120)에 한정되지 않고, 구동용 TFT나 그 밖의 TFT에 접속되어 있어도 된다. 그리고, 이 신호 배선(13)을 통해 화소(117)내의 TFT(120)에 전원이나 신호를 공급한다. 이 경우, 신호 배선(13)은, 주변 영역(112)에서 표시 영역(120)까지 형성되어 TFT(20)와 접속된다. 비평탄화 영역(300)에 있어서 신호 배선(13)은, 패시베이션 막(14)과 층간 절연막(12) 사이에 배치되어 있다.

그리고, TFT(120) 및 신호 배선(13)의 상층에 적층구조의 패시베이션 막(14)을 형성한다. 이에 따라 비평탄화 영역(300)에 있어서, 패시베이션 막(14)의 하층에 배치되는 신호 배선(13)과 그 상층에 배치되는 상층 도전 막(15)의 절연 불량의 발생을 억제할 수 있다. 즉, 패시베이션 막(14)이 적층구조를 가지고 있기 때문에, 층간 절연막(12)이나 게이트 절연막(10)의 상층에 신호 배선(13)이 형성되었을 경우라도, 절연 불량의 발생이 억제된다. 또한, 패시베이션 막(14)의 상층에 배치되는 도전 막은, 상층 도전 막(15)에 한정되는 것은 아니다. 예를 들면 화소 내의 다른 전극과 접속되는 도전 막이어도 된다. 따라서, 비평탄화 영역(300)에 있어서, 상층 도전 막(15)과 하층의 신호 배선(13) 사이의 2층의 무기 절연막으로 이루어지는 패시베이션 막(14)이 형성되어 있으면 된다. 또한, 2층의 무기 절연막으로 이루어지는 패시베이션 막(14)의 합계 막두께를 300nm이상으로 한다. 그리고, 비평탄화 영역(300)전체에 있어서, 신호 배선(13)과 상층 도전 막(15) 사이에 2층의 무기 절연막을 배치한다. 이에 따라 절연 불량을 더욱 억제하는 것이 가능하다.

또한, 상기의 설명에서는, 주변 영역(112)의 일부에 비평탄화 영역(300)을 형성했지만, 주변 영역(112)의 대략 전부를 비평탄화 영역(300)으로 하는 것도 가능하다. 즉 주변 영역(112) 전체를 비평탄화 영역(300)으로 하는 것도 가능하다. 이 경우, 표시 영역(111)의 외측부분 전체에서 유기 평탄화 막(17)을 제거하고, 비평탄화 영역(300)을 형성한다. 그리고, 주변 영역 전체에 적층구조의 패시베이션 막(14)을 형성한다. 또한, 유기 평탄화 막(17)에 한정하지 않고, 무기평탄화 막을 사용해도 된다. 이와 같이, 평탄화 막을 형성함으로써 유기 EL소자의 형성면을 평탄에 할 수 있다. 따라서, 표시 품위를 향상시킬 수 있다.

또한 도 6에 나타내는 바와 같이, 비평탄화 영역(300)에 있어서, 게이트 배선(11a)과 같은 레이어로 이루어지는 신호 배선(13a)을 형성해도 좋다. 즉, 비평탄화 영역(300)에 있어서의 신호 배선이 게이트 배선(11a)과 같은 레이어의 신호 배선(13a)으로 구성된다. 이 신호 배선(13a)은, 비평탄화 영역(300)로부터 유기 평탄화 막(17)이 배치되어 있는 영역까지 연장 설치되어 있다. 그리고, 유기 평탄화 막(17)이 형성되어 있는 영역에 있어서, 층간 절연막(12)에 콘택홀이 형성된다. 이 콘택홀을 통해, 층간 절연막(12)의 하층의 신호 배선(13a)과, 층간 절연막(12)의 상층의 신호 배선(13)이 전기적으로 접속된다. 신호 배선(13a)을 통해 화소(117)내의 신호 배선(13)에 신호, 전원전위가 공급된다. 이와 같은 구성에서는, 비평탄화 영역(300)에 있어서의 신호 배선(13a)과 상층 도전 막(15) 사이에, 층간 절연막(12) 및 패시베이션 막(14)의 무기 절연막이 설치된다. 즉, 비평탄화 영역(300)에 있어서는, 게이트 배선(11a)과 동일한 레이어의 신호 배선(13a)을 형성함으로 써, 상층 도전 막(15)과 신호 배선(13a) 사이에 2층 이상의 절연막 구조를 형성할 수 있다. 이 경우에는, 패시베이션 막(14)을 2층 구조로 하지 않아도, 절연 불량을 더 억제하는 것이 가능해 진다. 즉, 패시베이션 막(14)을 1층으로 한 경우에도, 비평탄화 영역(300)에 있어서 상층 도전 막(15)과 신호 배선(13a) 사이에는, 2층의 무기 절연막이 배치된다. 이에 따라 절연 불량의 억제와 함께, 제조 공정의 간략화를 도모할 수 있다. 이 경우, 비평탄화 영역(300)에서는, 신호 배선(13)을 형성하지 않고, 신호 배선(13a)만을 형성한다. 또한, 도 6에서는, 게이트 절연막(10)보다도 하층의 구조에 대해서는 생략하고 있다.

실시예 2.

다음에 도 7을 사용하여, 실시예 2에 대하여 설명한다. 도 7은, 실시예 2에 따른 평탄화 막이 없는 주변 영역의 단면구조를 나타낸 단면도이다. 실시예 1과 같은 구성요소에 대해서는, 도 1부터 도 6에서 나타낸 부호와 동일한 부호를 사용한다. 도 6에서는, 패시베이션 막(14)의 막두께 D가 300nm이상 가지는 데 특징을 가지고 있다. 또한 여기에서는 패시베이션 막(14)을 1층의 절연막으로 형성하고 있다. 그 이외의 구성 및 제조 방법에 대해서는, 실시예 1과 동일하므로, 설명은 생략한다.

이상과 같은 구성에 의해, 제2의 실시예도 제1의 실시예와 동일한 효과를 얻는 것이 가능해 진다. 또한, 실시예 1과 실시예 2를 조합해도 된다.

본 발명은 유기 EL표시장치에 한정되는 것은 아니다. 발광층 아래에 평탄화 막을 가지는 자발광형 표시장치이면 적용가능하다. 예를 들면 유기 EL표시장치 외 에, 무기 EL표시장치에 대하여 적용할 수 있다. 이 경우, 상층 도전 막(15)이 EL층과 접속되는 캐소드 전극 또는 애노드 전극으로 한다. 또한, 본 발명은, 상기의 각 실시예에 한정되는 것은 아니다. 본 발명의 범위에 있어서, 상기의 실시예의 각 요소를, 당업자라면 용이하게 생각할 수 있는 내용으로 변경, 추가, 변환할 수 있다.

도 1은 본 발명에 따른 표시장치에 이용되는 TFT기판을 나타내는 평면도이다.

도 2는 실시예 1에 따른 TFT기판의 TFT의 구성을 나타내는 단면도이다.

도 3은 실시예 1에 따른 TFT기판의 비평탄화 영역의 제조 공정을 나타내는 단면도이다.

도 4는 표시 영역에 있어서 TFT가 형성되어 있는 장소의 구성을 나타내는 단면도이다.

도 5는 실시예 1에 따른 TFT기판의 비평탄화 영역의 단면도이다.

도 6은 실시예 1에 따른 TFT기판의 비평탄화 영역을 포함하는 영역의 단면도이다.

도 7은 실시예 2에 따른 TFT기판의 비평탄화 영역의 단면도이다.

도 8은 자발광형 표시장치의 평면도이다.

도 9는 종래 기술에 따른 TFT기판의 비평탄화 영역의 단면도이다.

[부호의 설명]

1 : 유리 기판 2 : 확산 방지층

3 : 반도체층 31 : 소스 영역

32 : 채널 영역 33 : 드레인 영역

4 : TFT 10 : 게이트 절연막

11 : 게이트 전극 11a : 게이트 배선

12 : 층간 절연막 13, 13a : 신호 배선

14, 14a, 14b : 패시베이션 막 15 : 상층 도전 막

17 : 평탄화 막 20 : 게이트 절연막

21 : 게이트 배선 22 : 층간 절연막

23 : 신호 배선 24 : 패시베이션 막

25 : 도전 막 41 : 화소 전극

42 : 유기 EL층 110 : TFT기판

111 : 표시 영역 112 : 주변 영역

113 : 주사신호 선 114 : 표시신호 선

115 : 주사신호 구동회로 116 : 표시신호 구동회로

117 : 화소 118, 119 : 외부 배선

120 : TFT 300 : 비평탄화 영역

Claims

표시 영역과, 상기 표시 영역의 외측에 배치된 주변 영역을 구비하는 표시장치로서,

기판과,

상기 기판의 상기 표시 영역 내에 형성된 TFT와,

상기 TFT 위에 설치된 층간 절연막과,

상기 표시 영역에 있어서 상기 층간 절연막 위에 배치되어, 상기 주변 영역으로부터 신호 또는 전원을 상기 TFT에 공급하기 위한 배선과,

상기 배선 위에 형성된 패시베이션 막과,

상기 표시 영역에 설치되어 상기 패시베이션 막 위에 형성된 평탄화 막과,

상기 평탄화 막 위에 형성된 상층 도전 막을 구비하고,

상기 주변 영역의 상기 평탄화 막이 형성되지 않는 비평탄화 영역에 있어서, 상기 배선과 상기 상층 도전 막 사이에 2층 이상의 무기 절연막이 형성되어 있는 것을 특징으로 하는 표시장치.
제 1항에 있어서,

상기 2층 이상의 무기 절연막의 합계 막두께가, 300nm이상인 것을 특징으로 하는 표시장치.
제 1항 또는 제 2항에 있어서,

상기 층간 절연막 아래에 배치되어, 상기 TFT와 접속되는 게이트 배선을 더 구비하고,

상기 비평탄화 영역에 있어서의 상기 배선이 상기 게이트 배선과 같은 레이어로 형성되고,

상기 비평탄화 영역에 있어서, 상기 배선과 상기 상층 도전 막 사이의 2층 이상의 무기 절연막이 상기 층간 절연막 및 상기 패시베이션 막에 의해 형성되어 있는 것을 특징으로 하는 표시장치.
제 1항 또는 제 2항에 있어서,

상기 비평탄화 영역에 있어서의 상기 배선이 상기 층간 절연막 위에 배치되고, 상기 패시베이션 막을 2층 이상의 무기 절연막에 의해 형성되어 있는 것을 특징으로 하는 표시장치.
표시 영역과, 상기 표시 영역의 외측에 배치된 주변 영역을 구비하는 표시장치의 제조 방법으로서,

기판 위의 표시 영역 내에, TFT를 형성하는 공정과,

상기 TFT 위에 층간 절연막을 형성하는 공정과,

상기 표시 영역 내에 있어서의 상기 층간 절연막 위에 상기 주변 영역으로부터 신호 또는 전원을 상기 TFT에 공급하기 위한 배선을 형성하는 공정과,

상기 배선 위에 패시베이션 막을 형성하는 공정과,

상기 패시베이션 막 위에 상기 표시 영역에 배치되는 평탄화 막을 형성하는 공정과,

상기 평탄화 막 위에 상층 도전 막을 형성하는 공정을 구비하고,

상기 주변 영역의 상기 평탄화 막이 형성되지 않는 비평탄화 영역에 있어서, 상기 배선과 상기 상층 도전 막 사이에 적어도 2층 이상의 무기 절연막이 형성되어 있는 것을 특징으로 하는 표시장치의 제조 방법.
제 5항에 있어서,

상기 2층 이상의 무기 절연막의 합계 막두께가, 300nm이상인 것을 특징으로 하는 표시장치의 제조 방법.
제 5항 또는 제 6항에 있어서,

상기 층간 절연막을 형성하기 전에, 상기 TFT와 접속되는 게이트 배선을 형성하는 공정을 더 구비하고,

상기 비평탄화 영역에 있어서의 상기 배선이 상기 게이트 배선과 같은 레이어로 형성되고,

상기 비평탄화 영역에 있어서, 상기 배선과 상기 상층 도전 막 사이의 2층 이상의 무기 절연막이 상기 층간 절연막 및 상기 패시베이션 막에 의해 형성되어 있는 것을 특징으로 하는 표시장치의 제조 방법.
제 5항 또는 제 6항에 있어서,

상기 비평탄화 영역에 있어서의 상기 배선이 상기 층간 절연막 위에 배치되고, 상기 패시베이션 막을 2층 이상의 무기 절연막에 의해 형성되어 있는 것을 특징으로 하는 표시장치의 제조 방법.