JPH10104659A - 多結晶シリコン薄膜トランジスタの製造方法 - Google Patents

多結晶シリコン薄膜トランジスタの製造方法

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JPH10104659A
JPH10104659A JP8254399A JP25439996A JPH10104659A JP H10104659 A JPH10104659 A JP H10104659A JP 8254399 A JP8254399 A JP 8254399A JP 25439996 A JP25439996 A JP 25439996A JP H10104659 A JPH10104659 A JP H10104659A
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laser beam
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silicon thin
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Abstract

(57)【要約】 【課題】 ポリシリコンＴＦＴの製造方法において、ゲ
ート電極の断面形状に起因するカバレージ不良を低減す
ると同時に、ゲート電極の端面の下層側に当るチャネル
領域の一部に活性化不良領域が発生することを防止す
る。 【解決手段】 絶縁性基板上１０に形成された多結晶シ
リコン薄膜１２ａに、端面がテーパー状に加工されたゲ
ート電極１８をマスクとして用いて不純物を注入して、
多結晶シリコン薄膜１２ａの一部にソース・ドレイン領
域１３、１４を形成する。次に、エキシマレーザビーム
３９を、ゲート電極１８の端面の側方から絶縁性基板１
０の表面に対して斜めに照射する。これによって、ソー
ス・ドレイン領域１３、１４を活性化すると同時に、ゲ
ート電極１８の端面の下層側にもレーザビーム３９を入
射させて、チャネル領域の一部を活性化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置等で用いられる多結晶シリコン薄膜
トランジスタの製造方法に関する。
【０００２】
【従来の技術】エレクトロ・ルミネッセンス、発光ダイ
オード、プラズマ、蛍光表示、液晶等の表示デバイス
は、表示部の薄型化が可能であり、事務機器やコンピュ
ータ等の表示装置、あるいは特殊な表示装置への用途と
して要求が高まっている。
【０００３】これらの表示装置のなかでも、薄膜トラン
ジスタ（Thin Film Transistor：ＴＦＴ）を画素スイッ
チング素子として用いたアクティブマトリクス型液晶表
示装置（Active Matrix Liquid Crystal Display：ＡＭ
−ＬＣＤ）は、高画質・高品位・低消費電力のディスプ
レイとして期待され、幅広く研究開発が進められてい
る。
【０００４】アクティブマトリクス型液晶表示装置のＴ
ＦＴのチャネル活性層として多結晶シリコン（poly-Si
）を用いた多結晶シリコン薄膜トランジスタ（以下、
ポリシリコンＴＦＴと呼ぶ）は、移動度が高く、画素の
スイッチング素子に適用した場合、高精細化が可能であ
り、更に、画素スイッチング素子を制御するための周辺
駆動回路としても使用することができる。即ち、ポリシ
リコンＴＦＴは、周辺駆動回路部を画素部と同時に形成
することが可能であり（駆動回路一体型ＬＣＤ）、駆動
回路チップの実装コスト削減や狭額縁化が可能である。
【０００５】現在、市販されている駆動回路一体型ＬＣ
Ｄは、プロジェクション型ディスプレイやビューファイ
ンダーに用いられる中小型ディスプレイである。その製
造プロセスは、いわゆる高温プロセスと呼ばれるものに
該当し、ポリシリコンＴＦＴの形成に固相成長法（６０
０℃程度のプロセス）あるいは熱酸化膜（９００℃以上
のプロセス）などが使用されている。このため、高価な
石英基板や高耐熱性基板が使用されている。
【０００６】そこで、高温プロセスによって形成される
ものと同等の特性を備えた多結晶シリコン薄膜、ゲート
酸化膜、更に不純物活性化領域などを、アモルファスシ
リコン（以下、ａ−Ｓｉを記す）ＴＦＴ−ＬＣＤで採用
されている、いわゆる低温プロセス（ガラス基板が使用
可能な温度である４５０℃あるいは６００℃以下のプロ
セス）によって形成することが可能となれば、低コスト
の大面積ガラス基板が使用可能となるので、一枚の基板
上に複数のＬＣＤパネルを形成すること（ＬＣＤパネル
多面取り）が可能となり、コストダウン及びスループッ
ト向上などに大きな効果が期待される。
【０００７】低温プロセスに基く多結晶シリコン薄膜形
成技術及び不純物活性化技術として、エキシマレーザア
ニール（Excimer Laser Anneal：ＥＬＡ）を用いたａ−
Ｓｉ薄膜の結晶化技術及び不純物活性化技術が知られて
いる。エキシマレーザアニールを施した場合、ａ−Ｓｉ
薄膜が瞬時に溶融して結晶化するので、基板の熱損傷が
少なく、従って、低コストの大面積ガラス基板の使用が
可能となる。
【０００８】図１１に、一般的なポリシリコンＴＦＴの
断面構造の概要を示す。透明な絶縁膜１１がコートされ
た透明絶縁性基板１０に、多結晶シリコン薄膜からなる
高抵抗半導体層１２が配置されている。この多結晶シリ
コン薄膜１２は、例えば、プラズマＣＶＤ法を用いて水
素化アモルファスシリコン薄膜（以下、ａ−Ｓｉ：Ｈ薄
膜と記す）を厚さ５０ｎｍから７０ｎｍ程度で堆積し、
これに更に熱アニールを施すことにより脱水素処理を行
い、次いで、エキシマレーザの照射により多結晶化する
ことによって形成されている。
【０００９】ＴＦＴのチャネル部となる高抵抗半導体層
１２に隣接して、ソース・ドレイン領域となる低抵抗半
導体層１３、１４が形成されている。それらは、燐また
はボロンなどの不純物注入後、熱をかけることにより活
性化されている。
【００１０】高抵抗半導体層１２の上には、ゲート絶縁
膜１６が厚さ７０ｎｍから１００ｎｍ程度で形成されて
いる。このゲート絶縁膜１６は、ＡＰＣＶＤ、ＰＥ−Ｃ
ＶＤ、あるいはＥＣＲ−ＰＥＣＶＤなどにより形成され
ている。
【００１１】ゲート絶縁膜１６の上にはゲート電極１８
が形成されている。また、低抵抗半導体層１３、１４に
は、それぞれソース電極１９及びドレイン電極２０が接
続されている。ゲート電極１８とソース電極１９あるい
はドレイン電極２０との間には、それらを絶縁するため
に、層間絶縁膜２１が形成されている。
【００１２】ゲート電極１８は、次の理由により、ある
程度の膜厚が必要である。ａ．デバイスの寄生容量を減
らすために、ソース・ドレイン領域への不純物注入はゲ
ート電極をマスクとして用いて行われる。ゲート電極が
適当な膜厚を持っていないと、不純物がゲート絶縁膜お
よびチャネル領域にも注入されてしまい、デバイス特性
が損なわれる。具体的には、ゲート耐圧が低下したり、
閾値（Ｖｔｈ）がシフトしてしまう。
【００１３】ｂ．同一の材質であるならば、膜厚は厚い
方がライン抵抗が低くなる。従って、ゲートパルスの遅
延対策などを考慮すると、ある程度の膜厚が必要とな
る。以上のことから、例えば、ＭｏとＴａの合金からな
るゲート電極を想定した場合、膜厚として２５０ｎｍか
ら３５０ｎｍ以上必要であることが、本願発明者らの研
究により判明している。
【００１４】これまでの経験では、ゲート電極の膜厚が
２５０ｎｍから３５０ｎｍ程度で、ゲート電極の断面形
状が、その端面（ゲート長の方向と交差する側面、以下
同じ）が基板表面に対してほぼ垂直に立ち上がっている
形状の場合には、図１１に示す様に、ゲート電極１８の
上に堆積される層間絶縁膜２１にカバーレージ不良５１
が発生しやすくなり、歩留りの低下の要因となる。
【００１５】そこで、図１２に示す様に、ゲート電極１
８の端面をテーパー状に形成して、上記のカバレージ不
良の発生を減少させることが行われている。その場合、
新たに次の様な問題が発生する。
【００１６】ガラス基板を使用するいわゆる低温プロセ
スにおいては、６００℃以上の熱アニールによる不純物
活性化処理は、ガラス基板の耐用温度を超えているので
採用することができない。このため、低温プロセスにお
いては、不純物活性化処理の工程おいても、エキシマレ
ーザアニールに代表されるレーザビームを用いた方法が
採用されている。
【００１７】ところで、先に述べた様に、ソース・ドレ
イン領域への不純物注入は、ゲート電極をマスクとして
用いて行われる。このため、ゲート電極の端面が上記の
様にテーパー状に加工されていると、図１３に示す様
に、不純物注入の際、ゲート電極１８の端面の下層側に
当るゲート絶縁膜１６及びチャネル領域１２の一部５２
にも、そのテーパー形状に対応した形で、不純物が注入
される。
【００１８】ところが、後続する工程においてエキシマ
レーザアニールの様なレーザビームを用いた不純物活性
化処理が行われる場合には、ゲート電極によってレーザ
ービームが反射されるので、テーパー部の下層側に当る
不純物が注入された部分５２には、レーザビームが到達
しない、この結果、この部分は活性化されずに残され
る。
【００１９】即ち、ポリシリコンＴＦＴの製造プロセス
においてゲート電極の端面をテーパー状に加工した構造
を採用する場合、不純物活性化処理工程ではエキシマレ
ーザアニールの様なレーザビームを用いる方法を、その
まま適用することはできなかった。
【００２０】
【発明が解決しようとする課題】即ち、ポリシリコンＴ
ＦＴの製造方法に関して、これまで、次の様な問題点が
有った。 ａ．ゲート電極が必要な膜厚を持ち、且つ、その端面が
基板表面に対して垂直な形状に加工されていると、層間
絶縁膜のカバレージ不良の要因となり、歩留りの低下を
招く（図１１）。
【００２１】ｂ．一方、カバレージ不良を減少させるた
めにゲート電極の端面をテーパー状に加工すると、ゲー
ト電極の端面の下層側に位置するチャネル領域の一部
に、不純物の活性化不足による不良領域が形成される結
果、デバイス特性の劣化を招く（図１２、図１３）。
【００２２】本発明は、以上の様な問題に鑑みなされた
もので、本発明の目的は、ゲート電極の断面形状に起因
するカバレージ不良を低減すると同時に、活性化不良領
域の発生を防止することが可能なポリシリコンＴＦＴの
製造方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明の多結晶シリコン
薄膜トランジスタの製造方法は、絶縁性基板上に形成さ
れた多結晶シリコン薄膜にゲート電極をマスクとして用
いて不純物を注入して、この多結晶シリコン薄膜の一部
にソース・ドレイン領域を形成した後、当該ソース・ド
レイン領域にレーザビームを照射して、当該ソース・ド
レイン領域を活性化する多結晶シリコン薄膜トランジス
タの製造方法において、前記ゲート電極の端面と前記絶
縁性基板の表面とのなす角度が鈍角になる様に、前記ゲ
ート電極の端面をテーパー状に形成するとともに、前記
レーザビームを前記ゲート電極の端面の側方から前記絶
縁性基板の表面に対して斜めに照射することによって、
前記ゲート電極の端面の下層側に前記レーザビームを入
射させること、を特徴とする。
【００２４】なお、前記レーザビームとしてはエキシマ
レーザが、半導体膜の吸収特性及び直進性などの特性に
優れているので、好適である。 （作用）多結晶シリコン薄膜トランジスタの製造プロセ
スにおいて、端面がテーパー状に加工されたゲート電極
をマスクとして用いて多結晶シリコン薄膜に不純物を注
入してソース・ドレイン領域を形成すると、テーパー状
に加工されたゲート電極の端面の下層側に当るチャネル
領域の一部にも不純物が注入される。ソース・ドレイン
領域にエキシマレーザに代表されるレーザビームを照射
してソース・ドレイン領域の活性化処理を行う際、レー
ザビームを、ゲート電極の端面の側方から絶縁性基板の
表面に対して斜めに照射することによって、ゲート電極
の端面の下層側にもレーザビームを到達させ、ゲート電
極の端面の下層側に当るチャネル領域の一部に活性化不
良領域が発生する現象を防止する。
【００２５】この多結晶シリコン薄膜トランジスタ（ポ
リシリコンＴＦＴ）の製造方法を、ポリシリコンＴＦＴ
を周辺駆動回路部、及び画素部のスイッチング素子とし
て使用する駆動回路一体型のアクティブマトリクス液晶
表示装置の製造プロセスにおいて採用することにより、
いわゆる低温プロセスが実現できるので、コストダウン
及びスループット向上に大きな効果がある。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。 （例１）先ず、本発明に基く多結晶シリコンＴＦＴの製
造方法及び構造について説明する。
【００２７】図１に、多結晶シリコンＴＦＴの製造工程
の概要を示す。図１（ａ）に示す様に、透明な絶縁膜１
１がコートされたガラス基板１０の上に、プラズマＣＶ
Ｄ法により厚さ５０〜７０ｎｍのａ−Ｓｉ：Ｈ薄膜を形
成する。このａ−Ｓｉ：Ｈ薄膜に、４５０℃、１時間の
熱アニールを施すことにより脱水素処理を行った後、形
成されたａ−Ｓｉ薄膜にエキシマレーザアニールを施し
て、これを多結晶シリコン薄膜に変える。更に、パター
ニングを行って、チャネル領域等を含む高抵抗半導体層
１２ａを形成する。
【００２８】次に、高抵抗半導体層１２ａの上に、ＰＥ
ＣＶＤ法により厚さ１００ｎｍのゲート絶縁膜１６を形
成する。更に、ゲート絶縁膜１６の上に、Ｍｏ−Ｔａ合
金（あるいはＭｏ−Ｗ合金）を用いて厚さ３５０ｎｍの
金属薄膜１８ａを形成する。
【００２９】次に、フォトリソグラフィ工程によりレジ
ストをパターニングし、そのレジストをマスクに用いて
金属薄膜１８ａにＣＤＥ（ケミカルドライエッチング）
を施すことによって、図１（ｂ）に示す様に、端面（ゲ
ート長の方向に交差する面）がテーパー状に加工された
ゲート電極１８を形成する。
【００３０】次に、図１（ｃ）に示す様に、ゲート電極
１８をマスクに用いて高抵抗半導体層１２ａの一部に不
純物を注入して、ソース・ドレイン領域に当る低抵抗半
導体領域１３、１４を形成する。
【００３１】次に、層間絶縁膜２１を形成した後、図１
（ｄ）に示す様に、エキシマレーザを照射して不純物が
注入された領域１３、１４を活性化する。なお、このエ
キシマレーザの照射による活性化処理を行う際、レーザ
ビーム３９をゲート電極１８の端面の側方から基板面に
対して斜めに照射することにより、テーパー状に加工さ
れたゲート電極１８の端面の下層側に位置する不純物注
入領域に対しても、レーザビーム３９を入射させる。こ
の様にして、この不純物注入領域の活性化が行われる。
【００３２】次に、図１（ｅ）に示す様に、コンタクト
ホール２２を開口した後、金属薄膜を堆積し、この金属
薄膜をパターニングしてソース電極１９及びドレイン電
極２０を形成する。
【００３３】以上の様な方法を用いて多結晶シリコンＴ
ＦＴを形成することによって、ゲート電極の断面形状に
起因するカバレージ不良による歩留りの低下を防止する
と同時に、活性化不良領域がない多結晶シリコンＴＦＴ
を得ることができる。
【００３４】（例２）図２に、本発明に基く多結晶シリ
コンＴＦＴの製造方法において、不純物活性化工程にお
いて使用されるエキシマレーザアニール装置の一例を示
す。（ａ）は装置の全体構成を示す概略図、（ｂ）は被
処理基板の表面にレーザビームが斜めに入射する状態を
説明する模式図である。図中、３１はレーザ光源、３２
は光学系、３９はレーザビーム、３５は真空チャンバ、
３６は石英窓、３４はステージ、４０は被処理基板を表
す。
【００３５】真空チャンバ３５内に設けられたステージ
３４の上には、レーザアニールされる被処理基板４０が
セットされる。レーザ光源３１は真空チャンバ３５の外
部に配置され、真空チャンバ３５の天井部には透明な石
英窓３６が設けられている。なお、被処理基板４０は、
先行する工程において、その表面にａ−Ｓｉ薄膜（１
２、１３、１４）、ゲート絶縁膜１６、及びゲート電極
１８が形成され、更にゲート電極１８をマスクとして用
いた不純物注入の工程、及び層間絶縁膜２１の形成工程
までが終了している。
【００３６】レーザ光源３１から発射されたレーザビー
ム３９は、光学系３２を通って所定の形状（例えば、幅
の狭いライン状のビーム、あるいは矩形のビームなど）
に加工され、石英窓３６を透過して被処理基板４０の表
面に照射される。以下の例では、レーザビームを加工し
て幅１ｍｍのライン状のビームとしている。
【００３７】このエキシマレーザアニール装置では、レ
ーザビーム３９を上から下へ垂直に照射するとともに、
ステージ３４をレーザビーム３９の入射方向に対して斜
めに傾けることによって、図２（ｂ）に示す様に、レー
ザビーム３９をゲート電極１８の端面の側方から被処理
基板４０の表面に対して斜めに入射させている。また、
この装置では、レーザの光学系３２を移動せずに、基板
４０を載せたステージ３４を傾斜方向に沿って移動させ
ることにより、相対的にレーザビーム３９を走査して、
被処理基板４０の全面が照射される様になっている。こ
の様に、被処理基板４０を傾けた姿勢のまま水平方向に
移動させているので、水平方向の基板の移動距離が短く
なり、装置の占有面積、特に、真空チャンバの占有面積
が減る利点もある。
【００３８】図３（ａ）、（ｂ）に示す様に、ＴＦＴの
ソース１３側とドレイン１４側とで、レーザビーム３９
の照射角度を反転させて、ゲート電極１８の端面のテー
パー状に加工された部分の下層側にレーザビームを入射
させる。これにより、全てのＴＦＴのソース・ドレイン
領域が活性化される。
【００３９】（例３）図４及び図５に、本発明に基く多
結晶シリコンＴＦＴの製造方法を駆動回路一体型のアク
ティブマトリクス型液晶表示装置に適用した例を示す。
図４（ａ）及び図５（ａ）は、画素領域にスイッチング
素子として配置されるＴＦＴの形態を、図４（ｂ）及び
図５（ｂ）は、駆動回路部においてＣＭＯＳ回路を構成
するＴＦＴの形態を、それぞれ表す。
【００４０】図４（ａ）、（ｂ）に示す様に、画素領域
と駆動回路部との間で活性化の対象となるＴＦＴのチャ
ネルの方向を一定の方向に揃えておけば、一往復のレー
ザビーム挿引によって、ゲート電極の端面部分の下層側
に位置する不純物注入領域を活性化することができる。
【００４１】これに対して、図５（ａ）、（ｂ）に示す
様に、画素領域と駆動回路部との間で活性化の対象とな
るＴＦＴのチャネルの方向が互いに直交している場合に
は、一往復のレーザビーム挿引のみでは、全ての前記不
純物注入領域を活性化することはできない。従って、こ
の様な場合には、一往復のレーザビーム挿引の後、被処
理基板を９０度回転させて、再度、レーザビームを照射
する必要がある。
【００４２】従って、本発明に基く多結晶シリコンＴＦ
Ｔの製造方法を駆動回路一体型のアクティブマトリクス
型液晶表示装置に適用する場合、被処理基板内の活性化
の対象となるＴＦＴのチャネルの方向を一定の方向に揃
えておくことが、生産効率の上で好ましい。
【００４３】（例４）図６に、本発明に基く多結晶シリ
コンＴＦＴの製造方法において、不純物活性化工程で使
用されるエキシマレーザアニール装置の別の例を示す。
（ａ）は装置の全体構成を示す概略図、（ｂ）は被処理
基板の表面にレーザビームが入射する状態を説明する模
式図である。図中、３１はレーザ光源、３２は光学系、
３４はステージ、３９はレーザビーム、４１、４２、４
３はミラー、４０は被処理基板を表す。
【００４４】図６に示す様に、エキシマレーザ光源３１
から発射されたレーザビーム３９は、光学系３２を通っ
て所定の形状に調整された後、被処理基板４０に入射す
る直前に、一旦、ミラー４１により斜め方向に二分割さ
れる。分割されたレーザビームは、更に、それぞれミラ
ー４２あるいはミラー４３により反射され、被処理基板
表面に入射する。この様な方法によって、レーザビーム
３９は、被処理基板４０表面に垂直な平面内で、被処理
基板４０表面に対する垂線に関して対称な二つの入射角
度から、斜めに被処理基板４０表面に入射する様にな
る。
【００４５】この装置を使用した場合、一方向のレーザ
ビーム挿引により、同時にソース側、ドレイン側の双方
を活性化することができる。 （例５）なお、エキシマレーザの被処理基板に対する入
射角度は、以下の様に設定される。
【００４６】図７は、多結晶シリコン薄膜トランジスタ
のゲート電極の端面付近の断面を模式的に表したもので
ある。図中、１８はゲート電極、１６はゲート絶縁膜、
１２は多結晶シリコン層を表す。
【００４７】本願発明者らの研究から、例えば、ゲート
絶縁膜１６の厚さを１００ｎｍとし、不純物注入の加速
電圧を１００ＫｅＶとした場合、ゲート電極１８の金属
層の厚さが１００ｎｍ以下の場合に、その下層側の多結
晶シリコン層まで不純物が注入されることが判明してい
る。従って、ゲート電極の端面のテーパー角度（α）を
３０°とした場合、ゲート電極１８の下層側に位置する
多結晶シリコン層１２の内、不純物が注入されるの領域
の幅Ｌ（ｎｍ）は、下式で与えられる。
【００４８】Ｌ＝１００／ｔａｎ３０° 一方、この様に不純物が注入される領域まで、不純物活
性化工程においてエキシマレーザビームを到達させるた
めには、エキシマレーザビームの入射角度θは、下記の
様に設定すればよい。
【００４９】θ ≦ φ φ ＝ａｒｃｔａｎ（Ｔ／Ｌ） ここで、Ｔ（ｎｍ）はゲート絶縁膜の厚さを表す。
【００５０】即ち、エキシマレーザビームの入射角度θ
は、上記の角度φよりも小さな角度とする必要がある。
なお、一般的には、この角度φは、ゲート電極に用いら
れる金属薄膜の阻止能、ゲート絶縁膜の厚さ、不純物の
種類及び加速電圧等に依存する。従って、これらのパラ
メータに応じて入射角度θを決定する必要がある。
【００５１】（例６）なお、レーザビームを被処理基板
の表面に対して斜めに照射することによって、次の様な
効果も得られる。
【００５２】ａ−Ｓｉ薄膜を、エキシマレーザを用いて
多結晶シリコン化する場合において、図８に示す様に、
レーザビームを被処理基板の表面に対して斜めに照射す
ると、レーザビームは、被処理基板の表面の一部におい
てのみフォーカスが合い、他の部分ではフォーカスが外
れることになる。即ち、図のＡ１−Ａ２の線上でフォー
カスが合い、Ａ３の位置ではフォーカスが外れることに
なる。従って、レーザビームのエネルギーが被処理基板
の表面の一部（Ａ１）の位置において多結晶シリコン化
するために必要な値であるとき、他の部分（Ａ３）にお
いては、フォーカスが外れているので、その必要な値よ
りも低いエネルギーが照射される。レーザビームの挿引
方向が図８の右から左に動くとき、多結晶シリコン化さ
れるアモルファスシリコン層には、弱いレーザビームが
照射された後に必要なエネルギーのレーザビームが照射
されることになる。従って、多結晶シリコン化される直
前に照射される弱いレーザビームビームによって、水素
の脱離が促進され、結晶化度が上昇する。
【００５３】また、同様な方法により、先行する工程に
おいてａ−Ｓｉ：Ｈ薄膜に脱水素処理（プレアニール）
を施すことなく、レーザアニール処理ができることにな
り、スループットの向上につながる。
【００５４】（例７）また、レーザビームを被処理基板
の表面に対して片側から斜めに照射することによって、
以下に示す様に、オフセットゲート構造を作ることがで
きる。
【００５５】ポリシリコンＴＦＴにおいて、ゲートがＯ
ＦＦのときに流れてしまう電流（リーク電流）を抑える
ために、ドレイン領域とチャネル領域の境界部に、低濃
度不純物を注入したＬＤＤ（Lightly doped drain ）構
造を採用したり、ゲート電極を活性層の幅より狭く加工
するオフセットゲート構造などを採用して、リーク電流
を低減する工夫が行われている。
【００５６】図１４に、従来のＬＤＤ構造の製造方法の
概要を示す。図１４に示す様に、ゲート電極１８を形成
後（図ａ）、ゲート電極１８をマスクとして用いて多結
晶シリコン層１２ａに不純物を低濃度で注入する（図
ｂ）。次に、ゲート電極１８の周囲にレジスト８５でパ
ターンを形成し、このレジスト８５をマスクとして用い
て高濃度の不純物を注入して、ソース１３及びドレイン
領域１４を形成する（図ｃ）。レジスト剥離後、ゲート
電極１８等の上に層間絶縁膜２１を形成する（図ｄ）。
この様にして、ゲート電極１８の端部の外側に当るチャ
ネル領域１２とソース領域１３あるいはドレイン領域１
４との境界部分に、低濃度の不純物が注入された領域
（ＬＤＤ）８１が形成される。
【００５７】図１５に、従来のオフセットゲート構造の
製造方法の概要を示す。図１５に示す様に、ゲート電極
１８ａを形成後（図ａ）、ゲート電極１８ａをマスクと
して用いて多結晶シリコン層１２ａに不純物を注入する
（図ｂ）。次に、ゲート電極１８ａの上にレジスト８５
でゲート電極１８ａよりも狭いパターンを形成し、この
レジスト８５をマスクとして用いてゲート電極を再度エ
ッチングして、ゲート長を縮小する（図ｃ）。レジスト
剥離後、ゲート電極１８等の上に層間絶縁膜２１を形成
する（図ｄ）。この様にして、チャネル領域１２とソー
ス領域１３あるいはドレイン領域１４との境界部が、ゲ
ート電極１８の端部から僅かに外側に外れたオフセット
ゲート構造８３が形成される。
【００５８】以上の様なオフセットゲート構造は、レー
ザビームを被処理基板の表面に対して片側から斜めに照
射することによっても形成することができる。図９に、
本発明のレーザアニール方法に基くオフセットゲート構
造の製造方法の概要を示す。
【００５９】図９に示す様に、ゲート電極１８を形成後
（図ａ）、ゲート電極１８をマスクとして用いて多結晶
シリコン層１２ａに不純物を注入し、ソース領域１３及
びドレイン領域１４を形成する（図ｂ）。次に、層間絶
縁膜２１を形成した後、ゲート電極の端面の側方から基
板表面に対して斜めの一方向からのみエキシマレーザを
照射してレーザアニールを施す（図ｃ）。
【００６０】レーザビーム３９の照射角度、ゲート電極
１８の膜厚、ゲート絶縁膜１６の膜厚、及び多結晶シリ
コン層１２ａの膜厚を適当に選択することにより、ドレ
イン領域１４の内、ゲート電極１８の影になる部分に、
不純物は注入されるがレーザアニールが行われない領域
８３が形成される。この領域８３は、不純物活性化が行
われていないので、単なる抵抗成分として機能すること
になる。これは、先に示したゲートオフセット構造と等
価の構造であり、従来のプロセス（図１５）を使用せず
にオフセットゲート構造を形成することができる。
【００６１】その後、コンタクトホール２２を開口し
て、ソース電極１９、ドレイン電極２０を形成してオフ
セットゲート構造のＴＦＴが完成される（図ｄ）。ゲー
トオフセット構造のオフセット長は、ＬＤＤの場合とは
異なり、抵抗成分であるので、短いことが要求される。
即ち、オフセット長が長過ぎるとオン電流が十分に確保
できない。そこで、フォトリソグラフィの際に厳しいパ
ターニング精度が要求される。
【００６２】この例に示した方法の場合、照射角度を変
えることによってオフセット長（８３部分の長さ）を調
整することができる。そのため、特別にプロセスを追加
しないで、フォトリソグラフィと同程度の精度を得るこ
とができる利点がある。
【００６３】例えば、ゲート絶縁膜の厚さが１００ｎ
ｍ、多結晶シリコン層の膜厚が５０ｎｍ、レーザビーム
の入射角が基板表面に対して平行な方向から３０度とし
た場合、オフセット長は、概略０．２μｍ程度になる。
この長さは、ＬＣＤで使用されている様なフォトリソグ
ラフィの際のパターニングの精度としては、かなり厳し
い値に相当する。
【００６４】（例８）次に、上記の方法によるゲートオ
フセット構造をＣＭＯＳ回路の製造に適用した例につい
て説明する。
【００６５】図１０は、ＣＭＯＳ回路の一例を示したも
ので、（ａ）は平面図、（ｂ）はｐ型チャネルＴＦＴの
チャネル方向に沿った断面図、（ｃ）はｎ型チャネルＴ
ＦＴのチャネル方向に沿った断面図を表す。
【００６６】ＣＭＯＳ回路を構成するｎ型チャネルＴＦ
Ｔ７１については、上記の例と同様にエキシマレーザを
ソース１３側から斜めに照射することにより、ゲートオ
フセット領域を形成し、一方ｐ型チャネルＴＦＴについ
ては、チャネル長方向断面に対して傾きを持たないよう
にエキシマレーザを照射して、ソース・ドレイン領域を
ゲート電極に対して自己整合的に活性化させる。
【００６７】即ち、図１０に示す様に、ｎ型チャネルＴ
ＦＴ７１とｐ型チャネルＴＦＴ７２を、チャネル長方向
が互いに直交するように配置し、ｎ型チャネルＴＦＴ７
１のソース１３側から斜めにエキシマレーザを照射す
る。これにより、ｎ型チャネルＴＦＴ７１のゲートオフ
セット領域形成とｐ型チャネルＴＦＴ７２のソース・ド
レイン領域の自己整合的な活性化を同一工程で行うこと
ができる。
【００６８】なお、本発明は、上記の例に限定されるも
のではない。例えば、ａ−Ｓｉ：Ｈ薄膜は、上記の例で
使用したプラズマＣＶＤ法の代わりに、ＰＣＶＤ法など
により形成することもできる。なお、その膜厚として
は、５０〜８０ｎｍ程度が適当である。また、ａ−Ｓ
ｉ：Ｈ薄膜の脱水素処理工程を省略するために、始めか
ら含有水素量を減らしたａ−Ｓｉ薄膜を形成しても良
い。また、多結晶シリコン被膜をＣＶＤなどの成膜法に
より直接形成してもよい。
【００６９】また、エキシマレーザアニールの方法に関
しても、層間絶縁膜を形成する前にエキシマレーザアニ
ールを行ってもよい。また、ゲート絶縁膜は、上記の例
で使用したＰＥＣＶＤ法の代わりに、ＡＰＣＶＤ、ＥＣ
Ｒ−ＰＥＣＶＤ法などにより形成することもできる。な
お、その膜厚としては、７０ｎｍから１００ｎｍ程度が
適当である。
【００７０】また、ゲート電極の材料としては、Ｍｏ、
Ａｌ、Ｔａ、Ｗ、Ｃｕ、及びそれらの合金・積層薄膜、
またはドープしたシリコン薄膜などが使用できる。その
膜厚としては、２５０ｎｍ〜４００ｎｍ程度が適当であ
る。
【００７１】更に、ＴＦＴ構造についても、この例で用
いたコプラナ型ＴＦＴのみに限定されるものではない。
リーク電流を低くするためにＬＤＤ構造でもよいし、ゲ
ート電極を複数とするマルチゲート（ダブルゲート）Ｔ
ＦＴでもよい。
【００７２】液晶表示装置の駆動回路は、ｎチャネルＴ
ＦＴとｐチャネルＴＦＴで形成されるＣＭＯＳの場合で
あってもかまわない。特に、ＣＭＯＳにより駆動回路を
形成した場合には低消費電力の液晶表示装置が得られ
る。
【００７３】また、本発明の方法に使用されるレーザア
ニール装置も、上記の例（図２、図５）の構造に限定さ
れるものではない。例えば、被処理基板４０が設置され
るステージ３４には、基板を加熱するためにヒーターが
内蔵される場合もある。また、被処理基板４０は、真空
中でレーザアニールされる場合もあれば、特定の雰囲気
中でアニールされる場合もある。特定の雰囲気とは、例
えば炭素の薄膜への混入をさけるために窒素雰囲気であ
ったり、還元雰囲気を得るために水素雰囲気であったり
する。状況に応じて使い分ければよい。
【００７４】また、基板側を移動せずに、光学系を移動
することによりレーザビームを被処理基板４０の全面に
照射する方法でもよい。また、使用するレーザとして
は、ＸｅＣｌ、ＸｅＦ、ＫｒＦなどのエキシマレーザが
適当であるが、それに限定されるものではなく、半導体
薄膜による吸収特性及び直進性などの特性に優れたもの
であれば使用することができる。
【００７５】
【発明の効果】本発明の多結晶シリコン薄膜トランジス
タの製造方法によれば、不純物の注入後の多結晶シリコ
ン層の活性化にエキシマレーザ等のレーザビームを使用
する事な可能になる。この方法を使用することにより、
端面をテーパー状に加工したゲート電極を採用できるの
で、歩留まりの向上に効果があるとともに、４５０℃あ
るいは６００℃以下の低温プロセスでアクティブマトリ
クス型液晶表示装置を製造することが可能になるので、
アクティブマトリクス型液晶表示装置の製造コストの低
減に大きな効果がある。
【図面の簡単な説明】
【図１】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法の概要を示す図、（ａ）は金属薄膜の堆積が
終了した段階、（ｂ）はゲート電極のパターニングが終
了した段階、（ｃ）は不純物注入が終了した段階、
（ｅ）はエキシマレーザビームの照射による活性化処理
工程の途中の段階、（ｅ）はソース・ドレイン電極の形
成が終了した段階の各断面図を表す。
【図２】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法において使用されるエキシマレーザアニール
装置の一例、（ａ）は装置の全体構成を示す概略図、
（ｂ）は被処理基板の表面にレーザビームが入射する状
態を説明する模式図。
【図３】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法において使用されるエキシマレーザアニール
方法を説明する図、（ａ）は第一回目のレーザ挿引の状
態を、（ｂ）は第二回目のレーザ挿引の状態を、それぞ
れ表す。
【図４】駆動回路一体型のアクティブマトリクス型液晶
表示装置におけるＴＦＴの配置の状態の一例を示す図。
【図５】駆動回路一体型のアクティブマトリクス型液晶
表示装置におけるＴＦＴの配置の状態の他の例を示す
図。
【図６】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法において使用されるエキシマレーザアニール
装置の他の例、（ａ）は装置の全体構成を示す概略図、
（ｂ）は被処理基板の表面にレーザビームが入射する状
態を説明する模式図。
【図７】ゲート電極の端面付近におけるエキシマレーザ
ビームの入射の状態を表す模式図。
【図８】本発明のレーザアニール方法を説明する図。
【図９】本発明のレーザアニール方法に基くゲートオフ
セット構造の製造工程を説明する図、（ａ）はゲート電
極の形成後、（ｂ）は不純物の注入後、（ｃ）はレーザ
アニールの途中の段階、（ｄ）はソース・ドレイン電極
の形成後の各断面図を表す。
【図１０】本発明のレーザアニール方法に基くゲートオ
フセット構造の製造方法をＣＭＯＳ回路に適用した例を
示す図、（ａ）は平面図、（ｂ）はｐ型チャネルＴＦＴ
のチャネル方向に沿った断面図、（ｃ）はｎ型チャネル
ＴＦＴのチャネル方向に沿った断面図を表す。
【図１１】従来技術による薄膜トランジスタの断面構造
の一例を示す図。
【図１２】従来技術による薄膜トランジスタの断面構造
の他の例を示す図。
【図１３】従来技術による薄膜トランジスタの断面構図
の詳細部の例を示す図。
【図１４】従来技術によるＬＤＤ構造の製造工程を説明
する図、（ａ）はゲート電極の形成後、（ｂ）は低濃度
の不純物の注入後、（ｃ）は高濃度の不純物の注入後、
（ｄ）は層間絶縁膜の形成後の各断面図を表す。
【図１５】従来技術によるゲートオフセット構造の製造
工程を説明する図、（ａ）はゲート電極の形成後、
（ｂ）は不純物の注入後、（ｃ）はゲート電極を再度エ
ッチングした後、（ｄ）は層間絶縁膜の形成後の各断面
図を表す。
【符号の説明】
１０・・・ガラス基板、１１・・・基板保護膜、１２・
・・チャネル領域（高抵抗半導体領域）、１３・・・ソ
ース領域（低抵抗半導体領域）、１４・・・ドレイン領
域（低抵抗半導体領域）、１６・・・ゲート絶縁膜、１
８・・・ゲート電極、１９・・・ソース電極、２０・・
・ドレイン電極、２１・・・層間絶縁膜、２２・・・コ
ンタクトホール、３１・・・レーザ光源、３２・・・光
学系、３３・・・雰囲気ガス導入口、３４・・・ステー
ジ、３５・・・真空チャンバ、３６・・・石英窓、３７
・・・ミラー、３８・・・ビームホモジナイザ、３９・
・・レーザビーム、４０・・・被処理基板、４１、４
２、４３、４４・・・ミラー、５１・・・カバレージ不
良、５２・・・活性化不良領域、６１・・・信号線、６
２・・・走査線、６３・・・ゲート電極、６４・・・ソ
ース電極、６４・・・ドレイン電極、６６・・・画素電
極、７１・・・ｎ型チャネルＴＦＴ、７２・・・ｐ型チ
ャネルＴＦＴ、７３・・・ゲート、８１・・・ＬＤＤ領
域、８３・・・ゲートオフセット構造、８５・・・レジ
スト。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】本発明に基く多結晶シリコン薄膜トランジスタ
の製造方法の概要を示す図、（ａ）は金属薄膜の堆積が
終了した段階、（ｂ）はゲート電極のパターニングが終
了した段階、（ｃ）は不純物注入が終了した段階、
（ｄ）はエキシマレーザビームの照射による活性化処理
工程の途中の段階、（ｅ）はソース・ドレイン電極の形
成が終了した段階の各断面図を表す。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性基板上に形成された多結晶シリコ
    ン薄膜にゲート電極をマスクとして用いて不純物を注入
    して、この多結晶シリコン薄膜の一部にソース・ドレイ
    ン領域を形成した後、当該ソース・ドレイン領域にレー
    ザビームを照射して、当該ソース・ドレイン領域を活性
    化する多結晶シリコン薄膜トランジスタの製造方法にお
    いて、 前記レーザビームを前記ゲート電極の端面の側方から前
    記絶縁性基板の表面に対して斜めに照射することによっ
    て、前記ゲート電極の端面の下層側に前記レーザビーム
    を入射させること、 を特徴とする多結晶シリコン薄膜トランジスタの製造方
    法。
  2. 【請求項２】 絶縁性基板上に形成された多結晶シリコ
    ン薄膜にゲート電極をマスクとして用いて不純物を注入
    して、この多結晶シリコン薄膜の一部にソース・ドレイ
    ン領域を形成した後、当該ソース・ドレイン領域にレー
    ザビームを照射して、当該ソース・ドレイン領域を活性
    化する多結晶シリコン薄膜トランジスタの製造方法にお
    いて、 前記ゲート電極の端面と前記絶縁性基板の表面とのなす
    角度が鈍角になる様に、前記ゲート電極の端面をテーパ
    ー状に形成するとともに、 前記レーザビームを前記ゲート電極の端面の側方から前
    記絶縁性基板の表面に対して斜めに照射することによっ
    て、前記ゲート電極の端面の下層側に前記レーザビーム
    を入射させること、 を特徴とする多結晶シリコン薄膜トランジスタの製造方
    法。
  3. 【請求項３】 前記レーザビームはエキシマレーザビー
    ムであることを特徴とする請求項１または２に記載の多
    結晶シリコン薄膜トランジスタの製造方法。
  4. 【請求項４】 画素のスイチング素子として、多結晶シ
    リコン薄膜トランジスタを使用したアクティブマトリク
    ス型液晶表示装置の製造方法において、 透明絶縁性基板上に多結晶シリコン薄膜を形成する工程
    と、 多結晶シリコン薄膜の上にゲート電極を形成する工程
    と、 多結晶シリコン薄膜に、前記ゲート電極をマスクとして
    用いて不純物を注入して、多結晶シリコン薄膜の一部に
    ソース・ドレイン領域を形成する工程と、 レーザビームを、前記ゲート電極の端面の下層側にもレ
    ーザビームが入射する様に、前記ゲート電極の端面の側
    方から前記透明絶縁性基板の表面に対して斜めに照射し
    て、ソース・ドレイン領域を活性化する工程と、 を備えたことを特徴とするアクティブマトリクス型液晶
    表示装置の製造方法。
  5. 【請求項５】 画素のスイチング素子として、多結晶シ
    リコン薄膜トランジスタを使用したアクティブマトリク
    ス型液晶表示装置の製造方法において、 透明絶縁性基板上に多結晶シリコン薄膜を形成する工程
    と、 多結晶シリコン薄膜の上にゲート電極材料を堆積し、次
    いで、ゲート電極の端面と基板表面とのなす角度が鈍角
    になる様にゲート電極の端面をテーパー状に加工する工
    程と、 多結晶シリコン薄膜に、前記ゲート電極をマスクとして
    用いて不純物を注入して、多結晶シリコン薄膜の一部に
    ソース・ドレイン領域を形成する工程と、 レーザビームを、前記ゲート電極の端面の下層側にもレ
    ーザビームが入射する様に、前記ゲート電極の端面の側
    方から前記透明絶縁性基板の表面に対して斜めに照射し
    て、ソース・ドレイン領域を活性化する工程と、 を備えたことを特徴とするアクティブマトリクス型液晶
    表示装置の製造方法。
  6. 【請求項６】 前記レーザビームはエキシマレーザビー
    ムであることを特徴とする請求項４または５に記載のア
    クティブマトリクス型液晶表示装置の製造方法。
  7. 【請求項７】 絶縁性基板上に形成された多結晶シリコ
    ン薄膜にゲート電極をマスクとして用いて不純物を注入
    した後、多結晶シリコン薄膜にレーザビームを照射し
    て、多結晶シリコン薄膜を活性化するレーザアニール方
    法において、 レーザビームを前記ゲート電極の端面の側方から前記絶
    縁性基板の表面に対して斜めに照射することによって、
    前記ゲート電極の端面の下層側にレーザビームを入射さ
    せることを特徴とするレーザアニール方法。
  8. 【請求項８】 前記レーザビームはエキシマレーザビー
    ムであることを特徴とする請求項７に記載のレーザアニ
    ール方法。
  9. 【請求項９】 絶縁性基板上に形成された半導体薄膜に
    レーザビームを照射して、この半導体薄膜をアニールす
    るレーザアニール装置において、レーザビームが絶縁性
    基板の表面に対して斜めに照射される様になっているこ
    とを特徴とするレーザアニール装置。
  10. 【請求項１０】 前記絶縁性基板を前記レーザビームの
    入射方向に対して傾斜させて保持するとともに、前記傾
    斜方向に対して平行に移動するステージを備えたことを
    特徴とする請求項９に記載のレーザアニール装置。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1003223A3 (en) * 1998-11-17 2001-01-03 Sel Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
US6346451B1 (en) 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
US6541294B1 (en) 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6646287B1 (en) 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US6664145B1 (en) 1999-07-22 2003-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2005159368A (ja) * 2003-11-27 2005-06-16 Samsung Sdi Co Ltd 平板表示装置
US6949767B2 (en) 1998-11-25 2005-09-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6979603B2 (en) 2001-02-28 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7259427B2 (en) 1998-11-09 2007-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
EP1049167A3 (en) * 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012124508A (ja) * 2012-01-26 2012-06-28 Semiconductor Energy Lab Co Ltd 半導体装置、液晶モジュール、電子機器及び配線
JP2014075593A (ja) * 2013-11-22 2014-04-24 Semiconductor Energy Lab Co Ltd 配線の作製方法
KR101443625B1 (ko) * 2008-01-07 2014-09-23 엘지전자 주식회사 Ｔｆｔ 어레이 기판 및 그 제조 방법 및 디스플레이 장치
US9045831B2 (en) 1999-07-22 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292048B1 (ko) * 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
JP3883706B2 (ja) * 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
KR100854555B1 (ko) * 1999-07-08 2008-08-26 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
KR100303142B1 (ko) 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6706544B2 (en) * 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
TW480576B (en) 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
TWI286338B (en) 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6387784B1 (en) 2001-03-19 2002-05-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce polysilicon depletion in MOS transistors
JP5038560B2 (ja) * 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
JP4302347B2 (ja) * 2001-12-18 2009-07-22 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
JP4627964B2 (ja) * 2002-10-24 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI316736B (en) * 2003-05-02 2009-11-01 Au Optronics Corp Method of fabricating polysilicon film by excimer laser crystallization process
TW586214B (en) * 2003-05-12 2004-05-01 Au Optronics Corp Complementary metal oxide semiconductor and component of the same
KR101006439B1 (ko) * 2003-11-12 2011-01-06 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
US7279387B2 (en) * 2005-02-25 2007-10-09 United Microelectronics Corp. Method for fabricating asymmetric semiconductor device
US7224021B2 (en) * 2005-09-09 2007-05-29 International Business Machines Corporation MOSFET with high angle sidewall gate and contacts for reduced miller capacitance
EP1780776A1 (en) * 2005-10-28 2007-05-02 STMicroelectronics S.r.l. Process for manufacturing a high-scale-integration mos device
TWI325613B (en) * 2006-07-20 2010-06-01 Ind Tech Res Inst Memory cell and fabricating method thereof
US8841674B2 (en) * 2011-06-30 2014-09-23 Broadcom Corporaton Field transistor structure manufactured using gate last process
RU2515334C1 (ru) * 2012-11-19 2014-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова (КБГУ) Способ изготовления тонкопленочного транзистора

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60127761A (ja) * 1983-12-15 1985-07-08 Matsushita Electric Ind Co Ltd Ｍｏｓトランジスタの製造方法
JPS61170064A (ja) * 1985-01-24 1986-07-31 Oki Electric Ind Co Ltd Ｍｉｓ型電界トランジスタの製造方法
US5223445A (en) * 1990-05-30 1993-06-29 Matsushita Electric Industrial Co., Ltd. Large angle ion implantation method
JPH0448640A (ja) * 1990-06-14 1992-02-18 Oki Electric Ind Co Ltd Ｍｏｓトランジスタの製造方法
US5155369A (en) * 1990-09-28 1992-10-13 Applied Materials, Inc. Multiple angle implants for shallow implant
US5521107A (en) * 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JPH05251465A (ja) * 1992-03-06 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JP2842112B2 (ja) * 1992-12-17 1998-12-24 日本電気株式会社 薄膜トランジスタの製造方法
US5372957A (en) * 1993-07-22 1994-12-13 Taiwan Semiconductor Manufacturing Company Multiple tilted angle ion implantation MOSFET method
SG50741A1 (en) * 1995-07-26 1998-07-20 Chartered Semiconductor Mfg Method for minimizing the hot carrier effect in m-mosfet devices

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346451B1 (en) 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
US7279711B1 (en) 1998-11-09 2007-10-09 Semiconductor Energy Laboratory Co., Ltd. Ferroelectric liquid crystal and goggle type display devices
US7259427B2 (en) 1998-11-09 2007-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9214532B2 (en) 1998-11-09 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Ferroelectric liquid crystal display device comprising gate-overlapped lightly doped drain structure
US9627460B2 (en) 1998-11-17 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device
US7172928B2 (en) 1998-11-17 2007-02-06 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device by doping impurity element into a semiconductor layer through a gate electrode
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
EP1003223A3 (en) * 1998-11-17 2001-01-03 Sel Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
US8957422B2 (en) 1998-11-17 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device
US6949767B2 (en) 1998-11-25 2005-09-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7573069B2 (en) 1999-04-30 2009-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1049167A3 (en) * 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7858987B2 (en) 1999-04-30 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9576981B2 (en) 1999-07-22 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a gate insulting film with thick portions aligned with a tapered gate electrode
US7737441B2 (en) 1999-07-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6992328B2 (en) 1999-07-22 2006-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8624248B2 (en) 1999-07-22 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7335911B2 (en) 1999-07-22 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6743649B2 (en) 1999-07-22 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9045831B2 (en) 1999-07-22 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method
US6664145B1 (en) 1999-07-22 2003-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015179873A (ja) * 1999-07-22 2015-10-08 株式会社半導体エネルギー研究所 半導体装置
US7968890B2 (en) 1999-07-22 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6541294B1 (en) 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
US6646287B1 (en) 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US7008828B2 (en) 1999-11-19 2006-03-07 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8957424B2 (en) 1999-11-19 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Electroluminescence display device
US7560734B2 (en) 1999-11-19 2009-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9673223B2 (en) 1999-11-19 2017-06-06 Semiconductor Energy Laboratory Co., Ltd. Electroluminescence display device
US6979603B2 (en) 2001-02-28 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US8242508B2 (en) 2001-02-28 2012-08-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US8017951B2 (en) 2001-02-28 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a conductive film having a tapered shape
US7531839B2 (en) 2001-02-28 2009-05-12 Semiconductor Energy Laboratory Co., Ltd. Display device having driver TFTs and pixel TFTs formed on the same substrate
US7936125B2 (en) 2003-11-27 2011-05-03 Samsung Mobile Display Co., Ltd. Flat panel display
US7656087B2 (en) 2003-11-27 2010-02-02 Samsung Mobile Display Co., Ltd. Flat panel display
JP2005159368A (ja) * 2003-11-27 2005-06-16 Samsung Sdi Co Ltd 平板表示装置
KR101443625B1 (ko) * 2008-01-07 2014-09-23 엘지전자 주식회사 Ｔｆｔ 어레이 기판 및 그 제조 방법 및 디스플레이 장치
JP2012124508A (ja) * 2012-01-26 2012-06-28 Semiconductor Energy Lab Co Ltd 半導体装置、液晶モジュール、電子機器及び配線
JP2014075593A (ja) * 2013-11-22 2014-04-24 Semiconductor Energy Lab Co Ltd 配線の作製方法

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KR100250851B1 (ko) 2000-05-01

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