JPH10274787A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ａ−Ｓｉを結晶化するためのレーザーアニー
ルを、均一に行い、均質なｐ−Ｓｉを得る。 【解決手段】 基板10上にａ−Ｓｉと連続してＳｉＯ2
の保護膜14を成膜し、エキシマレーザーアニール（ＥＬ
Ａ）を行ってａ−Ｓｉを多結晶化し、ｐ−Ｓｉ13を形成
する。ａ−Ｓｉと保護膜14とは同様の膜厚のばらつきが
あり、保護膜14はあらかじめａ−Ｓｉの最も厚く領域に
最適な膜厚に設定される。ａ−Ｓｉの厚い領域では保護
膜14に効率良くエネルギーが与えられ、比較的低いエネ
ルギー密度を上昇させ、ａ−Ｓｉのより薄い領域では保
護膜14により効率を落としてエネルギーが与えられるの
で、比較的高いエネルギー密度が低下し、全面にわたっ
て均一なレーザーアニールが行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特
に、液晶表示装置（ＬＣＤ：liquid crystaldisplay）
であって、多結晶半導体層を用いた薄膜トランジスタ
（ＴＦＴ：thinfilm transistor）を表示部及び周辺部
に形成した周辺駆動回路一体型ＬＣＤの製造方法に関す
る。

【０００２】

【従来の技術】基板上に半導体膜を作成する技術を用い
ることにより、集積回路の集積度を高めて大容量化を図
る、あるいは、液晶を間に挟持した一対の基板の一方
に、マトリクス画素部のスイッチング素子となるＴＦＴ
を作り込み、高精細の動画表示を可能とするアクティブ
マトリクス型のＬＣＤの量産を行う等の開発が行われて
いる。

【０００３】特に、シリコン基板に作製されたＭＯＳＦ
ＥＴに近い特性を得るＴＦＴを絶縁基板上に形成するこ
とができれば、ＬＣＤのマトリクス画素部のスイッチン
グ素子のみならず、周辺にＣＭＯＳを形成してマトリク
ス画素部に所望の駆動信号電圧を供給するための周辺駆
動回路を一体的に作り込むことも可能となり、いわゆる
ドライバー内蔵型ＬＣＤの量産を行うことができるよう
になる。

【０００４】ドライバー内蔵型ＬＣＤは、液晶パネルに
ドライバー素子の外付けを行うことが不要となるため、
工程の削減、狭額縁化が可能となる。特に、狭額縁化
は、近年の携帯情報端末あるいはハンディビデオカメラ
のモニター等の用途においては、製品自体の小型化が図
られる。このようなＴＦＴとして、数百Åから数千Åの
粒径を有した多数の単結晶粒（グレイン）が互いに接触
した形で存在する多結晶半導体を、チャンネル層に用い
ることでドライバー部にも適用可能な高速素子とするこ
とができる。特に多結晶シリコン即ちポリシリコン（ｐ
−Ｓｉ）は、移動度が数十から数百ｃｍ2／Ｖ・ｓ程度
が得られ、非晶質シリコン即ちアモルファスシリコン
（ａ−Ｓｉ）よりも２桁大きい。このため、Ｎ−ｃｈＴ
ＦＴとＰ−ｃｈＴＦＴを作成することで、ＬＣＤのドラ
イバーとしては十分の速度を有したＣＭＯＳが形成され
る。

【０００５】特に出願人は、以前より、コストを下げる
ために、プロセスの温度を最高でも６００℃程度以下と
し、基板として、耐熱性の低い安価な無アルカリガラス
基板等の採用を可能とする方法を開発してきた。このよ
うな、全プロセスを基板の耐熱性の限界温度以下に抑え
たｐ−ＳｉＴＦＴＬＣＤの製造プロセスは、低温プロセ
スと呼ばれれる。

【０００６】図１９に、このようなｐ−ＳｉＴＦＴの断
面構造を示した。図の左側がＮ−ｃｈＴＦＴで、右側が
Ｐ−ｃｈＴＦＴである。基板（５０）上に、Ｃｒ等のメ
タルからなるゲート電極（５１）が形成され、これを覆
ってＳｉＮｘまたは／及びＳｉＯ2等からなるゲート絶
縁膜（５２）が形成されている。ゲート絶縁膜（５２）
上には、ｐ−Ｓｉ（５３）が形成されている。ｐ−Ｓｉ
（５３）は、この上にゲート電極（５１）の形状にパタ
ーニングされたＳｉＯ2等の注入ストッパー（５４）を
利用して、Ｎ−ｃｈにおいては、Ｎ型不純物を低濃度に
含有した（Ｎ-）低濃度（ＬＤ：lightly doped）領域
（ＬＤ）、及び、その外側にＮ型不純物を高濃度に含有
した（Ｎ+）ソース及びドレイン領域（Ｓ、Ｄ）が形成
されている。Ｐ−ｃｈにおいては、Ｐ型の不純物を高濃
度に含有した（Ｐ+）ソース及びドレイン領域（Ｓ、
Ｄ）が形成されている。Ｎ−ｃｈ、Ｐ−ｃｈのいずれも
注入ストッパー（５４）の直下は、実質的に不純物が含
有されない真性層であり、チャンネル領域（ＣＨ）とな
っている。これら、ｐ−Ｓｉ（５３）を覆ってＳｉＮｘ
等からなる層間絶縁膜（５５）が形成され、層間絶縁膜
（５５）上には、メタルからなるソース電極（５６）及
びドレイン電極（５７）が形成され、各々層間絶縁膜
（５５）に開けられたコンタクトホールを介して、ソー
ス領域（Ｓ）及びドレイン領域（Ｄ）に接続されてい
る。ここでは、省略したが、画素部においては、更に、
ソース及びドレイン電極（５６、５７）を覆う層間絶縁
膜上に、ＩＴＯ（indium tin oxide）等の透明導電膜か
らなる液晶駆動用の表示電極が形成され、ソース電極
（５６）に接続される。

【０００７】Ｎ−ｃｈにおいて、ソース及びドレイン領
域（Ｓ、Ｄ）とチャンネル領域（ＣＨ）の間にＬＤ領域
（ＬＤ）が介在形成された構造は、ＬＤＤ（lightly do
peddrain）と呼ばれる。ＬＣＤにおいては、このような
ＬＤＤ構造は、オフ電流の抑制を目的として採用され
る。また、チャンネル領域（ＣＨ）は、あらかじめ、上
述の不純物を注入する前に各々逆の導電形を示す不純物
を注入しておくことにより、チャンネルドープ型として
も良い。

【０００８】このＴＦＴの製造は以下の如く行われる。
まず、Ｃｒのスパッタリングとエッチングによりゲート
電極（５１）を形成した後、ゲート絶縁膜（５２）とな
るＳｉＮｘ及びＳｉＯ2とａ−ＳｉをプラズマＣＶＤに
より一度も真空を破ることなく連続で成膜する。その
後、ａ−Ｓｉにレーザーアニールを施して多結晶化する
ことにより、ｐ−Ｓｉ（５３）を形成する。更に、ｐ−
Ｓｉ（５３）上にＳｉＯ2を成膜した後、この上にポジ
型レジストを形成し、これを基板（５０）側より光を照
射する、いわゆる裏面露光により、ゲート電極（５１）
のパターン形状を反転させて感光させる。続いて、レジ
ストを現像した後、これをマスクとして絶縁膜をエッチ
ングすることにより、注入ストッパー（５４）をゲート
電極（５１）と同じ形状に形成する。そして、注入スト
ッパー（５４）（レジスト）をマスクとして、燐（Ｐ）
等のＮ型導電を示す不純物イオンを低濃度にドーピング
し、注入ストッパー（５４）直下のチャンネル領域（Ｃ
Ｈ）とその両側に、ＬＤ領域（ＬＤ）を形成する。その
後、レジストを注入ストッパー（５４）よりも大きな形
状に形成し、これをマスクとして、Ｎ型不純物のイオン
を高濃度のドーピングすることで、ソース及びドレイン
領域（Ｓ、Ｄ）を形成する。これにより、Ｎ−ｃｈに関
し、チャンネル領域（ＣＨ）とソース及びドレイン領域
（Ｓ、Ｄ）の間にＬＤ領域（ＬＤ）が介在されたＬＤＤ
構造が完成される。

【０００９】Ｐ−ｃｈに関しても、同様に、ゲート電極
（５１）の形状を反映させて、チャンネル領域（ＣＨ）
の外側に、Ｐ型不純物が高濃度にドーピングされたソー
ス及びドレイン領域（Ｓ、Ｄ）が形成されている。但
し、Ｐ−ｃｈでは、ＬＤＤ構造は採用されない。その
後、Ｎ−ｃｈ及びＰ−ｃｈのＴＦＴを覆う層間絶縁膜
（５５）を成膜し、コンタクトホール（ＣＴ）を開口
し、Ａｌ／Ｍｏ等のメタルの成膜及びエッチングにより
ソース及びドレイン電極（５６、５７）を形成し、各
々、コンタクトホール（ＣＴ）を介して、ソース及びド
レイン領域（Ｓ、Ｄ）に接続する。

【００１０】

【発明が解決しようとする課題】ｐ−Ｓｉ（５３）とな
る前段階のａ−Ｓｉ、及び、ゲート絶縁膜（５２）であ
るＳｉＮｘとＳｉＯ2は、プラズマＣＶＤにより成膜さ
れるが、基板の大型化に伴って、基板内での膜厚にばら
つきが生じやすくなっている。このようなプラズマ膜の
膜厚のばらつきは、成膜チャンバ内における電極による
放電分布、材料ガス分布、温度分布等により、不可避的
であり、再現性を有して生じる。

【００１１】例えば、比処理基板の別の位置でａ−Ｓｉ
の膜厚が異なると、ＥＬＡにて結晶化する際、ａ−Ｓｉ
の単位体積当たりの付与エネルギーが異なってしまう。
即ち、膜厚が厚い程、単位体積当たりのエネルギーが小
さくなり、ａ−Ｓｉの多結晶化が抑制され、ｐ−Ｓｉ
（５３）のグレインサイズが小さくなる。このように、
基板面内において、ｐ−Ｓｉ（５３）のグレインサイズ
にばらつきがあると、素子ごとに、閾値や、オンオフ比
が異なり、表示画素部にあっては輝度やコントラスト比
のばらつき、駆動回路部にあっては論理動作の誤作動等
の問題となっていた。

【００１２】

【課題を解決するための手段】本発明は、この課題に鑑
みてなされ、基板上に半導体層と、絶縁層を挟んで前記
半導体層の能動領域に対向する電極を有した半導体素子
を複数有した半導体装置の製造方法において、絶縁性の
保護膜を、前記半導体層と連続的に、前記半導体層の膜
厚が最も厚い半導体素子に最適の膜厚に形成し、この保
護膜を有した半導体層にレーザーアニールを施す構成で
ある。

【００１３】これにより、半導体層が厚く被着した領域
の素子に対しては、保護膜により効率的にレーザーエネ
ルギーが付与され、半導体層が薄く被着した領域の素子
に対しては、保護膜により効率を落としてレーザーエネ
ルギーが与えられる。従って、半導体層の厚みのばらつ
きによるレーザーアニールの付与エネルギー密度のばら
つきを、保護膜により吸収することで、全面にわたって
均一なレーザーアニールを行うことができ、全ての素子
の電気特性が揃えられる。

【００１４】また、基板上に半導体層と、絶縁層を挟ん
で前記半導体層の能動領域に対向する電極を有した半導
体素子を複数有した半導体装置の製造方法において、基
板上に電極を形成する工程と、前記電極を覆って絶縁
層、絶縁層上に半導体層、及び、半導体層上に絶縁性の
保護膜を、前記半導体層の膜厚が最も厚くなる半導体素
子に最適な膜厚に形成する工程と、前記絶縁性の保護膜
が形成された側よりレーザー光を照射することにより、
前記半導体層にレーザーアニールを施す工程と、を有す
る構成である。

【００１５】これにより、電極上に絶縁層および半導体
層を形成した構造において、半導体層が厚く被着した領
域でレーザーアニール時の付与エネルギー密度が下がっ
ても、保護膜により効率的にエネルギーが与えられると
ともに、半導体層が薄く被着した領域でレーザーアニー
ル時の付与エネルギー密度が上がっても、保護膜により
効率を落としてエネルギーが与えられる。従って、全面
にわたって均一なレーザーアニールが行われ、全ての素
子の電気特性が揃えられる。

【００１６】また、基板上に半導体層と、絶縁層を挟ん
で前記半導体層の能動領域に対向する電極を有した薄膜
トランジスタを複数有した半導体装置の製造方法におい
て、基板上に、第１の導電層を形成する工程と、前記第
１の導電層をパターニングすることにより第１の電極を
形成する工程と、前記第１の電極を覆って絶縁層、絶縁
層上に非晶質半導体層、及び、非晶質半導体層上に、絶
縁性の保護膜となる材料膜を、前記半導体層の膜厚が最
も厚くなる半導体素子に最適な膜厚に形成する工程と、
前記材料膜をパターニングして前記非晶質半導体層の前
記第１の電極の上方の能動層となる領域に前記絶縁性の
保護膜を形成する工程と、前記絶縁性の保護膜が形成さ
れた非晶質半導体層にレーザーアニールを施すことによ
り、多結晶半導体層を形成する工程と、前記絶縁性の保
護膜が形成された多結晶半導体層上に、絶縁性の注入阻
止膜となる材料膜を形成する工程と、前記材料膜をパタ
ーニングして前記保護膜が形成された多結晶半導体層上
に、前記絶縁性の保護膜と概ね同じ形状の絶縁性の注入
阻止膜を形成する工程と、少なくとも前記注入阻止膜を
マスクとして、前記多結晶半導体層に対する不純物のイ
オン注入を行うことにより、前記多結晶半導体層の前記
能動層の両側に不純物を含有した領域を形成する工程
と、前記多結晶半導体層を覆い、かつ、前記多結晶半導
体層の前記不純物を含有した領域上に開口部を有する層
間絶縁層を形成する工程と、前記層間絶縁層上に第２の
導電層を形成する工程と、前記第２の導電層をパターニ
ングすることにより、前記開口部を介して前記多結晶半
導体層の前記不純物を含有した領域に接続された第２の
電極を形成する工程と、を有する構成である。

【００１７】これにより、半導体層が厚く被着された領
域には、保護膜により効率的にレーザーエネルギーが付
与され、半導体層が薄く被着された領域には、保護膜に
より効率を落としてレーザーエネルギーが付与されるの
で、半導体層に実際に付与されるエネルギー密度が均一
にされる。また、保護膜は、素子の電気特性に最も大き
な影響を及ぼす能動領域にのみ設けられているので、レ
ーザーアニール時に半導体層から不純物気体が離脱発生
しても、気体は保護膜のわきから抜け出られるので、不
純物が保護膜に飛び込んで、半導体層との界面に格子欠
陥等を生じさせ、界面準位密度を上昇させてしまうとい
ったことが防がれる。

【００１８】また、基板上に半導体層と、絶縁層を挟ん
で前記半導体層の能動領域上に対向する電極を有した半
導体素子を複数有した半導体装置の製造方法において、
基板上に半導体層、及び、半導体層上に絶縁性の保護膜
を、前記半導体層の膜厚が最も厚くなる半導体素子に最
適な膜厚に形成する工程と、前記絶縁性の保護膜が形成
された側よりレーザー光を照射することにより、前記半
導体層にレーザーアニールを施す工程と、を有する構成
である。

【００１９】これにより、半導体層上に絶縁層および電
極を形成した構造において、半導体層が厚く被着した領
域でレーザーアニール時の付与エネルギー密度が下がっ
ても、保護膜により効率的にエネルギーが与えられると
ともに、半導体層が薄く被着した領域でレーザーアニー
ル時の付与エネルギー密度が上がっても、保護膜により
効率を落としてエネルギーが与えられる。従って、全面
にわたって均一なレーザーアニールが行われ、全ての素
子の電気特性が揃えられる。

【００２０】また、基板上に半導体層と、絶縁層を挟ん
で前記半導体層の能動領域上に対向する電極を有した薄
膜トランジスタを複数有した半導体装置の製造方法にお
いて、基板上に非晶質半導体層、及び、非晶質半導体層
上に、絶縁性の保護膜を、前記半導体層の膜厚が最も厚
くなる薄膜トランジスタに最適な膜厚に形成する工程
と、前記保護膜が形成された非晶質半導体層にレーザー
アニールを施すことにより、多結晶半導体層を形成する
工程と、所定の形状に形成された前記保護膜及び多結晶
半導体層上に、絶縁層及び第１の導電層を形成する工程
と、前記第１の導電層をパターニングすることにより、
第１の電極を形成する工程と、少なくとも前記第１の電
極をマスクとして、前記多結晶半導体層に対する不純物
のイオン注入を行うことにより、前記多結晶半導体層の
前記能動層の両側の所定の領域に所定の濃度の不純物を
含有した領域を形成する工程と、前記多結晶半導体層及
び第１の電極を覆い、かつ、前記多結晶半導体層の前記
不純物を含有した領域上に開口部を有する層間絶縁層を
形成する工程と、前記層間絶縁層上に第２の導電層を形
成する工程と、前記第２の導電層をパターニングするこ
とにより、前記開口部を介して前記多結晶半導体層の前
記不純物を含有した領域に接続された第２の電極を形成
する工程と、を有する構成である。

【００２１】これにより、半導体層が厚く被着された領
域には、保護膜により効率的にレーザーエネルギーが付
与され、半導体層が薄く被着された領域には、保護膜に
より効率を落としてレーザーエネルギーが付与されるの
で、半導体層に実際に付与されるエネルギー密度が均一
にされる。

【００２２】

【発明の実施の形態】図１から図８は、本発明の第１の
実施の形態にかかる製造方法を示す工程断面図である。
これらの図では、Ｎ−ｃｈについて示している。まず、
図１において、無アルカリガラス、ソーダガラス等の基
板（１０）上に、Ｃｒを成膜しこれをエッチングするこ
とにより、ゲート電極（１１）を形成する。ゲート電極
（１１）は走査信号供給線であるゲートラインと一体で
形成される。

【００２３】図２において、ゲート電極（１１）を覆っ
て全面に、プラズマＣＶＤによりＳｉＮｘ及びＳｉＯ2
からなるゲート絶縁膜（１２）を形成し、引き続き、連
続してプラズマＣＶＤによりアモルファスシリコン（ａ
−Ｓｉ）（１３ａ）及びＳｉＯ2からなる保護膜（１
４）を一度も真空を破ることなく成膜する。ａ−Ｓｉ
（１３ａ）は、材料ガスであるモノシランＳｉＨ4、あ
るいは、ジシランＳｉ2Ｈ4を熱及びプラズマにより分解
堆積することで形成される。

【００２４】図３において、裏面露光法を用いて、保護
膜（１４）をゲート電極（１１）と同一形状に形成す
る。即ち、保護膜（１４）上にポジ型レジストを塗布
し、これを基板（１０）の下方より光を照射して、ゲー
ト電極（１１）の影を転写し、ゲート電極（１１）以外
の領域を感光して現像液に対して可溶に変性させる。そ
して、現像後レジストをマスクとしてＳｉＯ2のエッチ
ングを行うことにより、ゲート電極（１１）上方のみに
保護膜（１４）を残し、他の部分を除去する。この工程
で、露光は、後に説明するように、比較的弱い光、ある
いは、比較的短い時間で行われ、ゲート電極（１１）の
影領域を比較的大きめに感光させる。即ち、保護膜（１
４）を後に述べるように注入ストッパ（１５）よりも大
きく形成する。

【００２５】図４において、ゲート電極（１１）上方に
のみ保護膜（１４）が形成された状態で、エキシマレー
ザーアニール（ＥＬＡ）を行うことにより、ａ−Ｓｉ
（１３ａ）を結晶化して、ｐ−Ｓｉ（１３）を形成す
る。この工程において、被処理基板は大気中に取り出さ
れ、ＥＬＡ工程に搬送されるのであるが、ａ−Ｓｉ（１
３ａ）表面の保護膜（１４）が被覆された領域は、大気
中の汚染が防がれる。このため、不純物イオンがトラン
ジスタ素子内に存在して、これらの電荷により生ずる電
位によりフラットバンド電圧を変動させ、閾値を平行移
動させるといった問題が無くされる。また、ａ−Ｓｉ
（１３ａ）と保護膜（１４）は連続ＣＶＤにより形成さ
れているので、両層の界面における格子欠陥が少なく、
界面準位密度が小さくされている。従って、トラップが
少なく、オンオフ比の高い電気特性が得られる。

【００２６】また、保護膜（１４）は、厚さ５２０Åの
ＳｉＯ2により形成されており、ＥＬＡ時のレーザー光
が、ａ−Ｓｉ（１３ａ）の表面での反射率が十分に低く
されている。保護膜（１４）であるＳｉＯ2は空気より
も屈折率が大きく、かつ、ａ−Ｓｉ（１３ａ）よりも小
さい。従って、この保護膜（１４）の表面で反射される
分が少なくされるとともに、保護膜（１４）内で上面と
下面の間にて複数回反射する。この際、レーザー光の波
長をλ、ＳｉＯ2の屈折率をｎ、保護膜の膜厚をｄとす
ると、

【００２７】

【数１】

【００２８】の式が成り立つが、λが３０８ｎｍ、ｎが
１．４６の時、ｄ＝５２７ｎｍが得られる。従って、保
護膜（１４）の膜厚をこのように設定することにより、
保護膜（１４）とａ−Ｓｉ（１３ａ）との界面を固定端
として保護膜（１４）内で反射光が互いに干渉して強め
合う。保護膜（１４）であるＳｉＯ2の表面での反射率
は、ｐ−Ｓｉ（１３）表面での反射率よりも小さいの
で、ｐ−Ｓｉ（１３）の上に保護膜（１４）を形成する
ことで、ｐ−Ｓｉ（１３）へ照射される光の割合が高め
られる。

【００２９】そして本発明では、このような保護膜（１
４）の膜厚によって、照射レーザーエネルギーに対し
て、実際にａ−Ｓｉ（１３ａ）に付与されるエネルギー
の割合を制御している。通常、被処理基板の大型化に伴
って、プラズマＣＶＤにより成膜された膜の厚さには不
可避的なばらつきが生ずる。特に、ａ−Ｓｉ（１３ａ）
の膜厚が異なると、付与されるエネルギー密度が異な
り、膜厚の厚い領域は薄い領域よりも、より強度の低い
レーザーアニールがされたと等価となり、ｐ−Ｓｉ（１
３）のグレインサイズが小さくなる。

【００３０】このため、本発明では、プラズマＣＶＤに
より成膜された膜のばらつきの再現性から先算的に、ａ
−Ｓｉ（１３ａ）の厚く被着する領域について、（１）
式に基づいた最適な膜厚に設定された保護膜（１４）を
形成する。例えば、本実施の形態において、ａ−Ｓｉ
（１３ａ）の膜厚は４００Åに設定しているが、この
時、実際の膜厚のばらつきによって、最も厚く被着する
領域は、４４０Å程度となる。従って、保護膜（１４）
をこのような領域において、最適となる膜厚になるよう
に形成することで、他の、よりａ−Ｓｉ（１３ａ）の膜
厚の薄い領域において、保護膜（１４）の膜厚も同様の
ばらつきのため、最適の膜厚とは異なった厚さになる。
そして、保護膜（１４）の膜厚が（１）式で指定される
値が離れ、保護膜（１４）内での反射光が互いに干渉し
て弱め合う。このため、ａ−Ｓｉ（１３ａ）が厚く被着
した領域においては、保護膜（１４）により、照射レー
ザーエネルギーが効率よくａ−Ｓｉ（１３ａ）に付与さ
れ、逆に、ａ−Ｓｉ（１３ａ）が薄く被着した領域に
は、保護膜（１４）により照射レーザーエネルギーが減
衰されて付与される。この結果、ａ−Ｓｉ（１３ａ）の
膜厚が厚く付与エネルギー密度の小さい領域においては
高めのエネルギーが与えられ、ａ−Ｓｉ（１３ａ）の膜
厚が薄く付与エネルギー密度の大きい領域においては低
めのエネルギーが与えられ、ａ−Ｓｉ（１３ａ）の膜厚
のばらつきによる付与エネルギー密度のばらつきを吸収
する形で、全面にわたって、均一なレーザーアニールが
行われ、均質なｐ−Ｓｉ（１３）を得ることができる。

【００３１】また、このレーザーアニールにおいて、ａ
−Ｓｉ（１３ａ）中に多量に含まれた水素が離脱する
が、保護膜（１４）がチャンネル領域（ＣＨ）上にのみ
形成されているので、水素は保護膜（１４）のわきから
抜け出ていく。即ち、保護膜（１４）が全面に設けられ
た場合、水素が離脱する際に、保護膜（１４）に飛び込
み、ｐ−Ｓｉ（１３）と保護膜（１４）との良好な界面
に、再び格子欠陥が生じるといった問題が防がれる。

【００３２】図５において、ｐ−Ｓｉ（１３）が形成さ
れた基板上に、ＳｉＯ2を成膜し、これを図３の工程と
同じ裏面露光法を用いてエッチングすることにより、保
護膜（１４）と同様に、ゲート電極（１１）の上方に注
入ストッパ（１５）を形成する。この時の露光は、図３
の工程よりも、強い光、または、長い時間で行い、光の
回り込み効果等を利用して、ゲート電極（１１）の影を
小さめに感光する。即ち、注入ストッパ（１５）を保護
膜（１４）よりも小さめに形成する。そして、注入スト
ッパ（１５）をエッチングする際、同じ、ＳｉＯ2から
なる保護膜（１４）の飛び出た部分（Ｅ）もエッチング
することにより、保護膜（１４）を注入ストッパ（１
５）と同一の形状に再形成する。

【００３３】そして、この注入ストッパ（１５）をマス
クとして、ｐ−Ｓｉ（１３）に対して、Ｎ型の導電形を
示す燐（Ｐ）のイオン注入を、１０の１３乗程度の低ド
ーズ量で行い、注入ストッパー（１５）以外の領域を低
濃度にドーピングする（Ｎ-）。この時、注入ストッパ
（１５）直下即ちゲート電極（１１）の直上領域は真性
層に維持され、ＴＦＴのチャンネル領域（ＣＨ）とな
る。注入ストッパ（１５）をエッチングしたときのレジ
ストはイオン注入時には残しておき、イオン注入後に剥
離してもよい。

【００３４】この時、再エッチングされる前に保護膜
（１４）により保護されたチャンネル領域（ＣＨ）の両
端は、再エッチングされた注入ストッパ（１５）および
保護膜（１４）からはみ出される。従って、注入ストッ
パ（１５）および保護膜（１４）のエッジにより、エッ
ジが規定された低濃度領域（Ｎ-）は、膜質の良好なチ
ャンネル領域（ＣＨ）から離間されることなく形成され
る。

【００３５】通常、チャンネル領域（ＣＨ）において、
可動イオンや界面準位が閾値特性に影響を及ぼすのであ
るが、ＬＤ領域（ＬＤ）や、ソースおよびドレイン領域
（Ｓ、Ｄ）では、不純物イオンの濃度が電気抵抗に大き
な影響を与える。従って、チャンネル領域（ＣＨ）の端
部で、保護膜（１４）よって保護されない領域が存在し
て電気特性に影響を与えることを防ぐことにより、良好
な電気特性を有した素子を得ることができる。

【００３６】図６において、ゲート電極（１１）よりも
少なくともチャンネル長方向に大きなレジスト（Ｒ）を
形成し、これをマスクとして、ｐ−Ｓｉ（１３）に対す
る燐（Ｐ）のイオン注入を、１０の１５乗程度の高ドー
ズ量で行い、レジスト（Ｒ）以外の領域を高濃度にドー
ピングする（Ｎ+）。この時、レジスト（Ｒ）の直下領
域には、低濃度領域（Ｎ-）及びチャンネル領域（Ｃ
Ｈ）が維持されている。これにより、チャンネル領域
（ＣＨ）の両側に各々低濃度のＬＤ領域（ＬＤ）を挟ん
で高濃度のソース及びドレイン領域（Ｓ、Ｄ）が存在し
たＬＤＤ構造が形成される。

【００３７】レジスト（Ｒ）の剥離後、不純物イオンの
ドーピングを行ったｐ−Ｓｉ膜の結晶性の回復と、不純
物の格子置換を目的として、加熱、あるいはレーザー照
射等の活性化アニールを行う。続いて、このｐ−Ｓｉ
（１４）をエッチングすることによりＴＦＴの必要領域
にのみ残し島状化する。

【００３８】図７において、ＳｉＮｘ等からなる層間絶
縁層（１６）を形成し、ソース及びドレイン領域（Ｓ、
Ｄ）に対応する部分をエッチングで除去することにより
コンタクトホール（ＣＴ）を形成し、ｐ−Ｓｉ（１３）
を一部露出させる。図８において、Ａｌ／Ｍｏ等を成膜
し、これをエッチングすることにより、各々コンタクト
ホール（ＣＴ）を介してソース領域（Ｓ）に接続するソ
ース電極（１７）、及び、ドレイン領域（Ｄ）に接続す
るドレイン電極（１８）を形成し、ＴＦＴが完成する。

【００３９】続いて、本発明の第２の実施の形態につい
て説明する。図９から図１７は製造工程を示す断面図で
ある。まず図９において、無アルカリガラス、ソーダガ
ラス等の基板（２０）上に、プラズマＣＶＤにより、ａ
−Ｓｉ（２１ａ）、及び、保護膜（２２）となるＳｉＯ
2を各々５００〜６００Åの厚さに成膜する。この時、
ａ−Ｓｉ（２１ａ）と保護膜（２２）は一度も真空を破
ることなく、連続で形成する。

【００４０】図１０で、ＥＬＡによりａ−Ｓｉ（２１
ａ）を多結晶化し、ｐ−Ｓｉ（２１）を形成する。ここ
で被処理基板は大気中に取り出され、ＥＬＡ工程に搬送
されるのであるが、前述の図４の工程と同様、ｐ−Ｓｉ
（２１）表面の保護膜（２２）が被覆されているので大
気中の汚染が防がれるとともに、界面の格子欠陥が少な
くされている。

【００４１】また、保護膜（２２）は、第１の実施例に
おける図４の工程と同様、あらかじめ、ａ−Ｓｉ（２１
ａ）が最も厚く被着する領域に関して、前述の如く、
（１）式に基づいて最適の膜厚、例えば、５２０Åに設
定される。保護膜（２２）もａ−Ｓｉ（２１ａ）と似た
膜厚のばらつきが生じているので、ａ−Ｓｉ（２１ａ）
の膜厚のばらつきによる照射レーザーエネルギーに対す
る実際のエネルギーの付与効率が調整されて、全面にわ
たって均一なレーザーアニールが行われる。

【００４２】図１１で、反応性イオンエッチング即ちＲ
ＩＥ（reactive ion etching）等により、ｐ−Ｓｉ（２
１）及び保護膜（２２）をＴＦＴに必要な島状にパター
ニングした後、４００℃の減圧ＣＶＤにより、保護膜
（２１）とともに２層絶縁膜を構成するゲート絶縁膜と
なるＬＴＯ（ low temperature oxide）膜を１０００
〜１５００Åの厚さに形成し、引き続き、ゲート電極と
なるポリサイドを積層する。即ち、ドープトａ−Ｓｉ
（２４ａ）を４５０℃の減圧ＣＶＤ等により２０００Å
の厚さに積層し、続いて、タングステンシリサイドＷＳ
ｉxを（２５）をスパッタリングにより１０００Åの厚
さに積層する。ここで、ａ−Ｓｉ（２４ａ）は後に結晶
化アニールが施されれて、ドープトｐ−Ｓｉ（２４）と
なり、ＷＳｉ（２５）との積層体により、ゲート電極及
びその配線となるポリサイドを形成するものであり、ｎ
型不純物が、成膜時、あるいは、成膜後にドーピングさ
れる。

【００４３】ＷＳｉx（２５）上には、更に、注入スト
ッパー（２６）となるＳｉＯ2を４３０℃のＣＶＤによ
り形成している。図１２で、注入ストッパー（２６）、
ＷＳｉx（２５）及びａ−Ｓｉ（２４ａ）を、ＲＩＥに
より同一形状にパターニングすることで、ゲート電極と
その配線、及び、この上に注入ストッパーを形成する。

【００４４】図１３で、ＳｉＯ2を４３０℃のＣＶＤに
より成膜した後、ＲＩＥ等の異方性エッチングにより、
全面エッチバックすることで、ゲート電極（２４ａ，２
５）及び注入ストッパー（２６）の側壁にサイドウォー
ル（２７）を被着形成する。図１４で、ゲート電極（２
４ａ，２５）及びサイドウォール（２７）をマスクに、
ｐ−Ｓｉ（２１）へ、ｎ型不純物である燐のイオン注入
を、低ドーズ量で行うことにより、ゲート電極（２４
ａ，２５）直下領域の両側に低濃度にドーピングされた
ＬＤ領域（ＬＤ）を形成する。サイドウォール（２７）
は、後の活性化アニールにおいて燐イオンが横方向に拡
散するため、セルフアライン関係を維持するためのもの
である。また、ゲート電極（２４ａ，２５）直下領域は
ノンドープのチャンネル領域（ＣＨ）となる。

【００４５】図１５で、ゲート電極（２４ａ，２５）及
びサイドウォール（２７）を覆うレジスト（Ｒ）を形成
し、このレジスト（Ｒ）をマスクに、ｐ−Ｓｉ（２１）
への燐のイオンドーピングを、高ドーズ量で行い、高濃
度にドーピングされたドレイン及びソース領域（Ｄ，
Ｓ）を形成する。この時、レジスト（Ｒ）の直下領域
は、低濃度のＬＤ領域（ＬＤ）が残り、ここに、チャン
ネル領域（ＣＨ）の両側に低濃度ＬＤ領域（ＬＤ）、更
にその外側に高濃度のドレイン及びソース領域（Ｄ，
Ｓ）が形成され、ＬＤＤ構造が完成される。

【００４６】そして、レジスト（Ｒ）の剥離後、全面
に、発熱源である線状ランプを近接し高速走査するＲＴ
Ａ（rapid thermal annealing）法、あるいは、ＥＬＡ
法により、不純物の活性化アニールを行う。同時に、ゲ
ート電極の下層であるａ−Ｓｉ（２４ａ）が多結晶化さ
れ、ｐ−Ｓｉ（２４）となって低抵抗化され、ＷＳｉ
（２５）との積層構造によりポリサイドゲートが形成さ
れる。また、この時、ｐ−Ｓｉ（２１）にドーピングさ
れた燐イオンの横方向拡散が生じるが、前述の如く、サ
イドウォール（２７）により、あらかじめ、ＬＤ領域
（ＬＤ）端がゲート電極（２４，２５）から離されて形
成されており、この横方向拡散により、ＬＤ領域（Ｌ
Ｄ）端がゲート電極（２４，２５）エッジ部にまで広げ
られるようにされている。

【００４７】図１６で、全面に、４３０℃の常圧ＣＶＤ
によりＳｉＯ2を積層し、６００℃のアニールの後、４
００℃のプラズマＣＶＤによりＳｉＯ2を積層すること
で、層間絶縁膜（２８）を形成している。そして、ＲＩ
Ｅにより、ドレイン及びソース領域（Ｄ，Ｓ）上の層間
絶縁膜（２８）、ゲート絶縁膜（２３）及び保護膜（２
２）にコンタクトホール（ＣＴ）を形成する。

【００４８】図１７で、Ｔｉ／ＡｌＳｉをスパッタリン
グにより、１０００Å／６０００Åの厚さに積層し、こ
れをＲＩＥによりパターニングすることにより、コンタ
クトホール（ＣＴ）を介して各々ドレイン領域（Ｄ）及
びソース領域（Ｓ）に接続するドレイン電極（２９）及
びソース電極（３０）を形成し、ＴＦＴが完成される。

【００４９】図１８は、本発明に関し、図４及び図１０
のＥＬＡ工程における被処理基板（１）の様子を示す平
面図である。即ち、被処理基板（１）は、無アルカリガ
ラス等の基板（１０）上に、ａ−Ｓｉ（１３ａ）（２１
ａ）と保護膜（１４）（２２）が形成されたものであ
る。そして、表示画素がマトリクス状に配置形成される
予定の表示画素部（２）と、その周辺に配置形成される
予定のゲートドライバー（３）及びドレインドライバー
（４）とからなるＬＣＤ（５）が６枚含まれている。表
示画素部（５）では、前述のＴＦＴがマトリクス状に配
置形成され、各々、液晶駆動用の画素容量の一方の電極
に接続されている。後に完成されるＴＦＴのゲート電極
（１１）（２４，２５）は図の横方向の同一行に関し
て、同一のラインに接続され、ドレイン電極（１８）
（２９）は図の縦方向の同一列に関して同一のラインに
接続されている。ゲートドライバー（４）は主にシフト
レジスタからなり、ドレインドライバー（５）は主にシ
フトレジスタ及びサンプル回路からなり、これらのドラ
イバーは、Ｎ−ｃｈおよびＰ−ｃｈＴＦＴからなるＣＭ
ＯＳにより構成されている。

【００５０】ＥＬＡは、シートビーム状のパルスレーザ
ー照射であり、図のＣで示すようなライン状のエッジラ
インを有したシートビームを順次ずらしていくことで全
面をアニールするものである。前述の如く、プラズマＣ
ＶＤにより形成されたａ−Ｓｉ（１３ａ）（２１ａ）、
及び、保護膜（１４）（２２）は、装置に固有的な膜厚
のばらつきが生成している。例えば、ａ−Ｓｉ（１３
ａ）（２１ａ）が、図の２点鎖線で囲まれた領域に厚く
被着し、その他の領域では薄く被着しているとする。こ
の時、ＥＬＡを均一に行っても、ａ−Ｓｉ（１３ａ）
（２１ａ）の膜厚が厚い領域については、ａ−Ｓｉ（１
３ａ）（２１ａ）に実際に与えられるエネルギー密度が
小さく、逆に、膜厚が薄い領域についてはエネルギー密
度が大きくなる。このように実際に与えられるエネルギ
ーが異なると、ｐ−Ｓｉ（１３）（２１）のグレインサ
イズも異なってしまう。図に示すように、１枚のＬＣＤ
（５）に関して、ｐ−Ｓｉ（１３）（２１）のグレイン
サイズが異なった領域が存在すると、ＴＦＴの電気特性
が不均一となり、表示画素部（５）で輝度やコントラス
ト比の分布が生じたり、ドライバー（４、５）の動作不
良となったりする。このため、本発明では、あらかじめ
ａ−Ｓｉ（１３ａ）（２１ａ）の膜厚のばらつきの再現
性を調べ、図の２点鎖線で囲まれた、ａ−Ｓｉ（１３
ａ）（２１ａ）が厚く被着する領域において、保護膜
（１４）（２２）の膜厚を前記（１）式に基づいて最適
に設定する。保護膜（１４）（２２）であるＳｉＯ2は
ａ−Ｓｉ（１３ａ）（２１ａ）と同じプラズマＣＶＤに
より成膜されるので、ａ−Ｓｉ（１３ａ）（２１ａ）と
同様の膜厚のばらつきが生じる。このため、２点鎖線で
囲まれた領域は、膜厚が最適設定された保護膜（１４）
（２２）により、高い割合でレーザーエネルギーが与え
られて付与エネルギー密度えを比較的高めるように作用
し、逆に、２点鎖線で囲まれた以外の領域では、膜厚が
最適値からずれてレーザーエネルギーを減衰させて与え
られる。このため、被処理基板（１）の全域にわたって
均一なレーザーアニールが行われ、均質なｐ−Ｓｉ（１
３）（２１）が得られる。

【００５１】

【発明の効果】以上の説明から明らかな如く、本発明
で、基板上に、電極と半導体層を形成した半導体装置の
製造において、能動層となる半導体層上に、半導体層と
同様の方法で成膜した絶縁性の保護膜を配する構造とす
ることにより、半導体層へレーザーアニールを行う際、
半導体層の膜厚のばらつきによるアニールの実効性の差
異が、保護膜の同様の膜厚のばらつきにより逆転的に吸
収される。このため、全域にわたって均一なレーザーア
ニールが成されて均質な半導体層が得られ、全面の半導
体素子の電気特性が統一され、高品質な半導体装置が作
製される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図２】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図３】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図４】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図５】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図６】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図７】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図８】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図９】本発明の第２の実施の形態にかかる半導体装置
の製造方法を示す工程断面図である。

【図１０】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す工程断面図である。

【図１１】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す工程断面図である。

【図１２】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す工程断面図である。

【図１３】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す工程断面図である。

【図１４】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す工程断面図である。

【図１５】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す工程断面図である。

【図１６】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す工程断面図である。

【図１７】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す工程断面図である。

【図１８】本発明の作用効果実施を示す工程平面図であ
る。

【図１９】従来の半導体装置の断面図である。

【符号の説明】

１０，２０ 基板 １１，２４，２５ ゲート電極 １２，２３ ゲート絶縁膜 １３，２１ ｐ−Ｓｉ １４，２２ 保護膜 １５，２６ 注入ストッパ １６，２８ 層間絶縁層 １８，２９ ソース電極 １９，３０ ドレイン電極

Claims (7)

【特許請求の範囲】
1. 【請求項１】 基板上に半導体層と、絶縁層を挟んで前
   記半導体層の能動領域に対向する電極を有した半導体素
   子を複数有した半導体装置の製造方法において、 絶縁性の保護膜を、前記半導体層と連続的に、前記半導
   体層の膜厚が最も厚い半導体素子に最適の膜厚に形成
   し、この保護膜を有した半導体層にレーザーアニールを
   施すことを特徴とする半導体装置の製造方法。
2. 【請求項２】 基板上に半導体層と、絶縁層を挟んで前
   記半導体層の能動領域に対向する電極を有した半導体素
   子を複数有した半導体装置の製造方法において、 基板上に電極を形成する工程と、 前記電極を覆って絶縁層、絶縁層上に半導体層、及び、
   半導体層上に絶縁性の保護膜を、前記半導体層の膜厚が
   最も厚くなる半導体素子に最適な膜厚に形成する工程
   と、 前記絶縁性の保護膜が形成された側よりレーザー光を照
   射することにより、前記半導体層にレーザーアニールを
   施す工程と、を有する半導体装置の製造方法。
3. 【請求項３】 基板上に半導体層と、絶縁層を挟んで前
   記半導体層の能動領域に対向する電極を有した薄膜トラ
   ンジスタを複数有した半導体装置の製造方法において、 基板上に、第１の導電層を形成する工程と、 前記第１の導電層をパターニングすることにより第１の
   電極を形成する工程と、 前記第１の電極を覆って絶縁層、絶縁層上に非晶質半導
   体層、及び、非晶質半導体層上に、絶縁性の保護膜とな
   る材料膜を、前記半導体層の膜厚が最も厚くなる薄膜ト
   ランジスタに最適な膜厚に形成する工程と、 前記材料膜をパターニングして前記非晶質半導体層の前
   記第１の電極の上方の能動層となる領域に前記絶縁性の
   保護膜を形成する工程と、 前記絶縁性の保護膜が形成された非晶質半導体層にレー
   ザーアニールを施すことにより、多結晶半導体層を形成
   する工程と、 前記絶縁性の保護膜が形成された多結晶半導体層上に、
   絶縁性の注入阻止膜となる材料膜を形成する工程と、 前記材料膜をパターニングして前記保護膜が形成された
   多結晶半導体層上に、前記絶縁性の保護膜と概ね同じ形
   状の絶縁性の注入阻止膜を形成する工程と、 少なくとも前記注入阻止膜をマスクとして、前記多結晶
   半導体層に対する不純物のイオン注入を行うことによ
   り、前記多結晶半導体層の前記能動層の両側に不純物を
   含有した領域を形成する工程と、 前記多結晶半導体層を覆い、かつ、前記多結晶半導体層
   の前記不純物を含有した領域上に開口部を有する層間絶
   縁層を形成する工程と、 前記層間絶縁層上に第２の導電層を形成する工程と、 前記第２の導電層をパターニングすることにより、前記
   開口部を介して前記多結晶半導体層の前記不純物を含有
   した領域に接続された第２の電極を形成する工程と、を
   有することを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記絶縁性の保護膜は、あらかじめ前記
   絶縁性の注入阻止膜よりも少なくとも電気的能動方向に
   関して大きく形成され、前記注入阻止膜を形成すると同
   時に、前記絶縁性の保護膜は前記注入阻止膜と同じ大き
   さに再形成されていることを特徴とする請求項３記載の
   半導体装置の製造方法。
5. 【請求項５】 前記絶縁性の保護膜、及び、前記絶縁性
   の注入阻止膜は、各々の材料膜上にレジストを形成する
   工程と、前記基板の裏面から光を照射することで、前記
   レジストの前記第１の電極上方領域以外の領域を感光さ
   せて前記第１の電極上方領域以外の領域を現像液に対し
   て可溶に変性させる工程と、前記レジストを現像する工
   程と、このレジストをマスクとして前記材料膜をエッチ
   ングすることにより前記レジストが形成されていない領
   域を除去する工程とにより形成され、 前記絶縁性の保護膜となる材料膜上のレジストを感光さ
   せるために前記基板の裏面から光を照射する工程におけ
   る光の強度または／および照射時間は、前記絶縁性の注
   入阻止膜となる材料膜上のレジストを感光させるために
   前記基板の裏面から光を照射する工程における光の強度
   または／および照射時間は、弱いまたは／および短いこ
   とを特徴とする請求項５記載の半導体装置の製造方法。
6. 【請求項６】 基板上に半導体層と、絶縁層を挟んで前
   記半導体層の能動領域上に対向する電極を有した半導体
   素子を複数有した半導体装置の製造方法において、 基板上に半導体層、及び、半導体層上に絶縁性の保護膜
   を、前記半導体層の膜厚が最も厚くなる半導体素子に最
   適な膜厚に形成する工程と、 前記絶縁性の保護膜が形成された側よりレーザー光を照
   射することにより、前記半導体層にレーザーアニールを
   施す工程と、を有することを特徴とする半導体装置の製
   造方法。
7. 【請求項７】 基板上に半導体層と、絶縁層を挟んで前
   記半導体層の能動領域上に対向する電極を有した薄膜ト
   ランジスタを複数有した半導体装置の製造方法におい
   て、 基板上に非晶質半導体層、及び、非晶質半導体層上に、
   絶縁性の保護膜を、前記半導体層の膜厚が最も厚くなる
   薄膜トランジスタに最適な膜厚に形成する工程と、 前記保護膜が形成された非晶質半導体層にレーザーアニ
   ールを施すことにより、多結晶半導体層を形成する工程
   と、 所定の形状に形成された前記保護膜及び多結晶半導体層
   上に、絶縁層及び第１の導電層を形成する工程と、 前記第１の導電層をパターニングすることにより、第１
   の電極を形成する工程と、 少なくとも前記第１の電極をマスクとして、前記多結晶
   半導体層に対する不純物のイオン注入を行うことによ
   り、前記多結晶半導体層の前記能動層の両側の所定の領
   域に所定の濃度の不純物を含有した領域を形成する工程
   と、 前記多結晶半導体層及び第１の電極を覆い、かつ、前記
   多結晶半導体層の前記不純物を含有した領域上に開口部
   を有する層間絶縁層を形成する工程と、 前記層間絶縁層上に第２の導電層を形成する工程と、 前記第２の導電層をパターニングすることにより、前記
   開口部を介して前記多結晶半導体層の前記不純物を含有
   した領域に接続された第２の電極を形成する工程と、を
   有することを特徴とする半導体装置の製造方法。