JP4209619B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、結晶性半導体で活性層を形成した薄膜トランジスタ（以下ＴＦＴと称する）を用いた半導体装置の作製方法に関する。
【０００２】
【従来の技術】
（従来技術１）
従来のトップゲート型の多結晶シリコンＮチャネルＴＦＴ作製工程例について、図８(Ａ)〜図８(Ｅ)を用いて説明する。基板上に下地絶縁膜１と活性層となる結晶性シリコン層を形成した後、結晶性シリコン層を、フォトリソグラフィとエッチング工程によって、島状結晶性シリコン膜２に形成する。島状結晶性シリコン層２上にゲート絶縁膜３を形成する。ゲート絶縁膜３上にゲート電極膜４を形成する。（図８(Ａ)）
【０００３】
ゲート電極膜４を、フォトリソグラフィとエッチング工程によって、ゲート電極５を形成する。次に低濃度ドレイン(LDD)領域を形成するために、イオンシャワー法やイオンドーピング法を用いて、N-ドーピングする。このとき、ゲート電極がドーピングマスクになるためにセルフアラインでN-ドーピング領域が形成できる。（図８(Ｂ)）
【０００４】
フォトリソグラフィによってN+ドーピング領域のパターニングをおこない、イオンシャワー法やイオンドーピング法を用いて、N+ドーピングする。ただし、LDD領域を形成しない場合には、このフォトリソグラフィ工程は必要としない（基板全面にN+ドープして、シングルドレイン構造ＴＦＴとすればよい）が、通常、多結晶シリコンＴＦＴをアクティブマトリクス型の液晶表示装置の画素部素子として用いる場合はオフリーク電流低減のためにLDD領域を形成することが必要である。ゲート電極５およびゲート絶縁膜３上に層間絶縁膜８を成膜する。（図８(Ｃ)）
【０００５】
層間絶縁膜に、フォトリソグラフィとエッチング工程によって、コンタクトホールを形成する。そして、ソース及びドレイン電極層９を成膜する。これによって、コンタクトホール底部の島状結晶性シリコン層２のソース及びドレイン領域とソース及びドレイン電極層がコンタクトすることになる。（図８(Ｄ)）
【０００６】
ソース及びドレイン電極層９をフォトリソグラフィとエッチング工程によって、ソース及びドレイン電極１０に形成する。以上のように、LDD領域を有するトップゲート型の多結晶シリコンＮチャネルＴＦＴ作製工程において、ソース及びドレイン電極を形成するまでに、必要なフォトマスク枚数は５枚である。（図８(Ｅ)）
【０００７】
（従来技術２）
次に、特開平９−４５９２５号公報に開示されているように、ソース及びドレイン電極からの不純物注入をすることで、従来技術１と比較して、マスク枚数が１枚削減される一例を図９(Ａ)〜図９(Ｅ)を用いて説明する。
【０００８】
基板上に下地絶縁膜１１と活性層となる結晶性シリコン層を形成した後、結晶性シリコン層を、フォトリソグラフィとエッチング工程によって、島状結晶性シリコン膜１２に形成する。島状結晶性シリコン層１２上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３上にゲート電極膜１４を形成する。（図９(Ａ)）
【０００９】
ゲート電極膜１４を、フォトリソグラフィとエッチング工程によって、ゲート電極１５を形成する。（図９(Ｂ)）
【００１０】
ゲート電極１５およびゲート絶縁膜１３上に層間絶縁膜１６を成膜する。（図９(Ｃ)）
【００１１】
層間絶縁膜にフォトリソグラフィとエッチング工程によって、コンタクトホールを形成する。そして、アルミニウムからなる導電体層１７を成膜する。これによって、コンタクトホール底部の島状結晶性シリコン層１２のソース及びドレイン領域と導電体層１７がコンタクトすることになる。（図９(Ｄ)）
【００１２】
所望の形状にパターニングすることで、ソース及びドレイン電極１８を形成する。続いて、透明絶縁基板の裏面からＲＴＡ法を用いてランプ光を照射する。すると、アルミニウム膜からなるソース及びドレイン電極１８がランプ光を吸収して加熱されソース及びドレイン電極１８中のアルミニウムが多結晶シリコン膜１２中へ固相拡散する。その結果、シリコンに対してはｐ型不純物となるアルミによって多結晶シリコン膜２中にｐ型のソース及びドレイン領域１９が形成される。（図９(Ｅ)）
【００１３】
上記従来技術１に対する利点としては、ソース及びドレイン電極に対してソース及びドレイン領域を自己整合的に形成できること、および、ソース及びドレイン領域への不純物注入のためのマスク枚数を１枚削減できる点がある。
【００１４】
【発明が解決しようとする課題】
半導体装置の作製においては、各工程処理での不良品発生率が有限の値で存在し、半導体装置における不良品発生の確率は、工程数の増加に伴い累積して増加するため、製品の歩留まりは減少することになる。従って、工程数を減少させることは製品の歩留まりを上げるために、非常に重要な課題である。
【００１５】
例えば、従来技術２では、従来技術１と比較してソース及びドレイン領域のドープパターンマスクを１枚削減できる。このようにドープパターンマスクを１枚削減することで、洗浄工程、レジスト塗布工程、レジストベーキング工程、露光工程、現像工程、基板乾燥工程、ドーピング工程、レジストアッシング、剥離工程、基板乾燥工程を全て無くすことができる。
【００１６】
さらに従来技術２では、従来技術１と比較して１回分のマスクパターニング工程を無くし、ソース及びドレイン電極に対してソース及びドレイン領域を自己整合的に形成することができる。半導体装置作製においては、工程終了までに使用する複数のマスク間の重ね合わせずれ量（マスク設計時の理想的な設計パターンからのずれ量）が、その半導体装置構造を決定する要因の一つである。重ね合わせずれ量が大きすぎる場合には、目的とする半導体装置構造ができなくなるということであり、必要な半導体装置の電気特性が得られなくなる場合がある。従って、自己整合的に半導体装置構造を作製できることは大変に望ましいことである。
【００１７】
このように、最終的に作製する半導体装置構造を変えることなく、マスク枚数を１枚減少させるプロセス方法を見いだすということは、それに伴う多くの工程を削減できること、および半導体装置構造を自己整合的に作製できることである。
【００１８】
一方で、従来技術２の問題点としては、ソース及びドレイン電極主材料のAlを活性層に拡散させているが、この方法では、安定したプロセスにはなり得ない。SiとAlは低温で合金層を形成し、合金化によって界面を通して原子の移動が起こり、"alloy penetration"と呼ばれる有名なトラブルを引き起こすことは「“表面・界面の分析と評価、応用物理学会編、平木昭夫 成沢忠 共著、オーム社、pp4-6”」にも示されている。これは、Al中のSi原子の固溶度が高いことやAl中のSiの拡散係数が高いことが原因であると思われる。"alloy penetration"は全ての素子のコンタクト界面で均一に起こる現象ではなく、局所的に発生するので、これでは、ロット間、基板間、素子間においてばらついたＴＦＴ構造となり、安定した制御性のあるプロセス方法とはいえない。
【００１９】
特に、プロジェクターなどの用途で、高温プロセスで作製される、画素部ＴＦＴでは、縮小化の傾向にある。例えば、対角０．７インチ型の液晶表示装置で、ＸＧＡ（１０２４×７６８画素）という高精細な表示を実現するためには、画素のひとつひとつのサイズが、１４μｍ×１４μｍと言う極めて小さな面積となっている。従って、開口率を下げないために、コンタクトホールの面積も１μｍ角程度にする。このようにトランジスタサイズが縮小化してくると、コンタクトホールとチャネル領域間の距離も数μｍ以下になるので、"alloy penetration"などがおこると、チャネル領域にまで不純物が拡散して、目的とするデバイス構造を破壊してしまう。
【００２０】
本発明は従来技術と比較して、マスク枚数を削減することで工程数を削減し、不良品発生の確率を減少させることができる半導体装置構造の作製方法を提供することを課題とする。更に、本発明では、ソース（ドレイン）領域に対するソース（ドレイン）電極パターン位置を自己整合的に決めることができ、かつ、ＬＤＤ領域を自己整合的に決めることでマスク重ね合わせ誤差に起因するＬＤＤ長ばらつきを減少することができる半導体装置構造の作製方法を提供することを課題とする。
【００２１】
【課題を解決するための手段】
上記課題を解決するために、本発明の構成は、絶縁基板上にＴＦＴの活性層となる結晶性半導体層を形成する第１工程、結晶性半導体層を島状に形成する第２工程、島状結晶性半導体層を覆うようにゲート絶縁膜を形成する第３工程、島状結晶性半導体層のソース及びドレイン領域上のゲート絶縁膜をエッチング加工してコンタクトホールを形成する第４工程、ゲート絶縁膜上および島状結晶性半導体層のソース及びドレイン領域上に不純物をドーピングした導電体層を成膜する第５工程、導電体層をエッチング加工して、ソース及びドレイン電極およびゲート電極を同時に形成する第６工程、熱処理によってソース及びドレイン電極から島状結晶性半導体層のソース及びドレイン領域にドーパント不純物を熱拡散させてオーミックのコンタクト接合を形成し島状結晶性半導体層のソース及びドレイン領域を第一導電型の低シート抵抗とする第７工程を備えるものである。
【００２２】
また他の構成は、絶縁基板上に結晶性半導体層を形成する第１工程、結晶性半導体層を島状に形成する第２工程、島状結晶性半導体層を覆うようにゲート絶縁膜を形成する第３工程、島状結晶性半導体層のソース及びドレイン領域上のゲート絶縁膜をエッチング加工してコンタクトホールを形成する第４工程、ゲート絶縁膜上および島状結晶性半導体層のソース及びドレイン領域上に不純物をドーピングした導電体層を成膜する第５工程、導電対層をエッチング加工してソース及びドレイン電極およびゲート電極を同時に形成する第６工程、ソース及びドレイン電極およびゲート電極をマスクにしてソース及びドレイン電極およびゲート電極が直上に存在しない領域の島状結晶性半導体層に選択的に第一導電型となる不純物をイオンドーピングまたはイオン注入する第７工程、熱処理によってソース及びドレイン電極から島状結晶性半導体層のソース及びドレイン領域にドーパント不純物を熱拡散させて、オーミックなコンタクト接合を形成し島状結晶性半導体層のソース及びドレイン領域を第一導電型の低シート抵抗とする第８工程とを備えるものである。
【００２３】
また他の構成は、絶縁基板上にＴＦＴの活性層となる結晶性半導体層を形成する第１工程、結晶性半導体層を島状に形成する第２工程、島状結晶性半導体層を覆うようにゲート絶縁膜を形成する第３工程、島状結晶性半導体層のソース及びドレイン領域上のゲート絶縁膜をエッチング加工してコンタクトホールを形成する第４工程、ゲート絶縁膜上および島状結晶性半導体層のソース及びドレイン領域上に不純物をドーピングした導電体層を成膜する第５工程、導電体層をエッチング加工してソース及びドレイン電極およびゲート電極を同時に形成する第６工程、熱処理によってソース及びドレイン電極から島状結晶性半導体層のソース及びドレイン領域にドーパント不純物を熱拡散させてオーミックなコンタクト接合を形成し島状結晶性半導体層のソース及びドレイン領域を第一導電型の低シート抵抗とする第７工程、熱処理によって島状結晶性半導体層のソース及びドレイン領域から島状結晶性半導体層のチャネル領域方向にドーパント不純物を熱拡散させてＬＤＤ領域を形成する第８工程とを備えるものである。
【００２４】
上記発明の構成において、電体層はドープドシリコン層またはドープドシリコンゲルマニウム層を適用することができる。また、導電体層は積層構造であり、かつ、島状結晶性半導体層のソース及びドレイン領域と接合する層をドープドシリコン層またはドープドシリコンゲルマニウム層で形成しても良い。ここで積層構造を構成する膜のうち、少なくとも１層がシリサイド層で形成することができる。当該シリサイド層は、モリブデンシリサイド、タングステンシリサイド、チタンシリサイド、白金シリサイド、パラジウムシリサイド、ニッケルシリサイド、コバルトシリサイドのいずれか一つを適用することができる。
【００２５】
導電体層には、島状結晶性半導体層のソース及びドレイン領域と接合する領域にP、As、Sb、B、Al、Ga、Inの少なくともいずれか一種が１×１０19ｃｍ-3以上の濃度で含ませても良い。
【００２６】
本発明の構成は、第一導電型とはＮチャネル型であり、かつ、基板上に作製した全てのトランジスタがＮチャネル型で構成された単極性の半導体装置の作製に適用することができる。
【００２７】
本発明の構成は、第一導電型とはＰチャネル型であり、かつ、基板上に作製した全てのトランジスタがＰチャネル型で構成された単極性の半導体装置の作製に適用することができる。
【００２８】
上記本発明の構成について図１０と図１１とを用いて説明する。基板上に薄膜トランジスタの活性層となる島状結晶性半導体層１０４およびゲート絶縁膜１０５を形成し（図１０（Ｂ））、配線と半導体層とが接触する領域となるソース及びドレイン領域上のゲート絶縁膜を部分的にエッチングしてコンタクトホールを形成し（図１０（Ｃ））、ソース及びドレイン配線材料のドープドシリコン層１０６を成膜する（図１０（Ｄ））。
【００２９】
次に、ドープドシリコン層をフォトリソグラフィ法でエッチング加工して、ソース電極１０８、ドレイン電極１０７およびゲート電極１０９を同時に形成する（図１０（Ｅ））。これにより、自己整合的にソース及びドレイン電極とゲート電極の位置関係が定まることになる。
【００３０】
そして、熱処理によって、島状結晶性半導体層のソース及びドレイン領域に、ソース及びドレイン電極から、ドーパント不純物を熱拡散させて、オーム性のコンタクト接合を形成し、かつ、ソース及びドレイン領域を第一導電型の低シート抵抗とする。これにより、自己整合的にソース電極とソース領域との位置関係、ドレイン電極とドレイン領域との位置関係それぞれが自己整合的に定まることになる。ここで、第一導電型とは、Ｎチャネル型またはＰチャネル型のことを示し、Ｎチャネル型の場合のドーパントはリンや砒素であり、Ｐチャネル型の場合はボロン、ガリウム、インジウムなどである。
【００３１】
以上でオフセットゲート型ＴＦＴが作製できる。従来技術１で同じ構造のＴＦＴを作製するために必要なパターニングマスク枚数は５枚であったが、本発明の方法では▲１▼島状半導体層形成、▲２▼コンタクトホール形成、▲３▼ソース及びドレイン電極およびゲート電極形成の３枚である。
【００３２】
さらに、上記構成に加えて、ＬＤＤ領域を形成する場合には、以下の２つの方法どちらかでおこなうことが好ましい。
【００３３】
まず、方法Aは、ソース及びドレイン電極およびゲート電極を同時に形成した後、これらの電極をマスクにして、イオン注入装置もしくはイオンドーピング装置を用いて、第一導電型となる不純物をドーピングする方法である（図１１（Ｆ））。その後、熱処理によってソース及びドレイン電極から、ドーパント不純物を熱拡散させて、オーム性のコンタクト接合を形成させる。このとき、ソース及びドレイン領域の高濃度不純物領域からＬＤＤ領域にかけての不純物濃度勾配が単調減少する必要がある。なぜならば、それらの間に高シート抵抗領域があると高電界緩和を目的とするＬＤＤ領域としての意味がなくなるからである。つまり、図１１（Ｇ）のΔで示す領域はソース及びドレイン電極から、ドーパント不純物を熱拡散させなくてはならない。従って、熱処理温度と時間は、ソース及びドレイン領域からＬＤＤ領域にかけた第1導電型不純物濃度勾配が単調減少するように、不純物が熱拡散できる温度・時間条件で決定される。図１１（Ｈ）は不純物濃度が３０、３１、３２、３３の順番に連続的に減少している状態を示したものである。
【００３４】
方法Bは、熱処理によって、ソース及びドレイン領域から、半導体層のチャネル領域方向に、ドーパント不純物を熱拡散させてＬＤＤ領域を形成する方法である。このとき、ドーパント不純物の濃度分布は熱拡散によってのみ決まる。従って、方法Aと比較して、ＬＤＤ領域へのイオン注入もしくはイオンドーピング工程は削減できる。
【００３５】
方法Ａと方法Ｂのどちらの方法であっても、従来技術２でＬＤＤ領域を作製する場合よりも、ＬＤＤ領域長のばらつきは減少できる。なぜならば、ソース及びドレイン電極とゲート電極は同時にパターニング加工しているため、従来技術２では問題になるようなマスク重ね合わせ誤差に起因するパターン間の相対位置ずれはない。つまり、従来技術２の作製プロセスで、ＬＤＤ領域を形成する場合には、マスク重ね合わせ誤差に起因したソース及びドレイン電極とゲート電極間距離のばらつき要因が存在するが、本発明では、マスク重ね合わせ誤差に起因したＬＤＤ領域長のばらつき要因はなくなるからである。また、ドープドシリコン中のＰまたはＢ不純物を、活性層中に拡散させる場合には、アルミニウムのようにシリコンと合金化することがないために、不純物領域および濃度の制御性がよいという利点がある。
【００３６】
従来技術と比較して、本発明の有効点をまとめると、（１）ソース（ドレイン）領域とソース（ドレイン）電極パターンのマスク重ね合わせ精度を必要としない（自己整合に形成できる）。（２）ソース及びドレイン電極およびゲート電極形成（成膜・露光・ドライエッチング）を一括処理しているため、工程削減になる。また、ゲート電極パターンとソース及びドレイン電極パターンのマスク重ね合わせ誤差がなくなる。（３）熱処理によって、ドープドシリコン配線中のドーパントをソース及びドレイン領域のシリコン層に拡散させることで低シート抵抗を実現する。N+ドーピング領域のパターニングとドーピング装置を用いたドーピング処理を必要としない。（４）熱処理による不純物拡散距離は、ドープドシリコン中の不純物濃度と活性層の不純物濃度、結晶性、および熱処理温度・時間で決まる。このとき、ゲート電極パターンとソース及びドレイン電極パターンが自己整合的に形成できているので、従来技術２と比較して、ＬＤＤ領域長の基板間ばらつきを減少できる。
【００３７】
以上の構成により、本発明では、マスク枚数を２枚減らすことができるため、工程数を削減することができ、不良品発生の確率を減少させて、製品の歩留まり改善が可能である半導体装置の作製方法を提供することができる。更に、本発明では、ソース（ドレイン）領域に対するソース（ドレイン）電極パターン位置を自己整合的に決めることができ、かつ、ＬＤＤ領域を自己整合的に決めることでマスク重ね合わせ誤差に起因するＬＤＤ長ばらつきを減少することができる半導体装置の作製方法を提供することができる。
【００３８】
【発明の実施の形態】
以下、本発明の実施の態様について図面を参照して詳細に説明する。図１０（Ａ）に示すように、基板１０１上に膜厚１０ｎｍ〜１０００ｎｍの下地絶縁膜１０２と膜厚３０ｎｍ〜８００ｎｍの半導体膜１０３を成膜する。基板１０１は、石英基板、シリコン基板、ステンレス基板を使うことができる。下地絶縁膜１０２としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜のいずれでもよく、これらの膜の中から、２種類以上組み合わせて積層構造にしてもよい。シリコン基板またはステンレス基板上にＴＦＴ構造を作製する場合には下地絶縁膜は必須である。下地絶縁膜は、プロセス中の熱処理によって、基板中の不純物（アルカリ金属、重金属）が活性層の半導体層にまで熱拡散するのを防ぐため、あるいは、基板が変形（反り、うねり）することによって発生する活性層へはたらく応力を緩和するなどの効果もある。一方、石英基板を用いる場合には、もともと基板中の不純物濃度が低く、かつ、１０００℃程度の耐熱性もあるため、下地絶縁膜を成膜することなく、基板上に直接に半導体膜を成膜してもよい。成膜方法としては、スパッタ法、プラズマＣＶＤ法、ＬＰＣＶＤ法など公知の方法で成膜すればよい。
【００３９】
半導体膜１０３としては、シリコン膜、ゲルマニウム膜、およびシリコンゲルマニウム膜のいずれでもよく、スパッタ法、プラズマＣＶＤ法、ＬＰＣＶＤ法など公知の方法で成膜すればよい。これらを成膜した段階では、非晶質構造、多結晶構造、または微結晶構造のいずれかである。
【００４０】
次に、半導体膜１０３を公知の方法で結晶化（または再結晶化）する。結晶化の方法としては、電気炉またはＲＴＡで加熱処理することによる固相結晶成長、パルス発振または連続発振の気体レーザーまたは固体レーザーを照射するレーザー結晶化が代表的な方法である。また、触媒元素を利用した固相結晶成長方法もある。
【００４１】
触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。この方法では半導体膜１０３を形成後にＮｉを用いて固相結晶化させる。例えば特開平７−１３０６５２号公報に開示されている技術を用いる場合、重量換算で５〜１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピンコート法で非晶質半導体膜に塗布して、ニッケル含有層を形成し、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い結晶化する。尚、使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【００４２】
ただし、触媒元素を用いた結晶化により得られた多結晶半導体膜は触媒元素を含んでおり、このままＴＦＴの活性層とすると、オフリーク電流を増大させる可能性がある。そのため、結晶化後にその触媒元素を結晶質半導体膜から除去する工程（ゲッタリング）を行う必要がある。ゲッタリングは特開平１０−１３５４６８号、特開平１０−１３５４６９号、または特開平１０−２７０３６３号公報に開示している方法を用いることができる。
【００４３】
以上に示した結晶化後、半導体膜の結晶性を向上させるために、半導体膜上に絶縁膜を形成した後、熱処理を行って、半導体層の上部を熱酸化させるのが望ましい。例えば、減圧ＣＶＤ装置で２０ｎｍの酸化珪素膜を成膜した後、ファーネスアニール炉で熱処理を行う。この処理により、半導体層の上部は酸化される。そして、酸化珪素膜および半導体層の酸化した部分をフッ酸系の薬液でウエットエッチングすると、結晶性の向上した半導体層が得られる。
【００４４】
そして、半導体膜を、フォトリソグラフィによるパターニングとドライエッチングによって島状半導体層１０４に形成する。
【００４５】
次に、トランジスタのゲート絶縁膜１０５を形成する。ゲート絶縁膜１０５は、ＬＰＣＶＤ法、プラズマＣＶＤ法、または、スパッタ法などの公知の方法で成膜した、膜厚２０〜１５０ｎｍの珪素を含む絶縁膜である。この珪素を含む絶縁膜としては、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜があり、また、これらの中の２種類以上の積層構造としてもよい。（図１０（Ｂ））
【００４６】
さらに、ゲート絶縁膜としての電気特性を向上させるために、ゲート絶縁膜１０５を成膜後に、不活性雰囲気または酸素を含む雰囲気中で７００℃〜１１００℃の高温熱処理をしてもよい。これにより、ゲート絶縁膜の絶縁耐性が高められ、膜中の固定電荷が低減し、半導体膜との界面における界面準位密度の低減が期待できる。
【００４７】
そして、フォトリソグラフィによるパターニング後、半導体層のソース及びドレイン領域上のゲート絶縁膜１０５をエッチングして、コンタクトホールを形成する（図１０（Ｃ））。次に、膜厚１００〜５００ｎｍの耐熱性を有する導電膜１０６を成膜する（図１０（Ｄ））。導電膜としては結晶性のドープドシリコン膜またはドープドシリコンゲルマニウム膜を使う。これらの膜はＬＰＣＶＤ法によって成膜することができる。また、ドープドシリコン膜（またはドープドシリコンゲルマニウム膜）と積層して、ドープドシリコンゲルマニウム膜、シリサイド膜、Ｔａ、Ｗ、Ｔｉ、Al、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素を主成分とする膜などを成膜したものを導電膜とすることもできる。ただし、少なくとも、ソース及びドレイン領域と直接接合する層は結晶性のドープドシリコン層またはドープドシリコンゲルマニウム層であることが必要である。また、ドープドシリコン膜またはドープドシリコンゲルマニウム膜中の不純物は、Ｎチャネルトランジスタを作製する場合には、リンや砒素などの１５族元素であり、
Ｐチャネルトランジスタを作製する場合には、ボロンやガリウムなどの１３族元素であり、濃度は１×１０19ｃｍ-3以上の濃度で含まれていることが必要である。
【００４８】
次に、フォトリソグラフィ法を用いてレジストマスクを形成後、エッチングによってソース電極１０８、ドレイン電極１０７及びゲート電極１０９を同時に形成する。これにより、自己整合的にソース及びドレイン電極とゲート電極の位置関係が定まることになる（図１０（Ｅ））。
【００４９】
ここで、ＬＤＤ領域を形成する場合には、イオンドーピングまたはイオン注入で不純物ドーピングすることができる。ソース及びドレイン電極とゲート電極がドーピングマスクになるために、ＬＤＤ領域にのみ選択的にドーピングされ、低濃度不純物領域１１０と１１１を作製できる（図１１（Ｆ））。ＬＤＤ領域を形成する必要がなければこの工程はなくてよい。その場合には、オフセットゲート構造のＴＦＴとなる。
【００５０】
次に、電極および配線１０７〜１０９を覆って、第１の層間絶縁膜１１２を形成する。この第１の層間絶縁膜１１２としては、プラズマＣＶＤ法、スパッタ法またはＬＰＣＶＤ法などの公知の成膜方法で、厚さを５０〜２００ｎｍとして珪素を含む絶縁膜で形成すればよい。この層間絶縁膜は、次工程の熱処理時に、ゲート配線およびソース及びドレイン配線の表面が酸化されて配線抵抗が高くなるのを防ぐために成膜している。
【００５１】
そして、熱処理をおこない、島状結晶性半導体層のソース及びドレイン領域に、ソース及びドレイン電極から、ドーパント不純物を熱拡散させて、オーム性のコンタクト接合を形成し、かつ、ソース及びドレイン領域を第一導電型の低シート抵抗とする（図１１（Ｈ））。これにより、自己整合的にソース電極とソース領域との位置関係、および、ドレイン電極とドレイン領域との位置関係それぞれが自己整合的に定まることになる
【００５２】
熱処理方法としては、電気炉で、窒素などの不活性雰囲気中で、８００℃〜１０５０℃で３０分〜６時間でおこなえばよい。
【００５３】
目的とする不純物濃度勾配（熱拡散長）を得るための熱処理温度と時間は、活性層の結晶性、電極のドープドシリコンの不純物濃度などによって条件が変わるため、最適な条件出しをする必要がある。本発明では、自己整合的にソース及びドレイン電極とゲート電極の位置関係が定まった状態で、かつ、不純物の熱拡散長を制御しているため、一度、最適な条件を出せば、不純物導入領域を制御性よく定めることが可能である。また、熱拡散のみでＬＤＤ領域を作製することも可能である。また、このときの熱処理によって、不純物の活性化も同時におこなうことができる。
【００５４】
【実施例】
［実施例１］
本実施例では、アクティブマトリクス基板の作製方法について図１〜図７を用いて説明する。本明細書では、画素部ＴＦＴ、保持容量および、画素部周辺に設ける駆動回路ＴＦＴとを同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００５５】
基板５０１としては、石英基板や単結晶シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いる。本実施例では液晶表示装置の一種であるプロジェクターに組み込むための、アクティブマトリクス基板を石英ガラス基板を用いて作製する場合を示す。
【００５６】
石英基板５０１上に下部遮光膜を形成する。下部遮光膜は、Ｔａ、Ｗ、Ｃｒ、Ｍｏ、Ｓｉ等を主元素とする導電性材料、シリサイドを用いた単層構造またはそれらの積層構造により３００ｎｍ程度の膜厚で形成する。この下部遮光膜はゲート配線としての機能も有する。本実施例では、ＬＰＣＶＤ法で成膜した、膜厚７５ｎｍの多結晶シリコン膜を形成し、続いてスパッタ法で膜厚１５０ｎｍのＷＳｉｘ（x＝２．０〜２．８）を積層成膜した後、フォトリソグラフィ法でパターニングし、不要な部分をエッチングして、図１（Ａ）の５０２と５０３に示すように下部遮光膜を形成する。
【００５７】
そして基板５０１および下部遮光膜５０３上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地膜５０４を形成する。また、下地膜５０４は単層構造でなく、絶縁膜を２層以上積層させた構造を用いても良い。本実施例では、下地膜５０４として、プラズマＣＶＤ法を用い、ＳｉＨ4、Ｎ2Ｏを反応ガスとして成膜される膜厚５８０ｎｍの酸化窒化珪素膜５０４（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。
【００５８】
次いで、下地膜５０４上に半導体膜５０５を形成する。半導体膜５０５は、非晶質シリコン膜または非晶質シリコンゲルマニウム膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、ＬＰＣＶＤ法で非晶質シリコン膜を５３ｎｍの膜厚で成膜した
【００５９】
そして、結晶化をおこなう。実施例ではニッケルなどの金属触媒を用いた結晶化法を行って、半導体膜を結晶化する。また、ニッケルなどの触媒を用いた結晶化法の他に、公知の結晶化処理であるレーザ結晶化法、熱結晶化法でもよい。また、これらの結晶化方法を組み合わせて行ってもよい。本実施例では、特開平７−１３０６５２号公報に開示されている技術を用いる。重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を非晶質半導体膜に塗布してニッケル含有層を形成し、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い結晶化する。尚、使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【００６０】
また、レーザ結晶化法も適用する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には３００〜６００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。
【００６１】
続いて、トランジスタのチャネル領域として利用する半導体層から、結晶化を助長するために用いた金属元素を除去または低減するために、ゲッタリングを行う。ゲッタリングについては特開平１０−１３５４６８号公報、特開平１０−１３５４６９号公報、または特開平１０−２７０３６３号公報等に開示している方法を適用すればよい。本実施例では、マスクとして、膜厚５０ｎｍの酸化珪素膜を形成し、パターニングを行って、所望の形状の酸化珪素膜５０７ａ〜５０７ｃを得る。そして、半導体膜に選択的に１５族に属する元素（代表的にはＰ（リン））を導入して不純物領域５０８ａ〜５０８ｅを形成する。なお、不純物元素の導入の方法は、プラズマドーピング法、イオン注入法、イオンシャワードーピング法から選ばれた一種または複数種の方法により導入すればよい。
【００６２】
そして、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行う。すると、多結晶半導体膜のリンが添加された領域５０８ａ〜５０８ｅは、非添加の領域と比較して、触媒金属の固溶度の高い領域であるため、ゲッタリングサイトとして働く。熱処理によって、多結晶半導体膜中に存在する触媒金属をリンが添加された領域にまで、熱拡散させて、偏析させることができる。これにより、ＴＦＴのチャネル領域の触媒元素の濃度を１×１０17atoms/cm3以下好ましくは１×１０16atoms/cm3程度にまで低減された半導体膜を得ることができる。このようにして作製したＴＦＴは結晶性が良いことから高い電界効果移動度が得られ、オフ電流値が下がり、良好なトランジスタ特性を達成することができる。
【００６３】
以上に示した、結晶化後、半導体膜の結晶性を向上させるために犠牲酸化をおこなうことが望ましい。半導体膜上に絶縁膜を形成した後、熱処理を行って、半導体層の上部を熱酸化させる。例えば、減圧ＣＶＤ装置で２０ｎｍの酸化珪素膜を成膜した後、電気炉で熱処理を行う。この処理により、半導体層の上部は酸化される。そして、酸化珪素膜および半導体層の酸化した部分をフッ酸系の薬液でウエットエッチングすると、結晶性の向上した半導体層が得られる。
【００６４】
また、ＴＦＴのしきい値を制御するために不純物元素（ボロンまたはリン）をチャネル領域にドーピングしてもよい。その場合、ドーピング処理工程位置は、半導体膜成膜後からゲート電極膜形成前までの工程ならばどの工程でもドーピングすることが可能である。また、ＰＣＶＤ法やＬＰＣＶＤ法で半導体膜の成膜時にＢ2Ｈ6やＰＨ3のドーパントガスを導入して成膜することも可能である。
【００６５】
そして、結晶性半導体膜をフォトリソグラフィ法でパターニング後、エッチング加工して、島状半導体層５０９〜５１１を形成する。（図２（Ａ））
【００６６】
次いで、半導体層５０９〜５１１を覆うゲート絶縁膜５１２を形成する。ゲート絶縁膜５１２はプラズマＣＶＤ法、ＬＰＣＶＤ法、またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、ＬＰＣＶＤ法により８０ｎｍの厚さで酸化珪素膜で形成した。もちろん、ゲート絶縁膜は酸化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を用いても良い。例えば、ＳｉＨ4、Ｎ2Ｏを反応ガスとしてプラズマＣＶＤ法により酸化窒化珪素膜を成膜することができる。
【００６７】
そして、導電膜と半導体層のソース及びドレイン領域とを接続するためのコンタクトホール５１３ａ〜５１３ｆ、および導電膜と下部遮光膜５０３とを接続するためのコンタクトホール５１３ｇを形成する。次に、膜厚１００〜５００ｎｍの導電膜５１４を形成する。本実施例では、成膜温度を６４０℃、圧力０．１５Ｔｏｒｒ、ＳｉＨ4流量２００ｓｃｃｍ、ＰＨ3流量８０ｓｃｃｍの条件で成膜することで、１．５×１０20ｃｍ-3のリンの含まれる多結晶性のドープドシリコン膜を成膜する。
【００６８】
なお、本実施例では、導電膜５１４をリンドープドシリコンとしているが、リンドープドシリコンゲルマニウム膜でもよい。また、２層以上の積層構造でもよく、その場合には、リンドープドシリコン（またはリンドープドシリコンゲルマニウム）膜上に、シリサイド膜、または、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または当該元素を主成分とする合金材料若しくは化合物材料で、積層成膜する。また、ＡｇＰｄＣｕ合金を用いてもよい。また、Ａｌ等の耐熱性の低い導電膜を耐熱性の高い導電膜で挟んだ３層構造としてもよい。
【００６９】
次に、フォトリソグラフィ法を用いてレジストマスクをパターニングして、電極及び配線を形成するためのエッチング処理を行う。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうしてゲート電極５１５、５１６、５１７、ソース及びドレイン電極５１８〜５２２を同時に形成する。
【００７０】
図５にここまで作製された状態の上面図を示す。なお、図１〜図２において対応する部分には同じ符号を用いている。図２（Ｃ）中の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００７１】
ここでＬＤＤ領域を有するＴＦＴを作製する場合、ｎ型の不純物元素となるリンまたは砒素をイオンドーピング法またはイオン注入法でドーピングする。不純物元素を導入するときのドーズ量は１×１０13〜５×１０14／ｃｍ2とし、加速電圧を５〜８０ｋｅＶとして行う。本実施例ではドーズ量を４．６×１０13／ｃｍ2とし、加速電圧を６０ｋｅＶとして行う。このとき、ゲート電極とソース及びドレイン電極がドーピングマスクとなるため、選択的に低濃度不純物領域５２４ａ〜５２４ｄが形成され、この領域には１×１０18〜１×１０20／ｃｍ3の濃度範囲でリン原子がドーピングされることになる。
【００７２】
次に、電極および配線５１５〜５２３を覆って、第１の層間絶縁膜５２５を形成する。この第１の層間絶縁膜５２５としては、プラズマＣＶＤ法で成膜した、厚さを１００ｎｍとした酸化窒化珪素膜とする。この層間絶縁膜は、次工程の熱処理時に、ゲート配線、ソース及びドレイン配線の表面が酸化されるのを防ぐために成膜する。
【００７３】
そして、熱処理をおこない、島状結晶性半導体層のソース及びドレイン領域に、ソース及びドレイン電極から、ドーパント不純物を熱拡散させて、オーム性のコンタクト接合を形成し、かつ、ソース及びドレイン領域５２６〜５３１を第一導電型の低シート抵抗とする（図３（Ａ））。これにより、自己整合的にソース電極とソース領域との位置関係、および、ドレイン電極とドレイン領域との位置関係それぞれが自己整合的に定まることになる。
【００７４】
本実施例での熱処理条件は、縦型拡散炉で、酸素濃度が１ｐｐｍ以下の窒素雰囲気中において、９５０℃で３０分間とした。本処理条件は、ソース及びドレイン電極からＬＤＤ領域の間に高抵抗領域がなくなるまで不純物が拡散するように決定する必要がある。図１５は、熱処理条件および、コンタクト端とＬＤＤ領域までの距離（図１１（Ｇ）のΔに相当する距離）を変えて作製したＴＦＴのドレイン電流を示したものである。ソース及びドレイン電極からＬＤＤ領域の間に高抵抗領域があると、直列抵抗となるので、ドレイン電流は減少することになる。図１５のデータから、コンタクト端とＬＤＤ間距離が０．８μｍ以下では、９５０℃で３０分間の熱処理をすることで、充分なドレイン電流が得られており、ソース及びドレイン電極からＬＤＤ領域の間に高抵抗領域が存在していないことを示している。
【００７５】
目的とする不純物濃度勾配（熱拡散長）を得るための熱処理温度と時間は、活性層の結晶性、電極のドープドシリコンの不純物濃度などによって条件が変わるため、最適な条件出しをする必要がある。本発明では、自己整合的にソース及びドレイン電極とゲート電極の位置関係が定まった状態で、かつ、不純物の熱拡散長を制御しているため、一度、最適な条件を出せば、不純物導入領域を制御性よく定めることが可能である。また、熱拡散のみでＬＤＤ領域を作製することも可能である。また、このときの熱処理によって、不純物の活性化も同時におこなうことができる。
【００７６】
さらに、３％の水素を含む雰囲気中で３５０℃１ｈｒの熱処理を行う。この水素化処理は、多結晶シリコン層の粒界や粒内欠陥、およびゲート絶縁膜との界面におけるダングリングボンドを終端すると考えられる。水素化処理をすることで、サブスレッショルド係数の低減や、オフリーク電流の低減など、ＴＦＴ特性は大きく改善することがわかっている。水素化の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の熱処理を行えばよい。
【００７７】
次いで、第１の層間絶縁膜５２５上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜５３２を形成する。このとき、保持容量を構成する、ドレイン配線と後工程で形成される上部遮光膜とが平行に形成される方が保持容量が大きくなるため望ましい。そのため、第２の層間絶縁膜５３２はできるだけ表面が平坦性の良い膜を用いるのが望ましい。また、表面の平坦性を向上させる公知の技術、例えばＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程を用いてもよい。さらに、保持容量を構成する一方の電極と他方の電極との距離が近い方が、容量を大きくすることができる。そのため、平坦性を有する絶縁膜を形成した後、さらにエッチバックや研磨工程等を行って、第２の絶縁膜の表面と、ドレイン配線との距離とをできるだけ近付けることが望ましい。このとき、ドレイン配線上に形成されている第１の層間絶縁膜５２５を露呈させるのが望ましい。また、容量は誘電体の誘電率にも比例して大きくなる。そのため、第１の層間絶縁膜が第２の層間絶縁膜より高い誘電率を有する膜により形成されていれば、ドレイン配線、層間絶縁膜および上部遮光膜により形成される保持容量をさらに大きくすることが可能である。本実施例では、第２の層間絶縁膜５３２として膜厚１μｍのアクリル樹脂膜を形成し、エッチングを行って、ゲート電極、ソース配線およびドレイン配線上に形成されている第１の層間絶縁膜５２５の一部を露呈させ、第１の層間絶縁膜および第２の層間絶縁膜とにより表面が平坦化している。
【００７８】
なお、本実施例では、第１の層間絶縁膜および第２の層間絶縁膜を形成しているが、もちろん、単層構造としてもよい。この場合においても、表面が平坦化する膜を用いるのが望ましい。
【００７９】
そして、第２の層間絶縁膜５３２上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして上部遮光膜５３３を形成する。この遮光膜５３３は画素の開口部以外を遮光するように網目状に配置する。（図３（Ｂ））
【００８０】
図６にここまで作製された状態の上面図を示す。なお、図１〜図３において対応する部分には同じ符号を用いている。図３（Ｂ）中の鎖線Ａ−Ａ’は図６中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００８１】
さらに、この上部遮光膜５３３を覆うように第３の層間絶縁膜５３４を無機絶縁材料や有機絶縁材料により形成する。上部遮光膜と、第３の層間絶縁膜と、後工程で形成される画素電極とにより構成される保持容量を十分なものとするため、第３の層間絶縁膜５３４は表面が平坦化する膜を用いるのが望ましい。また、絶縁膜を形成した後エッチバックや研磨工程を行って表面を平坦化させて第３の層間絶縁膜５３４を形成してもよい。さらに、容量を大きくするため、誘電率の高い膜を用いてできるだけ薄く形成するのが望ましい。
【００８２】
そして、ドレイン配線５２２に通じるコンタクトホールを形成し、ＩＴＯ等の透明導電膜を厚さ１００nmで形成し、所望の形状にパターニングすることで画素電極５３５を形成する。
【００８３】
なお、保持容量は２種類あり、１つは上部遮光膜５３３と画素電極５３５を電極とし、第３の層間絶縁膜５３４を誘電体とする容量５３６であり、もう一つは上部遮光膜５３３とドレイン配線５２２を電極とし、第１の層間絶縁膜５２５を誘電体とする容量５３７である。本実施例では工程数を増やすことなく、十分な容量を確保することができる方法を示している。
【００８４】
図７にここまで作製された状態の上面図を示す。なお、図１〜図４に対応する部分には同じ符号を用いている。図４中の鎖線Ａ−Ａ’は図７中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００８５】
以上の様にして、ｎチャネル型ＴＦＴの駆動回路５５５と、ｎチャネル型画素ＴＦＴ５５３、保持容量５３６、５３７とが同一基板上に形成されたアクティブマトリクス基板が完成する。
【００８６】
［実施例２］
実施例１では下部遮光膜をゲート線としていたが、本実施例では、下部遮光膜はなく、上部遮光膜をゲート線とする場合の作製方法について図１４を用いて説明する。本実施例で作製するアクティブマトリックス基板は、遮光性が実施例１と比較して劣るため、ビューファインダーなどの液晶表示装置に組み込むことが望ましい。
【００８７】
基板６０１としては、石英基板や単結晶シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いる。そして基板６０１上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地膜６０２を形成する。
【００８８】
次いで、下地膜６０２上に半導体膜を形成する。半導体膜５０５は、非晶質シリコン膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。
【００８９】
非晶質シリコン形成後、第２の層間絶縁膜平坦化後までの工程は、実施例１と同じなので省略する。（図１４（Ａ））
【００９０】
第２の層間絶縁膜６２１をパターニングおよびエッチング加工して、ゲート配線６２０に通じるコンタクトホールを形成し、遮光性導電膜を厚さ１００nmで成膜する。この遮光性導電膜としてはＡｌ、Ｔｉ、Ｗ、Ｃｒ等の高い遮光性と導電性を持つ膜を使う。遮光性導電膜を所望の形状にパターニングして上部遮光膜およびゲート線６１４とする。
【００９１】
さらに、この上部遮光膜６１４を覆うように第３の層間絶縁膜６１５を無機絶縁材料や有機絶縁材料により形成する。上部遮光膜と、第３の層間絶縁膜と、後工程で形成される画素電極とにより構成される保持容量を十分なものとするため、第３の層間絶縁膜６１５は表面が平坦化する膜を用いるのが望ましい。また、絶縁膜を形成した後エッチバックや研磨工程を行って表面を平坦化してもよい。さらに、容量を大きくするため、誘電率の高い膜を用いたり、できるだけ薄く形成するのが望ましい。
【００９２】
そして、ドレイン配線６０７に通じるコンタクトホールを形成し、ＩＴＯ等の透明導電膜を厚さ１００nmで形成し、所望の形状にパターニングすることで画素電極６１６を形成する。
【００９３】
なお、保持容量は上部遮光膜（ゲート線）６１４と画素電極６１６を電極とし、第３の層間絶縁膜６１５を誘電体とする容量６１７である。
【００９４】
以上の様にして、ｎチャネル型ＴＦＴの駆動回路６６６と、ｎチャネル型画素ＴＦＴと保持容量とを有する画素部６６３が同一基板上に形成されたアクティブマトリクス基板が完成する。
【００９５】
［実施例３］
本実施例では、実施例１で作製したアクティブマトリクス基板から、透過型液晶表示装置を作製する工程を以下に説明する。説明には図１２を用いる。
【００９６】
まず、実施例１に従い、図４の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上、少なくとも画素電極５３５上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成する。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００９７】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、平坦化膜５７３を形成する。平坦化膜５７３上には透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施す。
【００９８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図１２に示す透過型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。以上のようにして作製される液晶表示装置が作製できる。
【００９９】
なお、本実施例は実施例１乃至２のいずれか一と自由に組み合わせることが可能である。
【０１００】
［実施例４］
本発明を適用して作製した、駆動回路や画素部トランジスタは、アクティブマトリクス型液晶表示装置に代表される電気光学装置に用いることが出来る。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施出来る。
【０１０１】
その様な電子機器としては、プロジェクターなどが挙げられる。例として、図１３に示す。
【０１０２】
図１３（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２等を含む。本発明は投射装置３６０１の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【０１０３】
図１３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【０１０４】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０５】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０６】
【発明の効果】
本発明の構成を採用することにより、以下に示すような有意な効果を得ることが出来る。（ａ）工程数を削減することを可能とする。（ｂ）ソース（ドレイン）領域とソース（ドレイン）電極パターンのマスク重ね合わせ精度を必要としない（自己整合に形成できる）。（ｃ）ソース及びドレイン電極およびゲート電極形成（成膜・露光・ドライエッチング）を一括処理しているため、工程削減になる。また、ゲート電極パターンとソース及びドレイン電極パターンのマスク重ね合わせ誤差がなくなる。それに伴い、ＬＤＤ領域長のばらつきを低減できる。（ｄ）熱処理によって、ドープドシリコン配線中のドーパントをソース及びドレイン領域のシリコン層に拡散させることで低シート抵抗を実現する。高濃度不純物ドーピング領域のパターニングとドーピング装置を用いたドーピング処理を必要としない。（ｅ）以上の利点を満たした上で、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、半導体装置の動作特性および信頼性を向上させ、歩留まりの向上を実現することができる。さらに、半導体装置の製造コストを低減することを実現することができる。
【図面の簡単な説明】
【図１】 実施例１に示すＴＦＴの作製工程を示す断面図。
【図２】 実施例１に示すＴＦＴの作製工程を示す断面図。
【図３】 実施例１に示すＴＦＴの作製工程を示す断面図。
【図４】 実施例１に示すＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴの構成を示す上面図。
【図６】 画素ＴＦＴの構成を示す上面図。
【図７】 画素ＴＦＴの構成を示す上面図。
【図８】 従来技術１のＴＦＴ作製工程を示す断面図。
【図９】 従来技術２のＴＦＴ作製工程を示す断面図。
【図１０】 本発明のＴＦＴ作製工程を示す断面図。
【図１１】 本発明のＴＦＴ作製工程を示す断面図。
【図１２】 実施例３に示すアクティブマトリクス型液晶表示装置を示す断面図。
【図１３】 実施例４に示すプロジェクターを示す断面図。
【図１４】 実施例２に示すＴＦＴの作製工程を示す断面図。
【図１５】 熱処理条件とドレイン電流との関係を示すグラフ。
【発明の属する技術分野】
本発明は、結晶性半導体で活性層を形成した薄膜トランジスタ（以下ＴＦＴと称する）を用いた半導体装置の作製方法に関する。
【０００２】
【従来の技術】
（従来技術１）
従来のトップゲート型の多結晶シリコンＮチャネルＴＦＴ作製工程例について、図８(Ａ)〜図８(Ｅ)を用いて説明する。基板上に下地絶縁膜１と活性層となる結晶性シリコン層を形成した後、結晶性シリコン層を、フォトリソグラフィとエッチング工程によって、島状結晶性シリコン膜２に形成する。島状結晶性シリコン層２上にゲート絶縁膜３を形成する。ゲート絶縁膜３上にゲート電極膜４を形成する。（図８(Ａ)）
【０００３】
ゲート電極膜４を、フォトリソグラフィとエッチング工程によって、ゲート電極５を形成する。次に低濃度ドレイン(LDD)領域を形成するために、イオンシャワー法やイオンドーピング法を用いて、N-ドーピングする。このとき、ゲート電極がドーピングマスクになるためにセルフアラインでN-ドーピング領域が形成できる。（図８(Ｂ)）
【０００４】
フォトリソグラフィによってN+ドーピング領域のパターニングをおこない、イオンシャワー法やイオンドーピング法を用いて、N+ドーピングする。ただし、LDD領域を形成しない場合には、このフォトリソグラフィ工程は必要としない（基板全面にN+ドープして、シングルドレイン構造ＴＦＴとすればよい）が、通常、多結晶シリコンＴＦＴをアクティブマトリクス型の液晶表示装置の画素部素子として用いる場合はオフリーク電流低減のためにLDD領域を形成することが必要である。ゲート電極５およびゲート絶縁膜３上に層間絶縁膜８を成膜する。（図８(Ｃ)）
【０００５】
層間絶縁膜に、フォトリソグラフィとエッチング工程によって、コンタクトホールを形成する。そして、ソース及びドレイン電極層９を成膜する。これによって、コンタクトホール底部の島状結晶性シリコン層２のソース及びドレイン領域とソース及びドレイン電極層がコンタクトすることになる。（図８(Ｄ)）
【０００６】
ソース及びドレイン電極層９をフォトリソグラフィとエッチング工程によって、ソース及びドレイン電極１０に形成する。以上のように、LDD領域を有するトップゲート型の多結晶シリコンＮチャネルＴＦＴ作製工程において、ソース及びドレイン電極を形成するまでに、必要なフォトマスク枚数は５枚である。（図８(Ｅ)）
【０００７】
（従来技術２）
次に、特開平９−４５９２５号公報に開示されているように、ソース及びドレイン電極からの不純物注入をすることで、従来技術１と比較して、マスク枚数が１枚削減される一例を図９(Ａ)〜図９(Ｅ)を用いて説明する。
【０００８】
基板上に下地絶縁膜１１と活性層となる結晶性シリコン層を形成した後、結晶性シリコン層を、フォトリソグラフィとエッチング工程によって、島状結晶性シリコン膜１２に形成する。島状結晶性シリコン層１２上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３上にゲート電極膜１４を形成する。（図９(Ａ)）
【０００９】
ゲート電極膜１４を、フォトリソグラフィとエッチング工程によって、ゲート電極１５を形成する。（図９(Ｂ)）
【００１０】
ゲート電極１５およびゲート絶縁膜１３上に層間絶縁膜１６を成膜する。（図９(Ｃ)）
【００１１】
層間絶縁膜にフォトリソグラフィとエッチング工程によって、コンタクトホールを形成する。そして、アルミニウムからなる導電体層１７を成膜する。これによって、コンタクトホール底部の島状結晶性シリコン層１２のソース及びドレイン領域と導電体層１７がコンタクトすることになる。（図９(Ｄ)）
【００１２】
所望の形状にパターニングすることで、ソース及びドレイン電極１８を形成する。続いて、透明絶縁基板の裏面からＲＴＡ法を用いてランプ光を照射する。すると、アルミニウム膜からなるソース及びドレイン電極１８がランプ光を吸収して加熱されソース及びドレイン電極１８中のアルミニウムが多結晶シリコン膜１２中へ固相拡散する。その結果、シリコンに対してはｐ型不純物となるアルミによって多結晶シリコン膜２中にｐ型のソース及びドレイン領域１９が形成される。（図９(Ｅ)）
【００１３】
上記従来技術１に対する利点としては、ソース及びドレイン電極に対してソース及びドレイン領域を自己整合的に形成できること、および、ソース及びドレイン領域への不純物注入のためのマスク枚数を１枚削減できる点がある。
【００１４】
【発明が解決しようとする課題】
半導体装置の作製においては、各工程処理での不良品発生率が有限の値で存在し、半導体装置における不良品発生の確率は、工程数の増加に伴い累積して増加するため、製品の歩留まりは減少することになる。従って、工程数を減少させることは製品の歩留まりを上げるために、非常に重要な課題である。
【００１５】
例えば、従来技術２では、従来技術１と比較してソース及びドレイン領域のドープパターンマスクを１枚削減できる。このようにドープパターンマスクを１枚削減することで、洗浄工程、レジスト塗布工程、レジストベーキング工程、露光工程、現像工程、基板乾燥工程、ドーピング工程、レジストアッシング、剥離工程、基板乾燥工程を全て無くすことができる。
【００１６】
さらに従来技術２では、従来技術１と比較して１回分のマスクパターニング工程を無くし、ソース及びドレイン電極に対してソース及びドレイン領域を自己整合的に形成することができる。半導体装置作製においては、工程終了までに使用する複数のマスク間の重ね合わせずれ量（マスク設計時の理想的な設計パターンからのずれ量）が、その半導体装置構造を決定する要因の一つである。重ね合わせずれ量が大きすぎる場合には、目的とする半導体装置構造ができなくなるということであり、必要な半導体装置の電気特性が得られなくなる場合がある。従って、自己整合的に半導体装置構造を作製できることは大変に望ましいことである。
【００１７】
このように、最終的に作製する半導体装置構造を変えることなく、マスク枚数を１枚減少させるプロセス方法を見いだすということは、それに伴う多くの工程を削減できること、および半導体装置構造を自己整合的に作製できることである。
【００１８】
一方で、従来技術２の問題点としては、ソース及びドレイン電極主材料のAlを活性層に拡散させているが、この方法では、安定したプロセスにはなり得ない。SiとAlは低温で合金層を形成し、合金化によって界面を通して原子の移動が起こり、"alloy penetration"と呼ばれる有名なトラブルを引き起こすことは「“表面・界面の分析と評価、応用物理学会編、平木昭夫 成沢忠 共著、オーム社、pp4-6”」にも示されている。これは、Al中のSi原子の固溶度が高いことやAl中のSiの拡散係数が高いことが原因であると思われる。"alloy penetration"は全ての素子のコンタクト界面で均一に起こる現象ではなく、局所的に発生するので、これでは、ロット間、基板間、素子間においてばらついたＴＦＴ構造となり、安定した制御性のあるプロセス方法とはいえない。
【００１９】
特に、プロジェクターなどの用途で、高温プロセスで作製される、画素部ＴＦＴでは、縮小化の傾向にある。例えば、対角０．７インチ型の液晶表示装置で、ＸＧＡ（１０２４×７６８画素）という高精細な表示を実現するためには、画素のひとつひとつのサイズが、１４μｍ×１４μｍと言う極めて小さな面積となっている。従って、開口率を下げないために、コンタクトホールの面積も１μｍ角程度にする。このようにトランジスタサイズが縮小化してくると、コンタクトホールとチャネル領域間の距離も数μｍ以下になるので、"alloy penetration"などがおこると、チャネル領域にまで不純物が拡散して、目的とするデバイス構造を破壊してしまう。
【００２０】
本発明は従来技術と比較して、マスク枚数を削減することで工程数を削減し、不良品発生の確率を減少させることができる半導体装置構造の作製方法を提供することを課題とする。更に、本発明では、ソース（ドレイン）領域に対するソース（ドレイン）電極パターン位置を自己整合的に決めることができ、かつ、ＬＤＤ領域を自己整合的に決めることでマスク重ね合わせ誤差に起因するＬＤＤ長ばらつきを減少することができる半導体装置構造の作製方法を提供することを課題とする。
【００２１】
【課題を解決するための手段】
上記課題を解決するために、本発明の構成は、絶縁基板上にＴＦＴの活性層となる結晶性半導体層を形成する第１工程、結晶性半導体層を島状に形成する第２工程、島状結晶性半導体層を覆うようにゲート絶縁膜を形成する第３工程、島状結晶性半導体層のソース及びドレイン領域上のゲート絶縁膜をエッチング加工してコンタクトホールを形成する第４工程、ゲート絶縁膜上および島状結晶性半導体層のソース及びドレイン領域上に不純物をドーピングした導電体層を成膜する第５工程、導電体層をエッチング加工して、ソース及びドレイン電極およびゲート電極を同時に形成する第６工程、熱処理によってソース及びドレイン電極から島状結晶性半導体層のソース及びドレイン領域にドーパント不純物を熱拡散させてオーミックのコンタクト接合を形成し島状結晶性半導体層のソース及びドレイン領域を第一導電型の低シート抵抗とする第７工程を備えるものである。
【００２２】
また他の構成は、絶縁基板上に結晶性半導体層を形成する第１工程、結晶性半導体層を島状に形成する第２工程、島状結晶性半導体層を覆うようにゲート絶縁膜を形成する第３工程、島状結晶性半導体層のソース及びドレイン領域上のゲート絶縁膜をエッチング加工してコンタクトホールを形成する第４工程、ゲート絶縁膜上および島状結晶性半導体層のソース及びドレイン領域上に不純物をドーピングした導電体層を成膜する第５工程、導電対層をエッチング加工してソース及びドレイン電極およびゲート電極を同時に形成する第６工程、ソース及びドレイン電極およびゲート電極をマスクにしてソース及びドレイン電極およびゲート電極が直上に存在しない領域の島状結晶性半導体層に選択的に第一導電型となる不純物をイオンドーピングまたはイオン注入する第７工程、熱処理によってソース及びドレイン電極から島状結晶性半導体層のソース及びドレイン領域にドーパント不純物を熱拡散させて、オーミックなコンタクト接合を形成し島状結晶性半導体層のソース及びドレイン領域を第一導電型の低シート抵抗とする第８工程とを備えるものである。
【００２３】
また他の構成は、絶縁基板上にＴＦＴの活性層となる結晶性半導体層を形成する第１工程、結晶性半導体層を島状に形成する第２工程、島状結晶性半導体層を覆うようにゲート絶縁膜を形成する第３工程、島状結晶性半導体層のソース及びドレイン領域上のゲート絶縁膜をエッチング加工してコンタクトホールを形成する第４工程、ゲート絶縁膜上および島状結晶性半導体層のソース及びドレイン領域上に不純物をドーピングした導電体層を成膜する第５工程、導電体層をエッチング加工してソース及びドレイン電極およびゲート電極を同時に形成する第６工程、熱処理によってソース及びドレイン電極から島状結晶性半導体層のソース及びドレイン領域にドーパント不純物を熱拡散させてオーミックなコンタクト接合を形成し島状結晶性半導体層のソース及びドレイン領域を第一導電型の低シート抵抗とする第７工程、熱処理によって島状結晶性半導体層のソース及びドレイン領域から島状結晶性半導体層のチャネル領域方向にドーパント不純物を熱拡散させてＬＤＤ領域を形成する第８工程とを備えるものである。
【００２４】
上記発明の構成において、電体層はドープドシリコン層またはドープドシリコンゲルマニウム層を適用することができる。また、導電体層は積層構造であり、かつ、島状結晶性半導体層のソース及びドレイン領域と接合する層をドープドシリコン層またはドープドシリコンゲルマニウム層で形成しても良い。ここで積層構造を構成する膜のうち、少なくとも１層がシリサイド層で形成することができる。当該シリサイド層は、モリブデンシリサイド、タングステンシリサイド、チタンシリサイド、白金シリサイド、パラジウムシリサイド、ニッケルシリサイド、コバルトシリサイドのいずれか一つを適用することができる。
【００２５】
導電体層には、島状結晶性半導体層のソース及びドレイン領域と接合する領域にP、As、Sb、B、Al、Ga、Inの少なくともいずれか一種が１×１０19ｃｍ-3以上の濃度で含ませても良い。
【００２６】
本発明の構成は、第一導電型とはＮチャネル型であり、かつ、基板上に作製した全てのトランジスタがＮチャネル型で構成された単極性の半導体装置の作製に適用することができる。
【００２７】
本発明の構成は、第一導電型とはＰチャネル型であり、かつ、基板上に作製した全てのトランジスタがＰチャネル型で構成された単極性の半導体装置の作製に適用することができる。
【００２８】
上記本発明の構成について図１０と図１１とを用いて説明する。基板上に薄膜トランジスタの活性層となる島状結晶性半導体層１０４およびゲート絶縁膜１０５を形成し（図１０（Ｂ））、配線と半導体層とが接触する領域となるソース及びドレイン領域上のゲート絶縁膜を部分的にエッチングしてコンタクトホールを形成し（図１０（Ｃ））、ソース及びドレイン配線材料のドープドシリコン層１０６を成膜する（図１０（Ｄ））。
【００２９】
次に、ドープドシリコン層をフォトリソグラフィ法でエッチング加工して、ソース電極１０８、ドレイン電極１０７およびゲート電極１０９を同時に形成する（図１０（Ｅ））。これにより、自己整合的にソース及びドレイン電極とゲート電極の位置関係が定まることになる。
【００３０】
そして、熱処理によって、島状結晶性半導体層のソース及びドレイン領域に、ソース及びドレイン電極から、ドーパント不純物を熱拡散させて、オーム性のコンタクト接合を形成し、かつ、ソース及びドレイン領域を第一導電型の低シート抵抗とする。これにより、自己整合的にソース電極とソース領域との位置関係、ドレイン電極とドレイン領域との位置関係それぞれが自己整合的に定まることになる。ここで、第一導電型とは、Ｎチャネル型またはＰチャネル型のことを示し、Ｎチャネル型の場合のドーパントはリンや砒素であり、Ｐチャネル型の場合はボロン、ガリウム、インジウムなどである。
【００３１】
以上でオフセットゲート型ＴＦＴが作製できる。従来技術１で同じ構造のＴＦＴを作製するために必要なパターニングマスク枚数は５枚であったが、本発明の方法では▲１▼島状半導体層形成、▲２▼コンタクトホール形成、▲３▼ソース及びドレイン電極およびゲート電極形成の３枚である。
【００３２】
さらに、上記構成に加えて、ＬＤＤ領域を形成する場合には、以下の２つの方法どちらかでおこなうことが好ましい。
【００３３】
まず、方法Aは、ソース及びドレイン電極およびゲート電極を同時に形成した後、これらの電極をマスクにして、イオン注入装置もしくはイオンドーピング装置を用いて、第一導電型となる不純物をドーピングする方法である（図１１（Ｆ））。その後、熱処理によってソース及びドレイン電極から、ドーパント不純物を熱拡散させて、オーム性のコンタクト接合を形成させる。このとき、ソース及びドレイン領域の高濃度不純物領域からＬＤＤ領域にかけての不純物濃度勾配が単調減少する必要がある。なぜならば、それらの間に高シート抵抗領域があると高電界緩和を目的とするＬＤＤ領域としての意味がなくなるからである。つまり、図１１（Ｇ）のΔで示す領域はソース及びドレイン電極から、ドーパント不純物を熱拡散させなくてはならない。従って、熱処理温度と時間は、ソース及びドレイン領域からＬＤＤ領域にかけた第1導電型不純物濃度勾配が単調減少するように、不純物が熱拡散できる温度・時間条件で決定される。図１１（Ｈ）は不純物濃度が３０、３１、３２、３３の順番に連続的に減少している状態を示したものである。
【００３４】
方法Bは、熱処理によって、ソース及びドレイン領域から、半導体層のチャネル領域方向に、ドーパント不純物を熱拡散させてＬＤＤ領域を形成する方法である。このとき、ドーパント不純物の濃度分布は熱拡散によってのみ決まる。従って、方法Aと比較して、ＬＤＤ領域へのイオン注入もしくはイオンドーピング工程は削減できる。
【００３５】
方法Ａと方法Ｂのどちらの方法であっても、従来技術２でＬＤＤ領域を作製する場合よりも、ＬＤＤ領域長のばらつきは減少できる。なぜならば、ソース及びドレイン電極とゲート電極は同時にパターニング加工しているため、従来技術２では問題になるようなマスク重ね合わせ誤差に起因するパターン間の相対位置ずれはない。つまり、従来技術２の作製プロセスで、ＬＤＤ領域を形成する場合には、マスク重ね合わせ誤差に起因したソース及びドレイン電極とゲート電極間距離のばらつき要因が存在するが、本発明では、マスク重ね合わせ誤差に起因したＬＤＤ領域長のばらつき要因はなくなるからである。また、ドープドシリコン中のＰまたはＢ不純物を、活性層中に拡散させる場合には、アルミニウムのようにシリコンと合金化することがないために、不純物領域および濃度の制御性がよいという利点がある。
【００３６】
従来技術と比較して、本発明の有効点をまとめると、（１）ソース（ドレイン）領域とソース（ドレイン）電極パターンのマスク重ね合わせ精度を必要としない（自己整合に形成できる）。（２）ソース及びドレイン電極およびゲート電極形成（成膜・露光・ドライエッチング）を一括処理しているため、工程削減になる。また、ゲート電極パターンとソース及びドレイン電極パターンのマスク重ね合わせ誤差がなくなる。（３）熱処理によって、ドープドシリコン配線中のドーパントをソース及びドレイン領域のシリコン層に拡散させることで低シート抵抗を実現する。N+ドーピング領域のパターニングとドーピング装置を用いたドーピング処理を必要としない。（４）熱処理による不純物拡散距離は、ドープドシリコン中の不純物濃度と活性層の不純物濃度、結晶性、および熱処理温度・時間で決まる。このとき、ゲート電極パターンとソース及びドレイン電極パターンが自己整合的に形成できているので、従来技術２と比較して、ＬＤＤ領域長の基板間ばらつきを減少できる。
【００３７】
以上の構成により、本発明では、マスク枚数を２枚減らすことができるため、工程数を削減することができ、不良品発生の確率を減少させて、製品の歩留まり改善が可能である半導体装置の作製方法を提供することができる。更に、本発明では、ソース（ドレイン）領域に対するソース（ドレイン）電極パターン位置を自己整合的に決めることができ、かつ、ＬＤＤ領域を自己整合的に決めることでマスク重ね合わせ誤差に起因するＬＤＤ長ばらつきを減少することができる半導体装置の作製方法を提供することができる。
【００３８】
【発明の実施の形態】
以下、本発明の実施の態様について図面を参照して詳細に説明する。図１０（Ａ）に示すように、基板１０１上に膜厚１０ｎｍ〜１０００ｎｍの下地絶縁膜１０２と膜厚３０ｎｍ〜８００ｎｍの半導体膜１０３を成膜する。基板１０１は、石英基板、シリコン基板、ステンレス基板を使うことができる。下地絶縁膜１０２としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜のいずれでもよく、これらの膜の中から、２種類以上組み合わせて積層構造にしてもよい。シリコン基板またはステンレス基板上にＴＦＴ構造を作製する場合には下地絶縁膜は必須である。下地絶縁膜は、プロセス中の熱処理によって、基板中の不純物（アルカリ金属、重金属）が活性層の半導体層にまで熱拡散するのを防ぐため、あるいは、基板が変形（反り、うねり）することによって発生する活性層へはたらく応力を緩和するなどの効果もある。一方、石英基板を用いる場合には、もともと基板中の不純物濃度が低く、かつ、１０００℃程度の耐熱性もあるため、下地絶縁膜を成膜することなく、基板上に直接に半導体膜を成膜してもよい。成膜方法としては、スパッタ法、プラズマＣＶＤ法、ＬＰＣＶＤ法など公知の方法で成膜すればよい。
【００３９】
半導体膜１０３としては、シリコン膜、ゲルマニウム膜、およびシリコンゲルマニウム膜のいずれでもよく、スパッタ法、プラズマＣＶＤ法、ＬＰＣＶＤ法など公知の方法で成膜すればよい。これらを成膜した段階では、非晶質構造、多結晶構造、または微結晶構造のいずれかである。
【００４０】
次に、半導体膜１０３を公知の方法で結晶化（または再結晶化）する。結晶化の方法としては、電気炉またはＲＴＡで加熱処理することによる固相結晶成長、パルス発振または連続発振の気体レーザーまたは固体レーザーを照射するレーザー結晶化が代表的な方法である。また、触媒元素を利用した固相結晶成長方法もある。
【００４１】
触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。この方法では半導体膜１０３を形成後にＮｉを用いて固相結晶化させる。例えば特開平７−１３０６５２号公報に開示されている技術を用いる場合、重量換算で５〜１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピンコート法で非晶質半導体膜に塗布して、ニッケル含有層を形成し、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い結晶化する。尚、使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【００４２】
ただし、触媒元素を用いた結晶化により得られた多結晶半導体膜は触媒元素を含んでおり、このままＴＦＴの活性層とすると、オフリーク電流を増大させる可能性がある。そのため、結晶化後にその触媒元素を結晶質半導体膜から除去する工程（ゲッタリング）を行う必要がある。ゲッタリングは特開平１０−１３５４６８号、特開平１０−１３５４６９号、または特開平１０−２７０３６３号公報に開示している方法を用いることができる。
【００４３】
以上に示した結晶化後、半導体膜の結晶性を向上させるために、半導体膜上に絶縁膜を形成した後、熱処理を行って、半導体層の上部を熱酸化させるのが望ましい。例えば、減圧ＣＶＤ装置で２０ｎｍの酸化珪素膜を成膜した後、ファーネスアニール炉で熱処理を行う。この処理により、半導体層の上部は酸化される。そして、酸化珪素膜および半導体層の酸化した部分をフッ酸系の薬液でウエットエッチングすると、結晶性の向上した半導体層が得られる。
【００４４】
そして、半導体膜を、フォトリソグラフィによるパターニングとドライエッチングによって島状半導体層１０４に形成する。
【００４５】
次に、トランジスタのゲート絶縁膜１０５を形成する。ゲート絶縁膜１０５は、ＬＰＣＶＤ法、プラズマＣＶＤ法、または、スパッタ法などの公知の方法で成膜した、膜厚２０〜１５０ｎｍの珪素を含む絶縁膜である。この珪素を含む絶縁膜としては、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜があり、また、これらの中の２種類以上の積層構造としてもよい。（図１０（Ｂ））
【００４６】
さらに、ゲート絶縁膜としての電気特性を向上させるために、ゲート絶縁膜１０５を成膜後に、不活性雰囲気または酸素を含む雰囲気中で７００℃〜１１００℃の高温熱処理をしてもよい。これにより、ゲート絶縁膜の絶縁耐性が高められ、膜中の固定電荷が低減し、半導体膜との界面における界面準位密度の低減が期待できる。
【００４７】
そして、フォトリソグラフィによるパターニング後、半導体層のソース及びドレイン領域上のゲート絶縁膜１０５をエッチングして、コンタクトホールを形成する（図１０（Ｃ））。次に、膜厚１００〜５００ｎｍの耐熱性を有する導電膜１０６を成膜する（図１０（Ｄ））。導電膜としては結晶性のドープドシリコン膜またはドープドシリコンゲルマニウム膜を使う。これらの膜はＬＰＣＶＤ法によって成膜することができる。また、ドープドシリコン膜（またはドープドシリコンゲルマニウム膜）と積層して、ドープドシリコンゲルマニウム膜、シリサイド膜、Ｔａ、Ｗ、Ｔｉ、Al、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素を主成分とする膜などを成膜したものを導電膜とすることもできる。ただし、少なくとも、ソース及びドレイン領域と直接接合する層は結晶性のドープドシリコン層またはドープドシリコンゲルマニウム層であることが必要である。また、ドープドシリコン膜またはドープドシリコンゲルマニウム膜中の不純物は、Ｎチャネルトランジスタを作製する場合には、リンや砒素などの１５族元素であり、
Ｐチャネルトランジスタを作製する場合には、ボロンやガリウムなどの１３族元素であり、濃度は１×１０19ｃｍ-3以上の濃度で含まれていることが必要である。
【００４８】
次に、フォトリソグラフィ法を用いてレジストマスクを形成後、エッチングによってソース電極１０８、ドレイン電極１０７及びゲート電極１０９を同時に形成する。これにより、自己整合的にソース及びドレイン電極とゲート電極の位置関係が定まることになる（図１０（Ｅ））。
【００４９】
ここで、ＬＤＤ領域を形成する場合には、イオンドーピングまたはイオン注入で不純物ドーピングすることができる。ソース及びドレイン電極とゲート電極がドーピングマスクになるために、ＬＤＤ領域にのみ選択的にドーピングされ、低濃度不純物領域１１０と１１１を作製できる（図１１（Ｆ））。ＬＤＤ領域を形成する必要がなければこの工程はなくてよい。その場合には、オフセットゲート構造のＴＦＴとなる。
【００５０】
次に、電極および配線１０７〜１０９を覆って、第１の層間絶縁膜１１２を形成する。この第１の層間絶縁膜１１２としては、プラズマＣＶＤ法、スパッタ法またはＬＰＣＶＤ法などの公知の成膜方法で、厚さを５０〜２００ｎｍとして珪素を含む絶縁膜で形成すればよい。この層間絶縁膜は、次工程の熱処理時に、ゲート配線およびソース及びドレイン配線の表面が酸化されて配線抵抗が高くなるのを防ぐために成膜している。
【００５１】
そして、熱処理をおこない、島状結晶性半導体層のソース及びドレイン領域に、ソース及びドレイン電極から、ドーパント不純物を熱拡散させて、オーム性のコンタクト接合を形成し、かつ、ソース及びドレイン領域を第一導電型の低シート抵抗とする（図１１（Ｈ））。これにより、自己整合的にソース電極とソース領域との位置関係、および、ドレイン電極とドレイン領域との位置関係それぞれが自己整合的に定まることになる
【００５２】
熱処理方法としては、電気炉で、窒素などの不活性雰囲気中で、８００℃〜１０５０℃で３０分〜６時間でおこなえばよい。
【００５３】
目的とする不純物濃度勾配（熱拡散長）を得るための熱処理温度と時間は、活性層の結晶性、電極のドープドシリコンの不純物濃度などによって条件が変わるため、最適な条件出しをする必要がある。本発明では、自己整合的にソース及びドレイン電極とゲート電極の位置関係が定まった状態で、かつ、不純物の熱拡散長を制御しているため、一度、最適な条件を出せば、不純物導入領域を制御性よく定めることが可能である。また、熱拡散のみでＬＤＤ領域を作製することも可能である。また、このときの熱処理によって、不純物の活性化も同時におこなうことができる。
【００５４】
【実施例】
［実施例１］
本実施例では、アクティブマトリクス基板の作製方法について図１〜図７を用いて説明する。本明細書では、画素部ＴＦＴ、保持容量および、画素部周辺に設ける駆動回路ＴＦＴとを同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００５５】
基板５０１としては、石英基板や単結晶シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いる。本実施例では液晶表示装置の一種であるプロジェクターに組み込むための、アクティブマトリクス基板を石英ガラス基板を用いて作製する場合を示す。
【００５６】
石英基板５０１上に下部遮光膜を形成する。下部遮光膜は、Ｔａ、Ｗ、Ｃｒ、Ｍｏ、Ｓｉ等を主元素とする導電性材料、シリサイドを用いた単層構造またはそれらの積層構造により３００ｎｍ程度の膜厚で形成する。この下部遮光膜はゲート配線としての機能も有する。本実施例では、ＬＰＣＶＤ法で成膜した、膜厚７５ｎｍの多結晶シリコン膜を形成し、続いてスパッタ法で膜厚１５０ｎｍのＷＳｉｘ（x＝２．０〜２．８）を積層成膜した後、フォトリソグラフィ法でパターニングし、不要な部分をエッチングして、図１（Ａ）の５０２と５０３に示すように下部遮光膜を形成する。
【００５７】
そして基板５０１および下部遮光膜５０３上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地膜５０４を形成する。また、下地膜５０４は単層構造でなく、絶縁膜を２層以上積層させた構造を用いても良い。本実施例では、下地膜５０４として、プラズマＣＶＤ法を用い、ＳｉＨ4、Ｎ2Ｏを反応ガスとして成膜される膜厚５８０ｎｍの酸化窒化珪素膜５０４（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。
【００５８】
次いで、下地膜５０４上に半導体膜５０５を形成する。半導体膜５０５は、非晶質シリコン膜または非晶質シリコンゲルマニウム膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、ＬＰＣＶＤ法で非晶質シリコン膜を５３ｎｍの膜厚で成膜した
【００５９】
そして、結晶化をおこなう。実施例ではニッケルなどの金属触媒を用いた結晶化法を行って、半導体膜を結晶化する。また、ニッケルなどの触媒を用いた結晶化法の他に、公知の結晶化処理であるレーザ結晶化法、熱結晶化法でもよい。また、これらの結晶化方法を組み合わせて行ってもよい。本実施例では、特開平７−１３０６５２号公報に開示されている技術を用いる。重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を非晶質半導体膜に塗布してニッケル含有層を形成し、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い結晶化する。尚、使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【００６０】
また、レーザ結晶化法も適用する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には３００〜６００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。
【００６１】
続いて、トランジスタのチャネル領域として利用する半導体層から、結晶化を助長するために用いた金属元素を除去または低減するために、ゲッタリングを行う。ゲッタリングについては特開平１０−１３５４６８号公報、特開平１０−１３５４６９号公報、または特開平１０−２７０３６３号公報等に開示している方法を適用すればよい。本実施例では、マスクとして、膜厚５０ｎｍの酸化珪素膜を形成し、パターニングを行って、所望の形状の酸化珪素膜５０７ａ〜５０７ｃを得る。そして、半導体膜に選択的に１５族に属する元素（代表的にはＰ（リン））を導入して不純物領域５０８ａ〜５０８ｅを形成する。なお、不純物元素の導入の方法は、プラズマドーピング法、イオン注入法、イオンシャワードーピング法から選ばれた一種または複数種の方法により導入すればよい。
【００６２】
そして、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行う。すると、多結晶半導体膜のリンが添加された領域５０８ａ〜５０８ｅは、非添加の領域と比較して、触媒金属の固溶度の高い領域であるため、ゲッタリングサイトとして働く。熱処理によって、多結晶半導体膜中に存在する触媒金属をリンが添加された領域にまで、熱拡散させて、偏析させることができる。これにより、ＴＦＴのチャネル領域の触媒元素の濃度を１×１０17atoms/cm3以下好ましくは１×１０16atoms/cm3程度にまで低減された半導体膜を得ることができる。このようにして作製したＴＦＴは結晶性が良いことから高い電界効果移動度が得られ、オフ電流値が下がり、良好なトランジスタ特性を達成することができる。
【００６３】
以上に示した、結晶化後、半導体膜の結晶性を向上させるために犠牲酸化をおこなうことが望ましい。半導体膜上に絶縁膜を形成した後、熱処理を行って、半導体層の上部を熱酸化させる。例えば、減圧ＣＶＤ装置で２０ｎｍの酸化珪素膜を成膜した後、電気炉で熱処理を行う。この処理により、半導体層の上部は酸化される。そして、酸化珪素膜および半導体層の酸化した部分をフッ酸系の薬液でウエットエッチングすると、結晶性の向上した半導体層が得られる。
【００６４】
また、ＴＦＴのしきい値を制御するために不純物元素（ボロンまたはリン）をチャネル領域にドーピングしてもよい。その場合、ドーピング処理工程位置は、半導体膜成膜後からゲート電極膜形成前までの工程ならばどの工程でもドーピングすることが可能である。また、ＰＣＶＤ法やＬＰＣＶＤ法で半導体膜の成膜時にＢ2Ｈ6やＰＨ3のドーパントガスを導入して成膜することも可能である。
【００６５】
そして、結晶性半導体膜をフォトリソグラフィ法でパターニング後、エッチング加工して、島状半導体層５０９〜５１１を形成する。（図２（Ａ））
【００６６】
次いで、半導体層５０９〜５１１を覆うゲート絶縁膜５１２を形成する。ゲート絶縁膜５１２はプラズマＣＶＤ法、ＬＰＣＶＤ法、またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、ＬＰＣＶＤ法により８０ｎｍの厚さで酸化珪素膜で形成した。もちろん、ゲート絶縁膜は酸化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を用いても良い。例えば、ＳｉＨ4、Ｎ2Ｏを反応ガスとしてプラズマＣＶＤ法により酸化窒化珪素膜を成膜することができる。
【００６７】
そして、導電膜と半導体層のソース及びドレイン領域とを接続するためのコンタクトホール５１３ａ〜５１３ｆ、および導電膜と下部遮光膜５０３とを接続するためのコンタクトホール５１３ｇを形成する。次に、膜厚１００〜５００ｎｍの導電膜５１４を形成する。本実施例では、成膜温度を６４０℃、圧力０．１５Ｔｏｒｒ、ＳｉＨ4流量２００ｓｃｃｍ、ＰＨ3流量８０ｓｃｃｍの条件で成膜することで、１．５×１０20ｃｍ-3のリンの含まれる多結晶性のドープドシリコン膜を成膜する。
【００６８】
なお、本実施例では、導電膜５１４をリンドープドシリコンとしているが、リンドープドシリコンゲルマニウム膜でもよい。また、２層以上の積層構造でもよく、その場合には、リンドープドシリコン（またはリンドープドシリコンゲルマニウム）膜上に、シリサイド膜、または、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または当該元素を主成分とする合金材料若しくは化合物材料で、積層成膜する。また、ＡｇＰｄＣｕ合金を用いてもよい。また、Ａｌ等の耐熱性の低い導電膜を耐熱性の高い導電膜で挟んだ３層構造としてもよい。
【００６９】
次に、フォトリソグラフィ法を用いてレジストマスクをパターニングして、電極及び配線を形成するためのエッチング処理を行う。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうしてゲート電極５１５、５１６、５１７、ソース及びドレイン電極５１８〜５２２を同時に形成する。
【００７０】
図５にここまで作製された状態の上面図を示す。なお、図１〜図２において対応する部分には同じ符号を用いている。図２（Ｃ）中の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００７１】
ここでＬＤＤ領域を有するＴＦＴを作製する場合、ｎ型の不純物元素となるリンまたは砒素をイオンドーピング法またはイオン注入法でドーピングする。不純物元素を導入するときのドーズ量は１×１０13〜５×１０14／ｃｍ2とし、加速電圧を５〜８０ｋｅＶとして行う。本実施例ではドーズ量を４．６×１０13／ｃｍ2とし、加速電圧を６０ｋｅＶとして行う。このとき、ゲート電極とソース及びドレイン電極がドーピングマスクとなるため、選択的に低濃度不純物領域５２４ａ〜５２４ｄが形成され、この領域には１×１０18〜１×１０20／ｃｍ3の濃度範囲でリン原子がドーピングされることになる。
【００７２】
次に、電極および配線５１５〜５２３を覆って、第１の層間絶縁膜５２５を形成する。この第１の層間絶縁膜５２５としては、プラズマＣＶＤ法で成膜した、厚さを１００ｎｍとした酸化窒化珪素膜とする。この層間絶縁膜は、次工程の熱処理時に、ゲート配線、ソース及びドレイン配線の表面が酸化されるのを防ぐために成膜する。
【００７３】
そして、熱処理をおこない、島状結晶性半導体層のソース及びドレイン領域に、ソース及びドレイン電極から、ドーパント不純物を熱拡散させて、オーム性のコンタクト接合を形成し、かつ、ソース及びドレイン領域５２６〜５３１を第一導電型の低シート抵抗とする（図３（Ａ））。これにより、自己整合的にソース電極とソース領域との位置関係、および、ドレイン電極とドレイン領域との位置関係それぞれが自己整合的に定まることになる。
【００７４】
本実施例での熱処理条件は、縦型拡散炉で、酸素濃度が１ｐｐｍ以下の窒素雰囲気中において、９５０℃で３０分間とした。本処理条件は、ソース及びドレイン電極からＬＤＤ領域の間に高抵抗領域がなくなるまで不純物が拡散するように決定する必要がある。図１５は、熱処理条件および、コンタクト端とＬＤＤ領域までの距離（図１１（Ｇ）のΔに相当する距離）を変えて作製したＴＦＴのドレイン電流を示したものである。ソース及びドレイン電極からＬＤＤ領域の間に高抵抗領域があると、直列抵抗となるので、ドレイン電流は減少することになる。図１５のデータから、コンタクト端とＬＤＤ間距離が０．８μｍ以下では、９５０℃で３０分間の熱処理をすることで、充分なドレイン電流が得られており、ソース及びドレイン電極からＬＤＤ領域の間に高抵抗領域が存在していないことを示している。
【００７５】
目的とする不純物濃度勾配（熱拡散長）を得るための熱処理温度と時間は、活性層の結晶性、電極のドープドシリコンの不純物濃度などによって条件が変わるため、最適な条件出しをする必要がある。本発明では、自己整合的にソース及びドレイン電極とゲート電極の位置関係が定まった状態で、かつ、不純物の熱拡散長を制御しているため、一度、最適な条件を出せば、不純物導入領域を制御性よく定めることが可能である。また、熱拡散のみでＬＤＤ領域を作製することも可能である。また、このときの熱処理によって、不純物の活性化も同時におこなうことができる。
【００７６】
さらに、３％の水素を含む雰囲気中で３５０℃１ｈｒの熱処理を行う。この水素化処理は、多結晶シリコン層の粒界や粒内欠陥、およびゲート絶縁膜との界面におけるダングリングボンドを終端すると考えられる。水素化処理をすることで、サブスレッショルド係数の低減や、オフリーク電流の低減など、ＴＦＴ特性は大きく改善することがわかっている。水素化の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の熱処理を行えばよい。
【００７７】
次いで、第１の層間絶縁膜５２５上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜５３２を形成する。このとき、保持容量を構成する、ドレイン配線と後工程で形成される上部遮光膜とが平行に形成される方が保持容量が大きくなるため望ましい。そのため、第２の層間絶縁膜５３２はできるだけ表面が平坦性の良い膜を用いるのが望ましい。また、表面の平坦性を向上させる公知の技術、例えばＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程を用いてもよい。さらに、保持容量を構成する一方の電極と他方の電極との距離が近い方が、容量を大きくすることができる。そのため、平坦性を有する絶縁膜を形成した後、さらにエッチバックや研磨工程等を行って、第２の絶縁膜の表面と、ドレイン配線との距離とをできるだけ近付けることが望ましい。このとき、ドレイン配線上に形成されている第１の層間絶縁膜５２５を露呈させるのが望ましい。また、容量は誘電体の誘電率にも比例して大きくなる。そのため、第１の層間絶縁膜が第２の層間絶縁膜より高い誘電率を有する膜により形成されていれば、ドレイン配線、層間絶縁膜および上部遮光膜により形成される保持容量をさらに大きくすることが可能である。本実施例では、第２の層間絶縁膜５３２として膜厚１μｍのアクリル樹脂膜を形成し、エッチングを行って、ゲート電極、ソース配線およびドレイン配線上に形成されている第１の層間絶縁膜５２５の一部を露呈させ、第１の層間絶縁膜および第２の層間絶縁膜とにより表面が平坦化している。
【００７８】
なお、本実施例では、第１の層間絶縁膜および第２の層間絶縁膜を形成しているが、もちろん、単層構造としてもよい。この場合においても、表面が平坦化する膜を用いるのが望ましい。
【００７９】
そして、第２の層間絶縁膜５３２上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして上部遮光膜５３３を形成する。この遮光膜５３３は画素の開口部以外を遮光するように網目状に配置する。（図３（Ｂ））
【００８０】
図６にここまで作製された状態の上面図を示す。なお、図１〜図３において対応する部分には同じ符号を用いている。図３（Ｂ）中の鎖線Ａ−Ａ’は図６中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００８１】
さらに、この上部遮光膜５３３を覆うように第３の層間絶縁膜５３４を無機絶縁材料や有機絶縁材料により形成する。上部遮光膜と、第３の層間絶縁膜と、後工程で形成される画素電極とにより構成される保持容量を十分なものとするため、第３の層間絶縁膜５３４は表面が平坦化する膜を用いるのが望ましい。また、絶縁膜を形成した後エッチバックや研磨工程を行って表面を平坦化させて第３の層間絶縁膜５３４を形成してもよい。さらに、容量を大きくするため、誘電率の高い膜を用いてできるだけ薄く形成するのが望ましい。
【００８２】
そして、ドレイン配線５２２に通じるコンタクトホールを形成し、ＩＴＯ等の透明導電膜を厚さ１００nmで形成し、所望の形状にパターニングすることで画素電極５３５を形成する。
【００８３】
なお、保持容量は２種類あり、１つは上部遮光膜５３３と画素電極５３５を電極とし、第３の層間絶縁膜５３４を誘電体とする容量５３６であり、もう一つは上部遮光膜５３３とドレイン配線５２２を電極とし、第１の層間絶縁膜５２５を誘電体とする容量５３７である。本実施例では工程数を増やすことなく、十分な容量を確保することができる方法を示している。
【００８４】
図７にここまで作製された状態の上面図を示す。なお、図１〜図４に対応する部分には同じ符号を用いている。図４中の鎖線Ａ−Ａ’は図７中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００８５】
以上の様にして、ｎチャネル型ＴＦＴの駆動回路５５５と、ｎチャネル型画素ＴＦＴ５５３、保持容量５３６、５３７とが同一基板上に形成されたアクティブマトリクス基板が完成する。
【００８６】
［実施例２］
実施例１では下部遮光膜をゲート線としていたが、本実施例では、下部遮光膜はなく、上部遮光膜をゲート線とする場合の作製方法について図１４を用いて説明する。本実施例で作製するアクティブマトリックス基板は、遮光性が実施例１と比較して劣るため、ビューファインダーなどの液晶表示装置に組み込むことが望ましい。
【００８７】
基板６０１としては、石英基板や単結晶シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いる。そして基板６０１上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地膜６０２を形成する。
【００８８】
次いで、下地膜６０２上に半導体膜を形成する。半導体膜５０５は、非晶質シリコン膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。
【００８９】
非晶質シリコン形成後、第２の層間絶縁膜平坦化後までの工程は、実施例１と同じなので省略する。（図１４（Ａ））
【００９０】
第２の層間絶縁膜６２１をパターニングおよびエッチング加工して、ゲート配線６２０に通じるコンタクトホールを形成し、遮光性導電膜を厚さ１００nmで成膜する。この遮光性導電膜としてはＡｌ、Ｔｉ、Ｗ、Ｃｒ等の高い遮光性と導電性を持つ膜を使う。遮光性導電膜を所望の形状にパターニングして上部遮光膜およびゲート線６１４とする。
【００９１】
さらに、この上部遮光膜６１４を覆うように第３の層間絶縁膜６１５を無機絶縁材料や有機絶縁材料により形成する。上部遮光膜と、第３の層間絶縁膜と、後工程で形成される画素電極とにより構成される保持容量を十分なものとするため、第３の層間絶縁膜６１５は表面が平坦化する膜を用いるのが望ましい。また、絶縁膜を形成した後エッチバックや研磨工程を行って表面を平坦化してもよい。さらに、容量を大きくするため、誘電率の高い膜を用いたり、できるだけ薄く形成するのが望ましい。
【００９２】
そして、ドレイン配線６０７に通じるコンタクトホールを形成し、ＩＴＯ等の透明導電膜を厚さ１００nmで形成し、所望の形状にパターニングすることで画素電極６１６を形成する。
【００９３】
なお、保持容量は上部遮光膜（ゲート線）６１４と画素電極６１６を電極とし、第３の層間絶縁膜６１５を誘電体とする容量６１７である。
【００９４】
以上の様にして、ｎチャネル型ＴＦＴの駆動回路６６６と、ｎチャネル型画素ＴＦＴと保持容量とを有する画素部６６３が同一基板上に形成されたアクティブマトリクス基板が完成する。
【００９５】
［実施例３］
本実施例では、実施例１で作製したアクティブマトリクス基板から、透過型液晶表示装置を作製する工程を以下に説明する。説明には図１２を用いる。
【００９６】
まず、実施例１に従い、図４の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上、少なくとも画素電極５３５上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成する。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００９７】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、平坦化膜５７３を形成する。平坦化膜５７３上には透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施す。
【００９８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図１２に示す透過型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。以上のようにして作製される液晶表示装置が作製できる。
【００９９】
なお、本実施例は実施例１乃至２のいずれか一と自由に組み合わせることが可能である。
【０１００】
［実施例４］
本発明を適用して作製した、駆動回路や画素部トランジスタは、アクティブマトリクス型液晶表示装置に代表される電気光学装置に用いることが出来る。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施出来る。
【０１０１】
その様な電子機器としては、プロジェクターなどが挙げられる。例として、図１３に示す。
【０１０２】
図１３（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２等を含む。本発明は投射装置３６０１の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【０１０３】
図１３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【０１０４】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０５】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０６】
【発明の効果】
本発明の構成を採用することにより、以下に示すような有意な効果を得ることが出来る。（ａ）工程数を削減することを可能とする。（ｂ）ソース（ドレイン）領域とソース（ドレイン）電極パターンのマスク重ね合わせ精度を必要としない（自己整合に形成できる）。（ｃ）ソース及びドレイン電極およびゲート電極形成（成膜・露光・ドライエッチング）を一括処理しているため、工程削減になる。また、ゲート電極パターンとソース及びドレイン電極パターンのマスク重ね合わせ誤差がなくなる。それに伴い、ＬＤＤ領域長のばらつきを低減できる。（ｄ）熱処理によって、ドープドシリコン配線中のドーパントをソース及びドレイン領域のシリコン層に拡散させることで低シート抵抗を実現する。高濃度不純物ドーピング領域のパターニングとドーピング装置を用いたドーピング処理を必要としない。（ｅ）以上の利点を満たした上で、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、半導体装置の動作特性および信頼性を向上させ、歩留まりの向上を実現することができる。さらに、半導体装置の製造コストを低減することを実現することができる。
【図面の簡単な説明】
【図１】 実施例１に示すＴＦＴの作製工程を示す断面図。
【図２】 実施例１に示すＴＦＴの作製工程を示す断面図。
【図３】 実施例１に示すＴＦＴの作製工程を示す断面図。
【図４】 実施例１に示すＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴの構成を示す上面図。
【図６】 画素ＴＦＴの構成を示す上面図。
【図７】 画素ＴＦＴの構成を示す上面図。
【図８】 従来技術１のＴＦＴ作製工程を示す断面図。
【図９】 従来技術２のＴＦＴ作製工程を示す断面図。
【図１０】 本発明のＴＦＴ作製工程を示す断面図。
【図１１】 本発明のＴＦＴ作製工程を示す断面図。
【図１２】 実施例３に示すアクティブマトリクス型液晶表示装置を示す断面図。
【図１３】 実施例４に示すプロジェクターを示す断面図。
【図１４】 実施例２に示すＴＦＴの作製工程を示す断面図。
【図１５】 熱処理条件とドレイン電流との関係を示すグラフ。
Claims (9)
- 絶縁性を有する基板上に形成された半導体装置の作製方法であって、
前記絶縁性を有する基板上に薄膜トランジスタの活性層となる結晶性半導体層を形成する第１工程と、
前記結晶性半導体層をエッチング加工して島状結晶性半導体層を形成する第２工程と、
前記島状結晶性半導体層を覆うようにゲート絶縁膜を形成する第３工程と、
前記島状結晶性半導体層のソース及びドレイン領域上の前記ゲート絶縁膜をエッチング加工してコンタクトホールを形成する第４工程と、
前記ゲート絶縁膜上および前記島状結晶性半導体層のソース及びドレイン領域上に、不純物をドーピングした導電体層を成膜する第５工程と、
前記導電体層をエッチング加工して、ソース及びドレイン電極およびゲート電極を同時に形成する第６工程と、
熱処理によって、前記ソース及びドレイン電極から、前記島状結晶性半導体層の前記ソース及びドレイン領域に、ドーパント不純物を熱拡散させて、オーミックなコンタクト接合を形成し、かつ、前記島状結晶性半導体層の前記ソース及びドレイン領域を第一導電型の低シート抵抗とする第７工程と、
前記熱処理によって、前記島状結晶性半導体層の前記ソース及びドレイン領域から、前記島状結晶性半導体層のチャネル領域方向に、ドーパント不純物を熱拡散させてＬＤＤ領域を形成する第８工程とを備えた半導体装置の作製方法。 - 請求項１において、前記導電体層はドープドシリコン層またはドープドシリコンゲルマニウム層で形成することを特徴とする半導体装置の作製方法。
- 請求項１において、前記導電体層を積層構造で形成し、かつ、前記島状結晶性半導体層のソース及びドレイン領域と接合する層がドープドシリコン層またはドープドシリコンゲルマニウム層で形成することを特徴とする半導体装置の作製方法。
- 請求項３において、前記積層構造を構成する膜のうち、少なくとも１層がシリサイド層で形成することを特徴とする半導体装置の作製方法。
- 請求項４において、前記シリサイド層は、モリブデンシリサイド、タングステンシリサイド、チタンシリサイド、白金シリサイド、パラジウムシリサイド、ニッケルシリサイド、コバルトシリサイドのいずれか一で形成することを特徴とする半導体装置の作製方法。
- 請求項１又は請求項２において、前記導電体層のうち、前記島状結晶性半導体層のソース及びドレイン領域と接合する領域にはＰ、Ａｓ、Ｓｂ、Ｂ、Ａｌ、Ｇａ、Ｉｎの少なくともいずれか一種を、１×１０１９ｃｍ−３以上の濃度で含有させることを特徴とする半導体装置の作製方法。
- 請求項１において、前記第一導電型とはＮ型であり、かつ、前記基板上に作製した全てのトランジスタをＮチャネル型で形成することを特徴とする半導体装置の作製方法。
- 請求項１にのいずれか一項において、前記第一導電型とはＰ型であり、かつ、前記基板上に作製した全てのトランジスタをＰチャネル型で形成することを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項８のいずれか一項において、前記半導体装置は、フロントプロジェクターまたはリアプロジェクターまたはビューファインダーに用いられることを特徴とする半導体装置の作製方法。
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