JP5505733B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 75
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000000034 method Methods 0.000 claims description 43
- 239000012535 impurity Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 239000010408 film Substances 0.000 description 111
- 238000005192 partition Methods 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000007788 liquid Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 239000011344 liquid material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920001709 polysilazane Polymers 0.000 description 3
- 238000001556 precipitation Methods 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000002612 dispersion medium Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000008096 xylene Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
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Description
本発明は、半導体装置、半導体装置の製造方法、電気光学装置及び電子デバイスに関する。
薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴ）などのトランジスタは表示体装置などの電子デバイスや様々なデバイスの駆動回路等に広く利用され、近時においてはより一層の低価格化や高密度実装への対応が要求されている。
図１０は一般的なＴＦＴの構成を示す図である。
図１０に示すように、ＴＦＴは、チャネル領域１ｃ、ソース領域１ｓ、ドレイン領域１ｄが形成された半導体膜１と、半導体膜１を覆うゲート絶縁膜２と、ゲート絶縁膜２上のチャネル領域１ｃと対向する位置に配置されたゲート電極３と、層間絶縁膜４と、コンタクトホールｈを介してソース領域１ｓ及びドレイン領域１ｄに接続されたソース電極５ｓ及びドレイン電極５ｄとを備えている（例えば、下記特許文献１参照）。
図１０に示すように、ＴＦＴは、チャネル領域１ｃ、ソース領域１ｓ、ドレイン領域１ｄが形成された半導体膜１と、半導体膜１を覆うゲート絶縁膜２と、ゲート絶縁膜２上のチャネル領域１ｃと対向する位置に配置されたゲート電極３と、層間絶縁膜４と、コンタクトホールｈを介してソース領域１ｓ及びドレイン領域１ｄに接続されたソース電極５ｓ及びドレイン電極５ｄとを備えている（例えば、下記特許文献１参照）。
ところで、上記コンタクトホールｈを形成する際には、酸化シリコン（ＳｉＯ2）によって形成された層間絶縁膜（酸化シリコン膜）４及びゲート絶縁膜（酸化シリコン膜）２の２種類の膜がエッチングされることになる。また、図示してないが、ゲート電極３についても取り出し電極形成のために、層間絶縁膜４にコンタクトホール（図示せず）を形成しなければならない。このように、コンタクトホールの形成においては、層間絶縁膜４とゲート絶縁膜２の２層の膜をエッチングする個所と、層間絶縁膜４だけをエッチングする個所の２箇所で同時に行われることになる。このため、前記２箇所のコンタクトホールの一方ではエッチング不足によりコンタクト不良を招き易く、他方のコンタクトホールではオーバーエッチングにより、コンタクトホールが異常に大きくなる、という問題が生じていた。さらに、コンタクトホール形成時のエッチングの程度によっては、シリコン膜によって形成された半導体膜１が必要以上に薄くなり、ソース電極５ｓ及びドレイン電極５ｄとの接触抵抗が大きくなってしまう、コンタクト不良が生じてしまう等の問題が生じていた。
本発明は以上説明した事情を鑑みてなされたものであり、半導体膜とソース電極及びドレイン電極とのコンタクト不良を抑制すること及びゲート電極に対して開口するコンタクトホールの寸法制御が可能な半導体装置の製造技術を提供することを目的とする。
上記目的を達成するため、本発明に係る半導体装置の製造方法は、ソース領域の一部分及びドレイン領域の一部分の膜厚が他の部分の膜厚よりも厚い半導体膜を形成する工程と、前記ソース領域の一部分及び前記ドレイン領域の一部分を露出させる一方、前記他の部分を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にゲート電極を形成する工程と、露出した前記ソース領域の一部分及び前記ドレイン領域の一部分と接続されるソース電極及びドレイン電極を形成する工程とを含むことを特徴とする。
かかる製造方法によれば、ソース電極及びドレイン電極と接続される半導体膜の両端部（ソース領域の一部分及びドレイン領域の一部分）の膜厚は、他の部分の膜厚よりも厚く形成されている。従って、コンタクトホールなどを形成する際に両端部が多少エッチングされたとしても、半導体膜が必要以上に薄くなることはなく、コンタクト不良を抑制することが可能となる。
また、本発明に係る半導体装置の製造方法は、ソース領域の一部分及びドレイン領域の一部分の膜厚が他の部分の膜厚よりも厚い半導体膜を形成する工程と、前記ソース領域の一部分及び前記ドレイン領域の一部分を露出させる一方、前記他の部分を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にゲート電極を形成する工程と、前記ソース領域の一部分及び前記ドレイン領域の一部分、並びに前記ゲート電極を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜の前記ソース領域の一部分及び前記ドレイン領域の一部分上にそれぞれコンタクトホールを形成する工程と、前記各コンタクトホールを介して前記ソース領域の一部分及び前記ドレイン領域の一部分と接続されるソース電極及びドレイン電極を形成する工程とを含むことを特徴とする。このように、ソース電極及びドレイン電極と半導体膜の両端部を直接接続するようにしても良い。
また、本発明に係る半導体装置の製造方法は、ソース領域の一部分及びドレイン領域の一部分の膜厚が他の部分の膜厚よりも厚い半導体膜を形成する工程と、前記ソース領域の一部分及び前記ドレイン領域の一部分を露出させる一方、前記他の部分を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記ソース領域の一部分及び前記ドレイン領域の一部分を覆う各中間電極と、ゲート電極とを形成する工程と、前記各中間電極及び前記ゲート電極を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜の前記各中間電極及び前記ゲート電極のいずれかの上にコンタクトホールを形成する工程と、前記ソース領域の一部分及び前記ドレイン領域の一部分、並びに前記ゲート電極のいずれかと前記コンタクトホールを介して接続されるソース電極及びドレイン電極、並びに前記ゲート電極の取り出し電極のいずれかを形成する工程とを含むことを特徴とする。このように、ソース電極及びドレイン電極と半導体膜の両端部を中間電極を介して接続するようにしても良い。
ここで、上記製造方法にあっては、前記中間電極は、不純物イオンを含む材料によって形成され、前記第２の絶縁膜を形成する工程に先立って行われる工程であって、前記中間電極から前記両端部へ前記不純物イオンを拡散させる工程をさらに含む態様が好ましい。
また、本発明に係る半導体装置の製造方法は、前記ゲート電極と前記各中間電極とは別に形成されることを特徴とする。
上記製造方法にあっては、前記中間電極を形成する工程に先立って行われる工程であって、前記ゲート電極をマスクとして前記半導体膜に不純物イオンを打ち込む工程をさらに含む態様が好ましい。
また、上記いずれかの製造方法にあっては、前記半導体膜を形成する工程に先立って行われる工程であって、前記ソース領域側の端部及びドレイン領域側の端部を規定する隔壁を形成する工程をさらに含む態様が好ましい。さらに、前記ゲート絶縁膜は、液体材料によって形成される態様が好ましい。
また、本発明に係る半導体装置は、基板上に半導体膜、ゲート絶縁膜、ゲート電極、ソース電極及びドレイン電極を有する半導体装置であって、前記半導体膜は、ソース領域及びドレイン領域を有し、ソース領域の一部分及びドレイン領域の一部分の膜厚はそれぞれ他の部分の膜厚よりも厚く形成され、前記ゲート絶縁膜は、前記ソース領域の一部分及び前記ドレイン領域の一部分を露出させるとともに、他の部分を覆うように形成され、前記ゲート絶縁膜から露出されたソース領域の一部分及びドレイン領域の一部分は、前記ゲート絶縁膜上に形成された前記ソース電極及び前記ドレイン電極にそれぞれ接続されていることを特徴とする。
かかる半導体装置を電気光学装置や電子デバイスに適用しても良い。ここで、電気光学装置とは、例えば、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ素子等を備えた装置であって、上記半導体装置を駆動回路等に適用した装置をいう。また、電子デバイスとは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定は無いが、例えばＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイ等が含まれる。
以上説明したように、本発明によれば、半導体膜とソース電極及びドレイン電極とのコンタクト不良を抑制すること及びゲート電極に対して開口するコンタクトホールの寸法制御が可能な半導体装置の製造技術を提供することが可能となる。
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
Ａ．第１実施形態
図１、図２は、第１実施形態に係るＴＦＴ（半導体装置）の製造プロセスを示す工程図である。なお、図１（ｃ）は、図３のＡ−Ａ’線視断面図であり、図２（ｄ）は図４のＢ−Ｂ’線視断面図である。また、以下の全ての図面においては、見やすくするため、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
図１、図２は、第１実施形態に係るＴＦＴ（半導体装置）の製造プロセスを示す工程図である。なお、図１（ｃ）は、図３のＡ−Ａ’線視断面図であり、図２（ｄ）は図４のＢ−Ｂ’線視断面図である。また、以下の全ての図面においては、見やすくするため、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
（隔壁の形成工程）
まず、図１（ａ）に示すように、ガラス基板などの基板１０の所定位置に隔壁２０を形成する。この隔壁２０は、後述する半導体膜の両端部（半導体膜３０のソース領域側の端部３０ｓ、ドレイン領域側の端部３０ｄ；図３参照）を規定する部材として機能する隆起物であり、例えば樹脂材料（レジスト材等）を用いて形成される。かかる隔壁２０はＣＶＤ法などを用いて形成することができるが、もちろん、他の方法（スピンコート法などの塗布法）を用いて形成しても良い。
まず、図１（ａ）に示すように、ガラス基板などの基板１０の所定位置に隔壁２０を形成する。この隔壁２０は、後述する半導体膜の両端部（半導体膜３０のソース領域側の端部３０ｓ、ドレイン領域側の端部３０ｄ；図３参照）を規定する部材として機能する隆起物であり、例えば樹脂材料（レジスト材等）を用いて形成される。かかる隔壁２０はＣＶＤ法などを用いて形成することができるが、もちろん、他の方法（スピンコート法などの塗布法）を用いて形成しても良い。
（半導体膜の形成工程）
次に、図１（ｂ）に示すように、隔壁２０によって規定された領域に、液滴吐出法（インクジェット法）を用いて半導体膜形成用の液体材料を配置した後、加熱処理を施すことにより、図１（ｃ）に示すような両端部３０ｓ、３０ｄの膜厚が他の部分の膜厚よりも厚いアモルファスシリコン膜からなる半導体膜３０を形成する。
かかる半導体膜３０の形成過程について詳述すると、まず、隔壁２０によって規定された領域に液体材料を滴下する。滴下された液体は、乾燥が始まると漸次体積を減少し、これに伴って液体表面と隔壁２０の接触位置も漸次下方に移動してゆく（図１(ｂ)参照）。なお、このときの接触部分ＴＰ１の液面の形状は、該液体と隔壁２０の表面の接触角で決まる。
次に、図１（ｂ）に示すように、隔壁２０によって規定された領域に、液滴吐出法（インクジェット法）を用いて半導体膜形成用の液体材料を配置した後、加熱処理を施すことにより、図１（ｃ）に示すような両端部３０ｓ、３０ｄの膜厚が他の部分の膜厚よりも厚いアモルファスシリコン膜からなる半導体膜３０を形成する。
かかる半導体膜３０の形成過程について詳述すると、まず、隔壁２０によって規定された領域に液体材料を滴下する。滴下された液体は、乾燥が始まると漸次体積を減少し、これに伴って液体表面と隔壁２０の接触位置も漸次下方に移動してゆく（図１(ｂ)参照）。なお、このときの接触部分ＴＰ１の液面の形状は、該液体と隔壁２０の表面の接触角で決まる。
さらに液体の乾燥が進むと、固体の析出（いわゆるピニング）が始まる。固体の析出が始まると、液体の体積は更に減少してゆくが、かかる固化は固体の析出が開始されたときの接触部分ＴＰ２を起点として進むため、液体表面はこの接触部分ＴＰ２よりも低くなる（図１（ｃ）参照）。そして、最終的には、平坦化された他の部分（以下、平坦部）３０ｃの膜厚よりも両端部３０ｓ、３０ｄの膜厚が厚い半導体膜３０が形成される。かかる半導体膜３０の膜厚は、隔壁２０の配置位置や液体材料の乾燥に関わるパラメータ（焼成時間や焼成温度、焼成プロファイルなど）によって制御可能であり、本実施形態では両端部３０ｓ、３０ｄの膜厚Ｔｓ０が３５０ｎｍ程度、平坦部３０ｃの膜厚Ｔｓ１が５０ｎｍ程度となるように制御される（図１(ｃ)参照）。
このようにして半導体膜３０を形成すると、次に、ウェット処理などを利用して隔壁２０を基板１０から除去する（図１（ｄ）参照）。ここで、隔壁２０の耐熱性が高い場合には上記工程において十分高い温度で焼成することができるが、隔壁２０の耐熱性が低い場合には高い温度で焼成することができない。よって、このような場合には、隔壁２０の耐熱範囲内で焼成した後、隔壁２０を基板１０から除去し、その後に高温で焼成すれば良い。なお、半導体膜３０としては、アモルファスシリコン膜に限定されず、微結晶半導体膜などのアモルファス構造を含む半導体膜や多結晶半導体膜でも良い。また、アモルファスシリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜であっても良い。
続いて、この半導体膜３０に対してレーザアニール法や、急速加熱法（例えば、ランプアニール法やフラッシュアニール法）などの結晶化工程を行い、半導体膜３０をポリシリコン膜に結晶化する。レーザアニール法では、例えばエキシマレーザでビームの長寸が４００ｎｍのラインビームを用い、その出力強度は例えば４００ｍＪ／ｃｍ2とする。なお、ＹＡＧレーザの第２高調波或いは第３高調波を用いても良い。ラインビームについては、その短寸方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域ごとに重なるようにラインビームを走査するのが良い。これにより、図３に示すようなＴＦＴのサイズに応じた島状の半導体膜３０が形成される。
（ゲート絶縁膜の形成工程）
次に、図１（ｅ）に示すように、塗布法を用いることにより、半導体膜３０の両端部３０ｓ、３０ｄを露出させる一方、平坦部３０ｃを覆うゲート絶縁膜（第１の絶縁膜）４０を形成する。具体的には、まず、ポリシラザンをキシレンに混合した塗布液（ポリシラザンを含む液体材料）を基板上にスピンコートし、処理温度を１００℃として５分間、プリベークを行なう。その後、処理温度を３５０℃としてWET O2雰囲気下で６０分間、熱処理を行なうことで１００ｎｍ程度の膜厚を有するゲート絶縁膜４０を形成する。このように熱処理をWET O2雰囲気下で行なうことで、分極の原因となる絶縁膜中の窒素成分を少なくすることができる。なお、両端部３０ｓ、３０ｄの露出を確実にするために、ゲート絶縁膜４を形成した後に軽く全面エッチングを施すようにしても良い。
次に、図１（ｅ）に示すように、塗布法を用いることにより、半導体膜３０の両端部３０ｓ、３０ｄを露出させる一方、平坦部３０ｃを覆うゲート絶縁膜（第１の絶縁膜）４０を形成する。具体的には、まず、ポリシラザンをキシレンに混合した塗布液（ポリシラザンを含む液体材料）を基板上にスピンコートし、処理温度を１００℃として５分間、プリベークを行なう。その後、処理温度を３５０℃としてWET O2雰囲気下で６０分間、熱処理を行なうことで１００ｎｍ程度の膜厚を有するゲート絶縁膜４０を形成する。このように熱処理をWET O2雰囲気下で行なうことで、分極の原因となる絶縁膜中の窒素成分を少なくすることができる。なお、両端部３０ｓ、３０ｄの露出を確実にするために、ゲート絶縁膜４を形成した後に軽く全面エッチングを施すようにしても良い。
（中間電極及びゲート電極の形成工程）
次に、図２（ａ）に示すように、両端部３０ｓ、３０ｄを覆う中間電極５０ｓ、５０ｄとゲート電極５０ｇとを同一材料・同一工程で形成する。ここで、中間電極５０ｓは、半導体膜３０のソース領域側の端部３０ｓとソース電極（後述）とを接続する電極であり、中間電極５０ｄは、半導体膜３０のドレイン領域側の端部３０ｄとドレイン電極（後述）とを接続する電極である。
次に、図２（ａ）に示すように、両端部３０ｓ、３０ｄを覆う中間電極５０ｓ、５０ｄとゲート電極５０ｇとを同一材料・同一工程で形成する。ここで、中間電極５０ｓは、半導体膜３０のソース領域側の端部３０ｓとソース電極（後述）とを接続する電極であり、中間電極５０ｄは、半導体膜３０のドレイン領域側の端部３０ｄとドレイン電極（後述）とを接続する電極である。
中間電極５０ｓ、５０ｄ及びゲート電極５０ｇの形成方法について詳述すると、まず、ＣＶＤ法などを用いることにより、ボロンやリンなどの不純物イオンが多量にドープされた電極層を形成し、各電極の形状にあわせて適宜パターニングする（図２（ａ）参照）。そして、パターニングした電極層にアニール処理を施すことにより、端部３０ｓ及び端部３０ｄのシリコン中に不純物を拡散・選択成長させ、ソース領域及びドレイン領域を形成する（図２（ｂ）参照）。中間電極とゲート電極の間のソース領域及びドレイン領域には、ゲート電極をマスクとしてイオン打ち込みを行うことにより不純物を導入する。なお、本実施形態では、中間電極及びゲート電極としてドープシリコン膜を用いる態様を例示したが、Ａｌなどの金属材料を用いても良い。周知のとおり、３００℃程度の熱処理を施すことで、Ａｌはシリコンと合金を形成するので、ソース領域及びドレイン領域とオーミックな接続を得ることが出来る。
（層間絶縁膜の形成工程）
次に、中間電極５０ｓ、５０ｄ及びゲート電極５０ｇを覆う層間絶縁膜（第２の絶縁膜）５０を形成する（図２（ｃ）参照）。具体的には、ＣＶＤ法などを利用してシリコン酸化膜やシリコン酸化窒化膜を含む単層若しくは積層の層間絶縁膜５０を形成する。或いはポリシラザンなどを用いたＳＯＧ（スピンオングラス）膜でもよい。
次に、中間電極５０ｓ、５０ｄ及びゲート電極５０ｇを覆う層間絶縁膜（第２の絶縁膜）５０を形成する（図２（ｃ）参照）。具体的には、ＣＶＤ法などを利用してシリコン酸化膜やシリコン酸化窒化膜を含む単層若しくは積層の層間絶縁膜５０を形成する。或いはポリシラザンなどを用いたＳＯＧ（スピンオングラス）膜でもよい。
（ソース電極、ドレイン電極、ゲート配線の形成工程）
そして、フォトリソグラフィ法等を利用することにより、ソース電極、ドレイン電極、ゲート配線に対応する位置にコンタクトホールＣＨを形成した後（図２（ｄ）参照）、スパッタ法などを利用することによりアルミニウム膜、クロム膜、タンタル膜などの導電膜（例えば、厚さ２００ｎｍ〜８００ｎｍ）を形成する。そして、ソース電極、ドレイン電極、ゲート配線の形成位置にパターニング用マスク（図示略）等を形成してパターニングを行うことにより、ソース電極６０ｓ、ドレイン電極６０ｄ、ゲート配線６０ｇを同時に形成する（図４及び図２（ｄ）参照）。以上説明したプロセスを経ることにより、トップゲート型のＴＦＴが基板１０上に形成される。
そして、フォトリソグラフィ法等を利用することにより、ソース電極、ドレイン電極、ゲート配線に対応する位置にコンタクトホールＣＨを形成した後（図２（ｄ）参照）、スパッタ法などを利用することによりアルミニウム膜、クロム膜、タンタル膜などの導電膜（例えば、厚さ２００ｎｍ〜８００ｎｍ）を形成する。そして、ソース電極、ドレイン電極、ゲート配線の形成位置にパターニング用マスク（図示略）等を形成してパターニングを行うことにより、ソース電極６０ｓ、ドレイン電極６０ｄ、ゲート配線６０ｇを同時に形成する（図４及び図２（ｄ）参照）。以上説明したプロセスを経ることにより、トップゲート型のＴＦＴが基板１０上に形成される。
以上説明したように、本実施形態によれば、ソース・ドレイン電極とソース・ドレイン領域とを接続する中間電極が形成され、この中間電極まで開口するコンタクトホールが形成される（図２（ｄ）参照）。従って、従来技術の如くソース・ドレイン領域が形成される半導体膜まで開口するコンタクトホールを形成する必要がないため、ソース・ドレイン電極とのコンタクト不良が生じてしまう等の問題を抑制することができる。
また、本実施形態では、ソース・ドレイン電極とソース・ドレイン領域とを接続するために形成するコンタクトホールと、ゲート配線とゲート電極とを接続するために形成するコンタクトホールとを同一条件で同時に形成することができる（図２（ｄ）参照）。このため、コンタクトホール形成のためのプロセス条件を容易に設定することができ、また、他のプロセス条件の変動に対してもプロセスマージンを大きくとることが可能となる。
また、本実施形態では、特別な工程を追加することなく、ゲート電極と同一の工程で中間電極を形成することができる。また、ソース・ドレイン領域の一部をなす半導体膜の両端部を厚く形成することで、コンタクト抵抗を抑えることができる。
また、ソース・ドレイン領域が形成される半導体膜上にコンタクトホールを形成する必要がないため、ソース・ドレイン電極とゲート電極とを最小寸法で高密度に配置することができる。さらに、中間電極は隣接する複数のＴＦＴを電気的に接続する配線として利用することが可能である。例えば、一方のＴＦＴのゲート電極と他方のドレイン領域に接続する中間電極を配線として接続することが出来る。
Ｂ．第２実施形態
上述した第１実施形態では、不純物がドープされた電極層にアニール処理を施し、半導体膜中に不純物を拡散・選択成長させることでソース領域及びドレイン領域を形成したが、不純物のイオン打ち込みを行うことでソース領域及びドレイン領域を形成しても良い。
上述した第１実施形態では、不純物がドープされた電極層にアニール処理を施し、半導体膜中に不純物を拡散・選択成長させることでソース領域及びドレイン領域を形成したが、不純物のイオン打ち込みを行うことでソース領域及びドレイン領域を形成しても良い。
図５は、第２実施形態に係るＴＦＴの製造プロセスを示す工程図であり、図２（ａ）、（ｂ）に対応する図である。なお、他の工程は上述した第１実施形態と同様に説明することができるため、図示等を省略する。
第１実施形態と同様、半導体膜３０の両端部３０ｓ、３０ｄを露出させたゲート絶縁膜４０を形成すると、図５（ａ）に示すように、ゲート絶縁膜４０の上にゲート電極５０ｇを形成する。そして、このゲート電極５０ｇをマスクとして、リンなどの不純物のイオン打ち込みを行う（図５（ａ）、図５（ｂ）参照）。
第１実施形態と同様、半導体膜３０の両端部３０ｓ、３０ｄを露出させたゲート絶縁膜４０を形成すると、図５（ａ）に示すように、ゲート絶縁膜４０の上にゲート電極５０ｇを形成する。そして、このゲート電極５０ｇをマスクとして、リンなどの不純物のイオン打ち込みを行う（図５（ａ）、図５（ｂ）参照）。
図６は、イオンの打ち込み工程を説明するための図である。
同図に示すように、本実施形態ではエネルギーを変えて２回イオン打ち込みを行う。具体的には、低エネルギー（例えば２０ｋｅＶ；図６に示す一点鎖線参照）でイオン打ち込みを行った後、高エネルギー（例えば８０ｋｅＶ；図６に示す実線参照）でイオン打ち込みを行う。これにより、ゲート絶縁膜４０から露出している両端部３０ｓ、３０ｄ及びゲート絶縁膜４０に覆われている半導体膜３０に効率よくイオンを注入することができる。なお、イオン打ち込みのエネルギーについては、注入されるイオン濃度のピーク位置（図６に示すＰ１、Ｐ２参照）に応じて適宜設定すれば良い。また、複数回イオン打ち込みを行う代わりに、１回だけ行うようにしても良い。
同図に示すように、本実施形態ではエネルギーを変えて２回イオン打ち込みを行う。具体的には、低エネルギー（例えば２０ｋｅＶ；図６に示す一点鎖線参照）でイオン打ち込みを行った後、高エネルギー（例えば８０ｋｅＶ；図６に示す実線参照）でイオン打ち込みを行う。これにより、ゲート絶縁膜４０から露出している両端部３０ｓ、３０ｄ及びゲート絶縁膜４０に覆われている半導体膜３０に効率よくイオンを注入することができる。なお、イオン打ち込みのエネルギーについては、注入されるイオン濃度のピーク位置（図６に示すＰ１、Ｐ２参照）に応じて適宜設定すれば良い。また、複数回イオン打ち込みを行う代わりに、１回だけ行うようにしても良い。
かかるイオン注入を行うことでソース領域及びドレイン領域を形成すると、スパッタ法などを用いて、半導体膜３０の両端部３０ｓ、３０ｄを覆うアルミニウム、タンタルなどからなる中間電極５０ｓ、５０ｄを形成する。なお、この後の工程については上述した第１実施形態と同様であるため、説明を省略する。
以上説明した各実施形態では、ソース・ドレイン電極とソース・ドレイン領域とを中間電極を介して接続したが、中間電極を介することなく接続しても良い。具体的には、図７に示すように半導体膜３０の両端部３０ｓ、３０ｇ上にコンタクトホールＣＨを形成し、このコンタクトホールＣＨ等に導電膜を形成・パターニングすることで、ソース電極６０ｓ、ドレイン電極６０ｄを形成すれば良い。
Ｃ．第３実施形態
図８は、第３実施形態に係る電気光学装置の一種である有機ＥＬ装置１００の接続図を示す。
各画素領域に形成された画素回路は、電界発光効果により発光可能な発光層ＯＥＬＤ、それを駆動するための制御回路を構成するＴＦＴ１１１〜１１４などを備えて構成される。一方、駆動回路領域に形成された各駆動回路１０１、１０２は、上記構成を有する複数のＴＦＴ（図示略）を備えて構成されている。駆動回路１０１からは、走査線Ｖｓｅｌ及び発光制御線Ｖｇｐが対応する各画素回路に供給され、駆動回路１０２からは、データ線Ｉｄａｔａおよび電源線Ｖｄｄが対応する各画素回路に供給されている。走査線Ｖｓｅｌとデータ線Ｉｄａｔａとを制御することにより、対応する各発光部ＯＥＬＤによる発光が制御可能になっている。なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり、他の回路構成も可能である。
図８は、第３実施形態に係る電気光学装置の一種である有機ＥＬ装置１００の接続図を示す。
各画素領域に形成された画素回路は、電界発光効果により発光可能な発光層ＯＥＬＤ、それを駆動するための制御回路を構成するＴＦＴ１１１〜１１４などを備えて構成される。一方、駆動回路領域に形成された各駆動回路１０１、１０２は、上記構成を有する複数のＴＦＴ（図示略）を備えて構成されている。駆動回路１０１からは、走査線Ｖｓｅｌ及び発光制御線Ｖｇｐが対応する各画素回路に供給され、駆動回路１０２からは、データ線Ｉｄａｔａおよび電源線Ｖｄｄが対応する各画素回路に供給されている。走査線Ｖｓｅｌとデータ線Ｉｄａｔａとを制御することにより、対応する各発光部ＯＥＬＤによる発光が制御可能になっている。なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり、他の回路構成も可能である。
Ｄ．第４実施形態
図９は、第４実施形態に係る電子デバイスを例示した図である。
図９（ａ）は、本発明の製造方法によって製造される携帯電話であり、当該携帯電話３３０は、電気光学装置（表示パネル）１００、アンテナ部３３１、音声出力部３３２、音声入力部３３３及び操作部３３４を備えている。本発明は、例えば表示パネル１００における画素回路及び駆動回路を構成する半導体装置の製造に適用される。図９（ｂ）は、本発明の製造方法によって製造されるビデオカメラであり、当該ビデオカメラ３４０は、電気光学装置（表示パネル）１００、受像部３４１、操作部３４２及び音声入力部３４３を備えている。本発明は、例えば表示パネル１００における画素回路及び駆動回路を構成する半導体装置の製造に適用される。
図９は、第４実施形態に係る電子デバイスを例示した図である。
図９（ａ）は、本発明の製造方法によって製造される携帯電話であり、当該携帯電話３３０は、電気光学装置（表示パネル）１００、アンテナ部３３１、音声出力部３３２、音声入力部３３３及び操作部３３４を備えている。本発明は、例えば表示パネル１００における画素回路及び駆動回路を構成する半導体装置の製造に適用される。図９（ｂ）は、本発明の製造方法によって製造されるビデオカメラであり、当該ビデオカメラ３４０は、電気光学装置（表示パネル）１００、受像部３４１、操作部３４２及び音声入力部３４３を備えている。本発明は、例えば表示パネル１００における画素回路及び駆動回路を構成する半導体装置の製造に適用される。
図９（ｃ）は、本発明の製造方法によって製造される携帯型パーソナルコンピュータの例であり、当該コンピュータ２５０は、電気光学装置（表示パネル）１００、カメラ部３５１及び操作部３５２を備えている。本発明は、例えば表示パネル１００を構成する半導体装置の製造に適用される。
図９（ｄ）は、本発明の製造方法によって製造されるヘッドマウントディスプレイの例であり、当該ヘッドマウントディスプレイ３６０は、電気光学装置（表示パネル）１００、バンド部３６１及び光学系収納部３６２を備えている。本発明は、例えば表示パネル１００を構成する半導体装置の製造に適用される。図９（ｅ）は、本発明の製造方法によって製造されるリア型プロジェクターの例であり、当該プロジェクター３７０は、電気光学装置（光変調器）１００、光源３７２、合成光学系３７３、ミラー３７４、３７５を筐体３７１内に備えている。本発明は、例えば光変調器１００における画素回路及び駆動回路を構成する半導体装置の製造に適用される。図９（ｆ）は本発明の製造方法によって製造されるフロント型プロジェクターの例であり、当該プロジェクター３８０は、電気光学装置（画像表示源）１００及び光学系３８１を筐体３８２内に備え、画像をスクリーン３８３に表示可能になっている。本発明は、例えば画像表示源１００における画素回路及び駆動回路を構成する半導体装置の製造に適用される。
上記例に限らず本発明は、あらゆる電子デバイスの製造等に適用可能である。例えば、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ、ＩＣカードなどにも適用することができる。なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々に変形、変更実施が可能である。また、上述した実施形態では、回路素子の一例としてＴＦＴ（薄膜トランジスタ）を例示したが、他の回路素子に適用しても良いのはもちろんである。
１・・・ＴＦＴ、１０・・・基板、２０・・・隔壁、３０ｓ、３０ｄ・・・端部、３０ｃ・・・平坦部、３０・・・半導体膜、４０・・・ゲート絶縁膜、５０ｓ、５０ｄ・・・中間電極、５０ｇ・・・ゲート電極、５０・・・層間絶縁膜、６０ｓ・・・ソース電極、６０ｄ・・・ドレイン電極、６０ｇ・・・ゲート電極。
Claims (4)
- ソース領域の一部分及びドレイン領域の一部分の膜厚が他の部分の膜厚よりも厚い半導体膜を形成する工程と、
膜厚を制御することにより、コンタクトホールを形成することなく、前記ソース領域の一部分及び前記ドレイン領域の一部分を露出させる一方、前記他の部分を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記ソース領域の一部分及び前記ドレイン領域の一部分を覆う各中間電極と、ゲート電極とを形成する工程と、
前記各中間電極及び前記ゲート電極を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の前記各中間電極及び前記ゲート電極の上にコンタクトホールを形成する工程と、
前記ソース領域の一部分及び前記ドレイン領域の一部分、並びに前記ゲート電極と前記コンタクトホールを介して接続されるソース電極及びドレイン電極、並びに前記ゲート電極の取り出し電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記各中間電極は、不純物イオンを含む材料によって形成され、
前記各中間電極から前記ソース領域の一部分及び前記ドレイン領域の一部分のそれぞれへ前記不純物イオンを拡散させる工程をさらに含むことを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、
前記ゲート電極と前記各中間電極とを同一材料で形成することを特徴とする半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記中間電極を形成する工程に先立って行われる工程であって、前記ゲート電極をマスクとして前記半導体膜に不純物イオンを打ち込む工程をさらに含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2011114767A JP5505733B2 (ja) | 2011-05-23 | 2011-05-23 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2005038207A Division JP4915047B2 (ja) | 2005-02-15 | 2005-02-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011181957A JP2011181957A (ja) | 2011-09-15 |
| JP5505733B2 true JP5505733B2 (ja) | 2014-05-28 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2011114767A Expired - Fee Related JP5505733B2 (ja) | 2011-05-23 | 2011-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5505733B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8841675B2 (en) * | 2011-09-23 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Minute transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200572A (ja) * | 1987-02-17 | 1988-08-18 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| US4999690A (en) * | 1989-12-19 | 1991-03-12 | Texas Instruments Incorporated | Transistor |
| JPH04336468A (ja) * | 1991-05-14 | 1992-11-24 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JP4209619B2 (ja) * | 2002-02-28 | 2009-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4524774B2 (ja) * | 2003-06-13 | 2010-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
2011
- 2011-05-23 JP JP2011114767A patent/JP5505733B2/ja not_active Expired - Fee Related
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|---|---|
| JP2011181957A (ja) | 2011-09-15 |
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