JP2004241700A - 相補型薄膜トランジスタ回路、電気光学装置、電子機器 - Google Patents
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Abstract
【課題】簡便な構成により確実なコンタクトを実現し、微細化が可能な相補型薄膜トランジスタ回路を提供する。
【解決手段】基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された複数の単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、複数の単結晶粒は結晶粒界を介して隣接する少なくとも第１の単結晶粒と第２の単結晶粒とからなり、第１導電型の薄膜トランジスタは第１の単結晶粒に結晶粒界に近接して形成された少なくとも第１導電型のドレイン領域を備え、第２導電型の薄膜トランジスタは第２の単結晶粒に結晶粒界に近接して形成された少なくとも第２導電型のドレイン領域を備え、結晶粒界上に第１導電型のドレイン領域及び第２導電型のドレイン領域から出力を取り出す共通電極を備える。
【選択図】 図１
【解決手段】基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された複数の単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、複数の単結晶粒は結晶粒界を介して隣接する少なくとも第１の単結晶粒と第２の単結晶粒とからなり、第１導電型の薄膜トランジスタは第１の単結晶粒に結晶粒界に近接して形成された少なくとも第１導電型のドレイン領域を備え、第２導電型の薄膜トランジスタは第２の単結晶粒に結晶粒界に近接して形成された少なくとも第２導電型のドレイン領域を備え、結晶粒界上に第１導電型のドレイン領域及び第２導電型のドレイン領域から出力を取り出す共通電極を備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）で構成する相補型薄膜トランジスタ回路（以下、ＣＭＯＳ回路と称する。）に関する。特に半導体膜にレーザ照射を行うことにより作製した略単結晶半導体膜を用いた薄膜トランジスタで構成する相補型薄膜トランジスタ回路に関する。また、これを用いた電気光学装置、及び電子機器に関する。
【０００２】
【従来の技術】
薄膜トランジスタを汎用ガラス基板に低温で製造する方法として下記非特許文献１及び非特許文献２の欄に示した文献には、基板上の絶縁膜に孔をあけて、この絶縁膜上及び孔内に非晶質珪素膜を形成した後、この非晶質珪素膜にレーザ光を照射して、前記孔の底部内の非晶質珪素を非溶融状態に保持しながらその他の部分の非晶質珪素膜を溶融状態にすることにより、非溶融状態に保持された非晶質珪素を結晶核とした結晶成長を生じさせて、非晶質珪素膜の面内における前記孔を中心とした領域を略単結晶珪素膜とする方法が開示されている。
【０００３】
このような略単結晶半導体膜は、略単結晶半導体膜には結晶粒界がない、もしくは少ないため、多結晶半導体膜と比較して電子や正孔といったキャリアが流れる際の障壁が大きく低減されている。
【０００４】
そして、この略単結晶半導体膜を半導体薄膜に用いて半導体装置を構成することにより、オフ電流や移動度に優れ、高速動作に対応可能な薄膜トランジスタを容易に実現可能である。
【０００５】
【非特許文献１】
「Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ」（ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ Ａｕｇ．１９９３ ｐｐ２５７−２５８）
【非特許文献２】
「Ａｄｖａｎｃｅｄ Ｅｘｃｉｍｅｒ−Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｏｆ Ｓｉ Ｔｈｉｎ−Ｆｉｌｍ Ｆｏｒ Ｌｏｃａｔｉｏｎ Ｃｏｎｔｒｏｌ ｏｆ Ｌａｒｇｅ Ｇｒａｉｎ ｏｎ Ｇｌａｓｓ」（Ｒ． Ｉｓｈｉｈａｒａ 等 ｐｒｏｃ． ＳＰＩＥ ２００１， ｖｏｌ．４２９５， ｐ１４〜２３．）
【０００６】
【発明が解決しようとする課題】
ところで、このような略単結晶薄膜を用いて形成した薄膜トランジスタによりＣＭＯＳ回路を構成する場合、ＣＭＯＳ回路を構成する２つの薄膜トランジスタのそれぞれから出力用の電極の引き出しに２点のコンタクトが必要とされる。しかしながら、近年の電子機器の小型化に伴い駆動回路などに用いられる薄膜トランジスタも微細化の方向にあり、トランジスタ間隔が縮小の方向にある。これは、ＣＭＯＳ回路においても同様である。そして、この場合、出力用のコンタクト領域が狭くなるため、良好なコンタクトを実現する点で限界が生じてしまい、微細化を進める上で問題があった。また、微細化が図られない場合においても、構成によっては出力用のコンタクト領域が狭くなる、良好なコンタクトが取れない場合があった。
【０００７】
したがって、本発明は上述した従来の実情に鑑みて創案されたものであり、簡便な構成により確実なコンタクトを実現し、微細化も可能な相補型薄膜トランジスタ回路を提供することを目的とする。また、これを用いた電気光学装置、及び電子機器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上のような目的を達成する本発明に係る相補型薄膜トランジスタ回路は、基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された複数の単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、前記複数の単結晶粒は、結晶粒界を介して隣接する少なくとも第１の単結晶粒と第２の単結晶粒とからなり、第１導電型の薄膜トランジスタは第１の単結晶粒に前記結晶粒界に近接して形成された少なくとも第１導電型のドレイン領域を備え、第２導電型の薄膜トランジスタは第２の単結晶粒に結晶粒界に近接して形成された少なくとも第２導電型のドレイン領域を備え、結晶粒界上に第１導電型のドレイン領域及び第２導電型のドレイン領域から出力を取り出す共通電極を備えることを特徴とする。
【０００９】
以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、それぞれのドレイン領域にコンタクトを設けて出力を取り出す電極を配置する必要が無くなるため、トランジスタ間隔の大幅な縮小が可能となる。そして、コンタクト領域が大きく確保できない場合においても確実にコンタクトを取り、出力を取り出すことが可能となる。更に結晶粒界部は半導体膜が盛り上がって厚くなるために両ドレイン領域と金属等で形成される配線との電気接触抵抗が低くなる。すなわち、回路内の不要な寄生容量を最小化させる。これにより、回路自体の微細化、高集積化、そして信頼性において顕著な効果を有する。
【００１０】
また、以上の目的を達成する本発明に係る相補型薄膜トランジスタ回路は、基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された複数の単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、複数の単結晶粒は、第１の結晶粒と、少なくとも該第１の結晶粒と高濃度不純物領域を介して隣接する第２の結晶粒及び第３の結晶粒とからなり、第１導電型の薄膜トランジスタは、前記第１の単結晶粒に少なくとも該第１の結晶粒に含まれる起点部に近接して形成された第１導電型のドレイン領域を備えるとともに、第２の結晶粒に第２導電型のソース領域を備え、第２導電型の薄膜トランジスタは、第１の単結晶粒に少なくとも該第１の結晶粒に含まれる起点部に近接して形成された第２導電型のドレイン領域を備えるとともに、第３の結晶粒に第２導電型のソース領域を備え、第１の結晶粒に含まれる起点部上に第１導電型のドレイン領域及び第２導電型のドレイン領域から出力を取り出す共通電極を備えることを特徴とする。
【００１１】
以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、それぞれのドレイン領域にコンタクトを設けて出力を取り出す電極を配置する必要が無くなるため、トランジスタ間隔の大幅な縮小が可能となる。また、このような構成とすることによりコンタクト領域を大きく取ることができるため、確実にコンタクトを取り、出力を取り出すことが可能となる。更に起点部は半導体膜が厚かったり、金属が配置されているのでコンタクト抵抗を下げることができる。これにより、回路自体の微細化、高集積化、そして信頼性において顕著な効果を有する。
【００１２】
ここで、前記単結晶粒は、非晶質または多晶質の半導体膜に熱処理を施して形成されたものであることが好ましい。このようにして形成された単結晶粒は、良質な単結晶粒とされ、これを用いて薄膜トランジスタを形成することにより、良好な特性を有する相補型薄膜トランジスタ回路が実現できる。
【００１３】
また、上述した起点部は、絶縁基板に形成された凹部とし得る。このほかに起点部にはニッケルやパラジウム、ゲルマニウム等の結晶成長を促進する金属を配置しても良い。これにより、結晶化の起点となるべき位置を容易に且つ確実に制御して単結晶粒が形成されるため、形成位置を正確に制御可能な相補型薄膜トランジスタ回路を実現可能である。
【００１４】
起点部に凹部を設けた単結晶粒は、凹部内の半導体膜に非溶融状態の部分が残り、他の部分が溶融する条件で熱処理が施されたものであることが好ましい。熱処理後の半導体膜の結晶化は、非溶融状態となっている凹部の内部、特に底部近傍から始まって周囲へ進行する。このとき、凹部の寸法を適宜設定しておくことにより、凹部の上部（開口部）には１個の結晶粒のみが到達するようになる。そして、半導体膜の溶融した部分では、凹部の上部に到達した１個の結晶粒を核として結晶化が行われるようになるので凹部を略中心とした範囲に単結晶粒を含む半導体膜を形成することが可能となる。これにより、良質な単結晶粒が得られ、この単結晶を用いることで良好な特性を有する薄膜トランジスタを実現することができる。
【００１５】
また、上述した熱処理はレーザ照射によって行うことが好適である。レーザを用いることにより、熱処理を効率よく且つ確実に行うことが可能であり、効率よく且つ確実に単結晶粒が形成される。ここで用いるレーザとしては、エキシマレーザ、固体レーザ、ガスレーザなど種々のものが挙げられる。起点部に金属を配置した際の熱処理は電熱路や急速熱処理装置を用いても良い。この場合、結晶は固相で進む。
【００１６】
上述した単結晶粒は、非晶質または多晶質のシリコン膜に熱処理を施して形成されたシリコン単結晶粒であることが好ましい。これにより、良質なシリコン単結晶粒を用いて薄膜トランジスタを形成することができ、良好な特性を有する相補型薄膜トランジスタ回路が実現できる。
【００１７】
また、上述した相補型薄膜トランジスタ回路は、例えば液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置の表示画素の駆動素子として好適である。これにより、表示品質に優れた電気光学装置を構成することが可能となる。そして、上述した相補型薄膜トランジスタ回路を用いて、例えばこの電気光学装置を用いて電子機器を構成することにより、品質の良い電子機器を構成することが可能になる。
【００１８】
【発明の実施の形態】
以下に添付図面を参照して、本発明の好適な実施形態を詳細に説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１９】
＜第１の実施の形態＞
図１及び図２は、本発明に係るＣＭＯＳ回路からなるＮＯＴ回路であるインバータの構成を示す図であり、図１は平面図、図２は図１に示すＡ−Ａ′方向の断面図である。また、図３にこのＣＭＯＳ回路の回路図を示す。なお、図１においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、図１では、チャネル領域２６等の形状をわかりやすくするために、ゲート電極２２を１点鎖線により示すとともに、下側に存在するチャネル領域２６を透過させて示している。
【００２０】
本実施の形態に係るＣＭＯＳ回路は、図２に示すように、ガラス基板１０上に第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとの２つのタイプの薄膜トランジスタが形成されることにより構成されている。以下、その構成について詳細に説明する。
【００２１】
図２に示すように、ガラス基板１０上に絶縁膜１２が形成され、さらにその上に半導体膜である略単結晶珪素膜１６が形成されている。また、絶縁膜１２には厚み方向に、半導体膜の結晶化の際の起点となされた複数の起点部５２が凹状に形成されている。以降の説明では、この起点部（凹部）を「グレイン・フィルタ」と称することとするが、起点部は平坦でその配置にニッケル等のシリコン結晶成長を促進する金属が配置されていても良い。グレイン・フィルタ５２は略単結晶珪素膜１６により埋め込まれている。ここで、略単結晶珪素膜１６は、後述するようにグレイン・フィルタ５２を中心に形成された複数の単結晶粒、具体的には略正方形に形成された隣接する２つの単結晶粒１６１、１６２により構成されている。
【００２２】
そして、この隣接する２つの単結晶粒１６１、１６２を用いて２つのタイプの薄膜トランジスタ、すなわちＮ型の薄膜トランジスタ（以下、ＮＭＯＳトランジスタと称する。）とＰ型の薄膜トランジスタ（以下、ＰＭＯＳトランジスタと称する。）とが形成され、これらの薄膜トランジスタによりＣＭＯＳ回路が構成されている。
【００２３】
図２に示すように、ＮＭＯＳトランジスタは、パターニングされた略単結晶珪素膜１６のうち単結晶粒１６１を用いて形成されている。該単結晶粒１６１において、結晶粒界５４近傍の領域が高濃度のドレイン領域２３とされ、結晶粒界５４に対向する辺の側の領域が高濃度のソース領域２１とされている。そして、該ソース・ドレイン領域２１、２３に挟まれた部分がチャネル領域２６とされている。
【００２４】
また、チャネル領域２６を挟んで両側には、低濃度不純物領域からなる電界緩和領域３６、３７が形成されており、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３６、３７を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００２５】
また、チャネル領域２６の上部には、酸化珪素膜２０を介して、ゲート電極２２２と相互に連結されてゲート電極２２を構成するゲート電極２２１が形成され、さらに酸化珪素膜２８が形成されている。
【００２６】
そして、ソース領域２１の上部には、酸化珪素膜２０及び酸化珪素膜２８を介してソース電極３０が形成されている。そして、ソース電極３０は、コンタクトホールＣ１を介してソース領域２１とそれぞれ接続されている。
【００２７】
また、ドレイン領域２３の上部には、酸化珪素膜２０及び酸化珪素膜２８を介して出力用のドレイン電極３１が形成されている。ここで、出力用のドレイン電極３１は、ＰＭＯＳトランジスタとの共通電極とされている。そして、出力用のドレイン電極３１は、コンタクトホールＣ２を介してドレイン領域２３に接続されている。
【００２８】
一方、ＰＭＯＳトランジスタにおいては、パターニングされた略単結晶珪素膜１６のうち単結晶粒１６２に形成されている。該単結晶粒１６２において、結晶粒界５４近傍の領域が高濃度のドレイン領域２４とされ、結晶粒界５４に対向する辺の側の領域が高濃度のソース領域２５とされている。そして、該ソース・ドレイン領域２４、２５に挟まれた部分がチャネル領域２７とされている。
【００２９】
また、チャネル領域２７を挟んで両側には、低濃度不純物領域からなる電界緩和領域３８、３９が形成されており、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３８、３９を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００３０】
また、チャネル領域２７の上部には、酸化珪素膜２０を介して、ゲート電極２２１と相互に連結されてゲート電極２２を構成するゲート電極２２２が形成され、さらに酸化珪素膜２８が形成されている。
【００３１】
そして、ソース領域２５の上部には、酸化珪素膜２０及び酸化珪素膜２８を介してソース電極３２が形成されている。そして、ソース電極３２は、コンタクトホールＣ３を介してソース領域２５とそれぞれ接続されている。
【００３２】
また、ドレイン領域２４の上部には、酸化珪素膜２０及び酸化珪素膜２８を介して出力用のドレイン電極３１が形成されている。ここで、出力用のドレイン電極３１は、両トランジスタのドレイン領域より唯一のコンタクトにより取り出されており、ＮＭＯＳトランジスタとの共通電極とされている。そして、出力用のドレイン電極３１は、コンタクトホールＣ２を介してドレイン領域２４に接続されている。
【００３３】
このような構成とすることにより、このＣＭＯＳ回路においては、ＮＭＯＳトランジスタのドレイン領域２３からの出力と、ＰＭＯＳトランジスタのドレイン領域２４からの出力を唯一のコンタクト、ドレイン電極３１により取り出すことができる。
【００３４】
従来のＣＭＯＳ回路では、ドレイン領域２３、２４からそれぞれ出力を取り出すために出力用のコンタクト及びドレイン電極をドレイン領域２３、２４のそれぞれから引き出して形成しなければならなかった。この場合、出力用のコンタクト、ドレイン電極を２つ形成することとなり、電極２つ分の幅を確保する必要がある。また、製造時のマージンを考慮すると、出力用のドレイン電極を形成するためには、さらに広い幅を設ける必要がある。しかしながら、薄膜トランジスタの小型化や構成によっては、必ずしも十分な幅を確保することができず、この場合にはソース・ドレイン電極との接続が十分でないために回路の動作の信頼性に影響する虞もある。
【００３５】
そこで、本実施の形態のＣＭＯＳ回路では、出力用のコンタクト、ドレイン電極を、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとで共通にして隣接する単結晶粒１６１、１６２の結晶粒界５４上に形成する。結晶粒界上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがある。
【００３６】
このＣＭＯＳ回路においては、１つのコンタクト、ドレイン電極３１によりドレイン領域２３、２４からの出力を取り出すようにしたため、従来よりも狭い領域にドレイン電極を形成することができる。これにより、ＣＭＯＳ回路の小型化に対応することが可能である。また、コンタクト、ドレイン電極を１つとしたことにより、回路の構成により出力用のドレイン電極のための領域を広く確保できない場合においても確実にコンタクトを取ることが可能である。
【００３７】
また、このＣＭＯＳ回路においては、それぞれの薄膜トランジスタを形成する際にグレイン・フィルタ５２を避けてゲート電極２２１、２２２を形成し、各単結晶粒１６１、１６２の間のグレイン・フィルタ５２を避けてチャネル領域２６、２７を形成している。
【００３８】
通常、グレイン・フィルタ５２を含む領域においては、結晶欠陥など結晶の乱れを生じやすく、移動度の低下など電気的特性のばらつきや低下をもたらすことになる。特にチャネル領域を、グレイン・フィルタ５２を含む領域に形成すると良好な特性を得ることができない。
【００３９】
しかしながら、このＣＭＯＳ回路では、それぞれの薄膜トランジスタにおいてグレイン・フィルタ５２を避けてチャネル領域２６、２７を形成しているため、グレイン・フィルタ５２の影響により移動特性のばらつきや低下が生じることがなく、移動度等の特性が良好なＣＭＯＳ回路を実現することができる。
【００４０】
なお、本実施の形態では、隣接する２つの単結晶粒１６１、１６２にそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを形成してＣＭＯＳ回路を構成しているが、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをそれぞれ複数の単結晶粒を用いて形成してもよい。
【００４１】
次に、このようなＣＭＯＳ回路の製造方法を説明する。本発明に係るＣＭＯＳ回路は、薄膜トランジスタの活性化領域として用いるためのシリコン膜をガラス基板上に形成する工程と、形成したシリコン膜を用いて薄膜トランジスタを形成する工程とにより形成される。以下、それぞれの工程について詳細に説明する。
【００４２】
図４及び図５は、シリコン膜を形成する工程について説明する図である。図４は、シリコン膜が形成されるガラス基板１０の部分的な平面図を示している。また、図５は、図４に示すＢ−Ｂ′方向の断面に対応している。
【００４３】
図４及び図５（ａ）に示すように、ガラス基板（絶縁基板）１０上に、絶縁膜としての酸化シリコン膜１２を形成する。この酸化シリコン膜１２は、例えばプラズマ化学気相堆積法（ＰＥＣＶＤ法）、低圧化学気相堆積法（ＬＰＣＶＤ法）、スパッタリング法などの各種成膜法によって形成することができる。
【００４４】
次に、酸化シリコン膜１２に、半導体膜の結晶化の際の起点となる複数の起点部５２、すなわちグレイン・フィルタ５２を、規則的に配列されるように配置間隔を適宜設定して形成する。このグレイン・フィルタ５２は、１つの結晶核のみを優先的に成長させる役割を担うためのものであり、凹状に形成される。本実施の形態におけるグレイン・フィルタ５２は、例えば、直径１００ｎｍ程度、高さ７５０ｎｍ程度の円筒状に形成することが好適である。なお、グレイン・フィルタ５２は、円筒状以外の形状、例えば角柱状などとしても良い。
【００４５】
グレイン・フィルタ５２は、例えば次のようにして形成することができる。まず、グレイン・フィルタ５２の配置のマスクを用いて酸化シリコン膜１２にフォトレジスト膜を塗布する。そして、このフォトレジスト膜を露光、現像して、グレイン・フィルタ５２の形成位置を露出させる開口部を有するフォトレジスト膜（図示せず）を酸化シリコン膜１２上に形成する。
【００４６】
次に、このフォトレジスト膜をエッチングマスクとして用いて反応性イオンエッチングを行い、グレイン・フィルタ５２の形成位置を選択的にエッチングする。この後、酸化シリコン膜１２上のフォトレジスト膜を除去することによってグレイン・フィルタ５２を形成することができる。
【００４７】
また、より小径のグレイン・フィルタ５２を形成する場合には、凹部を形成した後、該凹部（穴部）の側壁にＰＥＣＶＤ法などによって酸化膜を径方向に成長させることにより穴径を狭めることで、より小径のグレイン・フィルタ５２を形成することが可能である。
【００４８】
次に、図５（ｂ）に示すように、ＬＰＣＶＤ法などの成膜法によって酸化シリコン膜１２上及びグレイン・フィルタ５２内に半導体膜を形成する。本実施の形態では、該半導体膜として非晶質のシリコン膜１４を形成する。この非晶質のシリコン膜１４は、５０〜５００ｎｍ程度の膜厚に形成することが好適である。なお、非晶質のシリコン膜１４に代えて多晶質のシリコン膜を形成しても良い。
【００４９】
次に、図５（ｃ）に示すように、非晶質のシリコン膜１４に対して、レーザ照射による熱処理を行い、各グレイン・フィルタ５２のそれぞれを略中心とする複数の単結晶粒を形成する。このレーザ照射は、例えば波長３０８ｎｍ、パルス幅２０〜３０ｎｓのＸｅＣｌパルスエキシマレーザを用いて、エネルギー密度が０．４〜１．５Ｊ／ｃｍ２となるように行うことが好適である。このような条件でレーザ照射を行うことにより、照射したレーザは、そのほとんどがシリコン膜１４の表面付近で吸収される。これは、ＸｅＣｌパルスエキシマレーザの波長（３０８ｎｍ）における非晶質シリコンの吸収係数が０．１３９ｎｍ−１と比較的に大きいためである。
【００５０】
また、シリコン膜１４に対するレーザ照射は、用いるレーザ照射用の装置の能力（照射可能面積）に応じて、照射方法を適宜選択することが可能である。例えば、照射可能面積が小さい場合であれば、各グレイン・フィルタ５２とその近傍を選択的に照射する方法が考えられる。また、照射可能面積が比較的に大きい場合には、いくつかのグレイン・フィルタ５２を含む範囲を順次選択してそれらの範囲に対するレーザ照射を複数回繰り返す方法などが考えられる。さらに、装置能力が非常に高い場合には、１回のレーザ照射によって全てのグレイン・フィルタ５２を含む範囲に対するレーザ照射を行っても良い。
【００５１】
上述したレーザ照射の条件を適宜選択することにより、シリコン膜１４を、グレイン・フィルタ５２内の底部には非溶融状態の部分が残り、それ以外の部分については略完全溶融状態となるようにする。これにより、レーザ照射後のシリコンの結晶成長は、グレイン・フィルタ５２の底部近傍の非溶融状態の部分で先に始まり、シリコン膜１４の表面付近、すなわち略完全溶融状態の部分へ進行する。
【００５２】
グレイン・フィルタ５２の底部では、いくつかの結晶粒が発生する。このとき、グレイン・フィルタ５２の断面寸法（本実施の形態においては、円の直径）を１個の結晶粒と同程度か少し小さい程度にしておくことにより、グレイン・フィルタ５２の上部（開口部）には、１個の結晶粒のみが到達するようになる。これにより、シリコン膜１４の略完全溶融状態の部分では、グレイン・フィルタ５２の上部に到達した１個の結晶粒を核として結晶成長が進行するようになり、図５（ｄ）に示すように、グレイン・フィルタ５２を中心とした大粒径の結晶粒、すなわち、略単結晶粒からなるシリコン膜１６ａを規則的に配列してなるシリコン膜１６が形成される。
【００５３】
図６は、ガラス基板１０上に形成されるシリコン膜１６を示す平面図である。同図に示すように、各シリコン膜１６ａは、各グレイン・フィルタ５２を略中心として範囲に形成される。各シリコン膜１６ａの周辺部が当接する位置には、結晶粒界５４が生じる。このような、シリコン膜１６ａを規則的に配列してなるシリコン膜１６ａを用いて薄膜トランジスタを形成して図１及び図２に示したＣＭＯＳ回路を構成する。
【００５４】
次に、シリコン膜１６を用いて薄膜トランジスタを形成する工程（素子形成工程）について説明する。
【００５５】
図７〜図１２は、上述したシリコン膜１６を用いてＣＭＯＳトランジスタを形成する工程を説明する図である。なお、同図は、図１におけるＡ−Ａ′方向の断面図を示している。
【００５６】
まず、シリコンの単結晶粒１６１、１６２のみを残すようにシリコン膜１６をパターニングし、ＣＭＯＳトランジスタの形成に不要となる部分を除去してトランジスタ領域を成形する。
【００５７】
次に、酸化シリコン膜１２及びシリコン膜１６の上面に電子サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）またはＰＥＣＶＤ法等の成膜方法によって酸化シリコン膜２０を形成する。この酸化シリコン膜２０は、薄膜トランジスタのゲート絶縁膜として機能する。
【００５８】
次に、スパッタリング法などの成膜方法によってタンタル、アルミニウム等の金属薄膜を形成した後にパターニングを行うことによって図７に示すようにゲート電極２２１、２２２を形成する。ここで、ゲート電極２２１、２２２を形成する際には、単結晶粒１６１、１６２において結晶粒界５４及びグレイン・フィルタ５２が含まれる領域を回避して、２つの単結晶粒１６１、１６２の領域に分割して形成し、さらにゲート電極同士を相互に連結する。
【００５９】
そして、図８に示すようにゲート電極２２２上及び酸化シリコン膜２０上に単結晶粒１６２よりもやや広い領域にレジストマスク４０を形成し、Ｎ型不純物元素を低濃度にイオン注入し、自己整合的にソース・ドレイン領域を形成する。
【００６０】
続いて、図９に示すようにゲート電極２２１を広めに覆うレジストマスク４１を形成した後、Ｎ型不純物元素を高濃度にイオン注入し、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ２程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域２１、低濃度不純物領域の電界緩和領域３６、高濃度不純物領域のドレイン領域２３及び低濃度不純物領域の電界緩和領域３７が形成される。また、不純物が導入されなかった部分はチャネル領域２６となる。このようにして、ＬＤＤ構造のＮＭＯＳトランジスタを形成することができる。
【００６１】
次に、レジストマスク４０、４１を除去し、図１０に示すようにゲート電極２２１上及び酸化シリコン膜２０上に単結晶粒１６１よりもやや広い領域にレジストマスク４２を形成し、Ｐ型不純物元素を低濃度にイオン注入し、自己整合的にソース・ドレイン領域を形成する。
【００６２】
続いて、図１１に示すようにゲート電極２２２を広めに覆うレジストマスク４３を形成した後、Ｐ型不純物元素を高濃度にイオン注入し、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ２程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域２５、低濃度不純物領域の電界緩和領域３９、高濃度不純物領域のドレイン領域２４及び低濃度不純物領域の電界緩和領域３８が形成される。また、不純物が導入されなかった部分はチャネル領域２７となる。このようにして、ＬＤＤ構造のＰＭＯＳトランジスタを形成することができる。この後、レジストマスク４２、４３を除去する。
【００６３】
なお、前記の不純物元素の活性化は、レーザ照射の代わりに２５０℃〜４００℃程度の温度で熱処理を行うことにより行っても良い。
【００６４】
次に、図１２に示すように酸化シリコン膜２０及びゲート電極２２の上面にＰＥＣＶＤ法などの成膜法によって５００ｎｍ程度の膜厚の酸化シリコン膜２８を形成する。次に、酸化シリコン膜２０、２８を貫通してソース領域２１、２５のそれぞれに至るコンタクトホールＣ１、Ｃ３を形成し、これらのコンタクトホールＣ１、Ｃ３内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってソース電極３０、３２を形成する。
【００６５】
また、ドレイン領域２３とドレイン領域２４にまたがる領域、すなわち結晶粒界５４上及びその近傍に、酸化シリコン膜２０、２８を貫通してドレイン領域２３、２４のそれぞれに接続するコンタクトホールＣ２を形成し、このコンタクトホールＣ２内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってドレイン電極３１を形成する。以上に説明した製造方法によって、本実施の形態のＣＭＯＳ回路が形成される。
【００６６】
＜第２の実施の形態＞
図１３及び図１４は、本発明に係る他のＣＭＯＳ回路の構成を示す図であり、図１３は平面図、図１４は図１に示すＣ−Ｃ′方向の断面図である。なお、図１３においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、図１３では、チャネル領域等の形状をわかりやすくするために、ゲート電極を１点鎖線により示すとともに、下側に存在するチャネル領域を透過させて示している。また、理解の容易のため、上述した第１の実施の形態と同様の部材には上記と同じ符号を付してある。
【００６７】
本実施の形態に係るＣＭＯＳ回路は、図１４に示すように、ガラス基板１０上に２つのタイプの薄膜トランジスタが形成されることにより構成されている。以下、その構成について詳細に説明する。
【００６８】
図１４に示すように、ガラス基板１０上に絶縁膜１２が形成され、さらにその上に半導体膜である略単結晶珪素膜１６が形成されている。また、絶縁膜１２には厚み方向に、半導体膜の結晶化の際の起点となされた複数のグレイン・フィルタ５２が設けられており、該グレイン・フィルタ５２は略単結晶珪素膜１６により埋め込まれている。ここで、略単結晶珪素膜１６は、後述するようにグレイン・フィルタ５２を中心に形成された複数の単結晶粒、具体的には略正方形に形成された隣接する３つの単結晶粒１６１、１６２、１６３により構成されている。
【００６９】
そして、この隣接する３つの単結晶粒１６１、１６２、１６３を用いて２つのタイプの薄膜トランジスタ、すなわちＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成され、これらの薄膜トランジスタによりＣＭＯＳ回路が構成されている。
【００７０】
図１４に示すように、ＮＭＯＳトランジスタは、パターニングされた略単結晶珪素膜１６のうち単結晶粒１６１と、単結晶粒１６２の単結晶粒１６１側の略半分の領域を用いて形成されている。該単結晶粒１６２における単結晶粒１６１側の略半分の領域と、単結晶粒１６１における結晶粒界５４近傍の領域が高濃度のドレイン領域２３とされている。したがって、ＮＭＯＳトランジスタにおいては、結晶粒界５４の近傍の領域は高濃度不純物領域とされている。
【００７１】
また、単結晶粒１６１における結晶粒界５４に対向する辺の側の略半分の領域が高濃度のソース領域２１とされている。そして、該ソース・ドレイン領域２１、２３に挟まれた部分がチャネル領域２６とされている。
【００７２】
また、チャネル領域２６を挟んで両側には、低濃度不純物領域からなる電界緩和領域３６、３７が形成されており、ＬＤＤ構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３６、３７を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００７３】
また、チャネル領域２６の上部には、酸化珪素膜２０を介して、ゲート電極２２２と相互に連結されてゲート電極２２を構成するゲート電極２２１が形成され、さらに酸化珪素膜２８が形成されている。
【００７４】
そして、ソース領域２１の上部には、酸化珪素膜２０及び酸化珪素膜２８を介してソース電極３０が形成されている。そして、ソース電極３０は、コンタクトホールＣ１を介してソース領域２１とそれぞれ接続されている。
【００７５】
また、ドレイン領域２３におけるグレイン・フィルタ５２上及びその近傍の上部には、コンタクトホールＣ２に設けられたコンタクトを介して出力用のドレイン電極３１が形成されている。そして、出力用のドレイン電極３１は、コンタクトホールＣ２を介してドレイン領域２３に接続されている。ここで、コンタクト、出力用のドレイン電極３１は、ＰＭＯＳトランジスタとの共通電極とされている。
【００７６】
一方、ＰＭＯＳトランジスタにおいては、パターニングされた略単結晶珪素膜１６のうち単結晶粒１６３と、単結晶粒１６２の単結晶粒１６３側の略半分の領域を用いて形成されている。該単結晶粒１６２における単結晶粒１６３側の略半分の領域と、単結晶粒１６３における結晶粒界５５近傍の領域が高濃度のドレイン領域２４とされている。したがって、ＰＭＯＳトランジスタにおいては、結晶粒界５５の近傍の領域は、高濃度不純物領域とされている。
【００７７】
また、単結晶粒１６３における結晶粒界５５に対向する辺の側の略半分の領域が高濃度のソース領域２５とされている。そして、該ソース・ドレイン領域２４、２５に挟まれた部分がチャネル領域２７とされている。
【００７８】
また、チャネル領域２７を挟んで両側には、低濃度不純物領域からなる電界緩和領域３８、３９が形成されており、ＬＤＤ構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３８、３９を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００７９】
また、チャネル領域２７の上部には、酸化珪素膜２０を介して、ゲート電極２２１と相互に連結されてゲート電極２２を構成するゲート電極２２２が形成され、さらに酸化珪素膜２８が形成されている。
【００８０】
そして、ソース領域２５の上部には、酸化珪素膜２０及び酸化珪素膜２８を介してソース電極３２が形成されている。そして、ソース電極３２は、コンタクトホールＣ３を介してソース領域２５とそれぞれ接続されている。
【００８１】
また、ドレイン領域２４におけるグレイン・フィルタ５２上及びその近傍の上部には、コンタクトホールＣ２に設けられたコンタクトを介して出力用のドレイン電極３１が形成されている。そして、出力用のドレイン電極３１は、コンタクトホールＣ２を介してドレイン領域２４に接続されている。ここで、コンタクト、出力用のドレイン電極３１は、ＮＭＯＳトランジスタとの共通電極とされている。
【００８２】
すなわち、このＣＭＯＳ回路においては、出力用のドレイン電極３１は、両トランジスタのドレイン領域２３、２４より唯一のコンタクトにより取り出されており、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの共通電極とされている。このような構成のＣＭＯＳ回路は、上述した第一の実施の形態と同様にして作製することができる。
【００８３】
このＣＭＯＳ回路においてもＮＭＯＳトランジスタのドレイン領域２３からの出力と、ＰＭＯＳトランジスタのドレイン領域２４からの出力を唯一のコンタクト、ドレイン電極３１により取り出すことができる。そして、このような構成とすることによりゲート電極２２１、２２２間を広くでき、コンタクト、共通電極を取る領域を大きく取れるため、ドレイン領域からの出力を確実に取り出すことができる。また、グレイン・フィルタ５２上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがある。
【００８４】
また、図１３に示したＣＭＯＳ回路の変形例として、図１５に示すようにゲート長を長くした構成とすることも可能である。図１５に示したＣＭＯＳ回路は、図１３に示したＣＭＯＳ回路において、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのゲート電極を分割して単結晶粒１６２の領域にもゲート電極２２３、２２４を設けた構成とされている。このように単結晶粒１６２の領域にもゲート電極２２３、２２４を設けることにより、ゲート長が長いＮＭＯＳトランジスタ及びＰＭＯＳトランジスタによりＣＭＯＳ回路が構成されている。
【００８５】
＜第３の実施の形態＞
図１６は、本発明に係るＣＭＯＳ回路の他の例を示す平面図である。なお、図１６においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。図１６では、チャネル領域の形状をわかりやすくするために、ゲート電極２２を１点鎖線により示すとともに、下側に存在する領域を透過させて示している。また、理解の容易のため、上述した第１の実施の形態と同様の部材には上記と同じ符号を付してある。
【００８６】
本実施の形態に係るＣＭＯＳ回路は、第１の実施の形態と同様に、ガラス基板上の絶縁膜に形成されたグレイン・フィルタ５２を半導体膜の結晶化の際の起点として形成された複数の単結晶粒を用いて２つのタイプの薄膜トランジスタが形成されることにより構成されている。
【００８７】
すなわち、隣接する４つの単結晶粒１６１、１６２、１６３、１６４を用いて２つのタイプの薄膜トランジスタ、すなわちＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成され、これらの薄膜トランジスタによりＣＭＯＳ回路が構成されている。
【００８８】
ＮＭＯＳトランジスタは単結晶粒１６１、１６２を用いて形成されている。該単結晶粒１６２において、グレイン・フィルタ５２を含まない領域であって結晶粒界５４近傍の一部の領域がドレイン領域２３とされ、結晶粒界５４に略直交する結晶粒界５５を挟んで単結晶粒１６１と単結晶粒１６２にまたがる領域の一部がソース領域２１とされている。
【００８９】
また、単結晶粒１６２におけるソース領域２１とドレイン領域２３とに挟まれた領域がチャネル領域２６とされている。そして、該チャネル領域２６上には、酸化珪素膜（図示せず）を介してゲート電極２２が単結晶粒１６４にまたがって形成されている。
【００９０】
ソース領域２１上の結晶粒界５５上及びその近傍の上部には、コンタクト（図示せず）を介してソース領域２１と接続するソース電極３０が形成されている。そして、ドレイン領域２３の結晶粒界５４上及びその近傍の上部には、コンタクト（図示せず）を介して出力用のドレイン電極３１が形成されている。ここで、コンタクト、出力用のドレイン電極３１は、ＰＭＯＳトランジスタとの共通電極とされている。
【００９１】
一方、ＰＭＯＳトランジスタは単結晶粒１６３、１６４を用いて形成されている。該単結晶粒１６４において、グレイン・フィルタ５２を含まない領域であって結晶粒界５４近傍の一部の領域がドレイン領域２４とされ、結晶粒界５４に略直交する結晶粒界５６を挟んで単結晶粒１６３と単結晶粒１６４にまたがる領域の一部がソース領域２５とされている。
【００９２】
また、単結晶粒１６４におけるソース領域２５とドレイン領域２４とに挟まれた領域がチャネル領域２７とされている。そして、該チャネル領域２７上には、酸化珪素膜（図示せず）を介してゲート電極２２が単結晶粒１６２にまたがって形成されている。
【００９３】
また、ソース領域２５上の結晶粒界５６上及びその近傍の上部には、コンタクト（図示せず）を介してソース領域２５と接続するソース電極３２が形成されている。そして、ドレイン領域２４の結晶粒界５４上及びその近傍の上部には、コンタクト（図示せず）を介して出力用のドレイン電極３１が形成されている。ここで、コンタクト、出力用のドレイン電極３１は、ＮＭＯＳトランジスタとの共通電極とされている。
【００９４】
また、図１６に示したＣＭＯＳ回路の変形例として、クロック制御機能を追加した構成とすることもできる。図１７に示したＣＭＯＳ回路は、図１６に示したＣＭＯＳ回路において、半導体薄膜の形成位置を移動させ、ソース領域２１におけるソース電極３０とゲート電極２２との間、及びソース領域２５におけるソース電極３２とゲート電極２２との間に、クロック制御用のゲート７１、７２を設けた構成とされている。クロック制御用のゲート７１、７２は、図示しないクロックラインに接続されている。
【００９５】
＜第４の実施の形態＞
図１８は、ＣＭＯＳ回路を利用したパスゲートを示す平面図である。なお、図１８においては、前記と同様に主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した第１の実施の形態と同様の部材には上記と同じ符号を付してある。
【００９６】
このパスゲートは、第１の実施の形態と同様に、ガラス基板上の絶縁膜に形成されたグレイン・フィルタ５２を半導体膜の結晶化の際の起点として形成された複数の単結晶粒を用いて２つのタイプの薄膜トランジスタが形成されることにより構成されている。
【００９７】
すなわち、隣接する６つの単結晶粒１６１、１６２、１６３、１６４、１６５、１６６を用いて枠状の略単結晶珪素膜１６が形成され、該略単結晶珪素膜１６により２つのタイプの薄膜トランジスタ、すなわちＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成され、これらの薄膜トランジスタにより回路が構成されている。
【００９８】
ＮＭＯＳトランジスタは単結晶粒１６１、１６２、１６３を用いて形成されている。該単結晶粒１６２、１６３において、グレイン・フィルタ５２を含まない領域であって結晶粒界５６を挟んで単結晶粒１６２と単結晶粒１６３にまたがる結晶粒界５４、６０近傍の一部の領域がドレイン領域２３とされている。
【００９９】
また、単結晶粒１６１、１６２において、グレイン・フィルタ５２を含まない領域であって結晶粒界５５を挟んで単結晶粒１６１と単結晶粒１６２にまたがる結晶粒界５９、６０近傍の一部の領域がソース領域２１とされている。
【０１００】
そして、単結晶粒１６２におけるソース領域２１とドレイン領域２３とに挟まれた領域がチャネル領域２６とされている。また、該チャネル領域２６上には、酸化珪素膜（図示せず）を介してゲート電極２２１が形成されている。
【０１０１】
また、ソース領域２１上の結晶粒界５９上及びその近傍の上部には、コンタクト（図示せず）を介してソース領域２１と接続するソース電極３０が形成されている。ここで、コンタクト、ソース電極３０は、ＰＭＯＳトランジスタとの共通電極とされている。
【０１０２】
そして、ドレイン領域２３の結晶粒界５４上及びその近傍の上部には、コンタクト（図示せず）を介して出力用のドレイン電極３１が形成されている。ここで、コンタクト、出力用のドレイン電極３１は、ＰＭＯＳトランジスタとの共通電極とされている。
【０１０３】
一方、ＰＭＯＳトランジスタは単結晶粒１６４、１６５、１６６を用いて形成されている。該単結晶粒１６５、１６６において、グレイン・フィルタ５２を含まない領域であって結晶粒界５８を挟んで単結晶粒１６５と単結晶粒１６６にまたがる結晶粒界５４、６０近傍の一部の領域がドレイン領域２４とされている。
【０１０４】
また、単結晶粒１６４、１６５において、グレイン・フィルタ５２を含まない領域であって結晶粒界５７を挟んで単結晶粒１６４と単結晶粒１６５にまたがる結晶粒界５９、６０近傍の一部の領域がソース領域２５とされている。
【０１０５】
そして、単結晶粒１６５におけるソース領域２５とドレイン領域２４とに挟まれた領域がチャネル領域２７とされている。また、該チャネル領域２７上には、酸化珪素膜（図示せず）を介してゲート電極２２２が形成されている。
【０１０６】
また、ソース領域２５上の結晶粒界５９上及びその近傍の上部には、コンタクト（図示せず）を介してソース領域２５と接続するソース電極３０が形成されている。ここで、コンタクト、ソース電極３０は、ＮＭＯＳトランジスタとの共通電極とされている。
【０１０７】
そして、ドレイン領域２４の結晶粒界５４上及びその近傍の上部には、コンタクト（図示せず）を介して出力用のドレイン電極３１が形成されている。ここで、コンタクト、出力用のドレイン電極３１は、ＮＭＯＳトランジスタとの共通電極とされている。
【０１０８】
＜第５の実施の形態＞
次に、本発明に係るＣＭＯＳ回路の適用例について説明する。本発明に係るＣＭＯＳ回路は、電気光学装置において、例えば液晶表示装置のスイッチング素子として、或いは有機ＥＬ表示装置の駆動素子等として利用することができる。
【０１０９】
図１９は、本発明に係る電気光学装置の一例である表示装置１００の回路の接続状態を示す図である。図１９に示すように、表示装置１００は、表示領域１１１内に画素領域１１２を配置して構成される。画素領域１１２は、有機ＥＬ発光素子を駆動する薄膜トランジスタを使用している。
【０１１０】
ドライバ領域１１５からは、発光制御線（Ｖｇｐ）及び書き込み制御線が各画素領域１１２に供給されている。ドライバ領域１１６からは、電流線（Ｉｄａｔａ）及び電源線（Ｖｄｄ）が各画素領域１１２に供給されている。書き込み制御線と電流線（Ｉｄａｔａ）を制御することにより、各画素領域に対する電流プログラムが行われ、発光制御線（Ｖｇｐ）を制御することにより発光が制御される。そして、この表示装置１００では、ドライバ領域１１５及び１１６において本発明に係るＣＭＯＳトランジスタが使用されている。
【０１１１】
なお、前記において説明した回路は、発光要素に電流発光素子を使用する場合の回路の一例であり、他の回路構成とすることも可能である。また、発光要素には電流発光素子以外にも液晶表示素子を用いることも可能であり、この場合は液晶表示素子に対応して回路構成を変更すればよい。
【０１１２】
＜第６の実施の形態＞
図２０は、上述した表示装置１００を適用可能な電子機器、すなわち本発明に係るＣＭＯＳ回路を適用可能な電子機器の具体例を示す図である。
【０１１３】
図２０（ａ）は、本発明に係るＣＭＯＳ回路が搭載された携帯電話２３０であり、該携帯電話２３０は、電気光学装置（表示パネル）１００、アンテナ部２３１、音声出力部２３２、音声入力部２３３、及び操作部２３４などを備えて構成されている。携帯電話２３０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１１４】
図２０（ｂ）は、本発明に係るＣＭＯＳ回路が搭載されたビデオカメラ２４０であり、該ビデオカメラ２４０は、電気光学装置（表示パネル）１００、受像部２４１、操作部２４２、及び音声入力部２４３などを備えて構成されている。ビデオカメラ２４０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１１５】
図２０（ｃ）は、本発明に係るＣＭＯＳ回路が搭載された携帯型パーソナルコンピュータ２５０であり、該携帯型パーソナルコンピュータ２５０は、電気光学装置（表示パネル）１００、カメラ部２５１、及び操作部２５２などを備えて構成されている。携帯型パーソナルコンピュータ２５０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１１６】
図２０（ｄ）は、本発明に係るＣＭＯＳ回路が搭載されたヘッドマウントディスプレイ２６０であり、該ヘッドマウントディスプレイ２６０は、電気光学装置（表示パネル）１００、バンド部２６１、及び光学系収納部２６２などを備えて構成されている。ヘッドマウントディスプレイ２６０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１１７】
図２０（ｅ）は、本発明に係るＣＭＯＳ回路が搭載されたリア型プロジェクター２７０であり、該リア型プロジェクター２７０は、電気光学装置（光変調器）１００、光源２７２、光学系２７３、ミラー２７４、ミラー２７５、及びスクリーン２７６などを筐体内２７１に備えて構成されている。リア型プロジェクター２７０においては、上述した表示装置１００は光変調器として利用可能であり、本発明に係るＣＭＯＳ回路は、例えば光変調器や、内蔵される集積回路において適用可能である。
【０１１８】
図２０（ｆ）は、本発明に係るＣＭＯＳ回路が搭載されたフロント型プロジェクター２８０であり、該フロント型プロジェクター２８０は、電気光学装置（画像表示源）１００及び光学系２８１などを筐体内２８２に備えて構成されており、画像をスクリーン２８３に表示可能とされている。フロント型プロジェクター２８０においては、上述した表示装置１００は画像表示源として利用可能であり、本発明に係るＣＭＯＳ回路は、例えば画像表示源や、内蔵される集積回路において適用可能である。
【０１１９】
また、本発明に係るＣＭＯＳ回路は、前記の電子機器に限らず、あらゆる電子機器に適用可能である。例えば、前記の他にも、腕時計、ＩＣカード、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどの製造にも適用可能であり、高品質な電子機器が実現可能である。
【０１２０】
なお、本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとによりＣＭＯＳ回路を構成しており、ＮＭＯＳトランジスタからの出力とＰＭＯＳトランジスタからの出力とがつながる構成を含む回路であれば、広く適用することが可能である。すなわち、本発明は、図３に示したようなＮＯＴ回路、図２１に示すようなＮＡＮＤ回路、図２２に示すようなＮＯＲ回路に用いて好適である。
【図面の簡単な説明】
【図１】本発明に係るＣＭＯＳ回路を示す平面図である。
【図２】本発明に係るＣＭＯＳ回路を示す断面図である。
【図３】本発明に係るＣＭＯＳ回路の回路図である。
【図４】シリコン膜の形成方法について説明する平面図である。
【図５】シリコン膜の形成方法について説明する工程図である。
【図６】ガラス基板上に形成されたシリコン膜を示す平面図である。
【図７】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図８】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図９】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１０】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１１】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１２】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１３】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１４】本発明に係る他のＣＭＯＳ回路を示す断面図である。
【図１５】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１６】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１７】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１８】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１９】本発明に係る電気光学装置の例を示す構成図である。
【図２０】本発明に係る電気機器の例を示す図である。
【図２１】ＮＡＮＤ回路を示す回路図である。
【図２２】ＮＯＲ回路を示す回路図である。
【符号の説明】
１０ ガラス基板、１２ 絶縁膜、１６ 略単結晶珪素膜、１６１、１６２、１６３、１６４、１６５、１６６ 単結晶粒、２０ 酸化珪素膜、２１ ソース領域、２２、２２１、２２２、２２３、２２４ ゲート電極、２３ ドレイン領域、２４ ドレイン領域、２５ ソース領域、２６ チャネル領域、２７ チャネル領域、２８ 酸化珪素膜、３０ ソース電極、３１ ドレイン電極、３２ ソース電極、３６、３７、３８、３９ 電界緩和領域、５２ 起点部（グレイン・フィルタ）、５４、５５、５６、５７、５８、５９、６０ 結晶粒界
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）で構成する相補型薄膜トランジスタ回路（以下、ＣＭＯＳ回路と称する。）に関する。特に半導体膜にレーザ照射を行うことにより作製した略単結晶半導体膜を用いた薄膜トランジスタで構成する相補型薄膜トランジスタ回路に関する。また、これを用いた電気光学装置、及び電子機器に関する。
【０００２】
【従来の技術】
薄膜トランジスタを汎用ガラス基板に低温で製造する方法として下記非特許文献１及び非特許文献２の欄に示した文献には、基板上の絶縁膜に孔をあけて、この絶縁膜上及び孔内に非晶質珪素膜を形成した後、この非晶質珪素膜にレーザ光を照射して、前記孔の底部内の非晶質珪素を非溶融状態に保持しながらその他の部分の非晶質珪素膜を溶融状態にすることにより、非溶融状態に保持された非晶質珪素を結晶核とした結晶成長を生じさせて、非晶質珪素膜の面内における前記孔を中心とした領域を略単結晶珪素膜とする方法が開示されている。
【０００３】
このような略単結晶半導体膜は、略単結晶半導体膜には結晶粒界がない、もしくは少ないため、多結晶半導体膜と比較して電子や正孔といったキャリアが流れる際の障壁が大きく低減されている。
【０００４】
そして、この略単結晶半導体膜を半導体薄膜に用いて半導体装置を構成することにより、オフ電流や移動度に優れ、高速動作に対応可能な薄膜トランジスタを容易に実現可能である。
【０００５】
【非特許文献１】
「Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ」（ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ Ａｕｇ．１９９３ ｐｐ２５７−２５８）
【非特許文献２】
「Ａｄｖａｎｃｅｄ Ｅｘｃｉｍｅｒ−Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｏｆ Ｓｉ Ｔｈｉｎ−Ｆｉｌｍ Ｆｏｒ Ｌｏｃａｔｉｏｎ Ｃｏｎｔｒｏｌ ｏｆ Ｌａｒｇｅ Ｇｒａｉｎ ｏｎ Ｇｌａｓｓ」（Ｒ． Ｉｓｈｉｈａｒａ 等 ｐｒｏｃ． ＳＰＩＥ ２００１， ｖｏｌ．４２９５， ｐ１４〜２３．）
【０００６】
【発明が解決しようとする課題】
ところで、このような略単結晶薄膜を用いて形成した薄膜トランジスタによりＣＭＯＳ回路を構成する場合、ＣＭＯＳ回路を構成する２つの薄膜トランジスタのそれぞれから出力用の電極の引き出しに２点のコンタクトが必要とされる。しかしながら、近年の電子機器の小型化に伴い駆動回路などに用いられる薄膜トランジスタも微細化の方向にあり、トランジスタ間隔が縮小の方向にある。これは、ＣＭＯＳ回路においても同様である。そして、この場合、出力用のコンタクト領域が狭くなるため、良好なコンタクトを実現する点で限界が生じてしまい、微細化を進める上で問題があった。また、微細化が図られない場合においても、構成によっては出力用のコンタクト領域が狭くなる、良好なコンタクトが取れない場合があった。
【０００７】
したがって、本発明は上述した従来の実情に鑑みて創案されたものであり、簡便な構成により確実なコンタクトを実現し、微細化も可能な相補型薄膜トランジスタ回路を提供することを目的とする。また、これを用いた電気光学装置、及び電子機器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上のような目的を達成する本発明に係る相補型薄膜トランジスタ回路は、基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された複数の単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、前記複数の単結晶粒は、結晶粒界を介して隣接する少なくとも第１の単結晶粒と第２の単結晶粒とからなり、第１導電型の薄膜トランジスタは第１の単結晶粒に前記結晶粒界に近接して形成された少なくとも第１導電型のドレイン領域を備え、第２導電型の薄膜トランジスタは第２の単結晶粒に結晶粒界に近接して形成された少なくとも第２導電型のドレイン領域を備え、結晶粒界上に第１導電型のドレイン領域及び第２導電型のドレイン領域から出力を取り出す共通電極を備えることを特徴とする。
【０００９】
以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、それぞれのドレイン領域にコンタクトを設けて出力を取り出す電極を配置する必要が無くなるため、トランジスタ間隔の大幅な縮小が可能となる。そして、コンタクト領域が大きく確保できない場合においても確実にコンタクトを取り、出力を取り出すことが可能となる。更に結晶粒界部は半導体膜が盛り上がって厚くなるために両ドレイン領域と金属等で形成される配線との電気接触抵抗が低くなる。すなわち、回路内の不要な寄生容量を最小化させる。これにより、回路自体の微細化、高集積化、そして信頼性において顕著な効果を有する。
【００１０】
また、以上の目的を達成する本発明に係る相補型薄膜トランジスタ回路は、基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された複数の単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、複数の単結晶粒は、第１の結晶粒と、少なくとも該第１の結晶粒と高濃度不純物領域を介して隣接する第２の結晶粒及び第３の結晶粒とからなり、第１導電型の薄膜トランジスタは、前記第１の単結晶粒に少なくとも該第１の結晶粒に含まれる起点部に近接して形成された第１導電型のドレイン領域を備えるとともに、第２の結晶粒に第２導電型のソース領域を備え、第２導電型の薄膜トランジスタは、第１の単結晶粒に少なくとも該第１の結晶粒に含まれる起点部に近接して形成された第２導電型のドレイン領域を備えるとともに、第３の結晶粒に第２導電型のソース領域を備え、第１の結晶粒に含まれる起点部上に第１導電型のドレイン領域及び第２導電型のドレイン領域から出力を取り出す共通電極を備えることを特徴とする。
【００１１】
以上のように構成された本発明に係る相補型薄膜トランジスタ回路においては、それぞれのドレイン領域にコンタクトを設けて出力を取り出す電極を配置する必要が無くなるため、トランジスタ間隔の大幅な縮小が可能となる。また、このような構成とすることによりコンタクト領域を大きく取ることができるため、確実にコンタクトを取り、出力を取り出すことが可能となる。更に起点部は半導体膜が厚かったり、金属が配置されているのでコンタクト抵抗を下げることができる。これにより、回路自体の微細化、高集積化、そして信頼性において顕著な効果を有する。
【００１２】
ここで、前記単結晶粒は、非晶質または多晶質の半導体膜に熱処理を施して形成されたものであることが好ましい。このようにして形成された単結晶粒は、良質な単結晶粒とされ、これを用いて薄膜トランジスタを形成することにより、良好な特性を有する相補型薄膜トランジスタ回路が実現できる。
【００１３】
また、上述した起点部は、絶縁基板に形成された凹部とし得る。このほかに起点部にはニッケルやパラジウム、ゲルマニウム等の結晶成長を促進する金属を配置しても良い。これにより、結晶化の起点となるべき位置を容易に且つ確実に制御して単結晶粒が形成されるため、形成位置を正確に制御可能な相補型薄膜トランジスタ回路を実現可能である。
【００１４】
起点部に凹部を設けた単結晶粒は、凹部内の半導体膜に非溶融状態の部分が残り、他の部分が溶融する条件で熱処理が施されたものであることが好ましい。熱処理後の半導体膜の結晶化は、非溶融状態となっている凹部の内部、特に底部近傍から始まって周囲へ進行する。このとき、凹部の寸法を適宜設定しておくことにより、凹部の上部（開口部）には１個の結晶粒のみが到達するようになる。そして、半導体膜の溶融した部分では、凹部の上部に到達した１個の結晶粒を核として結晶化が行われるようになるので凹部を略中心とした範囲に単結晶粒を含む半導体膜を形成することが可能となる。これにより、良質な単結晶粒が得られ、この単結晶を用いることで良好な特性を有する薄膜トランジスタを実現することができる。
【００１５】
また、上述した熱処理はレーザ照射によって行うことが好適である。レーザを用いることにより、熱処理を効率よく且つ確実に行うことが可能であり、効率よく且つ確実に単結晶粒が形成される。ここで用いるレーザとしては、エキシマレーザ、固体レーザ、ガスレーザなど種々のものが挙げられる。起点部に金属を配置した際の熱処理は電熱路や急速熱処理装置を用いても良い。この場合、結晶は固相で進む。
【００１６】
上述した単結晶粒は、非晶質または多晶質のシリコン膜に熱処理を施して形成されたシリコン単結晶粒であることが好ましい。これにより、良質なシリコン単結晶粒を用いて薄膜トランジスタを形成することができ、良好な特性を有する相補型薄膜トランジスタ回路が実現できる。
【００１７】
また、上述した相補型薄膜トランジスタ回路は、例えば液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置の表示画素の駆動素子として好適である。これにより、表示品質に優れた電気光学装置を構成することが可能となる。そして、上述した相補型薄膜トランジスタ回路を用いて、例えばこの電気光学装置を用いて電子機器を構成することにより、品質の良い電子機器を構成することが可能になる。
【００１８】
【発明の実施の形態】
以下に添付図面を参照して、本発明の好適な実施形態を詳細に説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１９】
＜第１の実施の形態＞
図１及び図２は、本発明に係るＣＭＯＳ回路からなるＮＯＴ回路であるインバータの構成を示す図であり、図１は平面図、図２は図１に示すＡ−Ａ′方向の断面図である。また、図３にこのＣＭＯＳ回路の回路図を示す。なお、図１においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、図１では、チャネル領域２６等の形状をわかりやすくするために、ゲート電極２２を１点鎖線により示すとともに、下側に存在するチャネル領域２６を透過させて示している。
【００２０】
本実施の形態に係るＣＭＯＳ回路は、図２に示すように、ガラス基板１０上に第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとの２つのタイプの薄膜トランジスタが形成されることにより構成されている。以下、その構成について詳細に説明する。
【００２１】
図２に示すように、ガラス基板１０上に絶縁膜１２が形成され、さらにその上に半導体膜である略単結晶珪素膜１６が形成されている。また、絶縁膜１２には厚み方向に、半導体膜の結晶化の際の起点となされた複数の起点部５２が凹状に形成されている。以降の説明では、この起点部（凹部）を「グレイン・フィルタ」と称することとするが、起点部は平坦でその配置にニッケル等のシリコン結晶成長を促進する金属が配置されていても良い。グレイン・フィルタ５２は略単結晶珪素膜１６により埋め込まれている。ここで、略単結晶珪素膜１６は、後述するようにグレイン・フィルタ５２を中心に形成された複数の単結晶粒、具体的には略正方形に形成された隣接する２つの単結晶粒１６１、１６２により構成されている。
【００２２】
そして、この隣接する２つの単結晶粒１６１、１６２を用いて２つのタイプの薄膜トランジスタ、すなわちＮ型の薄膜トランジスタ（以下、ＮＭＯＳトランジスタと称する。）とＰ型の薄膜トランジスタ（以下、ＰＭＯＳトランジスタと称する。）とが形成され、これらの薄膜トランジスタによりＣＭＯＳ回路が構成されている。
【００２３】
図２に示すように、ＮＭＯＳトランジスタは、パターニングされた略単結晶珪素膜１６のうち単結晶粒１６１を用いて形成されている。該単結晶粒１６１において、結晶粒界５４近傍の領域が高濃度のドレイン領域２３とされ、結晶粒界５４に対向する辺の側の領域が高濃度のソース領域２１とされている。そして、該ソース・ドレイン領域２１、２３に挟まれた部分がチャネル領域２６とされている。
【００２４】
また、チャネル領域２６を挟んで両側には、低濃度不純物領域からなる電界緩和領域３６、３７が形成されており、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３６、３７を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００２５】
また、チャネル領域２６の上部には、酸化珪素膜２０を介して、ゲート電極２２２と相互に連結されてゲート電極２２を構成するゲート電極２２１が形成され、さらに酸化珪素膜２８が形成されている。
【００２６】
そして、ソース領域２１の上部には、酸化珪素膜２０及び酸化珪素膜２８を介してソース電極３０が形成されている。そして、ソース電極３０は、コンタクトホールＣ１を介してソース領域２１とそれぞれ接続されている。
【００２７】
また、ドレイン領域２３の上部には、酸化珪素膜２０及び酸化珪素膜２８を介して出力用のドレイン電極３１が形成されている。ここで、出力用のドレイン電極３１は、ＰＭＯＳトランジスタとの共通電極とされている。そして、出力用のドレイン電極３１は、コンタクトホールＣ２を介してドレイン領域２３に接続されている。
【００２８】
一方、ＰＭＯＳトランジスタにおいては、パターニングされた略単結晶珪素膜１６のうち単結晶粒１６２に形成されている。該単結晶粒１６２において、結晶粒界５４近傍の領域が高濃度のドレイン領域２４とされ、結晶粒界５４に対向する辺の側の領域が高濃度のソース領域２５とされている。そして、該ソース・ドレイン領域２４、２５に挟まれた部分がチャネル領域２７とされている。
【００２９】
また、チャネル領域２７を挟んで両側には、低濃度不純物領域からなる電界緩和領域３８、３９が形成されており、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３８、３９を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００３０】
また、チャネル領域２７の上部には、酸化珪素膜２０を介して、ゲート電極２２１と相互に連結されてゲート電極２２を構成するゲート電極２２２が形成され、さらに酸化珪素膜２８が形成されている。
【００３１】
そして、ソース領域２５の上部には、酸化珪素膜２０及び酸化珪素膜２８を介してソース電極３２が形成されている。そして、ソース電極３２は、コンタクトホールＣ３を介してソース領域２５とそれぞれ接続されている。
【００３２】
また、ドレイン領域２４の上部には、酸化珪素膜２０及び酸化珪素膜２８を介して出力用のドレイン電極３１が形成されている。ここで、出力用のドレイン電極３１は、両トランジスタのドレイン領域より唯一のコンタクトにより取り出されており、ＮＭＯＳトランジスタとの共通電極とされている。そして、出力用のドレイン電極３１は、コンタクトホールＣ２を介してドレイン領域２４に接続されている。
【００３３】
このような構成とすることにより、このＣＭＯＳ回路においては、ＮＭＯＳトランジスタのドレイン領域２３からの出力と、ＰＭＯＳトランジスタのドレイン領域２４からの出力を唯一のコンタクト、ドレイン電極３１により取り出すことができる。
【００３４】
従来のＣＭＯＳ回路では、ドレイン領域２３、２４からそれぞれ出力を取り出すために出力用のコンタクト及びドレイン電極をドレイン領域２３、２４のそれぞれから引き出して形成しなければならなかった。この場合、出力用のコンタクト、ドレイン電極を２つ形成することとなり、電極２つ分の幅を確保する必要がある。また、製造時のマージンを考慮すると、出力用のドレイン電極を形成するためには、さらに広い幅を設ける必要がある。しかしながら、薄膜トランジスタの小型化や構成によっては、必ずしも十分な幅を確保することができず、この場合にはソース・ドレイン電極との接続が十分でないために回路の動作の信頼性に影響する虞もある。
【００３５】
そこで、本実施の形態のＣＭＯＳ回路では、出力用のコンタクト、ドレイン電極を、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとで共通にして隣接する単結晶粒１６１、１６２の結晶粒界５４上に形成する。結晶粒界上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがある。
【００３６】
このＣＭＯＳ回路においては、１つのコンタクト、ドレイン電極３１によりドレイン領域２３、２４からの出力を取り出すようにしたため、従来よりも狭い領域にドレイン電極を形成することができる。これにより、ＣＭＯＳ回路の小型化に対応することが可能である。また、コンタクト、ドレイン電極を１つとしたことにより、回路の構成により出力用のドレイン電極のための領域を広く確保できない場合においても確実にコンタクトを取ることが可能である。
【００３７】
また、このＣＭＯＳ回路においては、それぞれの薄膜トランジスタを形成する際にグレイン・フィルタ５２を避けてゲート電極２２１、２２２を形成し、各単結晶粒１６１、１６２の間のグレイン・フィルタ５２を避けてチャネル領域２６、２７を形成している。
【００３８】
通常、グレイン・フィルタ５２を含む領域においては、結晶欠陥など結晶の乱れを生じやすく、移動度の低下など電気的特性のばらつきや低下をもたらすことになる。特にチャネル領域を、グレイン・フィルタ５２を含む領域に形成すると良好な特性を得ることができない。
【００３９】
しかしながら、このＣＭＯＳ回路では、それぞれの薄膜トランジスタにおいてグレイン・フィルタ５２を避けてチャネル領域２６、２７を形成しているため、グレイン・フィルタ５２の影響により移動特性のばらつきや低下が生じることがなく、移動度等の特性が良好なＣＭＯＳ回路を実現することができる。
【００４０】
なお、本実施の形態では、隣接する２つの単結晶粒１６１、１６２にそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを形成してＣＭＯＳ回路を構成しているが、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをそれぞれ複数の単結晶粒を用いて形成してもよい。
【００４１】
次に、このようなＣＭＯＳ回路の製造方法を説明する。本発明に係るＣＭＯＳ回路は、薄膜トランジスタの活性化領域として用いるためのシリコン膜をガラス基板上に形成する工程と、形成したシリコン膜を用いて薄膜トランジスタを形成する工程とにより形成される。以下、それぞれの工程について詳細に説明する。
【００４２】
図４及び図５は、シリコン膜を形成する工程について説明する図である。図４は、シリコン膜が形成されるガラス基板１０の部分的な平面図を示している。また、図５は、図４に示すＢ−Ｂ′方向の断面に対応している。
【００４３】
図４及び図５（ａ）に示すように、ガラス基板（絶縁基板）１０上に、絶縁膜としての酸化シリコン膜１２を形成する。この酸化シリコン膜１２は、例えばプラズマ化学気相堆積法（ＰＥＣＶＤ法）、低圧化学気相堆積法（ＬＰＣＶＤ法）、スパッタリング法などの各種成膜法によって形成することができる。
【００４４】
次に、酸化シリコン膜１２に、半導体膜の結晶化の際の起点となる複数の起点部５２、すなわちグレイン・フィルタ５２を、規則的に配列されるように配置間隔を適宜設定して形成する。このグレイン・フィルタ５２は、１つの結晶核のみを優先的に成長させる役割を担うためのものであり、凹状に形成される。本実施の形態におけるグレイン・フィルタ５２は、例えば、直径１００ｎｍ程度、高さ７５０ｎｍ程度の円筒状に形成することが好適である。なお、グレイン・フィルタ５２は、円筒状以外の形状、例えば角柱状などとしても良い。
【００４５】
グレイン・フィルタ５２は、例えば次のようにして形成することができる。まず、グレイン・フィルタ５２の配置のマスクを用いて酸化シリコン膜１２にフォトレジスト膜を塗布する。そして、このフォトレジスト膜を露光、現像して、グレイン・フィルタ５２の形成位置を露出させる開口部を有するフォトレジスト膜（図示せず）を酸化シリコン膜１２上に形成する。
【００４６】
次に、このフォトレジスト膜をエッチングマスクとして用いて反応性イオンエッチングを行い、グレイン・フィルタ５２の形成位置を選択的にエッチングする。この後、酸化シリコン膜１２上のフォトレジスト膜を除去することによってグレイン・フィルタ５２を形成することができる。
【００４７】
また、より小径のグレイン・フィルタ５２を形成する場合には、凹部を形成した後、該凹部（穴部）の側壁にＰＥＣＶＤ法などによって酸化膜を径方向に成長させることにより穴径を狭めることで、より小径のグレイン・フィルタ５２を形成することが可能である。
【００４８】
次に、図５（ｂ）に示すように、ＬＰＣＶＤ法などの成膜法によって酸化シリコン膜１２上及びグレイン・フィルタ５２内に半導体膜を形成する。本実施の形態では、該半導体膜として非晶質のシリコン膜１４を形成する。この非晶質のシリコン膜１４は、５０〜５００ｎｍ程度の膜厚に形成することが好適である。なお、非晶質のシリコン膜１４に代えて多晶質のシリコン膜を形成しても良い。
【００４９】
次に、図５（ｃ）に示すように、非晶質のシリコン膜１４に対して、レーザ照射による熱処理を行い、各グレイン・フィルタ５２のそれぞれを略中心とする複数の単結晶粒を形成する。このレーザ照射は、例えば波長３０８ｎｍ、パルス幅２０〜３０ｎｓのＸｅＣｌパルスエキシマレーザを用いて、エネルギー密度が０．４〜１．５Ｊ／ｃｍ２となるように行うことが好適である。このような条件でレーザ照射を行うことにより、照射したレーザは、そのほとんどがシリコン膜１４の表面付近で吸収される。これは、ＸｅＣｌパルスエキシマレーザの波長（３０８ｎｍ）における非晶質シリコンの吸収係数が０．１３９ｎｍ−１と比較的に大きいためである。
【００５０】
また、シリコン膜１４に対するレーザ照射は、用いるレーザ照射用の装置の能力（照射可能面積）に応じて、照射方法を適宜選択することが可能である。例えば、照射可能面積が小さい場合であれば、各グレイン・フィルタ５２とその近傍を選択的に照射する方法が考えられる。また、照射可能面積が比較的に大きい場合には、いくつかのグレイン・フィルタ５２を含む範囲を順次選択してそれらの範囲に対するレーザ照射を複数回繰り返す方法などが考えられる。さらに、装置能力が非常に高い場合には、１回のレーザ照射によって全てのグレイン・フィルタ５２を含む範囲に対するレーザ照射を行っても良い。
【００５１】
上述したレーザ照射の条件を適宜選択することにより、シリコン膜１４を、グレイン・フィルタ５２内の底部には非溶融状態の部分が残り、それ以外の部分については略完全溶融状態となるようにする。これにより、レーザ照射後のシリコンの結晶成長は、グレイン・フィルタ５２の底部近傍の非溶融状態の部分で先に始まり、シリコン膜１４の表面付近、すなわち略完全溶融状態の部分へ進行する。
【００５２】
グレイン・フィルタ５２の底部では、いくつかの結晶粒が発生する。このとき、グレイン・フィルタ５２の断面寸法（本実施の形態においては、円の直径）を１個の結晶粒と同程度か少し小さい程度にしておくことにより、グレイン・フィルタ５２の上部（開口部）には、１個の結晶粒のみが到達するようになる。これにより、シリコン膜１４の略完全溶融状態の部分では、グレイン・フィルタ５２の上部に到達した１個の結晶粒を核として結晶成長が進行するようになり、図５（ｄ）に示すように、グレイン・フィルタ５２を中心とした大粒径の結晶粒、すなわち、略単結晶粒からなるシリコン膜１６ａを規則的に配列してなるシリコン膜１６が形成される。
【００５３】
図６は、ガラス基板１０上に形成されるシリコン膜１６を示す平面図である。同図に示すように、各シリコン膜１６ａは、各グレイン・フィルタ５２を略中心として範囲に形成される。各シリコン膜１６ａの周辺部が当接する位置には、結晶粒界５４が生じる。このような、シリコン膜１６ａを規則的に配列してなるシリコン膜１６ａを用いて薄膜トランジスタを形成して図１及び図２に示したＣＭＯＳ回路を構成する。
【００５４】
次に、シリコン膜１６を用いて薄膜トランジスタを形成する工程（素子形成工程）について説明する。
【００５５】
図７〜図１２は、上述したシリコン膜１６を用いてＣＭＯＳトランジスタを形成する工程を説明する図である。なお、同図は、図１におけるＡ−Ａ′方向の断面図を示している。
【００５６】
まず、シリコンの単結晶粒１６１、１６２のみを残すようにシリコン膜１６をパターニングし、ＣＭＯＳトランジスタの形成に不要となる部分を除去してトランジスタ領域を成形する。
【００５７】
次に、酸化シリコン膜１２及びシリコン膜１６の上面に電子サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）またはＰＥＣＶＤ法等の成膜方法によって酸化シリコン膜２０を形成する。この酸化シリコン膜２０は、薄膜トランジスタのゲート絶縁膜として機能する。
【００５８】
次に、スパッタリング法などの成膜方法によってタンタル、アルミニウム等の金属薄膜を形成した後にパターニングを行うことによって図７に示すようにゲート電極２２１、２２２を形成する。ここで、ゲート電極２２１、２２２を形成する際には、単結晶粒１６１、１６２において結晶粒界５４及びグレイン・フィルタ５２が含まれる領域を回避して、２つの単結晶粒１６１、１６２の領域に分割して形成し、さらにゲート電極同士を相互に連結する。
【００５９】
そして、図８に示すようにゲート電極２２２上及び酸化シリコン膜２０上に単結晶粒１６２よりもやや広い領域にレジストマスク４０を形成し、Ｎ型不純物元素を低濃度にイオン注入し、自己整合的にソース・ドレイン領域を形成する。
【００６０】
続いて、図９に示すようにゲート電極２２１を広めに覆うレジストマスク４１を形成した後、Ｎ型不純物元素を高濃度にイオン注入し、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ２程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域２１、低濃度不純物領域の電界緩和領域３６、高濃度不純物領域のドレイン領域２３及び低濃度不純物領域の電界緩和領域３７が形成される。また、不純物が導入されなかった部分はチャネル領域２６となる。このようにして、ＬＤＤ構造のＮＭＯＳトランジスタを形成することができる。
【００６１】
次に、レジストマスク４０、４１を除去し、図１０に示すようにゲート電極２２１上及び酸化シリコン膜２０上に単結晶粒１６１よりもやや広い領域にレジストマスク４２を形成し、Ｐ型不純物元素を低濃度にイオン注入し、自己整合的にソース・ドレイン領域を形成する。
【００６２】
続いて、図１１に示すようにゲート電極２２２を広めに覆うレジストマスク４３を形成した後、Ｐ型不純物元素を高濃度にイオン注入し、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ２程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域２５、低濃度不純物領域の電界緩和領域３９、高濃度不純物領域のドレイン領域２４及び低濃度不純物領域の電界緩和領域３８が形成される。また、不純物が導入されなかった部分はチャネル領域２７となる。このようにして、ＬＤＤ構造のＰＭＯＳトランジスタを形成することができる。この後、レジストマスク４２、４３を除去する。
【００６３】
なお、前記の不純物元素の活性化は、レーザ照射の代わりに２５０℃〜４００℃程度の温度で熱処理を行うことにより行っても良い。
【００６４】
次に、図１２に示すように酸化シリコン膜２０及びゲート電極２２の上面にＰＥＣＶＤ法などの成膜法によって５００ｎｍ程度の膜厚の酸化シリコン膜２８を形成する。次に、酸化シリコン膜２０、２８を貫通してソース領域２１、２５のそれぞれに至るコンタクトホールＣ１、Ｃ３を形成し、これらのコンタクトホールＣ１、Ｃ３内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってソース電極３０、３２を形成する。
【００６５】
また、ドレイン領域２３とドレイン領域２４にまたがる領域、すなわち結晶粒界５４上及びその近傍に、酸化シリコン膜２０、２８を貫通してドレイン領域２３、２４のそれぞれに接続するコンタクトホールＣ２を形成し、このコンタクトホールＣ２内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってドレイン電極３１を形成する。以上に説明した製造方法によって、本実施の形態のＣＭＯＳ回路が形成される。
【００６６】
＜第２の実施の形態＞
図１３及び図１４は、本発明に係る他のＣＭＯＳ回路の構成を示す図であり、図１３は平面図、図１４は図１に示すＣ−Ｃ′方向の断面図である。なお、図１３においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、図１３では、チャネル領域等の形状をわかりやすくするために、ゲート電極を１点鎖線により示すとともに、下側に存在するチャネル領域を透過させて示している。また、理解の容易のため、上述した第１の実施の形態と同様の部材には上記と同じ符号を付してある。
【００６７】
本実施の形態に係るＣＭＯＳ回路は、図１４に示すように、ガラス基板１０上に２つのタイプの薄膜トランジスタが形成されることにより構成されている。以下、その構成について詳細に説明する。
【００６８】
図１４に示すように、ガラス基板１０上に絶縁膜１２が形成され、さらにその上に半導体膜である略単結晶珪素膜１６が形成されている。また、絶縁膜１２には厚み方向に、半導体膜の結晶化の際の起点となされた複数のグレイン・フィルタ５２が設けられており、該グレイン・フィルタ５２は略単結晶珪素膜１６により埋め込まれている。ここで、略単結晶珪素膜１６は、後述するようにグレイン・フィルタ５２を中心に形成された複数の単結晶粒、具体的には略正方形に形成された隣接する３つの単結晶粒１６１、１６２、１６３により構成されている。
【００６９】
そして、この隣接する３つの単結晶粒１６１、１６２、１６３を用いて２つのタイプの薄膜トランジスタ、すなわちＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成され、これらの薄膜トランジスタによりＣＭＯＳ回路が構成されている。
【００７０】
図１４に示すように、ＮＭＯＳトランジスタは、パターニングされた略単結晶珪素膜１６のうち単結晶粒１６１と、単結晶粒１６２の単結晶粒１６１側の略半分の領域を用いて形成されている。該単結晶粒１６２における単結晶粒１６１側の略半分の領域と、単結晶粒１６１における結晶粒界５４近傍の領域が高濃度のドレイン領域２３とされている。したがって、ＮＭＯＳトランジスタにおいては、結晶粒界５４の近傍の領域は高濃度不純物領域とされている。
【００７１】
また、単結晶粒１６１における結晶粒界５４に対向する辺の側の略半分の領域が高濃度のソース領域２１とされている。そして、該ソース・ドレイン領域２１、２３に挟まれた部分がチャネル領域２６とされている。
【００７２】
また、チャネル領域２６を挟んで両側には、低濃度不純物領域からなる電界緩和領域３６、３７が形成されており、ＬＤＤ構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３６、３７を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００７３】
また、チャネル領域２６の上部には、酸化珪素膜２０を介して、ゲート電極２２２と相互に連結されてゲート電極２２を構成するゲート電極２２１が形成され、さらに酸化珪素膜２８が形成されている。
【００７４】
そして、ソース領域２１の上部には、酸化珪素膜２０及び酸化珪素膜２８を介してソース電極３０が形成されている。そして、ソース電極３０は、コンタクトホールＣ１を介してソース領域２１とそれぞれ接続されている。
【００７５】
また、ドレイン領域２３におけるグレイン・フィルタ５２上及びその近傍の上部には、コンタクトホールＣ２に設けられたコンタクトを介して出力用のドレイン電極３１が形成されている。そして、出力用のドレイン電極３１は、コンタクトホールＣ２を介してドレイン領域２３に接続されている。ここで、コンタクト、出力用のドレイン電極３１は、ＰＭＯＳトランジスタとの共通電極とされている。
【００７６】
一方、ＰＭＯＳトランジスタにおいては、パターニングされた略単結晶珪素膜１６のうち単結晶粒１６３と、単結晶粒１６２の単結晶粒１６３側の略半分の領域を用いて形成されている。該単結晶粒１６２における単結晶粒１６３側の略半分の領域と、単結晶粒１６３における結晶粒界５５近傍の領域が高濃度のドレイン領域２４とされている。したがって、ＰＭＯＳトランジスタにおいては、結晶粒界５５の近傍の領域は、高濃度不純物領域とされている。
【００７７】
また、単結晶粒１６３における結晶粒界５５に対向する辺の側の略半分の領域が高濃度のソース領域２５とされている。そして、該ソース・ドレイン領域２４、２５に挟まれた部分がチャネル領域２７とされている。
【００７８】
また、チャネル領域２７を挟んで両側には、低濃度不純物領域からなる電界緩和領域３８、３９が形成されており、ＬＤＤ構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域３８、３９を設けたＬＤＤ構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
【００７９】
また、チャネル領域２７の上部には、酸化珪素膜２０を介して、ゲート電極２２１と相互に連結されてゲート電極２２を構成するゲート電極２２２が形成され、さらに酸化珪素膜２８が形成されている。
【００８０】
そして、ソース領域２５の上部には、酸化珪素膜２０及び酸化珪素膜２８を介してソース電極３２が形成されている。そして、ソース電極３２は、コンタクトホールＣ３を介してソース領域２５とそれぞれ接続されている。
【００８１】
また、ドレイン領域２４におけるグレイン・フィルタ５２上及びその近傍の上部には、コンタクトホールＣ２に設けられたコンタクトを介して出力用のドレイン電極３１が形成されている。そして、出力用のドレイン電極３１は、コンタクトホールＣ２を介してドレイン領域２４に接続されている。ここで、コンタクト、出力用のドレイン電極３１は、ＮＭＯＳトランジスタとの共通電極とされている。
【００８２】
すなわち、このＣＭＯＳ回路においては、出力用のドレイン電極３１は、両トランジスタのドレイン領域２３、２４より唯一のコンタクトにより取り出されており、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの共通電極とされている。このような構成のＣＭＯＳ回路は、上述した第一の実施の形態と同様にして作製することができる。
【００８３】
このＣＭＯＳ回路においてもＮＭＯＳトランジスタのドレイン領域２３からの出力と、ＰＭＯＳトランジスタのドレイン領域２４からの出力を唯一のコンタクト、ドレイン電極３１により取り出すことができる。そして、このような構成とすることによりゲート電極２２１、２２２間を広くでき、コンタクト、共通電極を取る領域を大きく取れるため、ドレイン領域からの出力を確実に取り出すことができる。また、グレイン・フィルタ５２上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがある。
【００８４】
また、図１３に示したＣＭＯＳ回路の変形例として、図１５に示すようにゲート長を長くした構成とすることも可能である。図１５に示したＣＭＯＳ回路は、図１３に示したＣＭＯＳ回路において、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのゲート電極を分割して単結晶粒１６２の領域にもゲート電極２２３、２２４を設けた構成とされている。このように単結晶粒１６２の領域にもゲート電極２２３、２２４を設けることにより、ゲート長が長いＮＭＯＳトランジスタ及びＰＭＯＳトランジスタによりＣＭＯＳ回路が構成されている。
【００８５】
＜第３の実施の形態＞
図１６は、本発明に係るＣＭＯＳ回路の他の例を示す平面図である。なお、図１６においては、主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。図１６では、チャネル領域の形状をわかりやすくするために、ゲート電極２２を１点鎖線により示すとともに、下側に存在する領域を透過させて示している。また、理解の容易のため、上述した第１の実施の形態と同様の部材には上記と同じ符号を付してある。
【００８６】
本実施の形態に係るＣＭＯＳ回路は、第１の実施の形態と同様に、ガラス基板上の絶縁膜に形成されたグレイン・フィルタ５２を半導体膜の結晶化の際の起点として形成された複数の単結晶粒を用いて２つのタイプの薄膜トランジスタが形成されることにより構成されている。
【００８７】
すなわち、隣接する４つの単結晶粒１６１、１６２、１６３、１６４を用いて２つのタイプの薄膜トランジスタ、すなわちＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成され、これらの薄膜トランジスタによりＣＭＯＳ回路が構成されている。
【００８８】
ＮＭＯＳトランジスタは単結晶粒１６１、１６２を用いて形成されている。該単結晶粒１６２において、グレイン・フィルタ５２を含まない領域であって結晶粒界５４近傍の一部の領域がドレイン領域２３とされ、結晶粒界５４に略直交する結晶粒界５５を挟んで単結晶粒１６１と単結晶粒１６２にまたがる領域の一部がソース領域２１とされている。
【００８９】
また、単結晶粒１６２におけるソース領域２１とドレイン領域２３とに挟まれた領域がチャネル領域２６とされている。そして、該チャネル領域２６上には、酸化珪素膜（図示せず）を介してゲート電極２２が単結晶粒１６４にまたがって形成されている。
【００９０】
ソース領域２１上の結晶粒界５５上及びその近傍の上部には、コンタクト（図示せず）を介してソース領域２１と接続するソース電極３０が形成されている。そして、ドレイン領域２３の結晶粒界５４上及びその近傍の上部には、コンタクト（図示せず）を介して出力用のドレイン電極３１が形成されている。ここで、コンタクト、出力用のドレイン電極３１は、ＰＭＯＳトランジスタとの共通電極とされている。
【００９１】
一方、ＰＭＯＳトランジスタは単結晶粒１６３、１６４を用いて形成されている。該単結晶粒１６４において、グレイン・フィルタ５２を含まない領域であって結晶粒界５４近傍の一部の領域がドレイン領域２４とされ、結晶粒界５４に略直交する結晶粒界５６を挟んで単結晶粒１６３と単結晶粒１６４にまたがる領域の一部がソース領域２５とされている。
【００９２】
また、単結晶粒１６４におけるソース領域２５とドレイン領域２４とに挟まれた領域がチャネル領域２７とされている。そして、該チャネル領域２７上には、酸化珪素膜（図示せず）を介してゲート電極２２が単結晶粒１６２にまたがって形成されている。
【００９３】
また、ソース領域２５上の結晶粒界５６上及びその近傍の上部には、コンタクト（図示せず）を介してソース領域２５と接続するソース電極３２が形成されている。そして、ドレイン領域２４の結晶粒界５４上及びその近傍の上部には、コンタクト（図示せず）を介して出力用のドレイン電極３１が形成されている。ここで、コンタクト、出力用のドレイン電極３１は、ＮＭＯＳトランジスタとの共通電極とされている。
【００９４】
また、図１６に示したＣＭＯＳ回路の変形例として、クロック制御機能を追加した構成とすることもできる。図１７に示したＣＭＯＳ回路は、図１６に示したＣＭＯＳ回路において、半導体薄膜の形成位置を移動させ、ソース領域２１におけるソース電極３０とゲート電極２２との間、及びソース領域２５におけるソース電極３２とゲート電極２２との間に、クロック制御用のゲート７１、７２を設けた構成とされている。クロック制御用のゲート７１、７２は、図示しないクロックラインに接続されている。
【００９５】
＜第４の実施の形態＞
図１８は、ＣＭＯＳ回路を利用したパスゲートを示す平面図である。なお、図１８においては、前記と同様に主にゲート電極とトランジスタ領域（ソース領域、ドレイン領域、及びチャネル領域）に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した第１の実施の形態と同様の部材には上記と同じ符号を付してある。
【００９６】
このパスゲートは、第１の実施の形態と同様に、ガラス基板上の絶縁膜に形成されたグレイン・フィルタ５２を半導体膜の結晶化の際の起点として形成された複数の単結晶粒を用いて２つのタイプの薄膜トランジスタが形成されることにより構成されている。
【００９７】
すなわち、隣接する６つの単結晶粒１６１、１６２、１６３、１６４、１６５、１６６を用いて枠状の略単結晶珪素膜１６が形成され、該略単結晶珪素膜１６により２つのタイプの薄膜トランジスタ、すなわちＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成され、これらの薄膜トランジスタにより回路が構成されている。
【００９８】
ＮＭＯＳトランジスタは単結晶粒１６１、１６２、１６３を用いて形成されている。該単結晶粒１６２、１６３において、グレイン・フィルタ５２を含まない領域であって結晶粒界５６を挟んで単結晶粒１６２と単結晶粒１６３にまたがる結晶粒界５４、６０近傍の一部の領域がドレイン領域２３とされている。
【００９９】
また、単結晶粒１６１、１６２において、グレイン・フィルタ５２を含まない領域であって結晶粒界５５を挟んで単結晶粒１６１と単結晶粒１６２にまたがる結晶粒界５９、６０近傍の一部の領域がソース領域２１とされている。
【０１００】
そして、単結晶粒１６２におけるソース領域２１とドレイン領域２３とに挟まれた領域がチャネル領域２６とされている。また、該チャネル領域２６上には、酸化珪素膜（図示せず）を介してゲート電極２２１が形成されている。
【０１０１】
また、ソース領域２１上の結晶粒界５９上及びその近傍の上部には、コンタクト（図示せず）を介してソース領域２１と接続するソース電極３０が形成されている。ここで、コンタクト、ソース電極３０は、ＰＭＯＳトランジスタとの共通電極とされている。
【０１０２】
そして、ドレイン領域２３の結晶粒界５４上及びその近傍の上部には、コンタクト（図示せず）を介して出力用のドレイン電極３１が形成されている。ここで、コンタクト、出力用のドレイン電極３１は、ＰＭＯＳトランジスタとの共通電極とされている。
【０１０３】
一方、ＰＭＯＳトランジスタは単結晶粒１６４、１６５、１６６を用いて形成されている。該単結晶粒１６５、１６６において、グレイン・フィルタ５２を含まない領域であって結晶粒界５８を挟んで単結晶粒１６５と単結晶粒１６６にまたがる結晶粒界５４、６０近傍の一部の領域がドレイン領域２４とされている。
【０１０４】
また、単結晶粒１６４、１６５において、グレイン・フィルタ５２を含まない領域であって結晶粒界５７を挟んで単結晶粒１６４と単結晶粒１６５にまたがる結晶粒界５９、６０近傍の一部の領域がソース領域２５とされている。
【０１０５】
そして、単結晶粒１６５におけるソース領域２５とドレイン領域２４とに挟まれた領域がチャネル領域２７とされている。また、該チャネル領域２７上には、酸化珪素膜（図示せず）を介してゲート電極２２２が形成されている。
【０１０６】
また、ソース領域２５上の結晶粒界５９上及びその近傍の上部には、コンタクト（図示せず）を介してソース領域２５と接続するソース電極３０が形成されている。ここで、コンタクト、ソース電極３０は、ＮＭＯＳトランジスタとの共通電極とされている。
【０１０７】
そして、ドレイン領域２４の結晶粒界５４上及びその近傍の上部には、コンタクト（図示せず）を介して出力用のドレイン電極３１が形成されている。ここで、コンタクト、出力用のドレイン電極３１は、ＮＭＯＳトランジスタとの共通電極とされている。
【０１０８】
＜第５の実施の形態＞
次に、本発明に係るＣＭＯＳ回路の適用例について説明する。本発明に係るＣＭＯＳ回路は、電気光学装置において、例えば液晶表示装置のスイッチング素子として、或いは有機ＥＬ表示装置の駆動素子等として利用することができる。
【０１０９】
図１９は、本発明に係る電気光学装置の一例である表示装置１００の回路の接続状態を示す図である。図１９に示すように、表示装置１００は、表示領域１１１内に画素領域１１２を配置して構成される。画素領域１１２は、有機ＥＬ発光素子を駆動する薄膜トランジスタを使用している。
【０１１０】
ドライバ領域１１５からは、発光制御線（Ｖｇｐ）及び書き込み制御線が各画素領域１１２に供給されている。ドライバ領域１１６からは、電流線（Ｉｄａｔａ）及び電源線（Ｖｄｄ）が各画素領域１１２に供給されている。書き込み制御線と電流線（Ｉｄａｔａ）を制御することにより、各画素領域に対する電流プログラムが行われ、発光制御線（Ｖｇｐ）を制御することにより発光が制御される。そして、この表示装置１００では、ドライバ領域１１５及び１１６において本発明に係るＣＭＯＳトランジスタが使用されている。
【０１１１】
なお、前記において説明した回路は、発光要素に電流発光素子を使用する場合の回路の一例であり、他の回路構成とすることも可能である。また、発光要素には電流発光素子以外にも液晶表示素子を用いることも可能であり、この場合は液晶表示素子に対応して回路構成を変更すればよい。
【０１１２】
＜第６の実施の形態＞
図２０は、上述した表示装置１００を適用可能な電子機器、すなわち本発明に係るＣＭＯＳ回路を適用可能な電子機器の具体例を示す図である。
【０１１３】
図２０（ａ）は、本発明に係るＣＭＯＳ回路が搭載された携帯電話２３０であり、該携帯電話２３０は、電気光学装置（表示パネル）１００、アンテナ部２３１、音声出力部２３２、音声入力部２３３、及び操作部２３４などを備えて構成されている。携帯電話２３０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１１４】
図２０（ｂ）は、本発明に係るＣＭＯＳ回路が搭載されたビデオカメラ２４０であり、該ビデオカメラ２４０は、電気光学装置（表示パネル）１００、受像部２４１、操作部２４２、及び音声入力部２４３などを備えて構成されている。ビデオカメラ２４０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１１５】
図２０（ｃ）は、本発明に係るＣＭＯＳ回路が搭載された携帯型パーソナルコンピュータ２５０であり、該携帯型パーソナルコンピュータ２５０は、電気光学装置（表示パネル）１００、カメラ部２５１、及び操作部２５２などを備えて構成されている。携帯型パーソナルコンピュータ２５０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１１６】
図２０（ｄ）は、本発明に係るＣＭＯＳ回路が搭載されたヘッドマウントディスプレイ２６０であり、該ヘッドマウントディスプレイ２６０は、電気光学装置（表示パネル）１００、バンド部２６１、及び光学系収納部２６２などを備えて構成されている。ヘッドマウントディスプレイ２６０においては、上述した表示装置１００は表示パネルとして利用可能であり、本発明に係るＣＭＯＳ回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
【０１１７】
図２０（ｅ）は、本発明に係るＣＭＯＳ回路が搭載されたリア型プロジェクター２７０であり、該リア型プロジェクター２７０は、電気光学装置（光変調器）１００、光源２７２、光学系２７３、ミラー２７４、ミラー２７５、及びスクリーン２７６などを筐体内２７１に備えて構成されている。リア型プロジェクター２７０においては、上述した表示装置１００は光変調器として利用可能であり、本発明に係るＣＭＯＳ回路は、例えば光変調器や、内蔵される集積回路において適用可能である。
【０１１８】
図２０（ｆ）は、本発明に係るＣＭＯＳ回路が搭載されたフロント型プロジェクター２８０であり、該フロント型プロジェクター２８０は、電気光学装置（画像表示源）１００及び光学系２８１などを筐体内２８２に備えて構成されており、画像をスクリーン２８３に表示可能とされている。フロント型プロジェクター２８０においては、上述した表示装置１００は画像表示源として利用可能であり、本発明に係るＣＭＯＳ回路は、例えば画像表示源や、内蔵される集積回路において適用可能である。
【０１１９】
また、本発明に係るＣＭＯＳ回路は、前記の電子機器に限らず、あらゆる電子機器に適用可能である。例えば、前記の他にも、腕時計、ＩＣカード、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどの製造にも適用可能であり、高品質な電子機器が実現可能である。
【０１２０】
なお、本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとによりＣＭＯＳ回路を構成しており、ＮＭＯＳトランジスタからの出力とＰＭＯＳトランジスタからの出力とがつながる構成を含む回路であれば、広く適用することが可能である。すなわち、本発明は、図３に示したようなＮＯＴ回路、図２１に示すようなＮＡＮＤ回路、図２２に示すようなＮＯＲ回路に用いて好適である。
【図面の簡単な説明】
【図１】本発明に係るＣＭＯＳ回路を示す平面図である。
【図２】本発明に係るＣＭＯＳ回路を示す断面図である。
【図３】本発明に係るＣＭＯＳ回路の回路図である。
【図４】シリコン膜の形成方法について説明する平面図である。
【図５】シリコン膜の形成方法について説明する工程図である。
【図６】ガラス基板上に形成されたシリコン膜を示す平面図である。
【図７】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図８】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図９】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１０】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１１】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１２】ＣＭＯＳ回路の製造方法を説明する工程図である。
【図１３】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１４】本発明に係る他のＣＭＯＳ回路を示す断面図である。
【図１５】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１６】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１７】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１８】本発明に係る他のＣＭＯＳ回路を示す平面図である。
【図１９】本発明に係る電気光学装置の例を示す構成図である。
【図２０】本発明に係る電気機器の例を示す図である。
【図２１】ＮＡＮＤ回路を示す回路図である。
【図２２】ＮＯＲ回路を示す回路図である。
【符号の説明】
１０ ガラス基板、１２ 絶縁膜、１６ 略単結晶珪素膜、１６１、１６２、１６３、１６４、１６５、１６６ 単結晶粒、２０ 酸化珪素膜、２１ ソース領域、２２、２２１、２２２、２２３、２２４ ゲート電極、２３ ドレイン領域、２４ ドレイン領域、２５ ソース領域、２６ チャネル領域、２７ チャネル領域、２８ 酸化珪素膜、３０ ソース電極、３１ ドレイン電極、３２ ソース電極、３６、３７、３８、３９ 電界緩和領域、５２ 起点部（グレイン・フィルタ）、５４、５５、５６、５７、５８、５９、６０ 結晶粒界
Claims (9)
- 基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された複数の単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、
前記複数の単結晶粒は、結晶粒界を介して隣接する少なくとも第１の単結晶粒と第２の単結晶粒とからなり、
前記第１導電型の薄膜トランジスタは、前記第１の単結晶粒に前記結晶粒界に近接して形成された少なくとも第１導電型のドレイン領域を備え、
前記第２導電型の薄膜トランジスタは、前記第２の単結晶粒に前記結晶粒界に近接して形成された少なくとも第２導電型のドレイン領域を備え、
前記結晶粒界上に前記第１導電型のドレイン領域及び前記第２導電型のドレイン領域から出力を取り出す共通電極を備えること
を特徴とする相補型薄膜トランジスタ回路。 - 基板の絶縁性表面上に設けられた複数の起点部のそれぞれを略中心として形成された複数の単結晶粒を用いて形成された第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとを備え、
前記複数の単結晶粒は、第１の結晶粒と、少なくとも該第１の結晶粒と高濃度不純物領域を介して隣接する第２の結晶粒及び第３の結晶粒とからなり、
前記第１導電型の薄膜トランジスタは、前記第１の単結晶粒に、少なくとも該第１の結晶粒に含まれる起点部に近接して形成された第１導電型のドレイン領域を備えるとともに、前記第２の結晶粒に第２導電型のソース領域を備え、
前記第２導電型の薄膜トランジスタは、前記第１の単結晶粒に、少なくとも該第１の結晶粒に含まれる起点部に近接して形成された第２導電型のドレイン領域を備えるとともに、前記第３の結晶粒に第２導電型のソース領域を備え、
前記第１の結晶粒に含まれる起点部上に前記第１導電型のドレイン領域又は前記第２導電型のドレイン領域から出力を取り出す共通電極を備えること
を特徴とする相補型薄膜トランジスタ回路。 - 前記単結晶粒は、非晶質または多晶質の半導体膜に熱処理を施してなることを特徴とする請求項１または請求項２に記載の相補型薄膜トランジスタ回路。
- 前記起点部は、前記絶縁基板に形成された凹部であることを特徴とする請求項３に記載の相補型薄膜トランジスタ回路。
- 前記単結晶粒は、前記半導体膜に前記凹部内の半導体膜が非溶融状態となり、他の部分が溶融する条件で前記熱処理を施してなることを特徴とする請求項４に記載の相補型薄膜トランジスタ回路。
- 前記熱処理は、レーザ照射であることを特徴とする請求項５に記載の相補型薄膜トランジスタ回路。
- 前記単結晶粒は、非晶質または多晶質のシリコン膜に熱処理を施してなるシリコン単結晶粒であることを特徴とする請求項３〜請求項６のいずれか一つに記載の相補型薄膜トランジスタ回路。
- 請求項１〜請求項７のいずれか一つに記載の相補型薄膜トランジスタを備えることを特徴とする電気光学装置。
- 請求項１〜請求項７のいずれか一つに記載の相補型薄膜トランジスタ回路を備えることを特徴とする電子機器。
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