以下に添付図面を参照して、本発明の好適な実施形態を詳細に説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
<第1の実施の形態>
図1及び図2は、本発明に係るCMOS回路からなるNOT回路であるインバータの構成を示す図であり、図1は平面図、図2は図1に示すA−A’方向の断面図である。また、図3にこのCMOS回路の回路図を示す。なお、図1においては、主にゲート電極とトランジスタ領域(ソース領域、ドレイン領域、及びチャネル領域)に着目し、それ以外の構成については、省略して示している。また、図1では、チャネル領域26等の形状をわかりやすくするために、ゲート電極22を1点鎖線により示すとともに、下側に存在するチャネル領域26を透過させて示している。
本実施の形態に係るCMOS回路は、図2に示すように、ガラス基板10上に第1導電型の薄膜トランジスタと第2導電型の薄膜トランジスタとの2つのタイプの薄膜トランジスタが形成されることにより構成されている。以下、その構成について詳細に説明する。
図2に示すように、ガラス基板10上に絶縁膜12が形成され、さらにその上に半導体膜である略単結晶珪素膜16が形成されている。また、絶縁膜12には厚み方向に、半導体膜の結晶化の際の起点となされた複数の起点部52が凹状に形成されている。以降の説明では、この起点部(凹部)を「グレイン・フィルタ」と称することとするが、起点部は平坦でその配置にニッケル等のシリコン結晶成長を促進する金属が配置されていても良い。グレイン・フィルタ52は略単結晶珪素膜16により埋め込まれている。ここで、略単結晶珪素膜16は、後述するようにグレイン・フィルタ52を中心に形成された複数の単結晶粒、具体的には略正方形に形成された隣接する2つの単結晶粒161、162により構成されている。
そして、この隣接する2つの単結晶粒161、162を用いて2つのタイプの薄膜トランジスタ、すなわちN型の薄膜トランジスタ(以下、NMOSトランジスタと称する。)とP型の薄膜トランジスタ(以下、PMOSトランジスタと称する。)とが形成され、これらの薄膜トランジスタによりCMOS回路が構成されている。
図2に示すように、NMOSトランジスタは、パターニングされた略単結晶珪素膜16のうち単結晶粒161を用いて形成されている。該単結晶粒161において、結晶粒界54近傍の領域が高濃度のドレイン領域23とされ、結晶粒界54に対向する辺の側の領域が高濃度のソース領域21とされている。そして、該ソース・ドレイン領域21、23に挟まれた部分がチャネル領域26とされている。
また、チャネル領域26を挟んで両側には、低濃度不純物領域からなる電界緩和領域36、37が形成されており、LDD(Lightly Doped Drain)構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域36、37を設けたLDD構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
また、チャネル領域26の上部には、酸化珪素膜20を介して、ゲート電極222と相互に連結されてゲート電極22を構成するゲート電極221が形成され、さらに酸化珪素膜28が形成されている。
そして、ソース領域21の上部には、酸化珪素膜20及び酸化珪素膜28を介してソース電極30が形成されている。そして、ソース電極30は、コンタクトホールC1を介してソース領域21とそれぞれ接続されている。
また、ドレイン領域23の上部には、酸化珪素膜20及び酸化珪素膜28を介して出力用のドレイン電極31が形成されている。ここで、出力用のドレイン電極31は、PMOSトランジスタとの共通電極とされている。そして、出力用のドレイン電極31は、コンタクトホールC2を介してドレイン領域23に接続されている。
一方、PMOSトランジスタにおいては、パターニングされた略単結晶珪素膜16のうち単結晶粒162に形成されている。該単結晶粒162において、結晶粒界54近傍の領域が高濃度のドレイン領域24とされ、結晶粒界54に対向する辺の側の領域が高濃度のソース領域25とされている。そして、該ソース・ドレイン領域24、25に挟まれた部分がチャネル領域27とされている。
また、チャネル領域27を挟んで両側には、低濃度不純物領域からなる電界緩和領域38、39が形成されており、LDD(Lightly Doped Drain)構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域38、39を設けたLDD構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
また、チャネル領域27の上部には、酸化珪素膜20を介して、ゲート電極221と相互に連結されてゲート電極22を構成するゲート電極222が形成され、さらに酸化珪素膜28が形成されている。
そして、ソース領域25の上部には、酸化珪素膜20及び酸化珪素膜28を介してソース電極32が形成されている。そして、ソース電極32は、コンタクトホールC3を介してソース領域25とそれぞれ接続されている。
また、ドレイン領域24の上部には、酸化珪素膜20及び酸化珪素膜28を介して出力用のドレイン電極31が形成されている。ここで、出力用のドレイン電極31は、両トランジスタのドレイン領域より唯一のコンタクトにより取り出されており、NMOSトランジスタとの共通電極とされている。そして、出力用のドレイン電極31は、コンタクトホールC2を介してドレイン領域24に接続されている。
このような構成とすることにより、このCMOS回路においては、NMOSトランジスタのドレイン領域23からの出力と、PMOSトランジスタのドレイン領域24からの出力を唯一のコンタクト、ドレイン電極31により取り出すことができる。
従来のCMOS回路では、ドレイン領域23、24からそれぞれ出力を取り出すために出力用のコンタクト及びドレイン電極をドレイン領域23、24のそれぞれから引き出して形成しなければならなかった。この場合、出力用のコンタクト、ドレイン電極を2つ形成することとなり、電極2つ分の幅を確保する必要がある。また、製造時のマージンを考慮すると、出力用のドレイン電極を形成するためには、さらに広い幅を設ける必要がある。しかしながら、薄膜トランジスタの小型化や構成によっては、必ずしも十分な幅を確保することができず、この場合にはソース・ドレイン電極との接続が十分でないために回路の動作の信頼性に影響する虞もある。
そこで、本実施の形態のCMOS回路では、出力用のコンタクト、ドレイン電極を、NMOSトランジスタ及びPMOSトランジスタとで共通にして隣接する単結晶粒161、162の結晶粒界54上に形成する。結晶粒界上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがある。
このCMOS回路においては、1つのコンタクト、ドレイン電極31によりドレイン領域23、24からの出力を取り出すようにしたため、従来よりも狭い領域にドレイン電極を形成することができる。これにより、CMOS回路の小型化に対応することが可能である。また、コンタクト、ドレイン電極を1つとしたことにより、回路の構成により出力用のドレイン電極のための領域を広く確保できない場合においても確実にコンタクトを取ることが可能である。
また、このCMOS回路においては、それぞれの薄膜トランジスタを形成する際にグレイン・フィルタ52を避けてゲート電極221、222を形成し、各単結晶粒161、162の間のグレイン・フィルタ52を避けてチャネル領域26、27を形成している。
通常、グレイン・フィルタ52を含む領域においては、結晶欠陥など結晶の乱れを生じやすく、移動度の低下など電気的特性のばらつきや低下をもたらすことになる。特にチャネル領域を、グレイン・フィルタ52を含む領域に形成すると良好な特性を得ることができない。
しかしながら、このCMOS回路では、それぞれの薄膜トランジスタにおいてグレイン・フィルタ52を避けてチャネル領域26、27を形成しているため、グレイン・フィルタ52の影響により移動特性のばらつきや低下が生じることがなく、移動度等の特性が良好なCMOS回路を実現することができる。
なお、本実施の形態では、隣接する2つの単結晶粒161、162にそれぞれPMOSトランジスタとNMOSトランジスタを形成してCMOS回路を構成しているが、PMOSトランジスタ及びNMOSトランジスタをそれぞれ複数の単結晶粒を用いて形成してもよい。
次に、このようなCMOS回路の製造方法を説明する。本発明に係るCMOS回路は、薄膜トランジスタの活性化領域として用いるためのシリコン膜をガラス基板上に形成する工程と、形成したシリコン膜を用いて薄膜トランジスタを形成する工程とにより形成される。以下、それぞれの工程について詳細に説明する。
図4及び図5は、シリコン膜を形成する工程について説明する図である。図4は、シリコン膜が形成されるガラス基板10の部分的な平面図を示している。また、図5は、図4に示すB−B’方向の断面に対応している。
図4及び図5(a)に示すように、ガラス基板(絶縁基板)10上に、絶縁膜としての酸化シリコン膜12を形成する。この酸化シリコン膜12は、例えばプラズマ化学気相堆積法(PECVD法)、低圧化学気相堆積法(LPCVD法)、スパッタリング法などの各種成膜法によって形成することができる。
次に、酸化シリコン膜12に、半導体膜の結晶化の際の起点となる複数の起点部52、すなわちグレイン・フィルタ52を、規則的に配列されるように配置間隔を適宜設定して形成する。このグレイン・フィルタ52は、1つの結晶核のみを優先的に成長させる役割を担うためのものであり、凹状に形成される。本実施の形態におけるグレイン・フィルタ52は、例えば、直径100nm程度、高さ750nm程度の円筒状に形成することが好適である。なお、グレイン・フィルタ52は、円筒状以外の形状、例えば角柱状などとしても良い。
グレイン・フィルタ52は、例えば次のようにして形成することができる。まず、グレイン・フィルタ52の配置のマスクを用いて酸化シリコン膜12にフォトレジスト膜を塗布する。そして、このフォトレジスト膜を露光、現像して、グレイン・フィルタ52の形成位置を露出させる開口部を有するフォトレジスト膜(図示せず)を酸化シリコン膜12上に形成する。
次に、このフォトレジスト膜をエッチングマスクとして用いて反応性イオンエッチングを行い、グレイン・フィルタ52の形成位置を選択的にエッチングする。この後、酸化シリコン膜12上のフォトレジスト膜を除去することによってグレイン・フィルタ52を形成することができる。
また、より小径のグレイン・フィルタ52を形成する場合には、凹部を形成した後、該凹部(穴部)の側壁にPECVD法などによって酸化膜を径方向に成長させることにより穴径を狭めることで、より小径のグレイン・フィルタ52を形成することが可能である。
次に、図5(b)に示すように、LPCVD法などの成膜法によって酸化シリコン膜12上及びグレイン・フィルタ52内に半導体膜を形成する。本実施の形態では、該半導体膜として非晶質のシリコン膜14を形成する。この非晶質のシリコン膜14は、50〜500nm程度の膜厚に形成することが好適である。なお、非晶質のシリコン膜14に代えて多晶質のシリコン膜を形成しても良い。
次に、図5(c)に示すように、非晶質のシリコン膜14に対して、レーザ照射による熱処理を行い、各グレイン・フィルタ52のそれぞれを略中心とする複数の単結晶粒を形成する。このレーザ照射は、例えば波長308nm、パルス幅20〜30nsのXeClパルスエキシマレーザを用いて、エネルギー密度が0.4〜1.5J/cm2となるように行うことが好適である。このような条件でレーザ照射を行うことにより、照射したレーザは、そのほとんどがシリコン膜14の表面付近で吸収される。これは、XeClパルスエキシマレーザの波長(308nm)における非晶質シリコンの吸収係数が0.139nm-1と比較的に大きいためである。
また、シリコン膜14に対するレーザ照射は、用いるレーザ照射用の装置の能力(照射可能面積)に応じて、照射方法を適宜選択することが可能である。例えば、照射可能面積が小さい場合であれば、各グレイン・フィルタ52とその近傍を選択的に照射する方法が考えられる。また、照射可能面積が比較的に大きい場合には、いくつかのグレイン・フィルタ52を含む範囲を順次選択してそれらの範囲に対するレーザ照射を複数回繰り返す方法などが考えられる。さらに、装置能力が非常に高い場合には、1回のレーザ照射によって全てのグレイン・フィルタ52を含む範囲に対するレーザ照射を行っても良い。
上述したレーザ照射の条件を適宜選択することにより、シリコン膜14を、グレイン・フィルタ52内の底部には非溶融状態の部分が残り、それ以外の部分については略完全溶融状態となるようにする。これにより、レーザ照射後のシリコンの結晶成長は、グレイン・フィルタ52の底部近傍の非溶融状態の部分で先に始まり、シリコン膜14の表面付近、すなわち略完全溶融状態の部分へ進行する。
グレイン・フィルタ52の底部では、いくつかの結晶粒が発生する。このとき、グレイン・フィルタ52の断面寸法(本実施の形態においては、円の直径)を1個の結晶粒と同程度か少し小さい程度にしておくことにより、グレイン・フィルタ52の上部(開口部)には、1個の結晶粒のみが到達するようになる。これにより、シリコン膜14の略完全溶融状態の部分では、グレイン・フィルタ52の上部に到達した1個の結晶粒を核として結晶成長が進行するようになり、図5(d)に示すように、グレイン・フィルタ52を中心とした大粒径の結晶粒、すなわち、略単結晶粒からなるシリコン膜16aを規則的に配列してなるシリコン膜16が形成される。
図6は、ガラス基板10上に形成されるシリコン膜16を示す平面図である。
同図に示すように、各シリコン膜16aは、各グレイン・フィルタ52を略中心として範囲に形成される。各シリコン膜16aの周辺部が当接する位置には、結晶粒界54が生じる。このような、シリコン膜16aを規則的に配列してなるシリコン膜16aを用いて薄膜トランジスタを形成して図1及び図2に示したCMOS回路を構成する。
次に、シリコン膜16を用いて薄膜トランジスタを形成する工程(素子形成工程)について説明する。
図7〜図12は、上述したシリコン膜16を用いてCMOSトランジスタを形成する工程を説明する図である。なお、同図は、図1におけるA−A’方向の断面図を示している。
まず、シリコンの単結晶粒161、162のみを残すようにシリコン膜16をパターニングし、CMOSトランジスタの形成に不要となる部分を除去してトランジスタ領域を成形する。
次に、酸化シリコン膜12及びシリコン膜16の上面に電子サイクロトロン共鳴PECVD法(ECR−PECVD法)またはPECVD法等の成膜方法によって酸化シリコン膜20を形成する。この酸化シリコン膜20は、薄膜トランジスタのゲート絶縁膜として機能する。
次に、スパッタリング法などの成膜方法によってタンタル、アルミニウム等の金属薄膜を形成した後にパターニングを行うことによって図7に示すようにゲート電極221、222を形成する。ここで、ゲート電極221、222を形成する際には、単結晶粒161、162において結晶粒界54及びグレイン・フィルタ52が含まれる領域を回避して、2つの単結晶粒161、162の領域に分割して形成し、さらにゲート電極同士を相互に連結する。
そして、図8に示すようにゲート電極222上及び酸化シリコン膜20上に単結晶粒162よりもやや広い領域にレジストマスク40を形成し、N型不純物元素を低濃度にイオン注入し、自己整合的にソース・ドレイン領域を形成する。
続いて、図9に示すようにゲート電極221を広めに覆うレジストマスク41を形成した後、N型不純物元素を高濃度にイオン注入し、XeClエキシマレーザを400mJ/cm2程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域21、低濃度不純物領域の電界緩和領域36、高濃度不純物領域のドレイン領域23及び低濃度不純物領域の電界緩和領域37が形成される。また、不純物が導入されなかった部分はチャネル領域26となる。このようにして、LDD構造のNMOSトランジスタを形成することができる。
次に、レジストマスク40、41を除去し、図10に示すようにゲート電極221上及び酸化シリコン膜20上に単結晶粒161よりもやや広い領域にレジストマスク42を形成し、P型不純物元素を低濃度にイオン注入し、自己整合的にソース・ドレイン領域を形成する。
続いて、図11に示すようにゲート電極222を広めに覆うレジストマスク43を形成した後、P型不純物元素を高濃度にイオン注入し、XeClエキシマレーザを400mJ/cm2程度のエネルギー密度に調整して照射して不純物元素を活性化する。その結果、高濃度不純物領域のソース領域25、低濃度不純物領域の電界緩和領域39、高濃度不純物領域のドレイン領域24及び低濃度不純物領域の電界緩和領域38が形成される。また、不純物が導入されなかった部分はチャネル領域27となる。このようにして、LDD構造のPMOSトランジスタを形成することができる。この後、レジストマスク42、43を除去する。
なお、前記の不純物元素の活性化は、レーザ照射の代わりに250℃〜400℃程度の温度で熱処理を行うことにより行っても良い。
次に、図12に示すように酸化シリコン膜20及びゲート電極22の上面にPECVD法などの成膜法によって500nm程度の膜厚の酸化シリコン膜28を形成する。次に、酸化シリコン膜20、28を貫通してソース領域21、25のそれぞれに至るコンタクトホールC1、C3を形成し、これらのコンタクトホールC1、C3内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってソース電極30、32を形成する。
また、ドレイン領域23とドレイン領域24にまたがる領域、すなわち結晶粒界54上及びその近傍に、酸化シリコン膜20、28を貫通してドレイン領域23、24のそれぞれに接続するコンタクトホールC2を形成し、このコンタクトホールC2内にスパッタリング法などの成膜法によりアルミニウム、タングステン等の金属を埋め込み、その後パターニングすることによってドレイン電極31を形成する。以上に説明した製造方法によって、本実施の形態のCMOS回路が形成される。
<第2の実施の形態>
図13及び図14は、本発明に係る他のCMOS回路の構成を示す図であり、図13は平面図、図14は図1に示すC−C’方向の断面図である。なお、図13においては、主にゲート電極とトランジスタ領域(ソース領域、ドレイン領域、及びチャネル領域)に着目し、それ以外の構成については、省略して示している。また、図13では、チャネル領域等の形状をわかりやすくするために、ゲート電極を1点鎖線により示すとともに、下側に存在するチャネル領域を透過させて示している。また、理解の容易のため、上述した第1の実施の形態と同様の部材には上記と同じ符号を付してある。
本実施の形態に係るCMOS回路は、図14に示すように、ガラス基板10上に2つのタイプの薄膜トランジスタが形成されることにより構成されている。以下、その構成について詳細に説明する。
図14に示すように、ガラス基板10上に絶縁膜12が形成され、さらにその上に半導体膜である略単結晶珪素膜16が形成されている。また、絶縁膜12には厚み方向に、半導体膜の結晶化の際の起点となされた複数のグレイン・フィルタ52が設けられており、該グレイン・フィルタ52は略単結晶珪素膜16により埋め込まれている。ここで、略単結晶珪素膜16は、後述するようにグレイン・フィルタ52を中心に形成された複数の単結晶粒、具体的には略正方形に形成された隣接する3つの単結晶粒161、162、163により構成されている。
そして、この隣接する3つの単結晶粒161、162、163を用いて2つのタイプの薄膜トランジスタ、すなわちNMOSトランジスタとPMOSトランジスタとが形成され、これらの薄膜トランジスタによりCMOS回路が構成されている。
図14に示すように、NMOSトランジスタは、パターニングされた略単結晶珪素膜16のうち単結晶粒161と、単結晶粒162の単結晶粒161側の略半分の領域を用いて形成されている。該単結晶粒162における単結晶粒161側の略半分の領域と、単結晶粒161における結晶粒界54近傍の領域が高濃度のドレイン領域23とされている。したがって、NMOSトランジスタにおいては、結晶粒界54の近傍の領域は高濃度不純物領域とされている。
また、単結晶粒161における結晶粒界54に対向する辺の側の略半分の領域が高濃度のソース領域21とされている。そして、該ソース・ドレイン領域21、23に挟まれた部分がチャネル領域26とされている。
また、チャネル領域26を挟んで両側には、低濃度不純物領域からなる電界緩和領域36、37が形成されており、LDD構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域36、37を設けたLDD構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
また、チャネル領域26の上部には、酸化珪素膜20を介して、ゲート電極222と相互に連結されてゲート電極22を構成するゲート電極221が形成され、さらに酸化珪素膜28が形成されている。
そして、ソース領域21の上部には、酸化珪素膜20及び酸化珪素膜28を介してソース電極30が形成されている。そして、ソース電極30は、コンタクトホールC1を介してソース領域21とそれぞれ接続されている。
また、ドレイン領域23におけるグレイン・フィルタ52上及びその近傍の上部には、コンタクトホールC2に設けられたコンタクトを介して出力用のドレイン電極31が形成されている。そして、出力用のドレイン電極31は、コンタクトホールC2を介してドレイン領域23に接続されている。ここで、コンタクト、出力用のドレイン電極31は、PMOSトランジスタとの共通電極とされている。
一方、PMOSトランジスタにおいては、パターニングされた略単結晶珪素膜16のうち単結晶粒163と、単結晶粒162の単結晶粒163側の略半分の領域を用いて形成されている。該単結晶粒162における単結晶粒163側の略半分の領域と、単結晶粒163における結晶粒界55近傍の領域が高濃度のドレイン領域24とされている。したがって、PMOSトランジスタにおいては、結晶粒界55の近傍の領域は、高濃度不純物領域とされている。
また、単結晶粒163における結晶粒界55に対向する辺の側の略半分の領域が高濃度のソース領域25とされている。そして、該ソース・ドレイン領域24、25に挟まれた部分がチャネル領域27とされている。
また、チャネル領域27を挟んで両側には、低濃度不純物領域からなる電界緩和領域38、39が形成されており、LDD構造とされている。これによりホットエレクトロン効果を抑え、信頼性の高い薄膜トランジスタを構成することができる。なお、本発明においては、必ずしも電界緩和領域38、39を設けたLDD構造とする必要はなく、電界緩和領域を設けない構成とすることもできる。
また、チャネル領域27の上部には、酸化珪素膜20を介して、ゲート電極221と相互に連結されてゲート電極22を構成するゲート電極222が形成され、さらに酸化珪素膜28が形成されている。
そして、ソース領域25の上部には、酸化珪素膜20及び酸化珪素膜28を介してソース電極32が形成されている。そして、ソース電極32は、コンタクトホールC3を介してソース領域25とそれぞれ接続されている。
また、ドレイン領域24におけるグレイン・フィルタ52上及びその近傍の上部には、コンタクトホールC2に設けられたコンタクトを介して出力用のドレイン電極31が形成されている。そして、出力用のドレイン電極31は、コンタクトホールC2を介してドレイン領域24に接続されている。ここで、コンタクト、出力用のドレイン電極31は、NMOSトランジスタとの共通電極とされている。
すなわち、このCMOS回路においては、出力用のドレイン電極31は、両トランジスタのドレイン領域23、24より唯一のコンタクトにより取り出されており、NMOSトランジスタとPMOSトランジスタとの共通電極とされている。このような構成のCMOS回路は、上述した第一の実施の形態と同様にして作製することができる。
このCMOS回路においてもNMOSトランジスタのドレイン領域23からの出力と、PMOSトランジスタのドレイン領域24からの出力を唯一のコンタクト、ドレイン電極31により取り出すことができる。そして、このような構成とすることによりゲート電極221、222間を広くでき、コンタクト、共通電極を取る領域を大きく取れるため、ドレイン領域からの出力を確実に取り出すことができる。また、グレイン・フィルタ52上は、半導体膜が他の領域よりも盛り上がって形成されるため、電極となる金属とのコンタクトを取りやすいというメリットがある。
また、図13に示したCMOS回路の変形例として、図15に示すようにゲート長を長くした構成とすることも可能である。図15に示したCMOS回路は、図13に示したCMOS回路において、NMOSトランジスタ及びPMOSトランジスタのそれぞれのゲート電極を分割して単結晶粒162の領域にもゲート電極223、224を設けた構成とされている。このように単結晶粒162の領域にもゲート電極223、224を設けることにより、ゲート長が長いNMOSトランジスタ及びPMOSトランジスタによりCMOS回路が構成されている。
<第3の実施の形態>
図16は、本発明に係るCMOS回路の他の例を示す平面図である。なお、図16においては、主にゲート電極とトランジスタ領域(ソース領域、ドレイン領域、及びチャネル領域)に着目し、それ以外の構成については、省略して示している。図16では、チャネル領域の形状をわかりやすくするために、ゲート電極22を1点鎖線により示すとともに、下側に存在する領域を透過させて示している。また、理解の容易のため、上述した第1の実施の形態と同様の部材には上記と同じ符号を付してある。
本実施の形態に係るCMOS回路は、第1の実施の形態と同様に、ガラス基板上の絶縁膜に形成されたグレイン・フィルタ52を半導体膜の結晶化の際の起点として形成された複数の単結晶粒を用いて2つのタイプの薄膜トランジスタが形成されることにより構成されている。
すなわち、隣接する4つの単結晶粒161、162、163、164を用いて2つのタイプの薄膜トランジスタ、すなわちNMOSトランジスタとPMOSトランジスタとが形成され、これらの薄膜トランジスタによりCMOS回路が構成されている。
NMOSトランジスタは単結晶粒161、162を用いて形成されている。該単結晶粒162において、グレイン・フィルタ52を含まない領域であって結晶粒界54近傍の一部の領域がドレイン領域23とされ、結晶粒界54に略直交する結晶粒界55を挟んで単結晶粒161と単結晶粒162にまたがる領域の一部がソース領域21とされている。
また、単結晶粒162におけるソース領域21とドレイン領域23とに挟まれた領域がチャネル領域26とされている。そして、該チャネル領域26上には、酸化珪素膜(図示せず)を介してゲート電極22が単結晶粒164にまたがって形成されている。
ソース領域21上の結晶粒界55上及びその近傍の上部には、コンタクト(図示せず)を介してソース領域21と接続するソース電極30が形成されている。
そして、ドレイン領域23の結晶粒界54上及びその近傍の上部には、コンタクト(図示せず)を介して出力用のドレイン電極31が形成されている。ここで、コンタクト、出力用のドレイン電極31は、PMOSトランジスタとの共通電極とされている。
一方、PMOSトランジスタは単結晶粒163、164を用いて形成されている。該単結晶粒164において、グレイン・フィルタ52を含まない領域であって結晶粒界54近傍の一部の領域がドレイン領域24とされ、結晶粒界54に略直交する結晶粒界56を挟んで単結晶粒163と単結晶粒164にまたがる領域の一部がソース領域25とされている。
また、単結晶粒164におけるソース領域25とドレイン領域24とに挟まれた領域がチャネル領域27とされている。そして、該チャネル領域27上には、酸化珪素膜(図示せず)を介してゲート電極22が単結晶粒162にまたがって形成されている。
また、ソース領域25上の結晶粒界56上及びその近傍の上部には、コンタクト(図示せず)を介してソース領域25と接続するソース電極32が形成されている。そして、ドレイン領域24の結晶粒界54上及びその近傍の上部には、コンタクト(図示せず)を介して出力用のドレイン電極31が形成されている。ここで、コンタクト、出力用のドレイン電極31は、NMOSトランジスタとの共通電極とされている。
また、図16に示したCMOS回路の変形例として、クロック制御機能を追加した構成とすることもできる。図17に示したCMOS回路は、図16に示したCMOS回路において、半導体薄膜の形成位置を移動させ、ソース領域21におけるソース電極30とゲート電極22との間、及びソース領域25におけるソース電極32とゲート電極22との間に、クロック制御用のゲート71、72を設けた構成とされている。クロック制御用のゲート71、72は、図示しないクロックラインに接続されている。
<第4の実施の形態>
図18は、CMOS回路を利用したパスゲートを示す平面図である。なお、図18においては、前記と同様に主にゲート電極とトランジスタ領域(ソース領域、ドレイン領域、及びチャネル領域)に着目し、それ以外の構成については、省略して示している。また、理解の容易のため、上述した第1の実施の形態と同様の部材には上記と同じ符号を付してある。
このパスゲートは、第1の実施の形態と同様に、ガラス基板上の絶縁膜に形成されたグレイン・フィルタ52を半導体膜の結晶化の際の起点として形成された複数の単結晶粒を用いて2つのタイプの薄膜トランジスタが形成されることにより構成されている。
すなわち、隣接する6つの単結晶粒161、162、163、164、165、166を用いて枠状の略単結晶珪素膜16が形成され、該略単結晶珪素膜16により2つのタイプの薄膜トランジスタ、すなわちNMOSトランジスタとPMOSトランジスタとが形成され、これらの薄膜トランジスタにより回路が構成されている。
NMOSトランジスタは単結晶粒161、162、163を用いて形成されている。該単結晶粒162、163において、グレイン・フィルタ52を含まない領域であって結晶粒界56を挟んで単結晶粒162と単結晶粒163にまたがる結晶粒界54、60近傍の一部の領域がドレイン領域23とされている。
また、単結晶粒161、162において、グレイン・フィルタ52を含まない領域であって結晶粒界55を挟んで単結晶粒161と単結晶粒162にまたがる結晶粒界59、60近傍の一部の領域がソース領域21とされている。
そして、単結晶粒162におけるソース領域21とドレイン領域23とに挟まれた領域がチャネル領域26とされている。また、該チャネル領域26上には、酸化珪素膜(図示せず)を介してゲート電極221が形成されている。
また、ソース領域21上の結晶粒界59上及びその近傍の上部には、コンタクト(図示せず)を介してソース領域21と接続するソース電極30が形成されている。ここで、コンタクト、ソース電極30は、PMOSトランジスタとの共通電極とされている。
そして、ドレイン領域23の結晶粒界54上及びその近傍の上部には、コンタクト(図示せず)を介して出力用のドレイン電極31が形成されている。ここで、コンタクト、出力用のドレイン電極31は、PMOSトランジスタとの共通電極とされている。
一方、PMOSトランジスタは単結晶粒164、165、166を用いて形成されている。該単結晶粒165、166において、グレイン・フィルタ52を含まない領域であって結晶粒界58を挟んで単結晶粒165と単結晶粒166にまたがる結晶粒界54、60近傍の一部の領域がドレイン領域24とされている。
また、単結晶粒164、165において、グレイン・フィルタ52を含まない領域であって結晶粒界57を挟んで単結晶粒164と単結晶粒165にまたがる結晶粒界59、60近傍の一部の領域がソース領域25とされている。
そして、単結晶粒165におけるソース領域25とドレイン領域24とに挟まれた領域がチャネル領域27とされている。また、該チャネル領域27上には、酸化珪素膜(図示せず)を介してゲート電極222が形成されている。
また、ソース領域25上の結晶粒界59上及びその近傍の上部には、コンタクト(図示せず)を介してソース領域25と接続するソース電極30が形成されている。ここで、コンタクト、ソース電極30は、NMOSトランジスタとの共通電極とされている。
そして、ドレイン領域24の結晶粒界54上及びその近傍の上部には、コンタクト(図示せず)を介して出力用のドレイン電極31が形成されている。ここで、コンタクト、出力用のドレイン電極31は、NMOSトランジスタとの共通電極とされている。
<第5の実施の形態>
次に、本発明に係るCMOS回路の適用例について説明する。本発明に係るCMOS回路は、電気光学装置において、例えば液晶表示装置のスイッチング素子として、或いは有機EL表示装置の駆動素子等として利用することができる。
図19は、本発明に係る電気光学装置の一例である表示装置100の回路の接続状態を示す図である。図19に示すように、表示装置100は、表示領域111内に画素領域112を配置して構成される。画素領域112は、有機EL発光素子を駆動する薄膜トランジスタを使用している。
ドライバ領域115からは、発光制御線(Vgp)及び書き込み制御線が各画素領域112に供給されている。ドライバ領域116からは、電流線(Idata)及び電源線(Vdd)が各画素領域112に供給されている。書き込み制御線と電流線(Idata)を制御することにより、各画素領域に対する電流プログラムが行われ、発光制御線(Vgp)を制御することにより発光が制御される。そして、この表示装置100では、ドライバ領域115及び116において本発明に係るCMOSトランジスタが使用されている。
なお、前記において説明した回路は、発光要素に電流発光素子を使用する場合の回路の一例であり、他の回路構成とすることも可能である。また、発光要素には電流発光素子以外にも液晶表示素子を用いることも可能であり、この場合は液晶表示素子に対応して回路構成を変更すればよい。
<第6の実施の形態>
図20は、上述した表示装置100を適用可能な電子機器、すなわち本発明に係るCMOS回路を適用可能な電子機器の具体例を示す図である。
図20(a)は、本発明に係るCMOS回路が搭載された携帯電話230であり、該携帯電話230は、電気光学装置(表示パネル)100、アンテナ部231、音声出力部232、音声入力部233、及び操作部234などを備えて構成されている。携帯電話230においては、上述した表示装置100は表示パネルとして利用可能であり、本発明に係るCMOS回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
図20(b)は、本発明に係るCMOS回路が搭載されたビデオカメラ240であり、該ビデオカメラ240は、電気光学装置(表示パネル)100、受像部241、操作部242、及び音声入力部243などを備えて構成されている。ビデオカメラ240においては、上述した表示装置100は表示パネルとして利用可能であり、本発明に係るCMOS回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
図20(c)は、本発明に係るCMOS回路が搭載された携帯型パーソナルコンピュータ250であり、該携帯型パーソナルコンピュータ250は、電気光学装置(表示パネル)100、カメラ部251、及び操作部252などを備えて構成されている。携帯型パーソナルコンピュータ250においては、上述した表示装置100は表示パネルとして利用可能であり、本発明に係るCMOS回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
図20(d)は、本発明に係るCMOS回路が搭載されたヘッドマウントディスプレイ260であり、該ヘッドマウントディスプレイ260は、電気光学装置(表示パネル)100、バンド部261、及び光学系収納部262などを備えて構成されている。ヘッドマウントディスプレイ260においては、上述した表示装置100は表示パネルとして利用可能であり、本発明に係るCMOS回路は、例えば表示パネルや、内蔵される集積回路において適用可能である。
図20(e)は、本発明に係るCMOS回路が搭載されたリア型プロジェクター270であり、該リア型プロジェクター270は、電気光学装置(光変調器)100、光源272、光学系273、ミラー274、ミラー275、及びスクリーン276などを筐体内271に備えて構成されている。リア型プロジェクター270においては、上述した表示装置100は光変調器として利用可能であり、本発明に係るCMOS回路は、例えば光変調器や、内蔵される集積回路において適用可能である。
図20(f)は、本発明に係るCMOS回路が搭載されたフロント型プロジェクター280であり、該フロント型プロジェクター280は、電気光学装置(画像表示源)100及び光学系281などを筐体内282に備えて構成されており、画像をスクリーン283に表示可能とされている。フロント型プロジェクター280においては、上述した表示装置100は画像表示源として利用可能であり、本発明に係るCMOS回路は、例えば画像表示源や、内蔵される集積回路において適用可能である。
また、本発明に係るCMOS回路は、前記の電子機器に限らず、あらゆる電子機器に適用可能である。例えば、前記の他にも、腕時計、ICカード、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型TV、DSP装置、PDA、電子手帳、電光掲示板、宣伝広告用ディスプレイなどの製造にも適用可能であり、高品質な電子機器が実現可能である。
なお、本発明は、NMOSトランジスタとPMOSトランジスタとによりCMOS回路を構成しており、NMOSトランジスタからの出力とPMOSトランジスタからの出力とがつながる構成を含む回路であれば、広く適用することが可能である。すなわち、本発明は、図3に示したようなNOT回路、図21に示すようなNAND回路、図22に示すようなNOR回路に用いて好適である。
10…ガラス基板、12…絶縁膜、16…略単結晶珪素膜、161,162,163,164,165,166…単結晶粒、20…酸化珪素膜、21…ソース領域、22,221,222,223,224…ゲート電極、23…ドレイン領域、24…ドレイン領域、25…ソース領域、26…チャネル領域、27…チャネル領域、28…酸化珪素膜、30…ソース電極、31…ドレイン電極、32…ソース電極、36,37,38,39…電界緩和領域、52…起点部(グレイン・フィルタ)、54,55,56,57,58,59,60…結晶粒界。