KR101988014B1 - 어레이 기판의 제조 방법 및 이에 사용되는 제조 장치 - Google Patents

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Abstract

어레이 기판의 제조 방법은 반도체층을 형성하는 단계, 상기 반도체층과 절연되게 게이트 전극을 형성하는 단계, 상기 게이트 전극과 절연되고, 상기 반도체층에 접속되는 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 드레인 전극에 접속되는 화소 전극을 형성하는 단계를 포함한다. 여기서, 상기 게이트 전극을 형성하는 단계, 상기 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 화소 전극을 형성하는 단계 중 적어도 하나의 단계는 기판 상에 도전막을 형성하는 단계, 상기 도전막이 형성된 상기 기판을 0℃ 이하의 온도로 냉각시키는 단계, 냉각된 상기 기판을 가열하는 단계, 및 상기 도전막을 패터닝하는 단계를 포함할 수 있다.

Description

어레이 기판의 제조 방법 및 이에 사용되는 제조 장치{METHOD FOR FABRICATING ARRAY SUBTRATE AND FABRICATION APPARATUS USED THEREFOR}
본 발명은 어레이 기판의 제조 방법 및 이에 사용되는 제조 장치에 관한 것으로, 보다 상세하게는 금속막 증착 공정 후 어레이 기판의 휨 현상을 방지할 수 있는 어레이 기판의 제조 방법 및 이에 사용되는 제조 장치에 관한 것이다.
최근 정보화 사회로 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시 장치의 필요성이 대두되어, 투명 절연성 기판 상에 박막 트랜지스터를 구비하는 능동형 표시 장치가 개발되고 있다.
상기 박막 트랜지스터는 다수의 도전 패턴 및 절연막을 포함한다. 따라서, 상기 박막 트랜지스터를 제조하기 위해서는 다수의 도전 패턴 형성 공정 및 다수의 절연막 형성 공정이 요구된다. 여기서, 상기 도전 패턴 공정은 일반적으로 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 도전막을 증착하고, 포토리소그래피법을 이용하여 상기 도전막을 패터닝하여 수행될 수 있다.
그러나, 상기 물리 기상 증착법 또는 화학 기상 증착법과 같은 도전막 증착 방법은 일반적으로 고온 공정으로, 상기 도전막 증착 이후에 상기 기판의 휨 현상을 유발할 수 있다. 상기 기판의 휨 현상은 상기 투명 절연성 기판 및 및 상기 도전막의 열팽창 계수 차이로 인하여, 고온 공정 이후 상기 투명 절연성 기판의 수축율 및 상기 도전막의 수축율이 다르기 때문에 발생할 수 있다.
본 발명의 일 목적은 기판의 휨 현상을 방지할 수 있는 어레이 기판의 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 상기 어레이 기판의 제조 방법에 사용될 수 있는 제조 장치를 제공하는 데에 있다.
본 발명의 일 목적을 달성하기 위하여, 어레이 기판의 제조 방법은 반도체층을 형성하는 단계, 상기 반도체층과 절연되게 게이트 전극을 형성하는 단계, 상기 게이트 전극과 절연되고, 상기 반도체층에 접속되는 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 드레인 전극에 접속되는 화소 전극을 형성하는 단계를 포함한다. 여기서, 상기 게이트 전극을 형성하는 단계, 상기 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 화소 전극을 형성하는 단계 중 적어도 하나의 단계는 기판 상에 도전막을 형성하는 단계, 상기 도전막이 형성된 상기 기판을 0℃ 이하의 온도로 냉각시키는 단계, 냉각된 상기 기판을 가열하는 단계, 및 상기 도전막을 패터닝하는 단계를 포함할 수 있다.
상기 기판은 -25℃ 내지 -60℃의 범위로 냉각될 수 있다.
또한, 본 발명의 일 목적을 달성하기 위하여, 어레이 기판의 제조 방법은 반도체층과 절연되도록 제1 도전막을 형성하는 단계, 상기 제1 도전막이 형성된 상기 베이스 기판을 0℃ 이하의 온도로 냉각시키는 제1 냉각 단계, 상기 제1 도전막이 형성되고 냉각된 상기 베이스 기판을 상온으로 가열하는 제1 가열 단계, 상기 제1 도전막을 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 전극과 절연되고, 상기 반도체층에 접속하는 제2 도전막을 형성하는 단계, 상기 제2 도전막이 형성된 상기 베이스 기판을 냉각시키는 제2 냉각 단계, 상기 제2 도전막이 형성되고 냉각된 상기 베이스 기판을 상온으로 가열하는 제 2 가열 단계, 상기 제2 도전막을 패터닝하여 상기 반도체층에 접속되는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 드레인 전극에 접속하는 제3 도전막을 형성하는 단계, 상기 제3 도전막이 형성된 상기 베이스 기판을 냉각시키는 제3 냉각 단계, 상기 제3 도전막이 형성되고 냉각된 상기 베이스 기판을 상온으로 가열하는 제 3 가열 단계, 및 상기 제3 도전막을 패터닝하여 상기 드레인 전극에 접속되는 화소 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 어레이 기판의 제조 장치는 냉각 챔버 및 가열 챔버를 포함한다. 상기 냉각 챔버는 도전막이 형성된 피처리 기판을 수용하는 공간을 제공하는 제1 챔버 하우징, 및 상기 제1 챔버 하우징 내부에 배치되어 상기 피처리 기판이 안착되고 상기 피처리 기판을 냉각시킬 수 있는 냉각 플레이트를 구비할 수 있다. 상기 가열 챔버는 냉각된 상기 피처리 기판을 수용하는 공간을 제공하는 제2 챔버 하우징, 및 상기 제2 챔버 하우징 내에 배치되어 상기 피처리 기판이 안착되고 상기 피처리 기판을 가열할 수 있는 가열 플레이트를 구비할 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위하여, 어레이 기판의 제조 장치는 도전막이 형성된 피처리 기판을 냉각 및 가열할 수 있는 기판 처리 챔버를 포함한다. 상기 기판 처리 챔버는 상기 피처리 기판을 수용할 수 있는 내부 공간을 제공하는 챔버 하우징, 상기 내부 공간에 배치되어 상기 피처리 기판이 안착되고, 상기 피처리 기판을 냉각시킬 수 있는 냉각 플레이트, 상기 냉각 플레이트의 하부에 배치되어 상기 피처리 기판을 상기 냉각 플레이트로부터 이격시키는 기판 승강 장치, 및 상기 내부 공간에 배치되어 상기 냉각 플레이트로부터 이격된 상기 피처리 기판을 가열시킬 수 있는 가열 플레이트를 포함한다.
본 발명의 어레이 기판의 제조 방법 및 이에 사용되는 제조 장치는 기판 및 도전막 사이의 열팽창 계수로 인하여 발생하는 스트레스를 제거 또는 완화시켜 기판의 휨 현상을 방지할 수 있다.
도 1은 표시 장치를 설명하기 위한 사시도이다.
도 2는 도 1에 도시된 어레이 기판에서 하나의 화소 영역을 설명하기 위한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 4는 피처리 기판의 도전막 두께에 따른 스트레스를 측정한 그래프이다.
도 5는 도전막 두께에 따른 피처리 기판의 휨 변형을 설명하기 위한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 어레이 기판의 제조 장치를 설명하기 위한 개념도이다.
도 7은 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 피처리 기판을 냉각 및 가열한 경우에 상기 피처리 기판에 발생하는 스트레스의 변화를 설명하기 위한 그래프이다.
도 8은 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 피처리 기판을 -25℃로 냉각한 경우 피처리 기판의 휨 변형을 설명하기 위한 그래프이다.
도 9는 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 피처리 기판을 -60℃로 냉각한 경우 피처리 기판의 휨 변형을 설명하기 위한 그래프이다.
도 10은 피처리 기판에서 발생한 스트레스를 해소하지 않은 경우 및 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 상기 피처리 기판에서 발생한 스트레스를 해소한 경우의 상기 피처리 기판의 휨 변형율을 비교하기 위한 그래프이다.
도 11 내지 도 20은 도 6에 도시된 어레이 기판의 제조 장치를 이용한 어레이 기판의 제조 방법을 설명하기 위한 공정 단면도이다.
도 21은 본 발명의 다른 실시예에 따른 어레이 기판의 제조 장치를 설명하기 위한 개념도이다.
도 22는 도 21에 도시된 어레이 기판의 제조 장치의 작동을 설명하기 위한 개념도이다.
이하, 첨부된 도면을 참조하여, 본 발명의 바람직한 실시예를 보다 상세히 설명한다.
도 1은 표시 장치를 설명하기 위한 사시도이다.
도 1을 참조하면, 표시 장치는 적어도 표시 패널(10)을 포함한다.
상기 표시 패널(10)은 능동형(active matrix) 표시 패널로서, 다양한 형태의 표시 패널이 적용될 수 있다. 예를 들면, 상기 표시 패널(10)로 유기 발광 표시 패널(organic light emitting display panel, OLED panel), 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electrophoretic display panel, EPD panel), 및 전기 습윤 표시 패널(electrowetting display panel, EWD panel) 중 어느 하나가 사용될 수 있다. 한편, 상기 표시 패널(10)로 액정 표시 패널, 전기영동 표시 패널, 및 전기 습윤 표시 패널과 같이 비발광성 표시 패널을 사용하는 경우, 상기 표시 장치는 상기 표시 패널(10)로 광을 공급하는 백라이트 유닛(Back-light unit)(미도시)을 구비할 수도 있다. 본 실시예에서는 상기 표시 패널(10)로 상기 액정 표시 패널을 예로서 설명한다.
상기 표시 패널(10)은 장변 및 단변을 구비하는 직사각형의 판상으로 마련되며, 표시 영역에서 화상을 표현한다. 또한, 상기 표시 패널(10)은 어레이 기판(100), 상기 어레이 기판(100)에 대향되는 대향 기판(200) 및 상기 어레이 기판(100)과 상기 대향 기판(200) 사이에 형성된 액정층(300)을 포함한다.
상기 어레이 기판(100)에는 다수의 화소 영역(PA)이 매트릭스 형태로 배치될 수 있다. 각 화소 영역(PA)은 게이트 라인(미도시) 및 데이터 라인(미도시)에 전기적으로 연결되는 박막 트랜지스터(미도시)를 구비한다. 상기 박막 트랜지스터는 상기 화소 전극에 전기적으로 연결되며, 상기 데이터 라인에서 전달되는 구동 신호를 상기 화소 전극 측으로 제공한다.
또한, 상기 어레이 기판(100)의 일측에는 드라이버 IC(미도시)가 구비될 수 있다. 상기 드라이버 IC는 외부로부터 각종 신호를 입력받으며, 입력된 각종 제어 신호에 응답하여 상기 표시 패널(10)을 구동하는 상기 구동 신호를 상기 박막 트랜지스터 측으로 출력한다.
상기 대향 기판(200)은 그 일면 상에 상기 백라이트 유닛에서 제공되는 광을 이용하여 소정의 색을 구현하는 RGB 컬러필터(미도시) 및 상기 RGB 컬러필터 상에 형성되어 상기 화소 전극과 대향하는 공통 전극(미도시)을 구비할 수 있다. 여기서 상기 RGB 컬러필터는 박막 공정을 통하여 형성될 수 있다. 한편, 본 발명에서는 상기 대향 기판(200)에 컬러필터가 형성된 것을 예를 들어 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 RGB 컬러필터는 상기 어레이 기판(100) 상에 형성될 수도 있다.
상기 액정층(300)은 상기 화소 전극 및 상기 공통 전극에 인가되는 전압에 의하여 특정 방향으로 배열됨으로써, 상기 백라이트 유닛로부터 제공되는 상기 광의 투과도를 조절하여, 상기 표시 패널(10)이 영상을 표시할 수 있도록 한다.
한편, 상기 어레이 기판(100) 및 상기 대향 기판(200) 중 적어도 하나는 상기 각 화소 사이의 영역에 배치된 블랙 매트릭스(미도시)를 더 포함할 수 있다. 상기 블랙 매트릭스는 각 화소를 투과하는 광의 간섭을 방지하여 상기 표시 패널(10)의 콘트라스트(contrast)를 향상시킬 수 있다.
도 2는 도 1에 도시된 어레이 기판에서 하나의 화소 영역을 설명하기 위한 평면도이며, 도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 2 및 도 3을 참조하면, 어레이 기판(100)은 다수의 화소 영역(PA)으로 구분될 수 있으며, 베이스 기판(110), 상기 베이스 기판(110) 상에 배치되는 제1 방향으로 연장된 게이트 라인(GL), 상기 게이트 라인(GL)과 절연되고 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인(DL), 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 접속하는 박막 트랜지스터(TFT), 및 상기 박막 트랜지스터(TFT)에 접속하는 화소 전극(190)을 포함한다.
이하에서는 상기 어레이 기판(100)을 보다 상세히 설명한다.
우선, 상기 베이스 기판(110)은 투명 절연 물질을 포함하여 광의 투과가 가능하며, 장변 및 단변을 구비하는 직사각의 판상일 수 있다.
상기 박막 트랜지스터(TFT)는 반도체층(130), 게이트 전극(150), 소스 전극(171) 및 드레인 전극(175)을 포함할 수 있다.
상기 반도체층(130)은 상기 베이스 기판(110) 상에 배치되며, 비정질 실리콘(amorphous-Si), 다결정 실리콘(poly-Si) 및 단결정 실리콘(single crystal Si) 중 어느 하나일 수 있다. 또한, 상기 반도체층(130)은 n형 불순물 또는 p형 불순물이 주입된 소스 영역(131) 및 드레인 영역(132)과, 및 상기 소스 영역(131) 및 드레인 영역(132) 사이의 채널 영역(133)을 포함할 수 있다. 또한, 상기 소스 영역(131) 및 상기 드레인 영역(132)과 상기 채널 영역(133) 사이의 저농도 불순물 영역(LDD)을 더 포함할 수 있다. 상기 저농도 불순물 영역(LDD)은 상기 소스 영역(131) 및 상기 드레인 영역(132)에 비하여 불순물의 농도가 낮은 영역이다. 상기와 같이, 상기 반도체층(130)이 상기 저농도 불순물 영역(LDD)을 구비하면, 상기 반도체층(130)의 안정성이 높아지며, 핫 캐리어로 인한 특성 열화 및 오프 누설 전류(off leakage current) 등을 최소화할 수 있다.
한편, 상기 베이스 기판(120) 및 상기 반도체층(130) 사이에는 버퍼층(120)이 배치될 수 있다. 상기 버퍼층(120)은 실리콘 산화물(SiOx, x≥1) 및 실리콘 질화물(SiNx, x≥1) 중 어느 하나를 포함하는 단일막 구조를 가질 수 있다. 또한, 상기 버퍼층(120)은 실리콘 산화물층 및 실리콘 질화물층이 적층된 다중막 구조를 가질 수 있다. 상기 버퍼층(120)은 상기 베이스 기판(110) 내에 포함된 금속 이온(Metal ion) 등의 불순물이 상기 반도체층(130)으로 확산되는 것을 방지할 수 있다.
상기 게이트 전극(150)은 상기 반도체층(130) 상에 배치되고, 상기 반도체층(130) 및 상기 게이트 전극(150) 사이에 배치된 제1 절연막(140)에 의하여 상기 반도체층(130)과 절연될 수 있다. 또한, 상기 게이트 전극(150)은 상기 게이트 라인(GL)에서 상기 화소 영역(PA) 내로 연장된 형상일 수 있으며, 상기 채널 영역(133)과 중첩될 수 있다.
상기 게이트 전극(150) 상에는 상기 베이스 기판(110)의 전면을 커버할 수 있는 제2 절연막(160)이 배치될 수 있다. 여기서, 상기 제2 절연막(160)에는 상기 반도체층(130)의 상기 소스 영역(131)의 일부를 노출시키는 제1 콘택 홀(161) 및 상기 드레인 영역(132)의 일부를 각각 노출시킬 수 있는 제2 콘택 홀(163)이 마련된다.
상기 소스 전극(171) 및 상기 드레인 전극(175)은 상기 제2 절연막(160) 상에 배치된다. 여기서, 상기 소스 전극(171)은 상기 제1 콘택 홀(161)을 통하여 상기 소스 영역(131)과 접촉하며, 상기 드레인 전극(175)은 상기 제2 콘택 홀(163)을 통하여 상기 드레인 영역(132)과 접촉한다. 또한, 상기 소스 전극(171)은 상기 데이터 라인(DL)에서, 상기 화소 영역(PA) 내로 연장된 형상일 수 있으며, 상기 소스 전극(171)의 적어도 일부는 상기 소스 영역(131)과 중첩될 수 있다. 한편, 도면 상에는 도시되지 않았으나, 상기 소스 영역(131)과 상기 소스 전극(171) 사이 및 상기 드레인 영역(132) 및 상기 드레인 전극(175) 사이에는 오믹 콘택층(미도시)이 배치될 수도 있다.
상기 박막 트랜지스터(TFT) 상에는 제3 절연막(180)이 배치되고, 상기 제3 절연막(180)의 일부는 제거되어 상기 드레인 전극(175)의 일부를 노출시킨다. 여기서, 상기 드레인 전극의 일부를 노출시키는 상기 제3 절연막(180)의 영역은 비아 홀(181)로 칭할 수 있다. 또한, 상기 제3 절연막(180)은 유무기 복합막으로 이루어져, 상기 박막 트랜지스터(TFT)에 의해 발생하는 상기 어레이 기판(100)의 단차를 제거하여 평탄화시킬 수 있다.
상기 화소 전극(190)은 비아 홀(181)을 통하여 상기 드레인 전극(175)과 접촉한다. 따라서, 상기 화소 전극(190)은 상기 데이터 라인(DL)에서 입력된 표시 장치의 구동 신호를 상기 박막 트랜지스터(TFT)를 통하여 제공받을 수 있다.
여기서, 상기 화소 전극(190)은 투명 전도성 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(190)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나의 투명 도전성 산화물을 포함할 수 있다. 상기 화소 전극(190)은 주로 상기 ITO를 포함하여 형성될 수 있다.
한편, 상기 어레이 기판(100)을 제조하는 방법은 상기 게이트 전극(150) 및 상기 게이트 라인(GL)과, 상기 데이터 라인(DL), 상기 소스 전극(171) 및 상기 드레인 전극(175)과, 상기 화소 전극(190)과 같은 전기 배선부를 형성하기 위하여, 상기 베이스 기판(110), 상기 제1 절연막(140), 상기 제2 절연막(160) 및 상기 제3 절연막(180) 상에 도전막을 형성하고 포토리소그래피법을 통하여 상기 도전막을 패터닝하는 공정을 포함한다.
그러나, 상기 도전막을 형성하기 위하여는 물리 기상 증착(PVD)법 또는 화학 기상 증착(CVD)법을 이용하는데, 상기 물리 기상 증착(PVD)법 및 상기 화학 기상 증착(CVD)법은 일반적으로 100℃ 이상의 고온 공정에서 수행된다. 또한, 상기 도전막을 패터닝하는 공정은 건식 식각 또는 습식 식각을 이용하여 수행되며, 상기 도전막을 패터닝하는 공정은 상기 도전막을 형성하는 공정에 비하여 낮은 온도에서 수행된다.
따라서, 상기 도전막을 패터닝하는 공정에서 상기 베이스 기판(110) 및 상기 도전막 사이의 열팽창 계수 차이로 인하여 상기 베이스 기판(110)에 스트레스가 작용하며, 상기 스트레스는 상기 베이스 기판(110)의 휨 현상을 유발할 수 있다.
도 4는 피처리 기판의 도전막 두께에 따른 스트레스를 측정한 그래프이며, 도 5는 도전막 두께에 따른 피처리 기판의 휨 변형을 설명하기 위한 그래프이다. 여기서, 상기 피처리 기판은 투명 유리 재질이고 0.5㎜의 두께를 가지는 베이스 기판 상에 Cu 재질의 도전막이 형성된 것이다.
도 4 및 도 5를 참조하면, 도전막의 두께가 증가할수록 베이스 기판에 작용하는 스트레스가 증가함을 알 수 있다. 즉, 상기 베이스 기판 상에 형성된 도전막의 두께가 증가할수록 냉각시 상기 도전막의 수축량이 크므로 상기 베이스 기판에 가해지는 스트레스가 큰 것이다.
따라서, 도 5에 도시된 바와 같이 상기 도전막의 두께가 증가할수록 상기 베이스 기판의 휨 변형량이 증가하게 된다.
따라서, 상기 도전막이 형성된 베이스 기판(110)에서, 상기 베이스 기판(110)에 작용하는 스트레스를 해소할 필요가 있다.
도 6은 본 발명의 일 실시예에 따른 어레이 기판의 제조 장치를 설명하기 위한 개념도이다.
도 6을 참조하면, 어레이 기판의 제조 장치는 제1 로드락 챔버(21), 냉각 챔버(22), 가열 챔버(23) 및 제2 로드락 챔버(34)를 포함할 수 있다.
상기 제1 로드락 챔버(21)는 대기압 상태 및 상기 냉각 챔버(22)를 연결하며, 대기압 상태에서 상기 제1 로드락 챔버(21)로 피처리 기판(T.S)이 투입되면 냉각 챔버(22)와 유사한 진공 상태를 형성한다. 따라서, 상기 제1 로드락 챔버(21)는 상기 피처리 기판의 로딩시 냉각 챔버(22)의 급격한 환경 변화를 방지하는 완충 챔버 역할을 수행한다.
한편, 상기 피처리 기판(T.S)은 베이스 기판(B.S) 상에 도전막(C.L)이 형성된 상태일 수 있다.
상기 베이스 기판(B.S)은 투명 유리 기판 또는 투명 플라스틱 기판과 같은 투명 절연성 기판 자체일 수 있다. 또한, 상기 베이스 기판(B.S) 및 상기 도전막(C.L) 사이에는 절연막(미도시)이 배치될 수도 있다.
상기 도전막(C.L)은 Cu, MoW, Al, AlNd, Mo, TiW, Ta 및 Cr 중 어느 하나를 포함하는 단일막 구조를 가질 수 있다. 또한, 상기 도전막(C.L)은 Cu막, MoW막, Al막, AlNd막, Mo막, TiW막, Ta막 및 Cr막 중 2 이상의 막이 적층된 다중막 구조를 가질 수도 있다. 또한, 상기 도전막(C.L)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 제2 로드락 챔버(34)는 상기 제1 로드락 챔버(21)와는 반대로, 상기 가열 챔버(23) 및 상기 대기압 상태를 연결하며, 상기 가열 챔버(23)에서 상기 제2 로드락 챔버(34)로 상기 피처리 기판(T.S)이 투입되면, 상기 대기압 상태와 유사한 상태를 형성한다. 따라서, 상기 제2 로드락 챔버(34)는 상기 피처리 기판(T.S)의 로딩시 대기압 상태로의 급격한 환경 변화를 방지하는 완충 챔버 역할을 수행한다.
상기 냉각 챔버(22)는 제1 챔버 하우징(22A) 및 냉각 플레이트(22B)를 포함할 수 있다. 상기 제1 챔버 하우징(22A)은 상기 피처리 기판(T.S) 및 상기 냉각 플레이트(22B)를 수용할 수 있는 내부 공간을 제공하며, 상기 내부 공간은 진공 상태를 유지할 수 있다. 상기 냉각 플레이트(22B)는 상기 피처리 기판(T.S)이 안착될 수 있으며, 상기 피처리 기판(T.S)을 0℃이하로 냉각시킨다. 여기서, 상기 냉각 플레이트(22B)는 상기 피처리 기판(T.S)을 -25℃ 내지 -60℃의 범위로 냉각시킬 수 있다.
상기 가열 챔버(23)는 제2 챔버 하우징(23A) 및 가열 플레이트(23B)를 포함할 수 있다. 상기 제2 챔버 하우징(23A)은 상기 제1 챔버 하우징(22A)과 같이, 상기 피처리 기판(T.S) 및 상기 가열 플레이트(23B)를 수용할 수 있는 내부 공간을 제공하며, 상기 제2 챔버 하우징(23A)의 상기 내부 공간은 진공 상태를 유지할 수 있다. 상기 가열 플레이트(23B)는 상기 피처리 기판(T.S)이 안착될 수 있으며, 상기 피처리 기판(T.S)을 상온으로 가열할 수 있다.
한편, 상기 제1 로드락 챔버(21), 상기 냉각 챔버(22), 상기 가열 챔버(23) 및 상기 제2 로드락 챔버(34)는 모두 내부 공간을 진공 상태를 유지하여야 한다. 상기 내부 공간을 진공 상태로 유지하기 위하여 각 챔버(21, 22, 23, 24)의 일측에 배치된 배기관 및 상기 배기관에 연결된 진공 펌프를 더 구비할 수 있다.
이하, 상기 어레이 기판의 제조 장치의 작동을 설명한다 .
우선, 상기 베이스 기판(B.S) 상에 상기 도전막(C.L)을 형성하여 상기 피처리 기판(T.S)을 제조한다.
그런 다음 상기 피처리 기판(T.S)을 상기 어레이 기판의 제조 장치의 상기 제1 로드락 챔버(21)로 제공한다. 여기서, 상기 냉각 챔버(22) 및 상기 가열 챔버(23)의 상기 내부 공간은 모두 진공 상태를 유지하고 있다.
상기 제1 로드락 챔버(21)로 상기 피처리 기판(T.S)이 제공되면, 상기 제1 로드락 챔버(21)는 상기 진공 펌프의 작동에 의하여 상기 내부 공간을 진공 상태로 변경한다.
상기 제1 로드락 챔버(21)의 상기 내부 공간이 진공 상태로 유지되면, 상기 피처리 기판(T.S)을 상기 냉각 챔버(22)로 이송하여 상기 피처리 기판(T.S)을 상기 냉각 플레이트(22B)에 안착시킨다. 여기서, 상기 베이스 기판(B.S)은 상기 냉각 플레이트(22B)와 접촉할 수 있다.
상기 피처리 기판(T.S)이 상기 냉각 플레이트(22B)에 안착되면, 상기 냉각 플레이트(22B)는 상기 피처리 기판(T.S)을 0℃ 이하로 냉각시킨다. 여기서, 상기 냉각 플레이트(22B)는 상기 피처리 기판(T.S)을 -25℃ 내지 -60℃로 냉각시킬 수 있다.
상기 냉각된 피처리 기판(T.S)은 상기 가열 챔버(23)로 제공되며, 상기 피처리 기판(T.S)은 상기 가열 플레이트(23B) 상에 안착된다. 상기 피처리 기판(T.S)이 상기 가열 플레이트(23B)에 안착되면, 상기 가열 플레이트(23B)는 상온으로 상기 피처리 기판(T.S)을 가열한다.
상기 가열된 피처리 기판(T.S)은 상기 제2 로드락 챔버(34)로 제공된다. 상기 제2 로드락 챔버(34)는 상기 피처리 기판(T.S)이 제공되기 전에는 진공 상태를 유지하고, 상기 피처리 기판(T.S)이 제공된 후, 상기 내부 공간의 압력을 대기압까지 상승시킨다.
상술한 바와 같이 상기 어레이 기판의 제조 장치를 이용하면, 상기 베이스 기판(110) 상에 상기 도전막(C.L)이 형성된 상기 피처리 기판(T.S)은 냉각 및 가열에 의하여 상기 베이스 기판(B.S)에 가해지는 스트레스를 해소할 수 있다.
도 7은 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 피처리 기판을 냉각 및 가열한 경우에 상기 피처리 기판에 발생하는 스트레스의 변화를 설명하기 위한 그래프이며, 도 8은 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 피처리 기판을 -25℃로 냉각한 경우 피처리 기판의 휨 변형을 설명하기 위한 그래프이며, 도 9는 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 피처리 기판을 -60℃로 냉각한 경우 피처리 기판의 휨 변형을 설명하기 위한 그래프이며, 도 10은 피처리 기판에서 발생한 스트레스를 해소하지 않은 경우 및 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 상기 피처리 기판에서 발생한 스트레스를 해소한 경우의 상기 피처리 기판의 휨 변형율을 비교하기 위한 그래프이다. 여기서, 상기 피처리 기판은 투명 유리 재질이고 0.5㎜의 두께를 가지는 베이스 기판 상에 Cu 재질의 도전막이 형성된 것이다.
우선, 도 7을 참조하면, 베이스 기판 상에 3㎜ 두께의 도전막이 형성된 피처리 기판을 도 6에 도시된 어레이 기판의 제조 장치를 이용하여 냉각을 하면, 냉각 이전에 비하여 상기 피처리 기판에서 발생하는 스트레스가 증가함을 알 수 있다. 이는 상기 베이스 기판 및 상기 도전막 사이의 열팽창 계수의 차이에 의한 것이다.
그러나, 상기 냉각된 피처리 기판을 다시 가열하면, 상기 피처리 기판에서 발생하는 스트레스가 감소된다. 이는 상기 가열에 의하여 상기 베이스 기판 및 상기 도전막이 다시 팽창하여 상기 스트레스가 감소하기 때문이다. 특히, 상기 피처리 기판을 -25℃로 냉각한 후 상온으로 가열하는 경우에 비하여 상기 피처리 기판을 -60℃로 냉각한 후 상온으로 가열하는 경우가 상기 피처리 기판에 가해지는 스트레스가 적음을 알 수 있다.
한편, 도 8 내지 도 10을 참조하면, 상기 피처리 기판을 -25℃로 냉각한 후 상온으로 가열하는 경우에는 상기 피처리 기판의 스트레스를 해소하지 않는 경우에 비하여, 상기 도전막의 두께에 관계없이 약 40% 내외로 상기 피처리 기판의 휨 변형이 감소함을 알 수 있다.
또한, 상기 피처리 기판을 -60℃로 냉각한 후 상온으로 가열하는 경우에는 상기 피처리 기판의 스트레스를 해소하지 않는 경우에 비하여, 상기 도전막의 두께에 따라 약 60% 내지 80% 정도 상기 피처리 기판의 휨 변형이 감소함을 알 수 있다.
도 11 내지 도 20은 도 6에 도시된 어레이 기판의 제조 장치를 이용한 어레이 기판의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 도 11을 참조하면, 우선, 베이스 기판(110)을 준비한다. 상기 베이스 기판(110)은 투명 유리 또는 투명 플라스틱 재질과 같이 광 투과가 능한 절연성 물질을 포함할 수 있으며, 그 표면은 실질적으로 평탄화된 상태일 수 있다.
상기 베이스 기판(110)을 준비한 후, 상기 베이스 기판(110) 상에 산화막 등으로 버퍼층(120)을 형성한다. 여기서, 상기 버퍼층(120)은 상기 베이스 기판(110) 내에 포함된 금속 이온(Metal ion) 등의 불순물이 액티브 채널(Active channel)로 확산되는 것을 방지하기 위하여 형성하는 것이며, 상기 버퍼층(120)은 물리 기상 증착(Physical Vapor Deposition, PVD)법 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)법을 이용하여 형성될 수 있다.
상기 버퍼층(120)을 형성한 후, 상기 베이스 기판(110) 상에 폴리 실리콘층(130P)을 형성한다. 여기서, 상기 폴리 실리콘층(130P)은 상기 베이스 기판(110) 상에 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 비정질 실리콘을 증착하고, 상기 비정질 실리콘을 결정화하여 형성된다. 또한, 상기 비정질 실리콘을 결정화하기 전에 상기 비정질 실리콘 내에 함유된 수소(H) 성분을 제거하는 탈수소 처리를 수행할 수도 있다. 상기 비정질 실리콘을 결정화하는 방법은 고상결정화(Solid Phase Crystallization: SPC)법, 엑시머 레이저(Excimer Laser Crystallization: ELC)법, 연속측면고상화(Sequential Lateral Solidification: SLS)법, 금속 유도 결정화(Metal Induced Crystallization: MIC)법, 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC)법 중 하나일 수 있다.
도 12를 참조하면, 상기 폴리 실리콘층(130P)을 형성한 후, 상기 폴리 실리콘층(130P) 상에 포토레지스트를 도포하고 현상하여 식각을 위한 제1 마스크(M1)를 형성하고, 상기 제1 마스크(M1)를 이용하여 상기 폴리 실리콘층(130P)을 패터닝하여 반도체층(130)을 형성한다.
도 13을 참조하면, 상기 반도체층(130)을 형성한 후, 상기 제1 마스크(M1)를 제거하고 상기 반도체층(130)을 커버하는 제1 절연막(140)을 형성한다. 상기 제1 절연막(140)은 이후에 형성되는 게이트 전극(150) 및 상기 반도체층(130) 사이에 배치되어 상기 게이트 전극(150) 및 상기 반도체층(130)을 절연하는 게이트 절연막일 수 있다.
상기 제1 절연막(140)을 형성한 후, 상기 제1 절연막(140) 상에 도전성 물질을 포함하는 제1 도전막(150P)을 형성한다. 여기서, 상기 제1 도전막(150P)은 상기 제1 절연막(140)에 의하여 상기 반도체층(130)과 절연된다. 또한, 상기 제1 도전막(150P)은 Cu, MoW, Al, AlNd, Mo, TiW, Ta 및 Cr 중 어느 하나를 포함하는 단일막 구조를 가질 수 있다. 또한, 상기 제1 도전막(150P)은 MoW막, Al막, AlNd막, Mo막, TiW막, Ta막 및 Cr막 중 2 이상의 막이 적층된 다중막 구조를 가질 수도 있다.
상기 제1 도전막(150P)을 형성한 후, 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)을 도 6에 도시된 어레이 기판(100)의 제조 장치로 제공하여 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)에서 발생할 수 있는 스트레스를 해소한다.
이를 보다 상세히 설명하면, 우선, 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)을 제1 로드락 챔버(21)로 제공한다.
상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)이 제공되면, 상기 제1 로드락 챔버(21)는 대기압 상태에서 감압을 실시하여 진공 상태로 변경된다. 따라서, 상기 제1 로드락 챔버(21)는 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)이 진공 환경으로 직접 제공되는 경우에 비하여, 기압 변화에 따라 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)에 손상이 발생하는 것을 방지할 수 있다.
상기 제1 로드락 챔버(21)가 진공 상태를 유지하면, 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)를 냉각 챔버(22)로 제공하여 냉각 플레이트(22B) 상에 안착시킨다. 상기 냉각 챔버(22)의 제1 챔버 하우징(22A)은 상기 제1 로드락 챔버(21)와 같이 진공 상태로 유지된다. 또한, 상기 냉각 플레이트(22B)는 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)을 -25℃ 내지 -60℃의 범위로 냉각시킨다.
상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)이 냉각되면, 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)을 가열 챔버(23)로 제공하여 가열 플레이트(23B) 상에 안착시킨다. 상기 가열 챔버(23)의 제2 챔버 하우징(23A)은 상기 제1 로드락 챔버(21) 및 상기 제1 챔버 하우징(22A)과 같이 진공 상태를 유지된다. 또한, 상기 가열 플레이트(23B)는 냉각되고 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)을 상온으로 가열한다.
상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)이 상온으로 가열되면, 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)을 제2 로드락 챔버(34)로 제공한다. 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)이 제공되면, 상기 제2 로드락 챔버(34)는 진공 상태에서 가압을 실시하여 대기압 상태로 변경된다. 따라서, 상기 제2 로드락 챔버(34)는 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)이 대기압 상태로 직접 제공되는 경우에 비하여, 기압 변화에 따라 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)에 손상이 발생하는 것을 방지할 수 있다.
상기와 같이, 상기 어레이 기판의 제조 장치를 이용하여 상기 제1 도전막(150P)이 형성된 상기 베이스 기판(110)에서 발생할 수 있는 스트레스를 해소할 수 있다.
도 14를 참조하면, 상기 제1 도전막(150P) 상에 포토레지스트를 도포하고 현상하여 제2 마스크(M2)를 형성한다.
그런 다음, 상기 제2 마스크(M2)를 이용하여 상기 제1 도전막(150P)을 패터닝한다. 상기 패터닝에 의하여 게이트 전극(150) 및 게이트 라인(GL)이 형성될 수 있다.
도 15를 참조하면, 상기 게이트 전극(150) 및 상기 게이트 라인(GL)을 형성한 후, 상기 게이트 전극(150)을 커버하고, 상기 반도체층(130)의 양측 가장 자리를 노출시키는 제3 마스크(M3)를 형성한다.
상기 제3 마스크(M3)를 형성한 후, 상기 제3 마스크(M3)를 이용로하여, 상기 반도체층(130)으로 고농도의 불순물을 주입하는 공정을 수행하여, 상기 반도체층(130)의 노출된 영역에 소스 영역(131) 및 드레인 영역(132)을 형성한다.
여기서, 본 실시예에 따른 박막 트랜지스터(TFT)가 N 채널을 구비하는 경우, 상기 불순물 주입 공정은 N+ 불순물을 주입하는 공정일 수 있다. 또한, 본 실시예에 따른 박막 트랜지스터(TFT)가 P 채널을 구비하는 경우, 상기 불순물 주입 공정은 P+ 불순물을 주입하는 공정일 수 있다.
도 16을 참조하면, 상기 소스 영역(131) 및 상기 드레인 영역(132)을 형성한 후, 상기 제3 마스크(M3)를 제거한다. 그런 다음, 상기 게이트 전극(150)을 마스크로 하여 저농도의 불순물을 주입하는 공정을 수행한다. 여기서, 본 실시예에 따른 박막 트랜지스터(TFT)가 N 채널을 구비하는 경우, 상기 불순물 주입 공정은 N- 불순물을 주입하는 공정일 수 있다. 또한, 본 실시예에 따른 박막 트랜지스터(TFT)가 P 채널을 구비하는 경우, 상기 불순물 주입 공정은 P- 불순물을 주입하는 공정일 수 있다.
상기 저농도의 불순물을 주입하는 공정에 의하여, 상기 반도체층(130)은 상기 소스 영역(131), 상기 드레인 영역(132), 상기 게이트 전극(150) 하부의 채널 영역(133), 및 상기 소스/드레인 영역(131, 132)과 상기 채널 영역(133) 사이의 저농도 불순물 영역(LDD)을 포함하는 구조를 가질 수 있다.
한편, 본 실시예에서는 고농도 불순물 영역인 상기 소스 영역(131) 및 상기 드레인 영역(132)을 형성한 후, 상기 저농도 불순물 영역(LDD)을 형성하는 방법을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 게이트 전극(150)을 마스크로 하여 저농도 불순물을 주입한 후, 상기 포토레지스트 패턴(PR)을 형성하고, 상기 포토레지스트 패턴(PR)을 마스크로 하여 고농도 불순물을 주입하여, 상기 소스 영역(131), 상기 드레인 영역(132) 및 상기 저농도 불순물 영역(LDD)을 형성할 수도 있다.
도 17을 참조하면, 상기 저농도 불순물 영역(LDD)을 형성한 후, 상기 게이트 전극(150)을 커버하는 제2 절연막(160)을 형성한다. 상기 제2 절연막(160)은 상기 제1 절연막(140) 및 상기 게이트 전극(150) 상에 형성되며, 층간 절연막일 수 있다. 따라서, 상기 제2 절연막(160)은 이후에 형성되는 소스 전극(171) 및 드레인 전극(175)과 상기 게이트 전극(150) 사이에 배치되어, 상기 소스 전극(171) 및 상기 드레인 전극(175)과 상기 게이트 전극(150)을 절연시킨다.
상기 제2 절연막(160)을 형성한 후, 상기 제2 절연막(160)을 패터닝하여 상기 소스 영역(131) 상기 및 드레인 영역(132) 각각의 일부를 노출시키는 제1 및 제2 콘택 홀(161, 163)을 형성한다.
상기 제1 및 제2 콘택 홀(161, 163)을 형성한 후, 상기 제2 절연막(160) 상에 제2 도전막(170P)을 형성한다. 여기서, 상기 제2 도전막(170P)은 상기 제1 도전막(150P)과 동일한 물질을 포함할 수 있다.
상기 제2 도전막(170P)을 형성한 후, 상기 제2 도전막(170P)이 형성된 상기 베이스 기판(110)을 도 6에 도시된 어레이 기판(100)의 제조 장치로 제공하여 상기 제2 도전막(170P)이 형성된 상기 베이스 기판(110)에서 발생할 수 있는 스트레스를 해소한다.
그런 다음, 상기 제2 도전막(170P) 상에 포토레지스트를 도포하고 현상하여 제4 마스크(M4)를 형성한다.
도 18을 참조하면, 상기 제4 마스크(M4)를 이용하여 상기 제2 도전막(170P)을 패터닝한다. 상기 제2 도전막(170P) 패터닝되면, 데이터 라인(DL), 상기 소스 전극(171) 및 상기 드레인 전극(175)이 형성되어, 상기 반도체층(130), 상기 게이트 전극(150), 상기 소스 전극(171) 및 상기 드레인 전극(175)을 포함하는 박막 트랜지스터(TFT)가 형성된다. 여기서, 상기 소스 전극(171)은 상기 소스 영역(131)을 노출시키는 상기 제1 콘택 홀(161)을 통하여 상기 소스 영역(131)에 접속된다. 상기 드레인 전극(175)은 상기 드레인 영역(132)을 노출시키는 상기 제2 콘택 홀(163)을 통하여 상기 드레인 영역(132)에 접속된다.
도 19를 참조하면, 상기 박막 트랜지스터(TFT)를 형성한 후, 상기 제4 마스크(M4)를 제거한 다음, 상기 박막 트랜지스터(TFT)를 커버하여 상기 박막 트랜지스터(TFT)를 외부 환경으로부터 보호할 수 있는 제3 절연막(180)을 형성한다. 상기 제3 절연막(180)은 상기 데이터 라인(DL), 상기 소스 전극(171) 및 상기 드레인 전극(175)이 형성된 제2 절연막(160) 상에 무기 절연물질 또는 유기 절연 물질이 증착되어 형성될 수 있다. 또한, 상기 제3 절연막(180)은 무기 절연 물질막 및 유기 절연 물질막이 적층된 다중층 구조를 가질 수도 있다.
상기 제3 절연막(180)을 형성한 후, 상기 제3 절연막(180)을 패터닝하여 상기 드레인 전극(175)의 일부를 노출시키는 비아 홀(181)을 형성한다.
상기 비아 홀(181)을 형성한 후, 상기 베이스 기판(110) 전면에 도전성 물질을 증착하여 제3 도전막(190P)을 형성한다. 여기서, 상기 제3 도전막(190P)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 제3 도전막(190P)을 형성한 후, 상기 제3 도전막(190P)이 형성된 상기 베이스 기판(110)을 도 6에 도시된 어레이 기판(100)의 제조 장치로 제공하여 상기 제3 도전막(190P)이 형성된 상기 베이스 기판(110)에서 발생할 수 있는 스트레스를 해소한다.
그런 다음, 상기 제3 도전막(190P) 상에 포토레지스트를 도포하고 현상하여 제5 마스크(M5)를 형성한다.
도 20을 참조하면, 상기 제5 마스크(M5)를 이용하여 상기 제3 도전막(190P)을 패터닝하면, 상기 비아 홀(181)을 통하여 상기 드레인 전극(175)에 접속하는 화소 전극(190)이 형성된다.
상기 화소 전극(190)을 형성한 후, 상기 제5 마스크(M5)를 애싱 등의 공정을 통하여 제거한다.
도 21은 본 발명의 다른 실시예에 따른 어레이 기판의 제조 장치를 설명하기 위한 개념도이며, 도 22는 도 21에 도시된 어레이 기판의 제조 장치의 작동을 설명하기 위한 개념도이다. 여기서, 도 21 및 도 22에 도시된 어레이 기판의 제조 장치는 도 6에 도시된 어레이 기판과 유사하므로, 상이한 점에 대하여 설명하고, 동일한 점에 대해서는 개략적으로 설명하거나 생략한다.
도 21 및 도 22를 참조하면, 어레이 기판의 제조 장치는 로드락 챔버(31) 및 기판 처리 챔버(32)를 포함할 수 있다.
상기 피처리 기판(T.S)은 베이스 기판(B.S) 상에 도전막(C.L)이 형성된 상태일 수 있다. 상기 피처리 기판(T.S)은 상기 로드락 챔버(31)를 통하여 상기 기판 처리 챔버(32)로 이송되고, 상기 기판 처리 챔버(32)에서 스트레스가 해소되거나 완화되며, 상기 로드락 챔버(31)를 통하여 배출된다.
상기 로드락 챔버(31)는 대기압 상태 및 상기 기판 처리 챔버(32)를 연결한다. 또한, 상기 로드락 챔버(31)는 대기압 상태에서 상기 피처리 기판(T.S)이 제공되면, 감압을 수행하여 진공 상태로 변경될 수 있다. 상기 로드락 챔버(31)는 진공 상태에서 상기 피처리 기판(T.S)이 제공되면, 증압을 수행하여 대기압 상태로 변경될 수 있다.
상기 기판 처리 챔버(32)는 챔버 하우징(32A), 냉각 플레이트(32B), 기판 승강 장치(32C) 및 가열 램프(32D)를 포함할 수 있다. 상기 챔버 하우징(32A)은 상기 피처리 기판(T.S) 및 상기 냉각 플레이트(32B), 상기 기판 승강 장치(32C) 및 상기 가열 램프(32D)를 수용할 수 있는 내부 공간을 제공하며, 상기 내부 공간은 진공 상태를 유지할 수 있다.
상기 냉각 플레이트(32B)는 상기 내부 공간에 배치되어, 상기 피처리 기판(T.S)을 안착시킨다. 상기 냉각 플레이트(32B)는 상기 피처리 기판(T.S)을 -25℃ 내지 -60℃의 범위로 냉각시킬 수 있다. 또한, 상기 냉각 플레이트(32B)는 다수의 관통 홀(32B-1)을 구비할 수 있다.
상기 기판 승강 장치(32C)는 상기 냉각 플레이트(22B)의 하부에 배치된다. 또한, 상기 기판 승강 장치(32C)는 상기 관통 홀(32B-1)에 삽입되는 다수의 기판 지지핀(32C-1)을 구비한다. 상기 기판 승강 장치(32C)가 구동하여 상기 기판 지지핀(32C-1)이 상승하면, 상기 냉각 플레이트(32B)에 의하여 냉각된 상기 피처리 기판(T.S)이 상승하여 상기 냉각 플레이트(32B)로부터 이격된다.
상기 가열 램프(32D)는 상기 기판 승강 장치(32C)에 의하여 상기 피처리 기판(T.S)이 상승하면, 냉각된 상기 피처리 기판(T.S)에 열을 조사하여 가열한다. 여기서, 상기 피처리 기판(T.S)은 상온으로 가열될 수 있다.
이하, 상기 어레이 기판의 제조 장치의 작동을 설명한다 .
상기 베이스 기판(B.S) 상에 상기 도전막(C.L)을 형성하여 상기 피처리 기판(T.S)을 상기 로드락 챔버(31)를 통하여 상기 기판 처리 챔버(32)로 제공한다.
상기 기판 처리 챔버(32)의 상기 냉각 플레이트(32B)에 상기 피처리 기판(T.S)이 안착되면, 상기 냉각 플레이트(32B)는 상기 피처리 기판(T.S)을 -25℃ 내지 -60℃로 냉각시킬 수 있다.
상기 피처리 기판(T.S)이 냉각되면, 상기 기판 승강 장치(32C)가 작동하여 상기 기판 지지핀(32C-1)이 상승하도록 하여 상기 피처리 기판(T.S)을 상기 냉각 플레이트(32B)로부터 이격시킨다. 이때, 상기 피처리 기판(T.S)은 상기 기판 지지핀(32C-1)에 의하여 지지된다.
상기 피처리 기판(T.S)이 상기 냉각 플레이트(32B)로부터 이격되면, 상기 가열 램프(32D)는 상기 피처리 기판(T.S)을 상온으로 가열한다.
상기 피처리 기판(T.S)이 상온으로 가열되면, 상기 피처리 기판(T.S)을 상기 로드락 챔버(31)로 제공하여 이후의 어레이 기판의 제조 방법을 수행할 수 있도록 한다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10; 표시 패널

Claims (19)

  1. 반도체층을 형성하는 단계;
    상기 반도체층과 절연되게 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 절연되고, 상기 반도체층에 접속되는 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 드레인 전극에 접속되는 화소 전극을 형성하는 단계를 포함하며,
    상기 게이트 전극을 형성하는 단계, 상기 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 화소 전극을 형성하는 단계 중 적어도 하나의 단계는
    기판 상에 도전막을 형성하는 단계;
    상기 도전막이 형성된 상기 기판을 0℃ 이하의 온도로 냉각시키는 단계;
    냉각된 상기 기판을 가열하는 단계; 및
    상기 도전막을 패터닝하는 단계를 포함하는 어레이 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 기판은 -25℃ 내지 -60℃의 범위로 냉각되는 어레이 기판의 제조 방법.
  3. 제1 항에 있어서,
    상기 기판을 가열하는 단계는 상기 기판을 상온으로 가열하는 어레이 기판의 제조 방법.
  4. 제3 항에 있어서,
    상기 기판은 가열 플레이트 또는 가열 램프를 통하여 가열되는 어레이 기판의 제조 방법.
  5. 베이스 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층과 절연되도록 제1 도전막을 형성하는 단계;
    상기 제1 도전막이 형성된 상기 베이스 기판을 0℃ 이하의 온도로 냉각시키는 제1 냉각 단계;
    상기 제1 도전막이 형성되고 냉각된 상기 베이스 기판을 상온으로 가열하는 제1 가열 단계;
    상기 제1 도전막을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 절연되고, 상기 반도체층에 접속하는 제2 도전막을 형성하는 단계;
    상기 제2 도전막이 형성된 상기 베이스 기판을 냉각시키는 제2 냉각 단계;
    상기 제2 도전막이 형성되고 냉각된 상기 베이스 기판을 상온으로 가열하는 제 2 가열 단계;
    상기 제2 도전막을 패터닝하여 상기 반도체층에 접속되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 드레인 전극에 접속하는 제3 도전막을 형성하는 단계;
    상기 제3 도전막이 형성된 상기 베이스 기판을 냉각시키는 제3 냉각 단계;
    상기 제3 도전막이 형성되고 냉각된 상기 베이스 기판을 상온으로 가열하는 제 3 가열 단계; 및
    상기 제3 도전막을 패터닝하여 상기 드레인 전극에 접속되는 화소 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 내지 제3 냉각 단계는 상기 제1 내지 제3 도전막이 형성된 상기 베이스 기판을 -25℃ 내지 -60℃의 범위로 냉각시키는 어레이 기판의 제조 방법.
  7. 제5 항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막은 Cu, MoW, Al, AlNd, Mo, TiW, Ta 및 Cr 중 어느 하나를 포함하는 단일막 구조인 어레이 기판의 제조 방법.
  8. 제5 항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막은 Cu막, MoW막, Al막, AlNd막, Mo막, TiW막, Ta막 및 Cr막 중 2 이상의 막이 적층된 다중막 구조인 어레이 기판의 제조 방법.
  9. 제5 항에 있어서,
    상기 제3 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나의 투명 도전성 산화물을 포함하는 어레이 기판의 제조 방법.
  10. 제5 항에 있어서,
    상기 반도체층 및 상기 게이트 전극 사이에 배치되는 제1 절연막을 형성하는 단계;
    상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극을 절연시키고, 상기 반도체층의 소스 영역 및 드레인 영역의 일부를 노출시키는 콘택 홀을 구비하는 제2 절연막을 형성하는 단계; 및
    상기 소스 전극을 커버하고, 상기 드레인 전극의 일부를 노출시키는 비아 홀을 구비하는 제3 절연막을 형성하는 단계를 더 포함하는 어레이 기판의 제조 방법.
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