JP7045891B2 - 半導体製造方法、半導体製造装置及び半導体装置 - Google Patents

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    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Description

本発明の実施形態は、半導体製造方法、半導体製造装置及び半導体装置に関する。
半導体装置の小型化や高機能化を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止したＳｉＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）構造の半導体装置が実用化されている。ＳｉＰ構造の半導体装置では、半導体チップ間の電気信号を高速に送受信することが求められている。このような場合、半導体チップ間の電気的な接続にはマイクロバンプが用いられることが多い。マイクロバンプとは、ピッチ１０～１００μｍ程度で、直径５～５０μｍ程度の突起であり、半導体チップの片面又は両面に半田などで形成される。一般的に、マイクロバンプが形成された半導体チップを積層する場合には、マイクロバンプ同士を位置合わせし、熱を加えながら上下の半導体チップを圧着して接続する。
何らかの理由で、半導体チップを積層する装置が停止した場合には、半導体チップを積層するステージ上で半導体チップが加熱され続けてしまう。この場合、加熱により、半導体チップ上のマイクロバンプの半田が酸化され続けて、酸化膜が過剰に形成される。マイクロバンプの表面に酸化膜が過剰に形成されると、マイクロバンプの未接続などの接続不良が発生する。
特開２００８－４１７３３号公報
本発明の一態様は、複数の半導体チップを積層する際に接続不良が生じないようにした半導体製造方法、半導体製造装置及び半導体装置を提供するものである。
本実施形態によれば、ステージ上に載置された支持基板上に、半導体チップ又は半導体チップの積層体を実装する半導体製造方法であって、
前記半導体チップ又は前記積層体の実装処理の最中に、所定の条件を満たしたか否かを判定するステップと、
前記所定の条件を満たすと判定された場合に、それまでに前記支持基板上に実装された前記半導体チップ又は前記積層体を前記支持基板を含めて退避させるステップと、
前記待避後に、前記半導体チップ又は前記積層体の実装処理を再開するか否かを判定するステップと、
前記実装処理を再開すると判定されたときに、前記退避された前記半導体チップ又は前記積層体を退避前の位置に戻して前記実装処理を継続するステップと、を備える、半導体製造方法が提供される。
第１の実施形態による半導体製造装置の制御系の概略構成を示すブロック図。 複数の半導体チップを積層する工程順序を示す断面図。 図２Ａに続く工程断面図。 図２Ｂに続く工程断面図。 図２Ｃに続く工程断面図。 図２Ｄに続く工程断面図。 図２Ｅに続く工程断面図。 図２Ｆに続く工程断面図。 第１の実施形態による半導体製造装置の処理動作を示すフローチャート。 第２の実施形態による半導体製造装置の処理動作を示すフローチャート。 第３の実施形態による半導体製造装置の処理動作を示すフローチャート。 第４の実施形態による半導体製造装置の処理動作を示すフローチャート。 第５の実施形態による半導体製造装置の処理動作を示すフローチャート。 支持基板上に積層された半導体チップ群を側方から見た図。 半導体チップ群を上方から見た図。 １段目の半導体チップをＸ方向にずらした図。 １段目の半導体チップをＸ方向及びＹ方向にずらした図。 図９Ａ及び図９Ｂに対応する最下段の半導体チップに設けられたアライメントマークをカメラで認識する図。 １段目の半導体チップの配置角度を２段目以降の半導体チップの配置角度とは相違させる図。 支持基板上にアライメントマークを設ける例を示す図。 図１０Ａに対応する平面図。 第６の実施形態による半導体製造装置の処理動作を示すフローチャート。 最下段の半導体チップ又は支持基板に設けられたアライメントマークをカメラで認識する図。 最下段の半導体チップと位置合わせをするため、これから積層する半導体チップの裏面側のアライメントマークをカメラで撮影、及び認識した様子を示す図。 半導体チップ群を退避後に元の位置に戻した状態を示す図。 支持基板上に配置された最下段の半導体チップを示す図。 ２段目に配置された半導体チップに半導体チップを貫通するビアを形成する図。 半導体チップを半導体チップ上に搭載する図。 積層体を逆さまにして基板２４上にフリップチップ実装する例を示す図。 チップ積層体２４の各半導体チップ間とその周囲に樹脂を形成する図。
以下、図面を参照して本開示の一実施の形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺、及び縦横の寸法比等を、実物のそれらから変更し誇張してある。
さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」、「直交」、「同一」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。
（第１の実施形態）
図１は第１の実施形態による半導体製造装置１の制御系の概略構成を示すブロック図である。図１の半導体製造装置１は、ステージ上に載置された支持基板上に、複数の半導体チップを積層させた積層体を作製するものである。作製された積層体は、後述するように、一つのパッケージに収納される。図１の半導体製造装置１は、条件判定部２と、退避制御部３と、再開判定部４と、復帰制御部５とを備えている。
条件判定部２は、ステージ上に複数の半導体チップを積層する実装途中で、所定の条件を満たしたか否かを判定する。条件判定部２は、例えば、複数の半導体チップの実装途中で、実装処理を停止するか否かを判定する。実装処理の停止は、種々の要因により生じうる。例えば、実装処理を行う装置が何らかの理由で停止する場合である。装置の故障等の装置自体が原因で装置が停止する場合や、環境温度の異常などの環境条件が原因で装置が停止する場合や、作業者が故意に装置を停止させる場合などがある。ここで、実装処理を行う装置は、複数の半導体チップを積層するのに用いられる装置の総称であり、例えば、ダイボンディング装置、位置合わせに用いるカメラ、半導体チップを加熱するヒータ、半導体チップをステージ上に搬送するヘッド、半導体チップを退避させる搬送ユニットなどである。
退避制御部３は、実装処理を停止すると判定されたときに、それまでに積層された半導体チップ群を退避させる。半導体チップ群の退避には、後述する搬送ユニットが用いられる。
再開判定部４は、実装処理を停止した後に実装処理を再開するか否かを判定する。再開判定部４は、実装処理を停止する要因がなくなったときに、実装処理を再開させる。例えば、実装処理を行う装置がいったん停止した後に動作し始めた場合に実装処理が再開される。
復帰制御部５は、再開判定部４にて実装処理を再開すると判定されたときに、退避された半導体チップ群を退避前の位置に戻して実装処理を継続する。このように、復帰制御部５は、いったん退避させた実装途中の半導体チップ群を廃棄せずに再利用して、当初予定した積層数の半導体チップ群を備えた積層体を形成する。
図２Ａ～図２Ｇは複数の半導体チップを積層する工程順序を示す断面図である。これらの図に示すように、実装処理を行う装置は、ステージ１１、カメラ１２及びヘッド１３と、搬送ユニット１４とを備えている。ステージ１１上には支持基板１５が載置され、この支持基板１５上に複数の半導体チップ１６が積層される。実装処理の最中には、半導体チップ１６のパッド１７に接合されたマイクロバンプ１８には加熱処理が行われる。カメラ１２は、積層されるべき複数の半導体チップ１６のパッド１７とマイクロバンプ１８の位置合わせのために用いられる。アライメントマーク１９とパッド１７、及びアライメントマーク１９とマイクロバンプ１８の位置関係を予め装置に記憶させておき、カメラ１２によって、各半導体チップ１６上のアライメントマーク１９周辺を撮影、認識して位置合わせを行う。ヘッド１３は、次に積層するべき半導体チップ１６を吸着した状態で搬送し、実装する。
搬送ユニット１４は、本実施形態の特徴の一つであり、実装途中の半導体チップ群２０を支持基板１５とともに退避させるために用いられる。搬送ユニット１４は、半導体チップ群２０を支持基板１５に吸着させた状態で、ステージ１１外に退避する。退避先は、ステージ１１上の温度の影響を受けない場所である。搬送ユニット１４で半導体チップ群２０を退避させることで、例えば装置が停止した場合に、半導体チップ群２０がステージ１１上で加熱され続けるおそれがなくなり、マイクロバンプ１８の酸化を抑制できる。
図３は第１の実施形態による半導体製造装置１の処理動作を示すフローチャートである。このフローチャートは、ｎ（ｎは１以上の整数）段目の半導体チップ１６を実装した後に、（ｎ＋１）段目の半導体チップ１６を実装する処理動作を示している。
まず、条件判定部２は、実装処理を行う装置が停止するか否かを判定する（ステップＳ１）。ここでは、実装処理を行う装置が停止することを示すフラグの値により判定する。例えば、フラグが１のときが装置の停止を意味する場合、フラグが１であっても、まだ実際には装置は停止していないこともありうる。後述する処理にて、装置に対して停止を指示すると、その指示を受けて装置は停止する。
ステップＳ１で停止しないと判定されると、カメラ１２によりｎ段目の半導体チップ１６上のアライメントマーク１９を認識する（ステップＳ２）。次に、条件判定部２は、実装処理を行う装置が停止するか否かを再度判定する（ステップＳ３）。停止しないと判定されると、（ｎ＋１）段目の半導体チップ１６をカメラ１２により認識する（ステップＳ４）。
ここでは、図２Ａに示すように、（ｎ＋１）段目の半導体チップ１６をヘッド１３に吸着させて搬送し、ｎ段目の半導体チップ１６上のアライメントマーク１９と、（ｎ＋１）段目の半導体チップ１６上のアライメントマーク１９をカメラ１２で撮影及び認識して、位置合わせを行う。なお、図２Ａでは、カメラ１２をｎ段目の半導体チップ１６と（ｎ＋１）段目の半導体チップ１６の間に配置して、両半導体チップ１６のアライメントマーク１９を撮影及び認識する様子を図示しているが、必ずしも両半導体チップ１６のアライメントマーク１９を同タイミングで撮影及び認識するわけではない。例えば、ｎ段目の半導体チップ１６のアライメントマーク１９を撮影及び認識した後に、（ｎ＋１）段目の半導体チップ１６のアライメントマーク１９を撮影及び認識する。あるいは、その逆の順序で各半導体チップ１６のアライメントマーク１９を撮影及び認識してもよい。あるいは、同タイミングで撮影及び認識してもよい。また、同タイミングで撮影及び認識する場合、ステップＳ３の装置が停止するか否かの判定を省略することができる。その後、図２Ｂに示すように、ヘッド１３を下方に降ろして、（ｎ＋１）段目の半導体チップ１６上のマイクロバンプ１８をｎ段目の半導体チップ１６上のパッド１７に接触させて、熱又は超音波を付与しながら圧着して接合する。
次に、実装処理を行う装置が停止するか否かを再度判定する（ステップＳ５）。ここで停止しないと判定されると、（ｎ＋１）段目の半導体チップ１６をステージ１１上に搬送してｎ段目の半導体チップ１６の上に実装する（ステップＳ６）。次に、半導体チップ１６の積層数が予め予定した数ｋに到達したか否かを判定する（ステップＳ７）。まだ到達していなければ、ｎを１インクリメントして（ステップＳ８）、ステップＳ１以降の処理を繰り返す。図２Ｃは次の段の半導体チップ１６の位置決めの様子を示し、図２Ｄはその段の半導体チップ１６の実装の様子を示している。ステップＳ７で予め予定した数ｋに到達したと判定されると、処理を終了する。
ステップＳ１、Ｓ３又はＳ５で、実装処理を行う装置が停止すると判定されると、退避制御部３は、それまでに積層された半導体チップ群２０を支持基板１５とともに、搬送ユニット１４にて退避させる（ステップＳ９）。搬送ユニット１４が退避先に半導体チップ１６を退避させると、半導体チップ群２０を吸着したままで装置を停止させる（ステップＳ１０）。図２Ｅは、搬送ユニット１４を支持基板１５に吸着させた状態を示している。支持基板１５には積層された半導体チップ群２０が載置されているため、搬送ユニット１４は、支持基板１５と半導体チップ群とを一括で搬送することができる。また、図２Ｆは、搬送ユニット１４に吸着された半導体チップ群２０と支持基板１５をステージ１１の上方に持ち上げた状態を示している。
次に、エラー解除操作の必要があるか否かを判定する（ステップＳ１１）。エラー解除操作の必要があると判定されると、エラー解除操作を行い（ステップＳ１２）、エラー解除操作の必要がないと判定されると、実装処理の再開を決定し、復帰制御部５は、実装処理を再開する（ステップＳ１３）。ここでは、退避させた半導体チップ群２０を、搬送ユニット１４にて退避前の位置に戻す（ステップＳ１４）。その後は、図２Ｇに示すように、実装途中であった半導体チップ群２０の上に、継続して新たな半導体チップ１６を積層する。なお、図２Ｇにおいても、実際には、例えばカメラ１２の下側に配置された半導体チップ１６のアライメントマーク１９を撮影及び認識した後に、カメラ１２の上側に配置された半導体チップ１６のアライメントマーク１９を撮影及び認識する。あるいはその逆の順序でアライメントマーク１９を撮影及び認識してもよい。あるいは、同タイミングで撮影及び認識してもよい。
このように、第１の実施形態では、半導体チップ１６の実装途中で、何らかの事情により実装処理を行う装置が停止した場合には、搬送ユニット１４にて、実装途中の半導体チップ群２０をステージ１１上から退避させる。よって、装置が停止したために、ステージ１１上で半導体チップ１６が加熱され続ける不具合が生じなくなり、半導体チップ１６上のマイクロバンプ１８の酸化促進を抑制でき、マイクロバンプ１８の接続不良が生じなくなる。
（第２の実施形態）
第２の実施形態は、半導体チップ１６、又は支持基板１５がステージ１１上に搬送されてから一定の設定時間が経過すると退避するものである。
第２の実施形態による半導体製造装置１の制御系は、図１と同様のブロック構成を備えているが、条件判定部２と退避制御部３の処理動作が第１の実施形態とは異なっている。第２の実施形態の条件判定部２は、半導体チップ１６、又は支持基板１５がステージ１１上に搬送してからの経過時間を計測する処理と、経過時間が第１設定時間以上か否か、又はステージ１１上に留まっていた累計時間を計測し、累計時間（以下、ステージ停滞累計時間）が第２設定時間以上か否かを判定する処理とを行う。また、第２の実施形態の退避制御部３は、経過時間が第１設定時間以上、又はステージ停滞累計時間が第２設定時間以上と判定されると、実装途中の半導体チップ群２０を退避させる。
図４は第２の実施形態による半導体製造装置１の処理動作を示すフローチャートである。以下では、図３のフローチャートとの相違点を中心に説明する。まず、所定動作直後に、時間計測を開始する（ステップＳ２１）。所定動作とは搬送ヘッド１３で搬送されたｎ段目の半導体チップ１６をステージ１１上に搬送することや、支持基板１５をステージ１１上に搬送することなどである。次に、所定動作後の経過時間が第１設定時間以上か否か、又はステージ停滞累計時間が第２設定時間以上か否かを判定する（ステップ２２）。ステップＳ２２でＮＯと判定されると、ｎ段目の半導体チップ１６のアライメントマーク１９をカメラ１２にて認識する（ステップＳ２３）。
次に、ｎ段目の半導体チップ１６、又は支持基板をステージ１１上に搬送してからの経過時間が第１設定時間以上か否か、又はステージ停滞累計時間が第２設定時間以上か否かを再度判定する（ステップＳ２４）。ステップＳ２４でＮＯと判定されると、ヘッド１３で搬送された（ｎ＋１）段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識する（ステップＳ２５）。
次に、ｎ段目の半導体チップ１６をステージ１１上に搬送してからの経過時間が第１設定時間以上か否か、又はステージ停滞累計時間が第２設定時間以上か否かを再度判定する（ステップＳ２６）。ステップＳ２６でＮＯと判定されると、（ｎ＋１）段目の半導体チップ１６をステージ１１上に搬送してｎ段目の半導体チップ１６の上に実装する（ステップＳ２７）。次に、半導体チップ１６の積層数が予め予定した数ｋに到達したか否かを判定する（ステップＳ２８）。まだ到達していなければ、ｎを１インクリメントして（ステップＳ２９）、ステップＳ２１以降の処理を繰り返す。
ステップＳ２２、Ｓ２４又はＳ２６でＹＥＳと判定されると、搬送ユニット１４を用いて、実装途中の半導体チップ群２０を退避させ（ステップＳ３０）、装置を停止させる（ステップＳ３１）。
その後、実装処理を再開させるか否かを判定する（ステップＳ３２）。再開させない場合、搬送ユニット１４を用いて搬送途中の半導体チップ群２０を搬出する（ステップＳ３３）。再開させる場合、実装途中の半導体チップ群２０を構成する各半導体チップ１６がステージ１１上に留まっていた累計時間を計測し、累計時間が第２設定時間以内か否かを判定する（ステップＳ３４）。第２設定時間以内であれば、退避させた半導体チップ群２０を、搬送ユニット１４にて退避前の位置に戻す（ステップＳ３５）。累計時間が第２設定時間を超えていれば、ステップＳ３３に移行して搬出処理を行う。
このように、第２の実施形態では、各半導体チップ１６、又は支持基板１５がステージ１１上に搬送されてからの経過時間が第１設定時間以上、又はステージ停滞累計時間が第２設定時間以上であれば、実装途中の半導体チップ群２０を搬送ユニット１４により退避させるため、半導体チップ１６のマイクロバンプ１８が過剰に酸化されるほど長く実装途中の半導体チップ群２０がステージ１１上に留まらなくなり、マイクロバンプ１８の接続不良を防止できる。
（第３の実施形態）
第３の実施形態は、実装処理を行う装置が停止してから一定の設定時間が経過すると、実装途中の半導体チップ群２０を退避させるものである。
第３の実施形態による半導体製造装置１の制御系は、図１と同様のブロック構成を備えているが、条件判定部２と退避制御部３の処理動作が第１の実施形態とは異なっている。第３の実施形態の条件判定部２は、実装処理を行う装置が停止してからの経過時間を計測する処理と、経過時間が第１設定時間以上か否か、又はステージ停滞累計時間が第２設定時間以上か否かを判定する処理とを行う。また、第３の実施形態の退避制御部３は、経過時間が第１設定時間以上、又はステージ停滞累計時間が第２設定時間以上と判定されると、半導体チップ群２０を退避させる。
図５は第３の実施形態による半導体製造装置１の処理動作を示すフローチャートである。以下では、図４のフローチャートとの相違点を中心に説明する。まず、実装処理を行う装置が停止するか否かを判定する（ステップＳ４１）。図３のステップＳ１と同様に、ここでは、実装処理を行う装置が停止することを示すフラグの値により判定する。よって、ステップＳ４１で停止すると判定された時点では、まだ装置は停止していない場合もありうる。
ステップＳ４１で停止しないと判定されると、次に、ｎ段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識する（ステップＳ４２）。次に、実装処理を行う装置が停止するか否かを再度判定する（ステップＳ４３）。停止しないと判定されると、次に、ヘッド１３に吸着されて搬送された（ｎ＋１）段目の半導体チップ１６をカメラ１２で認識する（ステップＳ４４）。次に、実装処理を行う装置が停止するか否かを再度判定する（ステップＳ４５）。停止しないと判定されると、次に、（ｎ＋１）段目の半導体チップ１６をステージ１１上に搬送してｎ段目の半導体チップ１６の上に実装する（ステップＳ４６）。次に、半導体チップ１６の積層数が予め予定した数ｋに到達したか否かを判定する（ステップＳ４７）。まだ到達していなければ、ｎを１インクリメントして（ステップＳ４８）、ステップＳ４１以降の処理を繰り返す。
ステップＳ４１、Ｓ４３又はＳ４５で装置が停止したと判定されると、時間計測を開始する（ステップＳ４９、Ｓ５２、Ｓ５５）。時間計測を開始してからの経過時間が第１設定時間以上か否か、又はステージ停滞累計時間が第２設定時間以上か否かを判定する（ステップＳ５０、Ｓ５３、Ｓ５６）。ステップＳ５０、Ｓ５３又はＳ５６でＮＯと判定されると、装置が動作を再開したか否かを判定する（ステップＳ５１、Ｓ５４、Ｓ５７）。装置が動作を再開しなかった場合はステップＳ５０、Ｓ５３又はＳ５６に戻り、装置が動作を再開した場合は、ステップＳ４２、Ｓ４４又はＳ４６に移行する。ステップＳ５０、Ｓ５３又はＳ５６でＹＥＳと判定されると、実装途中の半導体チップ群２０を搬送ユニット１４にて退避させた後（ステップＳ５８）、装置を停止させる（ステップＳ５９）。その後の処理（ステップＳ６０～Ｓ６３）は、図４のステップＳ３２～Ｓ３５と同様である。
このように、第３の実施形態では、実装処理を行う装置が停止してからの経過時間が第１設定時間以上、又はステージ停滞累計時間が第２設定時間以上の場合には、実装途中の半導体チップ群２０を搬送ユニット１４にて退避させるため、装置が停止したままステージ１１上で半導体チップ１６が加熱され続ける不具合を防止できる。
（第４の実施形態）
第４の実施形態は、実装処理を停止すると判定されたときに、最後に積層された半導体チップ１６の搭載位置ずれを検出した後、実装途中の半導体チップ群２０を退避させるものである。
第４の実施形態による半導体製造装置１の制御系は、図１と同様のブロック構成を備えているが、条件判定部２の退避の処理動作が第１の実施形態とは異なっている。第４の実施形態の条件判定部２は半導体チップ群２０のうち、最後に積層された半導体チップ１６上の搭載座標と、その直前に積層された半導体チップ１６上の基準座標との位置ずれ量を検出する処理と、検出された位置ずれ量が所定範囲内か否かを判定する処理とを行う。実装処理を停止すると判定された場合、条件判定部２によって搭載位置ずれ量を検出した後、退避制御部３によって半導体チップ群２０を退避させる。さらに、検出された位置ずれ量が所定範囲を超えていれば、所定の警告処理を行う。
図６は第４の実施形態による半導体製造装置１の処理動作を示すフローチャートである。以下では、図５のフローチャートとの相違点を中心に説明する。まず、実装処理を行う装置が停止するか否かを判定する（ステップＳ６１）。停止しないと判定されると、カメラ１２を用いてｎ段目の半導体チップ１６のアライメントマーク１９を認識し、座標を不図示の記憶部に記憶する（ステップＳ６２）。アライメントマーク１９は例えば、ｎ段目の半導体チップ１６の対角にあり、その座標は（Ｘｎａ，Ｙｎａ）、（Ｘｎｂ，Ｙｎｂ）である。（Ｘｎａ，Ｙｎａ）、（Ｘｎｂ，Ｙｎｂ）の中心座標（Ｘｎ，Ｙｎ）を基準座標とし、不図示の記憶部に記憶する。基準座標は次に搭載される（ｎ+１）段目の半導体チップとの位置ずれ量を検出するのに用いられる。記憶部には、対角の２点の座標と中心の基準座標の計３点が記憶される。
次に、実装処理を行う装置が停止するか否かを再度判定する（ステップＳ６３）。停止しないと判定されると、（ｎ＋１）段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識する（ステップＳ６４）。次に、実装処理を行う装置が停止するか否かを再度判定する（ステップＳ６５）。停止しないと判定されると（ｎ＋１）段目の半導体チップ１６を実装する（ステップＳ６６）。次に、実装処理を行う装置が停止するか否かを再度判定する（ステップＳ６７）。停止しないと判定されると、カメラ１２を用いて（ｎ＋１）段目の半導体チップ１６のアライメントマーク１９を実装した状態で認識する。それら座標を不図示の記憶部に記憶する（ステップＳ６８）。アライメントマーク１９は例えば、（ｎ＋１）段目の半導体チップ１６の対角にあり、その座標は（Ｘｎ＋１ａ，Ｙｎ＋１ａ）、（Ｘｎ＋１ｂ，Ｙｎ＋１ｂ）である。（Ｘｎ＋１ａ，Ｙｎ＋１ａ）、（Ｘｎ＋１ｂ，Ｙｎ＋１ｂ）の中心座標（Ｘｎ＋１，Ｙｎ＋１）を搭載座標とし、不図示の記憶部に記憶する。搭載座標はｎ段目の半導体チップ１６との位置ずれ量を検査するのに用いられる。このように、搭載座標とは、位置ずれ量の算出対象である最上段の半導体チップ１６上の対角の２点の中心の座標である。また、基準座標は、位置ずれ量を算出する基準となる半導体チップ１６上の対角の２点の中心の座標である。
次に、上述した基準座標と搭載座標との差分である位置ずれ量を算出し、位置ずれ量が所定範囲内か否かを判定する（ステップＳ６９）。位置ずれ量が所定範囲内であれば、規格を満たしていると判断して、ステップＳ６８で記憶した（ｎ+１）段目の半導体チップ１６上の２点の座標、及びその中心の搭載座標を次に搭載される、例えば、（ｎ+２）段目の半導体チップ１６を搭載するときの基準となる２点の座標、及びその中心の基準座標として記憶する（ステップＳ７０）。すなわち、（Ｘｎａ←Ｘｎ＋１ａ，Ｙｎａ←Ｙｎ＋１ａ）、（Ｘｎｂ←Ｘｎ＋１ｂ，Ｙｎｂ←Ｙｎ＋１ｂ）、（Ｘｎ１←Ｘｎ＋１，Ｙｎ←Ｙｎ＋１）とする。
ここで、位置ずれ量は（Ｘ，Ｙ，θ）の情報で表すことができる。このうち、（Ｘ，Ｙ）は、ｎ段目と（ｎ＋１）段目の半導体チップ１６上の２点を認識し、その中点同士の座標を比較して差分を取ることで算出することができる。また、θずれ量は、ｎ段目と（ｎ＋１）段目の半導体チップ１６の上述した２点のアライメントマークを結ぶ線分同士の交差角度で算出すればよい。
次に、半導体チップ１６の積層数が予め予定した数ｋに到達したか否かを判定する（ステップＳ７１）。まだ到達していなければ、ｎを１インクリメントして（ステップＳ７２）、ステップＳ６１以降の処理を繰り返す。
ステップＳ６７で装置が停止したと判定されると、実装途中の半導体チップ群２０を退避させる前に、カメラ１２を用いて（ｎ＋１）段目の半導体チップ１６のアライメントマーク１９を認識し、座標を不図示の記憶部に記憶する（ステップＳ７３）。アライメントマーク１９は例えば、（ｎ＋１）段目の半導体チップ１６の対角にあり、その座標は（Ｘｎ＋１ａ，Ｙｎ＋１ａ）、（Ｘｎ＋１ｂ，Ｙｎ＋１ｂ）である。（Ｘｎ＋１ａ，Ｙｎ＋１ａ）、（Ｘｎ＋１ｂ，Ｙｎ＋１ｂ）の中心座標（Ｘｎ＋１，Ｙｎ＋１）を搭載座標として記憶する。このステップＳ７３では、ステップＳ６８と同様に、（ｎ＋１）段目の半導体チップ１６の搭載座標と、ｎ段目の半導体チップ１６の基準座標との位置ずれ量（Ｘ,Ｙ）、各半導体チップ１６の２点のアライメントマークを結ぶ線分同士の交差角度で算出した位置ずれ量（θ）を算出する。半導体チップ群２０をいったん退避させた後に元の位置に戻しても、装置の機械的精度により退避前後の半導体チップ群２０の位置にずれが生じる。したがって、（ｎ＋１）段目の半導体チップ１６を搭載し、位置ずれ量を算出する前に半導体チップ群２０が退避し、元の位置に戻して位置ずれ量を算出する場合、退避前のｎ段目の基準座標と退避後の(ｎ＋１)段目の搭載座標の位置ずれを算出するため、搭載位置ずれ検出結果に搬送ずれの分だけ誤差が生じる。
一方、退避前に位置ずれ量を算出する場合、搬送ずれの影響を受けずに位置ずれ量を算出することができる。
次に、位置ずれ量が所定範囲内か否かを判定する（ステップＳ７４）。ステップＳ６９又はＳ７４で、位置ずれ量が所定範囲外と判定されると、実装途中の半導体チップ群２０を搬送ユニット１４にて退避させる（ステップＳ７５）。その後、所定の警告処理を行うとともに、装置を停止させる（ステップＳ７６）。
ステップＳ６１、Ｓ６３又はＳ６５で装置が停止したと判定された場合、あるいはステップＳ７４で位置ずれ量が所定範囲内と判定された場合、実装途中の半導体チップ群２０を搬送ユニット１４にて退避させて（ステップＳ７７）、装置を停止させる（ステップＳ７８）。その後、実装処理を再開するか否かを判定し（ステップＳ７９）、再開する場合には、退避させた半導体チップ群２０を退避前の位置に戻す処理を行う（ステップＳ８０ａ）。再開しない場合は、半導体チップ群２０を搬出する（ステップＳ８０ｂ）。
このように、第４の実施形態では、実装途中の半導体チップ群２０を退避させる前に、最後に積層した半導体チップ１６とその直前に積層した半導体チップ１６との位置ずれ量を算出して記憶した後に退避させるため、半導体チップ群２０を退避後に元の位置に戻した後に、搬送ずれの影響を受けることなく位置ずれ検出を正確に行うことができるため継続して高精度に積層処理を行うことができる。また、第４の実施形態では、最後に積層された半導体チップ１６上の搭載座標と、その直前に積層された半導体チップ１６上の基準座標との位置ずれ量（Ｘ,Ｙ）、各半導体チップ１６のチップの２点のアライメントマークを結ぶ線分同士の交差角度で算出した位置ずれ量（θ）が所定範囲内でなければ、実装途中の半導体チップ群２０を退避させて警告処理を行うため、積層時の位置ずれを迅速に検出でき、不良の発生を抑制できる。
（第５の実施形態）
第５の実施形態は、例えば最下段の半導体チップ１６上のアライメントマーク１９を基準として位置ずれを検出するものである。
第５の実施形態による半導体製造装置１の制御系は、図１と同様のブロック構成を備えているが、条件判定部２と退避制御部３の処理動作が第１の実施形態とは異なっている。第５の実施形態の条件判定部２は、積層されたｍ個の半導体チップ１６のうち、ｎ段目（ｎは１以上かつｍ未満の整数）に積層された半導体チップ１６上の基準座標と、ｍ段目に積層された半導体チップ１６上の搭載座標の位置ずれ量（Ｘ,Ｙ）、各半導体チップ１６の２点のアライメントマークを結ぶ線分同士の交差角度で算出した位置ずれ量（θ）を検出する処理と、検出された位置ずれ量が所定範囲内か否かを判定する処理とを行う。また、実装処理を停止すると判定された場合、第５の実施形態では、条件判定部２によって搭載位置ずれ量を検出した後、退避制御部３によって半導体チップ群２０を退避させる。さらに、検出された位置ずれ量が所定範囲を超えていれば、所定の警告処理を行う。
図７は第５の実施形態による半導体製造装置１の処理動作を示すフローチャートである。以下では、図６のフローチャートとの相違点を中心に説明する。まず、ｎ（ｎは１以上の整数）段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識し、アライメントマーク１９の座標を不図示の記憶部に記憶する（ステップＳ８１）。アライメントマーク１９は、例えば、ｎ段目の半導体チップ１６の対角にあり、その座標は（Ｘｎａ，Ｙｎａ）、（Ｘｎｂ，Ｙｎｂ）である。（Ｘｎａ，Ｙｎａ）、（Ｘｎｂ，Ｙｎｂ）の中心座標（Ｘｎ，Ｙｎ）を基準座標ｎとして記憶する。
次に、ｍ段目の半導体チップ１６を認識し、基準座標ｎを基準に実装する（ステップＳ８２）。ここで、１≦ｎ≦ｍ≦ｋであり、ｍ＝ｋになる（ステップＳ８６）まで、ｍ段目の半導体チップ１６を実装する。各段ごとに、半導体チップ１６のアライメントマーク１９をカメラ１２で撮影及び認識し、その後に装置停止の判定処理を行い、装置が停止しなければ、アライメントマーク１９をカメラで認識し、半導体チップ１６を実装する処理を繰り返す。
次に、実装処理を行う装置が停止するか否かを判定する（ステップＳ８３）。装置が停止しない場合は、ｍ段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識し、アライメントマーク１９の座標を不図示の記憶部に記憶し、ｎ段目の半導体チップ１６との位置ずれ量を算出する（ステップＳ８４）。アライメントマーク１９は、例えば、ｍ段目の半導体チップ１６の対角にあり、その座標は（Ｘｍａ，Ｙｍａ）、（Ｘｍｂ、Ｙｍｂ）である。（Ｘｍａ，Ｙｍａ）、（Ｘｍｂ、Ｙｍｂ）の中心座標（Ｘｍ，Ｙｍ）を搭載座標ｍとして記憶する。
次に、位置ずれ量が所定範囲内か否かを判定する（ステップＳ８５）。所定範囲内であれば、ｍは設定数ｋに等しくなったか否かを判定する（ステップＳ８６）。ｍ＜ｋであれば、ｍを１インクリメントして（ステップＳ８７）、ステップＳ８２以降の処理を繰り返す。
ステップＳ８３で装置が停止したと判定されると、ｍ段目の半導体チップ１６のカメラ１２を用いてアライメントマーク１９を認識し、それらアライメントマーク１９の座標を不図示の記憶部に記憶し、ｎ段目の半導体チップ１６との位置ずれ量を算出する（ステップＳ８８）。このステップＳ８８では、図６のステップＳ７３と同様に、半導体チップ群２０を退避する前に最上段の半導体チップ１６の位置ずれ量を算出するため、半導体チップ群２０を退避した後の搬送ずれの影響を受けることなく位置ずれを算出することができる。
次に、位置ずれ量が所定範囲内か否かを判定する（ステップＳ８９）。ステップＳ８５又はＳ８９で所定範囲外と判定されると、実装途中の半導体チップ群２０を搬送ユニット１４にて退避させて（ステップＳ９０）、所定の警告処理を行うとともに装置を停止させる（ステップＳ９１）。
ステップＳ８９で所定範囲内と判定されると、実装途中の半導体チップ群２０を搬送ユニット１４にて退避させて（ステップＳ９２）、装置を停止させる（ステップＳ９３）。
次に、実装処理を継続するか否かを判定し（ステップＳ９４）、継続しない場合には、実装途中の半導体チップ群２０を搬送ユニット１４にて搬出する（ステップＳ９５）。実装処理を継続する場合には、実装途中の半導体チップ群２０を搬送ユニット１４にて退避前の位置に戻す（ステップＳ９６）。次に、元の位置に戻した後にｍ段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識し、それらの座標を記憶する（ステップＳ９７）。アライメントマーク１９は、例えば、ｍ段目の半導体チップ１６の対角にあり、その座標は（Ｘｍ’ａ，Ｙｍ’ａ）、（Ｘｍ’ｂ，Ｙｍ’ｂ）である。（Ｘｍ’ａ，Ｙｍ’ａ）、（Ｘｍ’ｂ，Ｙｍ’ｂ）の中心座標（Ｘｍ’，Ｙｍ’）を補正搭載座標ｍ’として記憶する。
次に、半導体チップ群２０を元の位置に戻した後のｍ段目の半導体チップ１６の座標（Ｘｍ’ａ，Ｙｍ’ａ）、（Ｘｍ’ｂ，Ｙｍ’ｂ）と退避前の半導体チップ１６の座標（Ｘｍａ，Ｙｍａ）、（Ｘｍｂ，Ｙｍｂ）との搬送ずれ量αａ、及びαｂを算出する（ステップＳ９８）。搬送ずれ量はそれぞれ（Ｘαａ＝Ｘｍ’ａ－Ｘｍａ，Ｙαａ＝Ｙｍ’ａ－Ｙｍａ）、（Ｘαｂ＝Ｘｍ’ｂ－Ｘｍｂ，Ｙαｂ＝Ｙｍ’ｂ－Ｙｍｂ）である。
次に、ステージ１１上のｎ段目の半導体チップ１６の座標に搬送ずれ量αａ、αｂを加えた座標を不図示の記憶部に記憶する（ステップＳ９９）。座標はそれぞれは（Ｘｎ’ａ＝Ｘｎａ＋Ｘαａ，Ｙｎ’ａ＝Ｙｎａ＋Ｙαａ）、（Ｘｎ’ｂ＝Ｘｎｂ＋Ｘαｂ，Ｙｎ’ｂ＝Ｙｎｂ＋Ｙαｂ）である。（Ｘｎ’ａ, Ｙｎ’ａ）、（Ｘｎ’ｂ, Ｙｎｂ’）の中心座標（Ｘｎ’，Ｙｎ’）を補正基準座標ｎ’として記憶する。
次に、ステップＳ８１～Ｓ８８の処理に用いる基準座標ｎを補正基準座標ｎ’に置換する（ステップＳ１００）。その後、ステップＳ８６以降の処理を行う。
このように、第５の実施形態では、半導体チップ群２０を積層する際の基準座標を、例えば最下段の半導体チップ１６のアライメントマーク１９とするため、多段に半導体チップ１６を積層しても、位置ずれ量が累積的に増える不具合が起きなくなる。特に、第５の実施形態では、積層途中の半導体チップ群２０を退避させた後に元の位置に戻したときに、最上段の半導体チップ１６の搬送ずれ量を算出して、この搬送ずれ量に基づいて、最下段の半導体チップ１６の基準座標を補正するため、元の位置に戻した後に搬送ずれの影響を受けることなく、最下段の半導体チップ１６を基準として高精度に積層処理を行うことができる。
（第６の実施形態）
第５の実施形態は、半導体チップ１６を積層する際に、例えば最下段の半導体チップ１６の基準座標との位置ずれ量を算出しているが、最下段の半導体チップ１６のアライメントマーク１９は、その上に別の半導体チップ１６を積層すると、その陰になってカメラ１２で認識できなくなる。このため、半導体チップ群２０を退避後に元の位置に戻す際に、基準座標の搬送ずれ量を直接算出できなくなる。そこで、第６の実施形態は、常にカメラ１２で認識できる位置に、別のアライメントマーク２１を設けるものである。
第６の実施形態による半導体製造装置１の制御系は、図１と同様のブロック構成を備えているが、条件判定部２と退避制御部３の処理動作が第１の実施形態とは異なっている。第６の実施形態の条件判定部２は、積層されたｍ個の半導体チップ１６のうち、最下段の半導体チップ１６、又はｎ段目（ｎは１以上かつｍ未満の整数）に積層された半導体チップ１６上の基準座標と、ｍ段目に積層された半導体チップ１６上の基準座標との位置ずれ量を検出する処理と、検出された位置ずれ量が所定範囲内か否かを判定する処理とを行う。また、第６の実施形態では、条件判定部２によって搭載位置ずれ量を検出した後、退避制御部３によって半導体チップ群２０を退避させる。さらに、検出された位置ずれ量が所定範囲を超えていれば、所定の警告処理を行う。
図８Ａ及び図８Ｂは、１段目の半導体チップ１６に追加で設けられるアライメントマーク２１を示す図である。図８Ａは支持基板１５上に積層された半導体チップ群２０を側方から見た図、図８Ｂは上方から見た図である。１段目の半導体チップ１６は、２段目以降の半導体チップ１６よりも大きい面積を有する。上述したアライメントマーク２１は、２段目以降の半導体チップ１６と上下に重ならない位置に配置される。このため、図８Ａに示すように上方にカメラ１２を配置したときに、半導体チップ１６の積層数によらず、カメラ１２は常にアライメントマーク２１を認識可能になる。図８Ｂは、このアライメントマーク２１を、１段目の半導体チップ１６の対角線上の２つの場所に設ける例を示しているが、アライメントマーク２１の配置場所は必ずしも図８Ｂのような対角位置とは限らない。
例えば、図９Ａ～図９Ｄはアライメントマーク２１の配置場所の種々の変形例を示す図である。図９Ａは、１段目の半導体チップ１６を２段目以降の半導体チップ１６と同じ面積にするものの、１段目の半導体チップをＸ方向にずらしたものであり、ずらすことで２段目以降の半導体チップ１６と上下に重ならない２つの場所にアライメントマーク２１を設ける例を示している。また、図９Ｂは、１段目の半導体チップ１６を２段目以降の半導体チップ１６と同じ面積にするものの、１段目の半導体チップをＸ方向及びＹ方向にずらしたものであり、ずらすことで２段目以降の半導体チップ１６と上下に重ならない２つの場所にアライメントマーク２１を設ける例を示している。
図９Ａと図９Ｂのいずれの場合も、図９Ｃのように、カメラ１２を上方に配置したときに、２段目以降の半導体チップ１６の影響を受けることなく、アライメントマーク２１を認識することができる。
あるいは、図９Ｄのように、１段目の半導体チップ１６を２段目以降の半導体チップ１６と同じ面積にするものの、１段目の半導体チップ１６の配置角度を２段目以降の半導体チップ１６の配置角度とは相違させてもよい。
また、上述したアライメントマーク２１は、必ずしも１段目の半導体チップ１６に設ける必要はなく、多段の半導体チップ群２０を支持する支持基板１５上に配置してもよい。図１０Ａ及び図１０Ｂは支持基板１５上にアライメントマーク２１を設ける例を示している。支持基板１５は、半導体チップ群２０を支持するものであり、半導体チップ群２０よりも設置面積が大きいことが多い。よって、支持基板１５上の半導体チップ群２０と上下に重ならない位置にアライメントマーク２１を配置すれば、常にカメラ１２によりアライメントマーク２１を認識できる。
図１１は第６の実施形態による半導体製造装置１の処理動作を示すフローチャートである。以下では、図６のフローチャートとの相違点を中心に説明する。また、図１２Ａ～図１２Ｃは半導体チップ１６を積層する様子を示す図である。
まず、最下段の半導体チップ１６、又はｎ（ｎは１以上の整数）段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識し、それらの座標を不図示の記憶部に記憶する（ステップＳ１１１）。アライメントマーク１９は例えば、ｎ段目の半導体チップ１６の対角にあり、その座標は（Ｘｎａ１，Ｙｎａ１）、（Ｘｎｂ１，Ｙｎｂ１）である。（Ｘｎａ１，Ｙｎａ１）、（Ｘｎｂ１，Ｙｎｂ１）の中心座標（Ｘｎ１，Ｙｎ１）を基準座標ｎ１として記憶する。
次に、図１２Ａに示すように、最下段の半導体チップ１６、又はｎ段目の半導体チップ１６、又は支持基板１５に設けられるアライメントマーク２１をカメラ１２で認識し、それらの座標を不図示の記憶部に記憶する（ステップＳ１１２）。このアライメントマーク２１の座標は、例えば、ｎ段目の半導体チップ１６にあり、その座標は（Ｘｎａ２，Ｙｎａ２）、（Ｘｎｂ２、Ｘｎｂ２）である。（Ｘｎａ２，Ｙｎａ２）、（Ｘｎｂ２、Ｘｎｂ２）の中心座標（Ｘｎ２，Ｙｎ２）を基準座標ｎ２として記憶する。
次に、ｍ段目の半導体チップ１６を認識して、基準座標ｎ１を基準に実装する（ステップＳ１１３）。ここで、１≦ｎ≦ｍ≦ｋであり、ｍ＝ｋになるまで、ｍ段目の半導体チップ１６を実装する。より具体的には、図１２Ｂに示すように、記憶された最下段の半導体チップ１６のアライメントマーク１９の座標と、これから積層する半導体チップ１６の裏面側のアライメントマーク１９をカメラ１２で撮影、及び認識した位置の座標を用いて位置合わせを行う。その後に装置停止の判定処理を行い、装置が停止しなければ、アライメントマーク１９をカメラ１２で認識し、半導体チップ１６を実装する処理を繰り返す。
次に、実装処理を行う装置が停止するか否かを判定する（ステップＳ１１４）。停止しないと判定されると、ｍ段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識して、それらの座標を不図示の記憶部に記憶する（ステップＳ１１５）。アライメントマーク１９は例えば、ｍ段目の半導体チップ１６にあり、その座標は（Ｘｍ１ａ，Ｙｍ１ａ）、（Ｘｍ１ｂ，Ｙｍ１ｂ）である。（Ｘｍ１ａ，Ｙｍ１ａ）、（Ｘｍ１ｂ，Ｙｍ１ｂ）の中心座標（Ｘｍ１，Ｙｍ１）を搭載座標ｍ１として記憶する。
次に、位置ずれ量が所定範囲内か否かを判定する（ステップＳ１１６）。所定範囲内であれば、ｍは設定数ｋに等しくなったか否かを判定する（ステップＳ１１７）。ｍ＜ｋであれば、ｍを１インクリメントして（ステップＳ１１８）、ステップＳ１１３以降の処理を繰り返す。
ステップＳ１１４で装置が停止したと判定されると、ｍ段目の半導体チップ１６のアライメントマーク１９をカメラ１２で認識して、それらの座標（搭載座標ｍ１）を不図示の記憶部に記憶する（ステップＳ１１９）。また、このステップＳ１１９では、ステップＳ１１５と同様に位置ずれ量を算出する。このステップＳ１１９では、図６のステップＳ７３と同様に、退避前に最上段の半導体チップ１６の位置ずれ量を算出するため、搬送ずれの影響を受けずに位置ずれ量を算出することができる。
次に、位置ずれ量が所定範囲内か否かを判定する（ステップＳ１２０）。ステップＳ１１６又はＳ１２０で所定範囲内でないと判定されると、実装途中の半導体チップ群２０を支持基板１５とともに搬送ユニット１４にて退避させる（ステップＳ１２１）。その後、所定の警告処理を行って、実装処理を行う装置を停止させる（ステップＳ１２２）。ステップＳ１２０で所定範囲内と判定されると、実装途中の半導体チップ群２０を搬送ユニット１４にて退避させ（ステップＳ１２３）、装置を停止させる（ステップＳ１２４）。
その後、実装処理を継続するか否かを判定し（ステップＳ１２５）、実装処理を継続しない場合には、実装途中の半導体チップ群２０を搬送ユニット１４にて搬出して（ステップＳ１２６）、処理を終了する。
実装処理を継続すると判定されると、実装途中の半導体チップ群２０を搬送ユニット１４にて退避前の位置に戻す（ステップＳ１２７）。次に、図１２Ｃに示すように、最下段の半導体チップ１６、又はｎ段目の半導体チップ１６、又は支持基板１５上のアライメントマーク２１を認識し、それらの座標を不図示の記憶部に記憶する（ステップＳ１２８）。アライメントマーク２１は、例えば、最下段の半導体チップ１６又は支持基板１５の対角にあり、その座標は（Ｘｎ２’ａ，Ｙｎａ２’）、（Ｘｎ２’ｂ，Ｘｎ２’ｂ）である。（Ｘｎ２’ａ，Ｙｎ２’ａ）、（Ｘｎ２’ｂ，Ｘｎ２’ｂ）の中心座標（Ｘｎ２’，Ｙｎ２’）を基準座標ｎ２’として記憶する。
次に、半導体チップ群２０を元の位置に戻した後の座標（Ｘｎ２’ａ，Ｙｎ２’ａ）、（Ｘｎ２’ｂ，Ｙｎ２’ｂ）と退避前の座標（Ｘｎ２ａ，Ｙｎ２ａ）、（Ｘｎ２ｂ，Ｙｎ２ｂ）との搬送ずれ量αａ、及びαｂを算出する（ステップＳ１２９）。搬送ずれ量はそれぞれ（Ｘαａ＝Ｘｎ２’ａ－Ｘｎ２ａ，Ｙαａ＝Ｙｎ２’ａ－Ｙｎ２ａ）、（Ｘαｂ＝Ｘｎ２’ｂ－Ｘｎ２ｂ，Ｙαｂ＝Ｙｎ２’ｂ－Ｙｎ２ｂ）である。
次に、最下段の半導体チップ１６、又はステージ１１上のｎ段目の半導体チップ１６の座標に搬送ずれ量αａ、αｂを加えた座標を不図示の記憶部に記憶する（ステップＳ１３０）。座標はそれぞれ（Ｘｎ１ａ’＝Ｘｎ１ａ＋Ｘαａ，Ｙｎ１’ａ＝Ｙｎ１ａ＋Ｙαａ）、（Ｘｎ１’ｂ＝Ｘｎ１ｂ＋Ｘαｂ，Ｙｎ１’ｂ＝Ｙｎ１ｂ＋Ｙαｂ）である。（Ｘｎ１’ａ, Ｙｎ１’ａ）、（Ｘｎ１’ｂ, Ｙｎ１’ｂ）の中心座標（Ｘｎ１’，Ｙｎ１’）を補正基準座標ｎ１’として記憶する。
次に、基準座標ｎ１を補正基準座標ｎ１’に置換し（ステップＳ１３１）、ステップＳ１１７以降の処理を行う。
このように、第６の実施形態では、最下段の半導体チップ１６又は支持基板１５上に、積層される半導体チップ群２０で隠れないようにアライメントマーク２１を配置し、このアライメントマーク２１の座標を基準として、半導体チップ群２０を退避後に元の位置に戻したときの搬送ずれ量を算出する。これにより、搬送ずれ量を精度よく検出でき、退避後に元の位置に戻して実装処理を継続した場合であっても、搬送ずれの影響を受けることなく最下段の半導体チップ１６を基準として、高精度に積層処理を行うことができる。
（第７の実施形態）
上述した第１～第６の実施形態では、支持基板１５上に複数の半導体チップ１６を積層する例を説明したが、予め複数の半導体チップ１６が積層された積層体を支持基板１５上に実装する場合や、この積層体の上に、１つ以上の半導体チップ１６を積層する場合にも適用可能である。支持基板１５は、配線を有する有機あるいは無機材料からなる基板、シリコンを材料とする支持体、リードフレームでもよい。また、支持基板１５やリードフレーム上に配置される粘着性のテープ上に複数の半導体チップ１６や積層体を実装する場合にも適用可能である。
また、上述した第１～第６の実施形態では、支持基板１５上に、複数の半導体チップ１６が積層された半導体チップ群２０を一つだけ実装する例を説明したが、支持基板１５上に複数の半導体チップ群２０を実装する場合にも適用可能である。この場合の複数の半導体チップ群２０の積層順序は任意である。例えば、一つの半導体チップ群２０の作製が終わってから、別の場所に次の半導体チップ群２０の作製を行うという工程（Ｚ方向優先処理）を繰り返してもよい。あるいは、複数の場所にｎ段目の半導体チップ１６を順に実装した後、同じく複数の場所に（ｎ＋１）段目の半導体チップ１６を順に積層するという工程（ＸＹ方向優先処理）を繰り返してもよい。
上述した第４～第６の実施形態において、ＸＹ方向優先処理を採用する場合、搬送ユニット１４で支持基板１５ごと退避させる前に、すべての最上段の半導体チップ１６のアライメントマーク１９をカメラ１２で認識して、その位置を記憶するのが望ましい。
さらに、第４～第６の実施形態における図６、図７及び図１１のフローチャートでは、装置が停止したか否かを判定しているが、図４と同様に、半導体チップ１６がステージ１１上に搬送されてからの経過時間が第１設定時間以上か否か、又はステージ停滞累計時間が第２設定時間以上か否かを判定してもよい。
（第８の実施形態）
上述した第６の実施形態による半導体製造装置１を用いて、複数の半導体チップを積層させた積層体をパッケージングする処理手順について、より詳細に説明する。図１３は第８の実施形態を説明する図である。
まず、図１３Ａに示すように、支持基板１５上に配置される最下段の半導体チップ１６ａを用意する。この半導体チップ１６ａ上に、別の半導体チップ１６ｂを積層するための電極パッド１７を形成する。電極パッド１７にはＡｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄなどの単体、複合材、合金などを用いる。電極パッド１７上にさらに金属バンプを形成してもよい。金属バンプとしてはＳｎ、Ａｇ、Ｃｕ、Ａｕ、Ｂｉ、Ｚｎ、Ｉｎなどの単体やその複合材、合金を使用する。
次に、図１３Ｂに示すように、２段目に配置される半導体チップ１６ｂに半導体チップ１６ｂを貫通するビア（開口部）を形成する。半導体チップ１６ｂにはプラズマ装置等を使用して開口部を形成し、この開口部に絶縁膜としてＳｉＯ２やＳｉＮなどを形成する。この絶縁膜は、ＳｉＯ２とＳｉＮの積層膜でもよい。開口部へ金属膜からなるビアコンタクト２２を形成する。ビアコンタクト２２には例えばＴｉ、Ｃｒ、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ｗなどの単体や複合材、合金を用いて、蒸着、スパッタ、ＣＶＤなどにより形成する。次に、金属膜をシード膜として開口部に金属をめっきする。めっき材料としてはＣｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇなどを使用し、その複合材や合金を形成した状態としてもよい。その後、シード膜をエッチングしてパッドを形成する。なお、パッド上に金属バンプを形成する場合には、Ｓｎ、Ａｇ、Ｃｕ、Ａｕ、Ｂｉ、Ｚｎ、Ｉｎなどを１種類、又は複数連続してめっきすればよい。
半導体チップ１６ｂの表面に電極パッド１７を形成する。電極パッドはＡｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄなどの単体、複合膜、合金などを用いる。電極パッド上にさらに金属バンプを形成してもよい。金属バンプとしてはＳｎ、Ａｇ、Ｃｕ、Ａｕ、Ｂｉ、Ｚｎ、Ｉｎなどやその複合膜、合金を使用する。
次に、図１３Ｃに示すように、半導体チップ１６ｂを半導体チップ１６ａ上に搭載する。前述の通り、半導体チップ１６ａには半導体チップ１６ａと電気的に接続するために電極パッド１７やバンプを有する。また、半導体チップ１６ｂを搭載する面には接着剤２３を形成してもよい。接着剤２３は樹脂状のものを塗布してもよいし、フィルム状のものを貼り付けてもよい。樹脂を塗布して露光、現像して形成してもよい。同様にして、半導体チップ１６ｂの上に半導体チップ１６ｃを積層し、さらに半導体チップ１６ｃの上に半導体チップ１６ｄを順に積層して、積層体２０を形成する。
次に、図１３Ｄに示すように、この積層体２０を逆さまにして基板２４上にフリップチップ実装する。基板２４上に半田バンプ１８を形成する。また、この基板２４上に接着剤２３を塗布する。接着剤２３は樹脂状でもよいし、フィルム上でもよい。積層体２０に接着剤２３を塗布してもよい。その後、積層体２０を基板２４にフリップチップ実装する。積層体２０に形成されたパッド１７と基板上の半田バンプ１８を位置合わせし、電気的に接続する。積層体２０のパッド１７にあらかじめ半田バンプ１８を形成していてもよい。半田バンプ１８が形成された積層体２０を基板の電極パッド１７と位置合わせを行って電気的に接続してもよい。
フリップチップ実装時にツールの温度を上げて、積層体２０と基板２４を接着剤２３により固着させる。フリップチップ実装時の温度は、半田を溶融させる温度まで上げてもよいし、溶融しない温度でもよい。
次に、チップ積層体２０を搭載した基板２４を還元雰囲気リフロー炉に入れて金属バンプ１８と電極パッド１７を電気的に接続する。水素、ギ酸などの雰囲気でリフローを行う。水素やギ酸の濃度は窒素などを用いて適宜希釈してもよい。半田の溶融温度まで上げて、半導体チップ間、及びチップ積層体と基板を接続する。このとき基板が動かないように冶具を用いて固定してもよい。
次に、図１３Ｅに示すように、チップ積層体２４の各半導体チップ間とその周囲に樹脂２５を形成する。樹脂２５はモールド樹脂でもよいし、アンダーフィル材でもよい。半導体チップ間とチップ積層体２０と基板２４間に同時に樹脂２５を入れてもよいし、何回かに分けて入れてもよい。
図１３Ｃにおける最下段の半導体チップ１６ａは、半導体チップ１６ａを貫通するビアを持っていてもよい。また、半導体チップ１６ａ上に積層体２０を直接搭載してもよい。
最下段の半導体チップ１６ａは、ウエハからダイシングする際に、半導体チップ１６ａ上に積層される半導体チップ１６ｂ～１６ｄよりも大きめにオフセットさせてダイシングしてもよい。あるいは、ウエハからダイシングする際に、最下段の半導体チップ１６ａを基準サイズとし、半導体チップ１６ｂ～１６ｄは基準サイズよりも小さめにダイシングしてもよい。あるいは、半導体チップ１６ｂ～１６ｄよりも一辺サイズが長いチップを半導体チップ１６ａとして用いてもよい。あるいは、半導体チップ１６ａ～１６ｄのサイズを同一とし、最下段の半導体チップ１６ａのみをずらして配置することで、電極パッド１７が半導体チップ１６ｂ～１６ｄで隠れないように積層してもよい。
半導体チップ１６ｂ～１６ｄに形成される貫通ビアは、チップ表面側から形成するフロントサイドビアでもよいし、チップ裏面側から形成するバックサイドビアでもよい。
このように、図１３Ａ～図１３Ｅの工程にて作製される半導体装置３０は、ｎ（ｎは２以上の整数）段の半導体チップ１６を備え、ｎ段のうち２段目以降の半導体チップ１６のそれぞれは、１段下の半導体チップ１６との接続のためのパッド１７と、１段下の半導体チップ１６と位置合わせするための第１アライメントマーク１９とを有し、最下段の半導体チップは、ｎ段の半導体チップの積層体と上下に重ならない位置に配置される第２アライメントマーク２１を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体製造装置、２ 条件判定部、３ 退避制御部、４ 再開判定部、５ 復帰制御部、１１ ステージ、１２ カメラ、１３ ヘッド、１４ 搬送ユニット、１５ 支持基板、１６ 半導体チップ、１７ パッド、１８ マイクロバンプ、１９ アライメントマーク、２０ 積層体、２１ アライメントマーク、２２ ビアコンタクト、２３ 接着剤

Claims (13)

  1. ステージ上に載置された支持基板上に、半導体チップ又は半導体チップの積層体を実装する半導体製造方法であって、
    前記半導体チップ又は前記積層体の実装処理の最中に、所定の条件を満たしたか否かを判定するステップと、
    前記所定の条件を満たすと判定された場合に、それまでに前記支持基板上に実装された前記半導体チップ又は前記積層体を前記支持基板を含めて退避させるステップと、
    前記退避後に、前記半導体チップ又は前記積層体の実装処理を再開するか否かを判定するステップと、
    前記実装処理を再開すると判定されたときに、前記退避された前記半導体チップ又は前記積層体を退避前の位置に戻して前記実装処理を継続するステップと、を備える、半導体製造方法。
  2. 前記所定の条件を満たしたか否かを判定するステップは、前記実装処理を行う装置が停止するか否かを判定し、
    前記退避させるステップは、前記装置が停止したと判定された場合に、前記半導体チップ又は前記積層体を退避させる、請求項１に記載の半導体製造方法。
  3. 前記所定の条件を満たしたか否かを判定するステップは、
    前記半導体チップ又は前記積層体が実装される前記支持基板を実装処理を行うステージ上に搬送してからの経過時間、又は、前記ステージ上に実装してからの経過時間を計測するステップと、
    前記経過時間が第１設定時間以上か否かを判定するステップと、を有し、
    前記退避させるステップは、前記経過時間が前記第１設定時間以上と判定されると、前記半導体チップ又は前記積層体を退避させる、請求項１に記載の半導体製造方法。
  4. 前記所定の条件を満たしたか否かを判定するステップは、
    前記実装処理を行う装置が停止してからの経過時間を計測するステップと、
    前記経過時間が第１設定時間以上か否かを判定するステップと、を有し、
    前記退避させるステップは、前記経過時間が前記第１設定時間以上と判定されると、前記半導体チップ又は前記積層体を退避させる、請求項１に記載の半導体製造方法。
  5. 前記実装処理を再開すると判定された場合に、個々の半導体チップが前記ステージ上に留まっていた累計時間を計測するステップと、
    前記累計時間が第２設定時間以内か否かを判定するステップと、を備え、
    前記実装処理を継続するステップは、前記累計時間が前記第２設定時間以内であれば、前記半導体チップ又は前記積層体を退避前の位置に戻して前記実装処理を継続し、前記累計時間が前記第２設定時間を超えていれば、前記半導体チップ又は前記積層体を搬出する、請求項３又は４に記載の半導体製造方法。
  6. 前記半導体チップ又は前記積層体は、積層された複数の前記半導体チップを含む半導体チップ群を有し、
    積層された複数の前記半導体チップのうち、最後に積層された半導体チップ上の搭載座標と、その直前に積層された半導体チップ上の基準座標との位置ずれ量を検出するステップと、
    前記検出された位置ずれ量が所定範囲内か否かを判定するステップと、を備え、
    前記実装処理を行う装置が停止すると判定された場合、前記退避させるステップは、前記位置ずれ量を検出した後に前記半導体チップ群を退避させ、前記検出された位置ずれ量が前記所定範囲を超えていれば、前記位置ずれ量を検出した後に前記半導体チップ群を退避させるとともに、所定の警告処理を行う、請求項１乃至５のいずれか一項に記載の半導体製造方法。
  7. 前記半導体チップ又は前記積層体は、積層されたｍ個（ｍは２以上の整数）の半導体チップを含む半導体チップ群を有し、
    前記積層されたｍ個の半導体チップのうち、ｎ段目（ｎは１以上かつｍ未満の整数）に積層された半導体チップ上の基準座標と、ｍ段目に積層された半導体チップ上の搭載座標との位置ずれ量を検出するステップと、
    前記検出された位置ずれ量が所定範囲内か否かを判定するステップと、を備え、
    前記実装処理を行う装置が停止すると判定された場合、前記退避させるステップは、前記位置ずれ量を検出した後に前記半導体チップ群を退避させ、前記検出された位置ずれ量が前記所定範囲を超えていれば、前記半導体チップ群を退避させるとともに、所定の警告処理を行う、請求項１乃至５のいずれか一項に記載の半導体製造方法。
  8. 前記実装処理を継続するステップは、前記退避前における前記ｍ段目に積層された半導体チップ上の搭載座標と、前記退避後に退避前の位置に戻された前記ｍ段目に積層された半導体チップ上の搭載座標との搬送ずれ量を検出し、前記搬送ずれ量に基づいて前記ｎ段目に積層された半導体チップ上の前記基準座標を補正し、補正された前記基準座標と（ｍ＋１）段目以降に積層される半導体チップ上の搭載座標との位置ずれ量を検出しつつ、前記補正された基準座標に基づいて（ｍ＋１）段目以降の半導体チップを積層する、請求項７に記載の半導体製造方法。
  9. 前記半導体チップ又は前記積層体は、積層されたｍ個（ｍは２以上の整数）の半導体チップを含む半導体チップ群を有し、
    前記半導体チップ又は前記積層体のうち最下段の半導体チップを前記ステージ上で支持する支持基板、又は前記最下段の半導体チップは、前記半導体チップ群の積層中に前記支持基板の上方から視認されうる位置に設けられる第１基準指標を有し、
    前記最下段の半導体チップは、前記半導体チップ群の積層中に前記支持基板の上方から視認不可の位置に設けられる第２基準指標と、を有し、
    前記第１基準指標及び前記第２基準指標の座標を検出するステップと、
    前記ｍ段目に積層された半導体チップ上の搭載座標と、前記第２基準指標に基づく基準座標との位置ずれ量を検出するステップと、
    前記検出された位置ずれ量が所定範囲内か否かを判定するステップと、を備え、
    前記実装処理を行う装置が停止すると判定された場合、前記退避させるステップは、前記位置ずれ量を検出した後に前記半導体チップ群を退避させ、前記検出された位置ずれ量が前記所定範囲を超えていれば、前記半導体チップ群を退避させるとともに、所定の警告処理を行う、請求項１乃至５のいずれか一項に記載の半導体製造方法。
  10. 前記位置ずれ量を検出するステップは、前記退避後に前記実装処理を継続する際には、前記退避前の前記第１基準指標の位置と、前記退避後に元の位置に戻した後の前記第１基準指標の位置との搬送ずれ量を検出し、前記搬送ずれ量に基づいて前記基準座標を補正し、前記補正された基準座標と、（ｍ＋１）段目以降に積層される半導体チップ上の搭載座標との位置ずれ量を検出する、請求項９に記載の半導体製造方法。
  11. ステージ上で複数の半導体チップを位置合わせしながら順に積層する半導体製造装置であって、
    前記複数の半導体チップの実装処理の途中で、所定の条件を満たしたか否かを判定する条件判定部と、
    前記所定の条件を満たすと判定された場合に、それまでに積層された半導体チップ群を退避させる退避制御部と、
    前記所定の条件を満たすと判定された後に、前記実装処理を再開するか否かを判定する再開判定部と、
    前記実装処理を再開すると判定されたときに、前記退避された半導体チップ群を退避前の位置に戻して前記実装処理を継続する復帰制御部と、を備える、半導体製造装置。
  12. ｎ（ｎは２以上の整数）段の半導体チップを備え、
    前記ｎ段のうち２段目以降の半導体チップのそれぞれは、
    １段下の半導体チップとの接続のためのパッドと、
    １段下の半導体チップと位置合わせするための第１アライメントマークとを有し、
    前記ｎ段のうち最下段の半導体チップは、前記ｎ段の半導体チップの積層体と上下に重ならない位置に配置される第２アライメントマークを有し、
    前記半導体チップの積層方向から見たとき、前記最下段の半導体チップの外辺の少なくとも一部が、前記ｎ段のうち２段目以降の半導体チップと重なる、半導体装置。
  13. 前記最下段の半導体チップは、半導体チップの積層方向から見たとき、前記ｎ段のうち２段目以降の半導体チップと重なる第３アライメントマークを有する請求項１２に記載の半導体装置。
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