TWI418001B - 半導體封裝結構及其製造方法 - Google Patents

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An Hong Liu
Hao Yin Tsai
Hsiang Ming Huang
Yi Chang Lee
Shu Ching Ho
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半導體封裝結構及其製造方法
本發明係關於一種半導體封裝結構及一種製造該半導體封裝結構之方法。具體而言，本發明提供一種包含複數晶片之半導體封裝結構，該等晶片係垂直堆疊並利用超音波接合(ultrasonic bonding)方法藉由直通矽晶栓塞(through silicon plugs)達成電性互連及電性連接至一基板單元。此外，可設置測試墊(test pad)於該基板單元或晶片上，以利於製程控制。
高階半導體封裝之趨勢係朝構裝型式小型化、同時提高電性效能發展。這使得工業產品及消費產品變得日益快速、廉價和小巧。一常見實例係利用習知材料及組裝製程將複數記憶體晶片堆疊於一半導體封裝體中，並測試所得之多晶片式封裝體。通常，各堆疊晶片與基板間之電性連接係藉由打線接合達成(wire bonding)。亦可堆疊不同類型之晶片，但代價是電性複雜度、熱傳複雜度及機械特性複雜度升高，以及因封裝體內之系統層階複雜度增大而難以達到高的封裝良率(yield)。
直通矽晶穿孔(through silicon vias；TSV)，或更確切而言，直通矽晶栓塞(through silicon plugs；TSP)，係為用以在高階半導體封裝中提高積體度及縮小構裝型式/形體因數(form factor)之一常用替代方法。顧名思義，半導體裝置之背面與正面之電性連接使得以往僅有一個晶片的封裝體中可垂直地組裝多個晶片。因此，可將更多半導體裝置整合成一更小之構裝形體。此外，亦可將不同類型之半導體晶片整合於一單一封裝體中，以形成所謂的系統級封裝(system in a package；SIP)。無論使用何種方法，封裝體在印刷電路板(printed circuit board；PCB)上之佔用面積(footprint)皆係縮小的，此又會降低最終產品成本。最後，因基板上的一個接點可供應多個晶片，是故利用直通矽晶栓塞互連各晶片可減少基板所需之電性接點數量，此亦有助於簡化組裝製程和提高良率。
直通矽晶栓塞的應用亦符合高效能所需之更嚴格的傳訊(signaling)要求。直通矽晶栓塞可就其材料、形狀及尺寸作相關設計，藉以提供堆疊晶片之間以及封裝體內之電性連接高導電率及低電感量，俾利於有效地傳遞功率及提高訊號品質。此外，利用直通矽晶栓塞結構可減少使用複雜打線接合的需要，因在堆疊式封裝體之批量生產中，各該晶片無需如目前之記憶體裝置一般單獨電性連接至基板。此外，因打線接合具有降低訊號品質之電感特性，尤其是在高頻下，故不使用打線接合可提高在一給定頻率下之訊號品質。或者，於日趨變小和變快之半導體裝置及封裝體中，藉由消除寄生電感，使訊號品質得以提升，因而可達到更高頻率之傳輸。
通常，高效能、小形體因數之封裝體製造成本高昂。當考量使用直通矽晶栓塞於一個封裝體內形成三維半導體裝置時，尤其如此。舉例而言，現有不同之競爭方法可供用於構建利用直通矽晶栓塞之堆疊晶片。例如所謂的晶片對晶片(chip on chip；CoC)方法，其中將經測試及單分(singulated)之複數晶片排列成一堆疊配置。或者，晶圓對晶圓(wafer to wafer；WoW)方案，此方案設想在單分之前以晶圓形式堆疊晶片，但其存在預期之良率損失，如相應晶圓上之良好晶片與壞晶片垂直堆疊的可能。再一種方法係在晶圓上預先識別出之良好晶片之位置上分別堆疊單分之晶片(chip-on-wafer；CoW)。
各該方法之實施皆需要改變製程。基本上，直通矽晶穿孔/栓塞之製作方法及位置等相關技術目前仍未明朗，舉凡電漿蝕刻(plasma etching)到雷射鑽孔(laser drilling)技術等。某些製程可能較適合實施於製作積體電路之前端半導體製造廠，而其它方法則可能較適合實施於後端封裝及組裝廠。另外，並無通用之直通矽晶栓塞接合方法。目前堆疊晶片間之電性連接可藉由不同技術達成，例如直接氧化熔融接合(direct oxidizing fusion bonding)、銅-銅接合、金-金接合、金-錫接合、黏合(adhesion bonding)或表面活化接合(surface activation bonding)。新製程及材料之使用會增加直通矽晶栓塞晶片堆疊時之複雜度及良率損失，進而增加成本。
無論選用何種製程及整合方式，皆在實施中存在明顯之風險及不確定性。因複雜度增大以及可能良率損失亦增大，利用直通矽晶栓塞之堆疊封裝之製造成本將更為高昂。因此，直通矽晶栓塞之開發趨勢係著重於具價格優勢之高效能系統，以補償利用直通矽晶栓塞構造堆疊式封裝所需之製程之成本及複雜度。因此，需要使成本及與其應用相關之相應風險最小化，以使直通矽晶栓塞適應並有利於現有基礎結構及製程以及對價格敏感之市場，進而具有更廣之應用。
本發明之一目的在於提供一種半導體封裝結構，包含一基板單元及一第一晶片堆疊結構。該基板單元包含形成於其上之一電路結構及亦定義於其上之一晶片疊置區。該電路結構具有複數焊墊及複數測試墊，各該焊墊設置於該晶片疊置區內且與各該測試墊連接。或者，該等測試墊可用作永久電性連接或訊號輸入之接點，以用於記憶體半導體晶片之備用記憶體修復。該第一晶片堆疊結構包含複數晶片，各該晶片具有一上表面、與該上表面相對之一下表面以及複數直通矽晶栓塞，該等直通矽晶栓塞係使該上表面與該下表面間相互電性連接。各該直通矽晶栓塞具有自該上表面或該下表面突出之一第一電極，且二相鄰晶片之該等直通矽晶栓塞適可分別藉由該第一電極電性連接。該第一晶片堆疊結構係設置於該基板單元之該晶片疊置區，且至少一部分該直通矽晶栓塞係電性連接至該焊墊，且該等測試墊係排列設置於該晶片疊置區之外。與該等直通矽晶栓塞之電性連接係藉由恰當之接合製程而達成。
本發明之另一目的在於提供一種製造一半導體封裝結構之方法。該製造方法包含下列步驟：提供一基板，該基板包含複數基板單元，各該基板單元具有一電路結構及定義於其上之一晶片疊置區，該電路結構具有複數焊墊及複數測試墊，各該焊墊係排列設置於該晶片疊置區內且與各該測試墊連接，且該等測試墊係排列設置於該晶片疊置區之外；於該晶片疊置區上形成一第一密封層；藉由該第一密封層貼附一第一晶片於該晶片疊置區之上，該第一晶片具有一第一上表面、一第一下表面及複數直通矽晶栓塞，該等直通矽晶栓塞係設置於該第一晶片中以使該第一上表面與該第一下表面間相互電性連接，各該直通矽晶栓塞具有自該第一上表面或該第一下表面突出之一第一電極；電性連接該第一晶片之至少一部分該等直通矽晶栓塞至該等焊墊，其中該第一密封層係填充該第一晶片與該基板單元間之一空隙；於該第一上表面形成一第二密封層；藉由該第二密封層貼附一第二晶片於該第一上表面，該第二晶片具有一第二上表面、一第二下表面及複數直通矽晶栓塞，該等直通矽晶栓塞係設置於該第二晶片中以使該第二上表面與該第二下表面間相互電性連接，各該直通矽晶栓塞具有自該第二上表面或該第二下表面突出之一第二電極；以及電性連接該第二晶片之至少一部分該等直通矽晶栓塞至相應之該第一晶片之該等直通矽晶栓塞，其中該第二密封層係填充該第一晶片與該第二晶片間之一空隙。
本發明之再一目的在於提供一種半導體封裝結構，包含：一第一半導體晶片及一第二半導體晶片。該第一半導體晶片具有一第一上表面、一第一下表面、複數測試墊、定義於該第一上表面上之一第一晶片疊置區以及設置於該第一半導體晶片中之複數直通矽晶栓塞，該等直通矽晶栓塞係使該第一上表面與該第一下表面間相互電性連接。各該直通矽晶栓塞具有自該第一上表面或該第一下表面突出之一第一電極，各該測試墊係排列設置於該第一晶片疊置區之外且連接各該直通矽晶栓塞。該第二半導體晶片具有一第二上表面、一第二下表面、複數測試墊、定義於該第二上表面上之一第二晶片疊置區以及設置於該第二半導體晶片中之複數直通矽晶栓塞，該等直通矽晶栓塞係使該第二上表面與該第二下表面間相互電性連接。各該直通矽晶栓塞具有自該第二上表面或該第二下表面突出之一第二電極，各該測試墊係排列設置於該第二晶片疊置區之外且連接各該直通矽晶栓塞。該第二半導體晶片係設置於該第一晶片疊置區上且該第二半導體晶片之至少一部分該等直通矽晶栓塞係與相應之該第一半導體晶片之該等直通矽晶栓塞電性連接。
本發明之又一目的在於提供一種製造一半導體封裝結構之方法。該製造方法包含下列步驟：提供具有至少一晶片之一第一半導體元件，該至少一晶片具有一第一上表面、一第一下表面、複數測試墊、定義於該第一上表面上之一第一晶片疊置區及設置於該晶片中之複數直通矽晶栓塞，該等直通矽晶栓塞係使該第一上表面與該第一下表面間相互電性連接，各該直通矽晶栓塞具有自該第一上表面或該第一下表面突出之一第一電極，各該測試墊係排列設置於該第一晶片疊置區之外且連接各該直通矽晶栓塞；於該第一晶片疊置區上形成一第一密封層；藉由該第一密封層貼附一第二半導體元件於該第一晶片疊置區上，該第二半導體元件具有一第二上表面、一第二下表面、複數測試墊、定義於該第二上表面上之一第二晶片疊置區及設置於第二半導體元件中之複數直通矽晶栓塞，該等直通矽晶栓塞係使該第二上表面與該第二下表面間相互電性連接，各該直通矽晶栓塞係具有自該第二上表面或該第二下表面突出之一第二電極，各該測試墊係排列設置於該第二晶片疊置區之外且連接各該直通矽晶栓塞；以及電性連接該第二半導體元件之至少一部分該等直通矽晶栓塞與對應之該第一半導體元件之該等直通矽晶栓塞，其中該第一密封層係填充該第一半導體元件與該第二半導體元件間之一空隙。
為讓上述目的、技術特徵、和優點能更明顯易懂，下文係以較佳實施例配合所附圖式進行詳細說明。
以下將透過實施例來解釋本發明之內容，本發明係關於一種半導體封裝結構以及一種製造半導體封裝結構之方法。然而，本發明的實施例並非用以限制本發明須在如實施例所述之任何特定的環境、應用或特殊方式方能實施。因此，關於實施例之說明僅為闡釋本發明之目的，而非用以限制本發明。須說明者，以下實施例及圖式中，與本發明非直接相關之元件已省略而未繪示；且為求容易瞭解，圖式中各元件間之尺寸關係係以誇大方式示出。
第1a圖係為根據本發明一第一實施例之一半導體封裝結構1之局部剖視圖。半導體封裝結構1包含一基板單元100、一第一晶片堆疊結構111及複數個密封層121。基板單元100具有定義於其上之一晶片疊置區102及形成於其上之一電路結構103。電路結構103具有複數個連接電路103a、複數個測試墊103b及複數個焊墊(圖未示出)。各該焊墊(圖未示出)係排列設置於晶片疊置區102中，且各該測試墊103b係排列設置於晶片疊置區102之外。連接電路103a連接該等焊墊(圖未示出)與該等測試墊103b。於本實施例中，形成於基板單元100上之一絕緣保護層(圖未示出)僅暴露出用於外部接點之焊墊及測試墊103b，並覆蓋連接電路103a以防止污染或電路橋接。更具體而言，基板單元100上之該絕緣保護層為一防焊層(solder mask)。然而，於其他實施例中，該等焊墊、連接電路及測試墊可全部保持不被防焊層所覆蓋。
第一晶片堆疊結構111係設置於基板單元100之晶片疊置區102上。第一晶片堆疊結構111包含複數晶片111a、111b、111c及111d。各該晶片111a、111b、111c及111d具有一上表面、與該上表面相對之一下表面，以及設置於其中之複數個直通矽晶栓塞107，該等直通矽晶栓塞107使上表面與下表面之間形成電性互連。各該直通矽晶栓塞107包含自該下表面突出之一下部電極110，且二相鄰晶片之該等直通矽晶栓塞107係分別透過下部電極110電性連接。具體而言，晶片111a、111b、111c及111d之直通矽晶栓塞107僅包含下部電極110。晶片111b係疊置於晶片111a上，使晶片111b之下部電極110相應連接至晶片111a之直通矽晶栓塞107。晶片111c及111d相應地依序向上堆疊。因而，二相鄰晶片之直通矽晶栓塞107藉由晶片111a、111b、111c及111d之下部電極110而彼此可靠地接合。
由第1a圖可見，各該晶片111a、111b、111c及111d之直通矽晶栓塞107分別經由下部電極110而電性連接至一相鄰晶片之直通矽晶栓塞107。第一晶片堆疊結構111則經由接合晶片111a之至少一部分直通矽晶栓塞107之下部電極110至對應之焊墊(圖未示出)，而與基板單元100電性連接。
各該測試墊103b係透過連接電路103a電性連接至各該焊墊(圖未示出)，並且直通矽晶栓塞107電性連接至焊墊(圖未示出)。測試墊103b係排列設置於晶片疊置區102之外。在晶片111a設置於晶片疊置區102上或各該晶片111b、111c、111d分別疊置上之後，可藉由施加測試訊號至測試墊103b立即執行二組件間之電性互連測試，並於需要時接續執行備用記憶體修復以提高半導體封裝結構1之製造良率。一般而言，可在堆疊每一單個晶片111a、111b、111c、111d之後立即執行一電性斷路/短路測試，以偵測晶片111a與一基板單元100間或所堆疊晶片111a、111b、111c、111d間之任何電性互連缺陷。於製成整個半導體封裝結構1之後，亦可執行一功能測試。由例如測試托座或探針等測試裝置傳遞測試訊號至待測晶片之測試墊，以獲得測試結果。如第1a圖所示，二探針130分別接觸一直通矽晶栓塞107與其相應之測試墊103b，並且一測試訊號從探針130傳輸至半導體封裝結構1，以判斷各該晶片111a、111b、111c、111d與基板單元100之間電性連接之完整性。因此，藉由排列設置於晶片疊置區102之外之測試墊103b，可立即對各該晶片間之電性互連之完整性進行測試，若發現電性連接異常時，可停止繼續堆疊更多晶片以進行重新加工或將電性接合不良之晶片自產線中剔除，避免無謂的製造成本及時間的浪費，進而提高總體生產良率。
第1b圖係為根據本發明第一實施例之一半導體封裝結構1中第一晶片堆疊結構111之一部分之示意圖。密封層121形成於二相鄰晶片(例如晶片111c與111d)之間，以填充晶片111c與111d間之一空隙。於本實施例中，密封層121適可包覆下部電極110，以保護晶片111c與111d間之電性互連不受環境干擾及濕氣侵入。除形成密封層121於晶片111c、111d之間外，密封層121亦形成於第一晶片堆疊結構111之晶片111a與基板單元100之間，以填充其間之空隙，如第1a圖所示。
密封層121係由選自以下群組之一材料製成：非導電膠(non-conductive paste,NCP)、非導電膜(non-conductive film,NCF)、異方性導電膠(anisotropic conductive paste,ACP)、異方性導電膜(anisotropic conductive film,ACF)、底部填充膠(underfill)、非流動底部填充膠(non-flow underfill)、B階膠(B-stage gel)、模塑化合物、FOW(film-over-wire)薄膜及其組合。
以下，將詳細闡述以上實施例中基板單元100之材料特性。在結構上，基板單元100可係為一單層基板或一多層基板，並可被移除，俾在半導體封裝結構1製成後，可移除基板單元100而只留下第一晶片堆疊結構111。
就材料而言，基板單元100係選自下列群組：一有機基板(organic substrate)、一陶瓷基板(ceramic substrate)、一玻璃環氧基板(glass epoxy substrate)、一聚醯亞胺(polyimide)基板、一FR-4基板、一FR-5基板、一纖維強化基板(fiber-reinforced substrate)、一BT樹脂(bismaleimide triazine resin,BT resin)基板。此外，基板單元100可係為一可撓性薄膜，該可撓性薄膜係選自下列群組：一聚亞醯胺薄膜及一聚酯(PET)薄膜。
用於電性互連之直通矽晶栓塞107係由選自下列群組之一材料製成：銅、金、銀、錫、錫/銀合金、錫/銀/銅合金、無鉛銲料、鎳/金合金、鎳/鈀合金、鎳/鈀/金合金、鎢、多晶矽、摻矽、導電聚合物及其組合。
在第一晶片堆疊結構111中可使用任何相容之晶片組合。該等晶片可包括各種記憶體類型，例如DRAM、Flash、SRAM、PSRAM、EPROM、EEPROM、Mask ROM、LPSDRAM、LPSRAM等等，且亦可包含適用於將第一晶片堆疊之功能整合於封裝體內之控制晶片。
第2圖係為一晶片201之示意圖，晶片201可應用於本發明第一實施例之半導體封裝結構1之第一晶片堆疊結構111。晶片201可替換晶片111a、111b、111c、111d至少其中之一。晶片201適可用於本發明之半導體封裝結構。於此態樣中，晶片201包含複數直通矽晶栓塞207，各該直通矽晶栓塞207包含一上部電極203及一下部電極205，上部電極203自晶片201之上表面突出並對準直通矽晶栓塞207，下部電極205則自晶片201之下表面突出並對準直通矽晶栓塞207。晶片201之直通矽晶栓塞207包含上部電極203與下部電極205二者，此顯然不同於第一實施例中所述之直通矽晶栓塞107，直通矽晶栓塞107僅具有自晶片111a、111b、111c、111d之下表面突出之下部電極110。藉由上述結構，當晶片201欲與一相鄰晶片201堆疊時，該二相鄰晶片201之直通矽晶栓塞207適可經由上部電極203與下部電極205之互連而彼此電性連接。藉助該等電極，可使直通矽晶栓塞間之連接更為可靠，以提高接合製程之良率。
上述之二相鄰晶片之電極連接係藉由一接合製程達成，該接合製程係選自以下群組：熱壓接合、熱超音波接合、超音波接合、及其組合。如上所述，上部電極及下部電極係為分別形成於直通矽晶栓塞之上或之下之個別元件。然而，於其他實施例中，上部電極或下部電極其中之一抑或其二者可係為直通矽晶栓塞之一部分(即，該等電極與直通矽晶栓塞係一體成形)。
該等第一電極與該等第二電極係為電鍍凸塊、無電鍍凸塊、結線凸塊、導電聚合物凸塊或金屬複合凸塊，該等凸塊之材料係選自下列群組：銅、金、銀、銦、鎳/金、鎳/鈀/金、銅/鎳/金、銅/金、鋁及其組合。
第3圖係為根據本發明一第二實施例之一半導體封裝結構3之局部剖視圖。半導體封裝結構3包含一基板單元300、一第一晶片堆疊結構311、及複數密封層321。基板單元300包含定義於其上之一晶片疊置區302及形成於其上之一電路結構303。第一晶片堆疊結構311係設置於基板單元300之晶片疊置區302上。第一晶片堆疊結構311包含複數晶片311a、311b及311c，且各該晶片311a、311b及311c具有一上表面、與上表面相對之一下表面、及設置於其中之複數直通矽晶栓塞307，該等直通矽晶栓塞307使上表面與下表面之間形成電性互連。
與第一實施例之最主要區別在於，第二晶片311b與第三晶片311c二者皆承載於相鄰之第一晶片311a上並透過複數直通矽晶栓塞307分別與第一晶片311a電性互連。類似第一實施例，第一晶片堆疊結構311係電性連接至基板單元300。複數密封層321分別形成於第一晶片311a與第二晶片311b之間、第一晶片311a與第三晶片311c之間、及第一晶片311a與基板單元300之間。第二實施例之半導體封裝結構3適用於一記憶體裝置，主要用以提高記憶體容量密度(即藉由堆疊晶片而提高記憶體容量)及改善晶片與記憶體裝置間電性連接之效能。當應用於此一記憶體裝置中時，第二晶片311b與第三晶片311c可具有相同之大小及/或相同之功能；或者，其亦可具有不同之大小及/或不同之功能。關於密封層321、直通矽晶栓塞307及基板單元300之主要元件及材料之詳細說明已示於第一實施例中，故茲不予贅述。對第一晶片311a與第二晶片311b之間、第一晶片311a與第三晶片311c之間、及第一晶片311a與基板單元300之間電性互連完整性之測試亦已示於第一實施例中，故茲不予贅述。
第4圖係為根據本發明一第三實施例之一半導體封裝結構4之剖視圖。半導體封裝結構4包含一基板單元400、一第一晶片堆疊結構411及複數密封層421。基板單元400具有定義於其上之一晶片疊置區402及形成於其上之一電路結構403。電路結構403具有複數連接電路403a、複數測試墊403b及複數焊墊403c。與第一實施例之最主要區別在於，第一晶片堆疊結構411包含一第一晶片411a、一第二晶片411b、一第三晶片411c及一第四晶片411d，該等晶片具有彼此不同之大小及不同之功能。各該晶片411a、411b、411c及411d之直通矽晶栓塞407分別電性連接至一相鄰晶片之直通矽晶栓塞407。關於密封層421、直通矽晶栓塞407及基板單元400之主要元件及材料之詳細說明已示於第一實施例中，故茲不予贅述。
更具體而言，第四實施例顯示二種不同之電路結構403外觀。在第4圖中，直通矽晶栓塞407電性連接至焊墊403c，焊墊403c則經由連接電路403a連接至測試墊403b。根據第4圖之左側部分，以與在第一實施例中所述相同之方式，連接電路403a被形成於基板單元400上之一絕緣保護層(圖未示出)所覆蓋，該絕緣保護層係可為一防焊層。然而，根據第4圖之右側部分，連接電路403a則未被絕緣保護層覆蓋；換言之，連接電路403a、測試墊403b及焊墊403c係為顯露狀。各晶片411a、411b、411c、411d間以及第一晶片411a與基板單元400間直通矽晶栓塞407之電性互連完整性之測試亦已示於第一實施例中，故茲不予贅述。
第5圖係為根據本發明一第四實施例之一半導體封裝結構5之剖視圖。半導體封裝結構5包含一基板單元500、一第一晶片堆疊結構511、複數密封層521及複數銲線(bonding wire)540。基板單元500具有定義於其上之一晶片疊置區502及形成於其上之一電路結構。該電路結構具有複數接墊503。第一晶片堆疊結構511包含一第一晶片511a及一第二晶片511b，第一晶片511a與第二晶片511b具有彼此不同之大小及不同之功能。此外，第一晶片511a及第二晶片511b可為相同大小及功能，其中銲線540可埋置於密封層521內。具體而言，密封層521係為一FOW(Film-Over-Wire)薄膜。各該第一晶片511a及第二晶片511b具有一上表面、與該上表面相對之一下表面、及設置於其中之複數直通矽晶栓塞507，該等直通矽晶栓塞507使上表面與下表面之間形成電性互連。此外，第一晶片511a具有形成於其上表面之複數焊墊511c。與第三實施例之最主要區別在於，第一晶片堆疊結構511可藉由直通矽晶栓塞507之互連及打線接合二者電性連接至基板單元500。更具體而言，第一晶片堆疊結構511係以銲線540將第一晶片511a之焊墊511c連接至基板單元500之接墊503而電性連接至基板單元500。於其它態樣中，熟習此項技藝者可藉由打線接合第一晶片堆疊結構511之其它晶片與基板單元500之接墊503而電性連接第一晶片堆疊結構511與基板單元500。關於密封層521、直通矽晶栓塞507及基板單元500之主要元件及材料之詳細說明已示於第一實施例中，故茲不予贅述。對第一晶片511a與第二晶片511b之間以及第一晶片511a與基板單元500間直通矽晶栓塞507之電性互連完整性之測試亦已示於第一實施例中，故茲不予贅述。
第6圖係為根據本發明一第五實施例之一半導體封裝結構6之局部剖視圖。半導體封裝結構6包含一基板單元600、一第一晶片堆疊結構611、一第二晶片堆疊結構613、一絕緣黏著層615、複數密封層621及複數銲線640。基板單元600具有定義於其上之一晶片疊置區602及形成於其上之一電路結構603。電路結構603具有複數連接電路603a、複數測試墊603b、複數第一焊墊(圖未示出)及複數第二焊墊603c。各該第一焊墊(圖未示出)係排列設置於晶片疊置區602內，且各該測試墊603b係排列設置於晶片疊置區602之外。連接電路603a連接第一焊墊(圖未示出)與測試墊603b，且連接電路603a被一絕緣保護層所覆蓋(圖未示出)，該絕緣保護層形成於基板單元600上，其可係為一防焊層。
第一晶片堆疊結構611包含複數晶片611a及611b。各該晶片611a及611b具有一上表面、與該上表面相對之一下表面、及設置於其中之複數直通矽晶栓塞607，該等直通矽晶栓塞607使上表面與下表面之間形成電性互連。各該直通矽晶栓塞607包含自晶片611a及611b之下表面突出之一下部電極608。相鄰之晶片611a與611b藉由直通矽晶栓塞607之下部電極608達成電性連接。第二晶片堆疊結構613包含複數晶片613a及613b，各該晶片613a、613b具有一上表面、與該上表面相對之一下表面、及設置於其中之複數直通矽晶栓塞607，該等直通矽晶栓塞607使上表面與下表面之間形成電性互連。各該直通矽晶栓塞607包含自晶片613a及613b之下表面突出之一下部電極608。相鄰之晶片613a與613b藉由直通矽晶栓塞607之下部電極608達成電性連接。
與第一實施例之最主要區別在於，半導體封裝結構6更包含第二晶片堆疊結構613貼附於第一晶片堆疊結構611上，並藉由絕緣黏著層615與第一晶片堆疊結構611形成電性絕緣。藉由絕緣黏著層615之電性隔絕，第一晶片堆疊結構611及第二晶片堆疊結構613可分別執行不同之功能。相同地，第一晶片堆疊結構611係設置於基板單元600之晶片疊置區602上，且第一晶片堆疊結構611之直通矽晶栓塞607電性連接至晶片疊置區602內之第一焊墊(圖未示出)，該等第一焊墊分別經由連接電路603a而電性連接至測試墊603b。第二晶片堆疊結構613藉由打線接合而電性連接至基板單元600。具體而言，晶片613b具有形成於其上表面之複數第三焊墊613c，且第二晶片堆疊結構613係藉由銲線640連接基板單元600之第二焊墊603c與晶片613b之第三焊墊613c而電性連接至基板單元600。關於密封層621、直通矽晶栓塞607、下部電極608及基板單元600之主要元件及材料之詳細說明已示於第一實施例中，故茲不予贅述。晶片611a與611b之間、晶片613a與613b之間、第一晶片堆疊結構611與基板單元600之間、以及第二晶片堆疊結構613與基板單元600之間直通矽晶栓塞607之電性互連完整性之測試亦已示於第一實施例中，故茲不予贅述。
第7圖係為根據本發明一第六實施例之一半導體封裝結構7之局部剖視圖。半導體封裝結構7包含一基板單元700、一第一晶片堆疊結構711、複數被動組件704、一間隔件705及複數銲線740。基板單元700具有定義於其上之一晶片疊置區702及形成於其上之一電路結構703。電路結構703具有複數連接電路703a、複數測試墊703b及複數第一焊墊(圖未示出)。第一晶片堆疊結構711包含一第一晶片711a及一第二晶片711b，第一晶片711a與第二晶片711b具有彼此不同之大小及不同之功能。各該第一晶片711a與第二晶片711b具有一上表面、與該上表面相對之一下表面、及設置於其中之複數直通矽晶栓塞707，該等直通矽晶栓塞707使上表面與下表面之間形成電性互連。
與第四實施例之最主要區別在於，本實施例包含複數被動組件704及間隔件705。被動組件704係形成於第一晶片711a上並電性連接至第一晶片711a，以與第一晶片711a一同執行電路功能。第二晶片711b包含複數直通矽晶栓塞707，與第一晶片711a之一局部區域中之一部分直通矽晶栓塞707電性互連。為了在該二晶片711a、711b之間保持一致之間隙並防止第二晶片711b傾斜，間隔件705係設置於第一晶片711a上並位於該二晶片711a、711b之間無直通矽晶栓塞707互連之區域，而第二晶片711b則設置於間隔件705上。換言之，間隔件705係設置於該二相鄰晶片711a、711b之間。此外，於本實施例中，第一晶片711a與第二晶片711b二者皆在其上表面形成有複數第二焊墊713c；因此，第一晶片711a與第二晶片711b亦可藉由銲線740打線連接第一晶片711a之焊墊713c與第二晶片711b之焊墊713c而相互電性連接。關於直通矽晶栓塞707及基板單元700之主要元件及材料之詳細說明已示於第一實施例中，故茲不予贅述。於其他實施例中，被動組件704可形成於基板單元700上。關於晶片711a與基板單元700之間以及該二晶片711a、711b之間直通矽晶栓塞707之電性互連完整性之測試已示於第一實施例中，故茲不予贅述。
第8a-8f圖係為一種用於製造本發明之一半導體封裝結構之方法之流程圖。參照第8a圖，一基板包含複數基板單元801，且各該基板單元801包含定義於其上之一晶片疊置區802及形成於其上之一電路結構803。基板單元801設置於一治具平台800上。電路結構803具有複數連接電路803a、複數測試墊803b及複數焊墊803c。各該焊墊803c係排列設置於晶片疊置區802內，且各該測試墊803b係排列設置於晶片疊置區802之外。連接電路803a連接焊墊803c與測試墊803b，且連接電路803a被形成於基板單元801上之一絕緣保護層覆蓋。詳言之，該絕緣保護層係為一防焊層。基板單元801透過治具平台800加熱至一第一溫度，且於基板單元801之一上表面801a上定義一晶片疊置區802。此後，藉由一注射器811塗設一密封材料至晶片疊置區802，以形成一第一密封層821a。其它用於設置密封材料之方法包括網版印刷(screen printing)、塗佈(coating)、錫膏鋼版印刷(stencil printing)、旋塗(spin coating)及貼附薄膜(film attaching)。於本實施例中，第一溫度可係為約攝氏80度。
接著，參照第8b圖，藉由第一密封層821a貼附一第一晶片805於晶片疊置區802上。第一晶片805具有一第一上表面805a、一第一下表面805b及設置於其中之複數直通矽晶栓塞809，該等直通矽晶栓塞809使第一上表面805a與第一下表面805b之間形成電性互連。複數上部電極806a與下部電極806b分別形成於第一晶片805之第一上表面805a與第一下表面805b上並對準直通矽晶栓塞809；換言之，第一晶片805係類似於第2圖中所示之晶片201。藉由將下部電極806b接合至基板單元801之焊墊803c，第一晶片805之至少一部分直通矽晶栓塞809與基板單元801達成電性連接。同時，密封材料填充基板單元801與第一晶片80間之空隙，以形成一第一密封層821a。
此外，為可靠地接合下部電極806b至焊墊803c以保持良好之電性互連，超音波係應用於接合上述結構。第一晶片805對位設置於晶片疊置區802之後，一壓合工具820以一第二溫度及施以超音波能量按壓第一晶片805，以牢固地接合下部電極806b至焊墊803c。於本實施例中，第二溫度可保持於約攝氏200度。超音波則被應用以振盪下部電極806b與焊墊803c間之接合介面，以在接合介面間形成金屬原子之擴散。晶片與基板單元之電極接合亦可藉由熱壓接合、熱超音波接合、超音波接合或其組合來執行。於該接合製程後，可藉由探針830測試第一晶片805，然後在需要時執行一備用記憶體修復步驟，以提高半導體封裝結構之製造良率，如第8c圖所示。詳言之，探針830接觸基板單元801之測試墊803b及第一晶片805之相應上部電極806a，以偵測第一晶片805與基板單元801之電性互連完整性。
接著，參照第8d圖，藉由注射器811塗設一密封材料至第一上表面805a，以形成一第二密封層821b。
接著，在第8e圖中，藉由第二密封層821b貼附一第二晶片815於第一上表面805a。第二晶片815具有一第二上表面815a、一第二下表面815b及設置於其中之複數個直通矽晶栓塞819，該等直通矽晶栓塞819使第二上表面815a與第二下表面815b之間形成電性互連。第二晶片815之至少一部分直通矽晶栓塞819係電性連接至第一晶片805之上部電極806a。複數個上部電極816a及下部電極816b分別形成於第二晶片815之第二上表面815a與第二下表面815b上並對準直通矽晶栓塞819。於本實施例中，第二晶片815之下部電極816b接合至第一晶片805之上部電極806a。同時，第二密封層821b於是填充第一晶片805與第二晶片815間之空隙，並包覆電極806a、816b以保護電性互連不受環境干擾。
如上文針對第8b圖所述，下部電極816b與上部電極806a之接合係藉由壓合工具820以一第二溫度及施以超音波按壓第二晶片815至第一晶片805來達成。於本實施例中，第二溫度亦可保持於約攝氏200度。因此，與習知製程相比，可在較低壓力、較低溫度及在較短操作時間內達成該二堆疊晶片805與815之電性連接。
最後，參照第8f圖，完成之半導體封裝結構係利用測試探針進行測試，以驗證第二晶片815之電性互連完整性，然後在需要時執行一備用記憶體修復步驟，以提高半導體封裝結構之製造良率，如第8c圖中所述。
完成最後測試步驟後，更可包含移除基板單元801之步驟，或者可藉由沖壓、裁切或銑切基板單元801以移除該等測試墊803b，藉以得到最終之半導體封裝結構。
以上在第8a-8f圖中所述之製程可用於上述第一至第六實施例，藉由直通矽晶栓塞結構電性連接多個晶片。
本發明之半導體封裝結構可被量產，此簡述如下。以第一實施例為例並參照第1圖及第12圖，可藉由捲帶式傳輸基板而批量生產半導體封裝結構1。舉例而言，以可撓性薄膜捲帶作為基板12(例如一捆聚醯亞胺薄膜捲帶)，藉由捲動基板12之二端或傳動基板12，將基板12之各連續基板單元100依序傳輸至接合位置，俾使每一晶片堆疊結構111可依序接合至基板單元100。於其它應用中，捲帶式傳輸可被代之以條帶式(strip-to-strip)傳輸及板片式(panel-to-panel)傳輸。詳言之，連續傳輸包含複數基板單元之複數條狀基板至作業位置。板片式傳輸亦為如此。
對於本實施例，可藉由以下步驟形成晶片堆疊結構111。首先，捲動基板12，以將一特定基板單元100送至一接合位置並隨後保持靜止以便進行接合製程。然後，藉由連接直通矽晶栓塞107至基板單元100之焊墊，將晶片111a接和至基板12之基板單元100。然後，藉由直通矽晶栓塞107之互連，順次堆疊晶片111b、111c及111d。一旦完成所有晶片111a、111b、111c及111d之接合，便轉動基板12以對下一基板單元執行相同步驟，進而形成另一半導體封裝結構，重複進行該等製程，直至複數晶片堆疊結構111形成於基板12之所有基板單元100上。
亦可藉由不同方式形成第一晶片堆疊結構111。首先，依次接合複數晶片111a至基板12之所有基板單元110。在整捆基板12皆貼附有晶片111a後，接著接合複數晶片111b於相應晶片111a上。相同地，在整個基板12皆貼附有晶片111b之後，執行晶片111c之接合。然後接合晶片111d。
在本發明之其它態樣中，半導體封裝結構包含一第一半導體元件、一第二半導體元件及一基板。第一半導體元件及第二半導體元件係為一晶片或包含複數晶片之一晶圓。以下二實施例即例示採用晶片或晶圓之半導體元件。
第9圖係為根據本發明一第七實施例之剖視圖。其顯示複數單獨晶片接合至包含複數晶片之一晶圓，之後方進行單分製程以形成複數單獨之半導體封裝結構。在單分製程之前，提供包含複數第一半導體晶片901a之一晶圓901(即第一半導體元件)，並接合複數第二半導體晶片903(即第二半導體元件)於相應之第一半導體晶片901a。晶圓901之各該第一半導體晶片901a具有一第一上表面及與該第一上表面相對之一第一下表面、複數測試墊903b、複數連接電路903c、定義於第一上表面上之一第一晶片疊置區902、及設置於其中之複數直通矽晶栓塞907，該等直通矽晶栓塞907使第一上表面與第一下表面之間形成電性互連。各該直通矽晶栓塞907包含自第一下表面突出之一第一電極910，各該測試墊903b係排列設置於第一晶片疊置區902之外並經由連接電路903c連接至各該直通矽晶栓塞907。第二半導體晶片903具有一第二上表面及與該第二上表面相對之一第二下表面、複數測試墊903b、複數連接電路903c、定義於第二上表面上之一第二晶片疊置區(圖未示出)、及設置於其中之複數直通矽晶栓塞907，該等直通矽晶栓塞907使第二上表面與第二下表面之間形成電性互連。各該直通矽晶栓塞907包含自第二下表面突出之一第二電極912，且各該測試墊903b係排列設置於第二晶片疊置區(圖未示出)之外並經由連接電路903c連接至各該直通矽晶栓塞907。如第9圖所示，連接電路903c被形成於半導體晶片901a、903上表面上之一絕緣保護層(圖未示出)所覆蓋。詳言之，形成於半導體晶片901a、903上表面上之絕緣保護層係為一鈍化層(passivation layer)。
第一密封層921形成於晶圓901之第一半導體晶片901a之第一晶片疊置區902上，且第二半導體晶片903藉由第一密封層921而相應地貼附於第一晶片疊置區902上。換言之，第一密封層921係填充第一半導體晶片901a與第二半導體晶片903間之空隙。第二半導體晶片903之直通矽晶栓塞907係經由第二電極912而電性連接至第一半導體晶片901a之相應直通矽晶栓塞907。電性連接可藉由熱壓接合、熱超音波接合、超音波接合或其組合達成，如在上述各實施例中所述，茲不予贅述。根據第9圖，可更清楚地理解第一半導體晶片901a與第二半導體晶片903間之堆疊關係。
因測試墊903b係排列設置於第一晶片疊置區902之外，晶片堆疊後仍可施加一測試訊號至測試墊903b，以判斷晶圓901之第一半導體晶片901a(即第一半導體元件)與第二半導體晶片903(即第二半導體元件)間之電性互連完整性。於本實施例中，以晶圓901作為堆疊結構之基礎，複數第二半導體晶片903可按相同之製程依序接合至相應之第一半導體晶片901a，以形成複數具有二半導體晶片901a、903之晶片堆疊結構。並可進一步對該等二晶片堆疊結構執行電性互連完整性測試。於確認該等二晶片堆疊結構之電性互連無誤後，藉由一切割刀950切割單分晶圓901以形成複數單獨之二晶片堆疊結構。亦可使用其它單分方法，例如衝壓(punching)、銑切(routing)。可更利用以上實施例中所述之製造方法以堆疊複數單獨之二晶片堆疊結構，以形成一多晶片堆疊結構。於本實施例中，各個二晶片堆疊結構可先測定其電性互連完整性，剔除掉不良品，方進行多個二晶片堆疊結構之堆疊製程。藉此，可避免無謂的製造成本及時間浪費。可大幅提高後續製程之總體封裝良率。第七實施例適用於晶片對晶圓(Chip-on-Wafer；CoW)製程，其中可垂直堆疊更多個第二半導體晶片903於晶圓901之第一半導體晶片901a上。
此外，具有此種晶片堆疊結構之半導體封裝結構可更承載於一基板單元上。形成一第二密封層於該基板單元上。然後，藉由該第二密封層，將該等晶片堆疊結構其中之一設置於該基板單元上。第一半導體晶片901a之直通矽晶栓塞907經由第一電極910電性連接至該基板單元。換言之，該第二密封層填充晶片堆疊結構與基板單元間之一空隙。
單獨晶片堆疊結構之二態樣顯示於第10圖及第11圖中。在第10圖中，晶片堆疊結構10包含複數個半導體晶片1011a、1011b、1011c、1011d以及複數密封層1021。各該半導體晶片1011a、1011b、1011c及1011d具有一上表面、與該上表面相對之一下表面、複數測試墊1003b、複數連接電路1003a、定義於第一上表面之一晶片疊置區1011a’、1011b’、1011c’及1011d’、及設置於其中之複數直通矽晶栓塞1007，該等直通矽晶栓塞1007使上表面與下表面之間形成電性互連。各該測試墊1003b係排列設置於相應晶片疊置區1011a’、1011b’、1011c’及1011d’之外。連接電路1003a連接測試墊1003b與相應之直通矽晶栓塞1007，並且連接電路1003a係被形成於半導體晶片1011a、1011b、1011c及1011d上之一絕緣保護層所覆蓋。詳言之，本實施例中之絕緣保護層係為一鈍化層。
半導體晶片1011a、1011b、1011c及1011d係設置於下面相應之相鄰半導體晶片之晶片疊置區1011a’、1011b’、1011c’及1011d’上。更具體而言，半導體晶片1011a、1011b、1011c及1011d具有不同大小，且該堆疊結構係為一梯形形狀。除半導體晶片1011d之直通矽晶栓塞1007外，各該直通矽晶栓塞1007包含自上表面突出之一上部電極1010，且該二相鄰晶片之該等直通矽晶栓塞1007分別經由上部電極1010電性連接。
由第10圖可見，各該半導體晶片1011a、1011b、1011c及1011d之直通矽晶栓塞1007分別電性連接至一相鄰半導體晶片之直通矽晶栓塞1007。
為測試各半導體晶片間之電性連接完整性，如第10圖所示，以二探針或測試插針接觸任二堆疊半導體晶片之相應測試墊1003b。關於測試之詳細說明已示於第一實施例中，故茲不予贅述。
熟習此項技藝者可利用如第11圖所示相同大小之晶片製作晶片堆疊結構。在第11圖中，晶片堆疊結構11包含複數半導體晶片1111a、1111b、1111c及1111d，且所有半導體晶片1111a、1111b、1111c及1111d具有相同大小及定義於其上之晶片疊置區1111a’、1111b’、1111c’及1111d’。各該半導體晶片1111a、1111b、1111c及1111d係設置於其下方之半導體晶片之晶片疊置區1111a’、1111b’、1111c’及1111d’上，且晶片堆疊結構11係形成為階梯形狀。如第11圖所示，各該半導體晶片1111a、1111b、1111c及1111d之測試墊1003b係排列設置於晶片疊置區1111a’、1111b’、1111c’及1111d’之外；換言之，測試墊1003b未被覆蓋，以便於測試插針進行接觸。
上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之保護範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利保護範圍應以申請專利範圍為準。
1．．．半導體封裝結構
3．．．半導體封裝結構
4．．．半導體封裝結構
5．．．半導體封裝結構
6．．．半導體封裝結構
7．．．半導體封裝結構
10．．．晶片堆疊結構
11．．．晶片堆疊結構
12．．．基板
100．．．基板單元
102．．．晶片疊置區
103．．．電路結構
103a．．．連接電路
103b．．．測試墊
107．．．直通矽晶栓塞
110．．．下部電極
111．．．第一晶片堆疊結構
111a．．．晶片
111b．．．晶片
111c．．．晶片
111d．．．晶片
121．．．密封層
130．．．探針
201．．．晶片
203．．．上部電極
205．．．下部電極
207．．．直通矽晶栓塞
300．．．基板單元
302．．．晶片疊置區
303．．．電路結構
307．．．直通矽晶栓塞
311．．．第一晶片堆疊結構
311a．．．第一晶片
311b．．．第二晶片
311c．．．第三晶片
321．．．密封層
400．．．基板單元
402．．．晶片疊置區
403．．．電路結構
403a．．．連接電路
403b．．．測試墊
403c．．．焊墊
407．．．直通矽晶栓塞
411．．．第一晶片堆疊結構
411a．．．第一晶片
411b．．．第二晶片
411c．．．第三晶片
411d．．．第四晶片
421．．．密封層
500．．．基板單元
502．．．晶片疊置區
503．．．接墊
507．．．直通矽晶栓塞
511．．．第一晶片堆疊結構
511a．．．第一晶片
511b．．．第二晶片
511c．．．焊墊
521．．．密封層
540．．．銲線
600．．．基板單元
602．．．晶片疊置區
603．．．電路結構
603a．．．連接電路
603b．．．測試墊
603c．．．第二焊墊
607．．．直通矽晶栓塞
608．．．下部電極
611．．．第一晶片堆疊結構
611a．．．晶片
611b．．．晶片
613．．．第二晶片堆疊結構
613a．．．晶片
613b．．．晶片
613c．．．第三焊墊
615．．．絕緣黏著層
621．．．密封層
640．．．銲線
700．．．基板單元
702．．．晶片疊置區
703．．．電路結構
703a．．．連接電路
703b．．．測試墊
704．．．被動組件
705．．．間隔件
707．．．直通矽晶栓塞
711．．．第一晶片堆疊結構
711a．．．第一晶片
711b．．．第二晶片
713c．．．焊墊
740．．．銲線
800．．．治具平台
801．．．基板單元
801a．．．上表面
802．．．晶片疊置區
803．．．電路結構
803a．．．連接電路
803b．．．測試墊
803c．．．焊墊
805．．．第一晶片
805a．．．第一上表面
805b．．．第一下表面
806a．．．上部電極
806b．．．下部電極
809．．．直通矽晶栓塞
811．．．注射器
815．．．第二晶片
815a．．．第二上表面
815b．．．第二下表面
816a．．．上部電極
816b．．．下部電極
819．．．直通矽晶栓塞
820．．．壓合工具
821a．．．第一密封層
821b．．．第二密封層
830．．．探針
901．．．晶圓
901a．．．第一半導體晶片
902．．．第一晶片疊置區
903．．．第二半導體晶片
903b．．．測試墊
903c．．．連接電路
907．．．直通矽晶栓塞
910．．．第一電極
912．．．第二電極
921．．．第一密封層
950．．．切割刀
1003a．．．連接電路
1003b．．．測試墊
1007．．．直通矽晶栓塞
1010．．．上部電極
1011a．．．半導體晶片
1011b．．．半導體晶片
1011c．．．半導體晶片
1011d．．．半導體晶片
1011a’．．．晶片疊置區
1011b’．．．晶片疊置區
1011c’．．．晶片疊置區
1011d’．．．晶片疊置區
1021．．．密封層
1111a．．．半導體晶片
1111b．．．半導體晶片
1111c．．．半導體晶片
1111d．．．半導體晶片
1111a’．．．晶片疊置區
1111b’．．．晶片疊置區
1111c’．．．晶片疊置區
1111d’．．．晶片疊置區
第1a圖係為根據本發明一第一實施例之一半導體封裝結構之局部剖視圖；
第1b圖係為根據本發明第一實施例之一半導體封裝結構中第一晶片堆疊結構之一部分之剖視圖；
第2圖係為可應用於本發明第一實施例之一晶片之示意圖；
第3圖係為根據本發明一第二實施例之一半導體封裝結構之局部剖視圖；
第4圖係為根據本發明一第三實施例之一半導體封裝結構之剖視圖；
第5圖係為根據本發明一第四實施例之一半導體封裝結構之剖視圖；
第6圖係為根據本發明一第五實施例之一半導體封裝結構之局部剖視圖；
第7圖係為根據本發明一第六實施例之一半導體封裝結構之局部剖視圖；
第8a-8f圖係為一種用於製造本發明之半導體封裝結構之方法之流程圖；
第9圖係為根據本發明一第七實施例之一半導體封裝結構之剖視圖；
第10圖係為根據本發明第七實施例之一晶片堆疊結構之剖視圖；
第11圖係為根據本發明第七實施例之另一晶片堆疊結構之剖視圖；以及
第12圖係為本發明半導體封裝結構之基板單元之捲帶式傳輸之示意圖。
1．．．半導體封裝結構
100．．．基板單元
102．．．晶片疊置區
103．．．電路結構
103a．．．連接電路
103b．．．測試墊
107．．．直通矽晶栓塞
110．．．下部電極
111．．．第一晶片堆疊結構
111a．．．晶片
111b．．．晶片
111c．．．晶片
111d．．．晶片
121．．．密封層
130．．．探針

Claims (44)

  1. 一半導體封裝結構，包含：一基板單元，具有形成於其上之一電路結構及定義於其上之一晶片疊置區，該電路結構具有複數焊墊及複數測試墊，各該焊墊設置於該晶片疊置區內且與各該測試墊連接；以及一第一晶片堆疊結構，包含複數晶片，各該晶片具有一上表面、與該上表面相對之一下表面以及複數直通矽晶栓塞，該等直通矽晶栓塞係設置於該等晶片中以使該上表面與該下表面間相互電性連接，各該直通矽晶栓塞具有自該上表面或該下表面突出之一第一電極，且二相鄰晶片之該等直通矽晶栓塞適可分別藉由該第一電極電性連接；其中，該第一晶片堆疊結構係設置於該基板單元之該晶片疊置區，且至少一部分之該等直通矽晶栓塞係電性連接至該等焊墊，且該等測試墊係排列設置於該晶片疊置區之外。
  2. 如請求項1所述之半導體封裝結構，其中該第一晶片堆疊結構係藉由打線接合與該基板單元電性連接。
  3. 如請求項1所述之半導體封裝結構，其中該電路結構更包含複數連接電路以連接該等焊墊與該等測試墊。
  4. 如請求項3所述之半導體封裝結構，其中該連接電路係由一絕緣保護層覆蓋。
  5. 如請求項1所述之半導體封裝結構，更包含一密封層，該密 封層係形成於二相鄰晶片間及該第一晶片堆疊結構與該基板單元間以填補空隙。
  6. 如請求項5所述之半導體封裝結構，其中該密封層之材料係選自下列群組：非導電膠(non-conductive paste,NCP)、非導電膜(non-conductive film,NCF)、異方性導電膠(anisotropic conductive paste,ACP)、異方性導電膜(anisotropic conductive film,ACF)、底部填充膠(underfill)、非流動底部填充膠(non-flow underfill)、B階膠(B-stage gel)、模塑化合物、FOW(film-over-wire)薄膜及其組合。
  7. 如請求項1所述之半導體封裝結構，其中該直通矽晶栓塞之材料係選自下列群組：銅、金、銀、錫、錫/鉛、錫/銀合金、錫/銀/銅合金、無鉛銲料、鎳/金合金、鎳/鈀合金、鎳/鈀/金合金、鎢、多晶矽、摻矽、導電聚合物及其組合。
  8. 如請求項1所述之半導體封裝結構，其中該基板單元係選自下列群組：一有機基板(organic substrate)、一陶瓷基板(ceramic substrate)、一玻璃環氧基板(glass epoxy substrate)、一FR-4基板、一FR-5基板、一纖維強化基板(fiber-reinforced substrate)、一BT樹脂(bismaleimide triazine resin,BT resin)基板。
  9. 如請求項1所述之半導體封裝結構，其中該基板單元係為一可撓性薄膜，該可撓性薄膜係選自下列群組：一聚亞醯胺薄膜(polyimide,PI)及一聚酯(PET)薄膜。
  10. 如請求項1所述之半導體封裝結構，其中各該直通矽晶栓塞更包含自該晶片之該上表面或該下表面之另一突出之一第 二電極，其中二相鄰晶片間之該等直通矽晶栓塞係經由該等第一電極與該等第二電極相互接合以電性連接。
  11. 如請求項10所述之半導體封裝結構，其中該相鄰二晶片之該等第一電極及該等第二電極係藉由熱壓接合、熱超音波接合、超音波接合及其組合以電性連接。
  12. 如請求項10所述之半導體封裝結構，其中該等第一電極與該等第二電極係為該等直通矽晶栓塞之一部分。
  13. 如請求項10所述之半導體封裝結構，其中該等第一電極與該等第二電極係為電鍍凸塊、無電鍍凸塊、結線凸塊、導電聚合物凸塊或金屬複合凸塊，該等凸塊之材料係選自下列群組：銅、金、銀、銦、鎳/金、鎳/鈀/金、銅/鎳/金、銅/金、鋁及其組合。
  14. 如請求項1所述之半導體封裝結構，其中該第一晶片堆疊結構包含一第一晶片、一第二晶片及一第三晶片，且該第二晶片及該第三晶片係皆承載於該第一晶片上且分別經由該等直通矽晶栓塞與該第一晶片電性連接。
  15. 如請求項1所述之半導體封裝結構，更包含：一絕緣黏著層，係形成於該第一晶片堆疊結構之上；以及一第二晶片堆疊結構，係藉由該絕緣黏著層而貼附於該第一晶片堆疊結構上，其中該第二晶片堆疊結構包含複數晶片，各該晶片具有一上表面、與該上表面相對之一下表面，以及設置於該等晶片中以使該上表面與該下表面間形成電性連接之複數直通矽晶栓塞，各該直通矽晶栓塞具 有自該晶片之該等上表面或該等下表面突出之一第一電極，且二相鄰晶片之該等直通矽晶栓塞適可分別藉由該等第一電極電性連接；其中，該第一晶片堆疊結構與該第二晶片堆疊結構係藉由該絕緣黏著層而電性絕緣。
  16. 如請求項15所述之半導體封裝結構，其中該第二晶片堆疊結構係藉由打線接合與該基板單元電性連接。
  17. 如請求項1所述之半導體封裝結構，其中該第一晶片堆疊結構更包含一間隔件，該間隔件係設置於二相鄰晶片間。
  18. 如請求項17所述之半導體封裝結構，更包含複數被動元件，該等被動元件係形成於該等晶片至少其中之一或該基板單元上。
  19. 一種製造一半導體封裝結構之方法，包含下列步驟：提供一基板，該基板包含複數基板單元，各該基板單元具有形成於其上之一電路結構及定義於其上之一晶片疊置區，該電路結構具有複數焊墊及複數測試墊，各該焊墊係排列設置於該晶片疊置區中且與各該測試墊連接，且該等測試墊係排列設置於該晶片疊置區之外；於該晶片疊置區上形成一第一密封層；藉由該第一密封層貼附一第一晶片於該晶片疊置區之上，該第一晶片具有一第一上表面、與該第一上表面相對之一第一下表面及複數直通矽晶栓塞(through silicon plugs)，該複數直通矽晶栓塞係設置於該第一晶片中以使該第一上表面與該第一下表面間相互電性連接，各該直通矽晶栓塞具有自 該第一上表面或該第一下表面突出之一第一電極；電性連接該第一晶片之該複數直通矽晶栓塞的至少一部分至該等焊墊，其中該第一密封層係填充該第一晶片與該基板單元間之一空隙；於該第一上表面形成一第二密封層；藉由該第二密封層貼附一第二晶片於該第一上表面，該第二晶片具有一第二上表面、與該第二上表面相對之一第二下表面及複數直通矽晶栓塞，該複數直通矽晶栓塞係設置於該第二晶片中以使該第二上表面與該第二下表面間相互電性連接，各該直通矽晶栓塞具有自該第二上表面或該第二下表面突出之一第二電極；以及電性連接該第二晶片之該複數直通矽晶栓塞的至少一部分至相應之該第一晶片之該複數直通矽晶栓塞，其中該第二密封層係填充該第一晶片與該第二晶片間之一空隙。
  20. 如請求項19所述之方法，於各該電性連接之步驟後，更包含一測試步驟，其中一測試訊號係施加於該等測試墊以判斷該第一晶片與該基板單元間及該第一晶片與該第二晶片間之互連電性。
  21. 如請求項20所述之方法，於該測試步驟後，更包含一備用記憶體修復步驟，以提高該半導體封裝結構之一製造良率。
  22. 如請求項20所述之方法，於該最後測試步驟後，更包含移除該基板單元之一步驟。
  23. 如請求項20所述之方法，於該最後測試步驟後，更包含藉由沖壓、裁切或銑切該基板單元以移除該等測試墊之一步 驟。
  24. 如請求項19所述之方法，其中該電性連接該第一晶片之該複數直通矽晶栓塞的該至少一部分之步驟包含一分別接合該等第一電極至該等焊墊之步驟，該接合步驟係藉由熱壓接合、熱超音波接合、超音波接合或其組合，且該該第二晶片之該複數直通矽晶栓塞的該至少一部分電性連接之步驟包含一分別接合該等第二電極至該第一晶片之該等直通矽晶栓塞之步驟，該接合步驟係藉由熱壓接合、熱超音波接合、超音波接合或其組合。
  25. 如請求項24所述之方法，其中該第一與該第二密封層之材料係選自下列群組：非導電膠、非導電膜、異方性導電膠、異方性導電膜、底部填充膠、非流動底部填充膠、B階膠、模塑化合物、FOW薄膜及其組合。
  26. 如請求項19所述之方法，其中該提供一基板之步驟更包含連續地傳輸該等基板單元之一步驟。
  27. 如請求項26所述之方法，其中該連續傳輸之步驟包含捲帶式傳輸、條帶式傳輸及板片式傳輸之一。
  28. 一半導體封裝結構，包含：一第一半導體晶片，具有一第一上表面、與該第一上表面相對之一第一下表面、複數測試墊、定義於該第一上表面上之一第一晶片疊置區以及設置於該第一半導體晶片中之複數直通矽晶栓塞，該等直通矽晶栓塞係使該第一上表面與該第一下表面間相互電性連接，各該直通矽晶栓塞具有自該第一上表面或該第一下表面突出之一第一電極， 各該測試墊係排列設置於該第一晶片疊置區之外且連接各該直通矽晶栓塞；以及一第二半導體晶片，具有一第二上表面、與該第二上表面相對之一第二下表面、複數測試墊、定義於該第二上表面上之一第二晶片疊置區以及設置於該第二半導體晶片中之複數直通矽晶栓塞，該等直通矽晶栓塞係使該第二上表面與該第二下表面間相互電性連接，各該直通矽晶栓塞具有自該第二上表面或該第二下表面突出之一第二電極，各該測試墊係排列設置於該第二晶片疊置區之外且連接各該直通矽晶栓塞；其中，該第二半導體晶片係設置於該第一晶片疊置區上且該第二半導體晶片之至少一部分該等直通矽晶栓塞係與相應之該第一半導體晶片之該等直通矽晶栓塞電性連接。
  29. 如請求項28所述之半導體封裝結構，其中該第一半導體晶片與該第二半導體晶片更包含複數連接電路以連接該等直通矽晶栓塞與該等測試墊。
  30. 如請求項29所述之半導體封裝結構，其中該等連接電路係由一絕緣保護層覆蓋。
  31. 如請求項28所述之半導體封裝結構，更包含一密封層，該密封層係形成於該第一半導體晶片與該第二半導體晶片間以填充兩者間之一空隙。
  32. 如請求項31所述之半導體封裝結構，其中該密封層係選自下列材料所組成之群組：非導電膠、非導電膜、異方性導電膠、異方性導電膜、底部填充膠、非流動底部填充膠、B 階膠、模塑化合物、FOW薄膜及其組合。
  33. 如請求項28所述之半導體封裝結構，其中該直通矽晶栓塞係選自下列材料所組成之群組：銅、金、銀、錫、錫/鉛、錫/銀合金、錫/銀/銅合金、無鉛銲料、鎳/金合金、鎳/鈀合金、鎳/鈀/金合金、鎢、多晶矽、摻矽、導電聚合物及其組合。
  34. 如請求項28所述之半導體封裝結構，其中該等第一電極與該等第二電極係為該直通矽晶栓塞之一部分。
  35. 如請求項28所述之半導體封裝結構，其中該等第一電極與該等第二電極係為電鍍凸塊、無電鍍凸塊、結線凸塊、導電聚合物凸塊或金屬複合凸塊，該等凸塊之材料係選自下列群組：銅、金、銀、銦、鎳/金、鎳/鈀/金、銅/鎳/金、銅/金、鋁及其組合。
  36. 一種製造一半導體封裝結構之方法，包含下列步驟：提供具有至少一晶片之一第一半導體元件，該至少一晶片具有一第一上表面，與該第一上表面相對之一第一下表面，複數測試墊，定義於該第一上表面上之一第一晶片疊置區以及設置於該晶片中之複數直通矽晶栓塞，該等直通矽晶栓塞係使該第一上表面與該第一下表面相互電性連接，各該直通矽晶栓塞具有自該第一上表面或該第一下表面突出之一第一電極，各該測試墊係排列設置於該第一晶片疊置區之外且連接各該直通矽晶栓塞；於該第一晶片疊置區上形成一第一密封層；藉由該第一密封層貼附一第二半導體元件於該第一晶 片疊置區上，該第二半導體元件具有一第二上表面，與該第二上表面相對之一第二下表面，複數測試墊，定義於該第二上表面上之一第二晶片疊置區以及設置於該第二半導體元件中之複數直通矽晶栓塞，該等直通矽晶栓塞係使該第二上表面與該第二下表面相互電性連接，各該直通矽晶栓塞係具有自該第二上表面或該第二下表面突出之一第二電極，各該測試墊係排列設置於該第二晶片疊置區之外且連接各該直通矽晶栓塞；以及電性連接該第二半導體元件之至少一部分該等直通矽晶栓塞與相對應之該第一半導體元件之該等直通矽晶栓塞，其中該第一密封層係填充該第一半導體元件與該第二半導體元件間之一空隙。
  37. 如請求項36所述之方法，於該電性連接步驟後，更包含一測試步驟，其中一測試訊號係施加於該等測試墊以判斷該第一半導體元件與該第二半導體元件間之互連電性。
  38. 如請求項37所述之方法，於該測試步驟後，更包含一備用記憶體修復步驟，以提高該半導體封裝結構之一製造良率。
  39. 如請求項36所述之方法，其中該電性連接之步驟包含一分別接合該等第一電極至該第二半導體元件之該等直通矽晶栓塞、分別接合該等第二電極至該第一半導體元件之該等直通矽晶栓塞或分別接合該等第二電極至該等第一電極之步驟，該步驟係藉由熱壓接合、熱超音波接合、超音波接合及其組合所完成。
  40. 如請求項36所述之方法，其中該第一半導體元件及該第二 半導體元件係為晶片。
  41. 如請求項36所述之方法，其中該第一半導體元件係為具有複數晶片之一晶圓。
  42. 如請求項41所述之方法，於該電性連接步驟後，更包含一單分該第一半導體元件之步驟，以形成複數單獨之晶片堆疊結構，該晶片堆疊結構具有該第一半導體元件之一第一晶片與該第二半導體元件之一第二晶片。
  43. 如請求項42所述之方法，更包含下列步驟：提供一基板，該基板具有複數基板單元；於該等基板單元上形成一第二密封層；藉由該第二密封層貼附該等晶片堆疊結構於該基板單元上；以及電性連接該等第一晶片之至少一部分該等直通矽晶栓塞至該等基板單元，其中該第二密封層係填充該等晶片堆疊結構與該等基板單元間之空隙。
  44. 如請求項43所述之方法，其中該第一與該第二密封層係選自下列群組：非導電膠、非導電膜、異方性導電膠、異方性導電膜、底部填充膠、非流動底部填充膠、B階膠、模塑化合物、FOW薄膜及其組合。
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