JP3980167B2 - Ｔｆｔ電極基板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 52
- 239000011229 interlayer Substances 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000011159 matrix material Substances 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 13
- 239000010410 layer Substances 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 239000010408 film Substances 0.000 description 143
- 239000004973 liquid crystal related substance Substances 0.000 description 99
- 239000010409 thin film Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 14
- 239000011521 glass Substances 0.000 description 7
- 239000010453 quartz Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 101150070189 CIN3 gene Proteins 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、ポリ・シリコン・トランジスタで構成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）方式の液晶表示装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来液晶表示装置の一つとして、画素毎に能動素子を有し、この能動素子をスイッチング動作させるアクティブマトリクス型液晶表示装置が知られている。
アクティブマトリクス型液晶表示装置の特徴は、例えば、薄膜トランジスタ（ＴＦＴ）等の能動素子を介して画素電極に液晶駆動電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能なことにある。
このアクティブマトリクス型液晶表示装置の一つに、能動素子として、アモルファス・シリコン・トランジスタ、あるいは、ポリ・シリコン・トランジスタで構成される薄膜トランジスタを使用するＴＦＴ方式のアクティブマトリクス型液晶表示装置が知られている。
なおこれ以降、本明細書中では、アモルファス・シリコン・トランジスタをアモルファス−ＳｉＴｒ、ポリ・シリコン・トランジスタをＰｏｌｙ−ＳｉＴｒ、アモルファス・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置をアモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置、ポリ・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置をＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置と称する。
アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置は、パソコンあるいはテレビの表示装置として広く使用されている。
しかしながら、アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置では、液晶を駆動するための駆動回路を、液晶表示パネルの周辺に設ける必要があった。
【０００３】
これに対して、近年、Ｐｏｌｙ−ＳｉＴｒ素子を使用したＴＦＴ方式の液晶表示装置が開発され、例えば、液晶プロジェクタ、あるいはヘッドマウント（眼鏡型）ディスプレイ等に使用されている。
このＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルでは、アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネル同様、石英あるいはガラス基板上にＰｏｌｙ−ＳｉＴｒを、マトリクス状に配置・形成する。
さらに、Ｐｏｌｙ−ＳｉＴｒの動作速度がアモルファス−ＳｉＴｒよりも高速であるため、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶パネルでは、その周辺回路も同一基板上に作り込むことが可能である。
なお、このような技術に関しては、例えば、「日経エレクトロニクス」，日経マグロウヒル社，１９９４年２月２８日，ｐｐ１０３〜ｐｐ１０９に記載されている。
【０００４】
【発明が解決しようとする課題】
一般に、液晶プロジェクタにおいては、光源からの照射光を液晶表示パネルに照射し、液晶表示パネルに生成される画像により、液晶表示パネルを透過する照射光を制御し、当該制御された照射光をスクリーンに照射して画像を表示する。
また、画素毎に設けられる薄膜トランジスタは、光が入射されるとフォトコン等が発生し、薄膜トランジスタが誤動作する。
そのため、従来の液晶表示プロジェクタに使用されるＴＦＴ方式の液晶表示装置の液晶パネルにおいては、光源側に遮光膜を設け、光源からの照射光が直接薄膜トランジスタに入射されるのを防止している。
しかしながら、液晶表示プロジェクタにより表示される画像として、ますます高輝度の画像が要求され、そのため、光源の照度も、ますます強くなる傾向にある（今後は１０００万ルクス程度）。
そして、光源の照度が増大するに伴い、液晶表示プロジェクタに使用されるＴＦＴ方式の液晶表示装置の液晶表示パネルでは、光源側から直接薄膜トランジスタに入射される照射光以外に、照射光が反射されて光源側とは反対側の表示面側から薄膜トランジスタに入射される光により、薄膜トランジスタが誤動作するという問題点があった。
【０００５】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、光源側とは反対側の表示面側から半導体素子に入射される光により、半導体素子が誤動作するのを防止することが可能となる技術を提供することにある。
【０００６】
また、本発明の他の目的は、液晶表示装置において、画素毎に設けられる半導体素子のリーク電流を低減させ、また、オン電流を増加させることが可能となる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【０００９】
即ち、本発明は、第１の基板と、第２の基板と、前記第１の基板と第２の基板との間に狭持される液晶とを有する液晶表示装置において、前記第１の基板上に形成され、マトリクス状に配置される半導体素子と、前記第１の基板上に形成され、液晶表示装置の表示面側から前記半導体素子に入射する光を遮光する第１の遮光膜とを有することを特徴とする。
【００１０】
また、本発明は、前記マトリクス状に配置される半導体素子の中の行（あるいは列）方向の半導体素子の制御電極に制御電圧を印加する複数の走査信号線を有し、前記第１の遮光膜が、前記第１の遮光膜の投影領域内に前記各走査信号線が配置されるように、行（あるいは列）方向に配置される複数の導電膜で構成され、前記第１の遮光膜を構成する各導電膜に、前記各走査信号線に供給する制御電圧を印加することを特徴とする。
【００１１】
また、本発明は、前記マトリクス状に配置される半導体素子の中の行（あるいは列）方向の半導体素子の制御電極に制御電圧を印加する複数の走査信号線を有し、前記第１の遮光膜が、前記第１の遮光膜の投影領域内に前記各走査信号線が配置されるように、行（あるいは列）方向に配置される複数の導電膜で構成され、前記第１の遮光膜を構成する各導電膜に、前記各走査信号線に供給する制御電圧と同期した電圧を印加することを特徴とする。
【００１２】
また、本発明は、前記第１の遮光膜が、高融点金属シリサイド膜を含むことを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明を、ポリ・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置に適用した実施の形態を図面を参照して詳細に説明する。
【００１４】
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
［実施の形態１］
図１は、本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの概略構成を示す断面図である。
本実施の形態の液晶表示パネルは、ＴＦＴ電極基板１０と、対向電極基板２０と、ＴＦＴ電極基板１０と対向電極基板２０との間に注入・封止される液晶３０とで構成される。なお、図１において、４０はシール剤、５０は光源である。
対向電極基板２０はガラス基板（本願発明の第２の基板）２１を有し、ガラス基板２１の液晶３０側の表面には、遮光膜２２、コモン電極（ＩＴＯ２）、配向膜２３とが順次積層される。
この遮光膜２２は、図２に示すように、ガラス基板２１の周囲にのみ形成され、また、ガラス基板２１の反対側の表面には、偏光板２４が積層される。
【００１６】
ＴＦＴ電極基板１０は石英基板（本願発明の第１の基板）１１を有し、石英基板１１の液晶３０側の表面には、画素部１２および周辺回路部１３、配向膜１４とが順次積層される。
また、石英基板１１の反対側の表面には、偏光板１５が積層される。
【００１７】
図３は、図１に示すＴＦＴ電極基板１０の画素部１２の概略構成を示す図である。
図３に示すように、ＴＦＴ電極基板１０の画素部１２は、マトリクス状に配置された画素を有し、各画素は隣接する２本の走査信号線（ゲート信号線または水平信号線）（Ｇ）と、隣接する２本の映像信号線（ドレイン信号線または垂直信号線）（Ｄ）との交差領域（４本の信号線で囲まれた領域）内に配置される。
各画素は、薄膜トランジスタ（ＴＦＴ）と画素電極（ＩＴＯ１）および保持容量（Ｃａｄｄ）を含んでいる。
マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイン領域は、それぞれ映像信号線（Ｄ）に接続され、また、マトリクス状に配置された各画素のソース領域は、画素電極（ＩＴＯ１）に接続される。
なお、ドレイン領域およびソース領域は、本来その間のバイアス極性によって決まるもので、本実施の形態の液晶表示装置では、その極性は動作中反転するので、ドレイン領域、ソース領域は動作中入れ替わるものであるが、本明細書では、便宜上一方をドレイン領域、他方をソース領域と固定して説明する。
また、各走査信号線（Ｇ）は、マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート電極を構成する。
さらに、画素電極（ＩＴＯ１）の端部は、容量線（Ｃ）と重なるようにされ、これにより、保持容量（Ｃａｄｄ）が構成される。
【００１８】
図４は、図３に示すＡ−Ａ’線で切断した断面を示す断面図である。
図３に示すように、薄膜トランジスタ（ＴＦＴ）は、映像信号線（Ｄ）と走査信号線（Ｇ）との交差領域に、映像信号線（Ｄ）と平行（または走査信号線（Ｇ）と直交する方向）に形成される。
この薄膜トランジスタ（ＴＦＴ）は、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）で構成され、このＰｏｌｙ−ＳｉＴｒ（ＦＧ）の表面（液晶側の面）側には、ゲート絶縁膜を兼ねる第２の層間絶縁膜（ＩＬＡ３）を介して、ゲート電極を兼ねる走査信号線（Ｇ）が形成される。
さらに、本実施の形態では、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）の裏面（石英基板１１側の面）側には、ゲート絶縁膜を兼ねる第１の層間絶縁膜（ＩＬＡ２）を介して、裏面遮光膜（ＢＳ）が設けられる。
この裏面遮光膜（ＢＳ）は、走査信号線（Ｇ）に沿って、かつ、走査信号線（Ｇ）の幅より幅広に形成され、これにより、例えば、石英基板１１で反射されて薄膜トランジスタ（ＴＦＴ）に入射される光を遮光することができる。
【００１９】
薄膜トランジスタ（ＴＦＴ）のドレイン領域（ＤＦＧ）は、第３の層間絶縁膜（ＩＬＡ４）に形成されたスルーホール（ＣＨ１）を介して、第３の層間絶縁膜（ＩＬＡ４）上に形成された映像信号線（Ｄ）に接続される。
また、薄膜トランジスタ（ＴＦＴ）のソース領域（ＳＦＧ）は、第１の導電膜（ＣＶＬ１）および第２の導電膜（ＣＶＬ２）を介して、画素電極（ＩＴＯ１）に接続される。
即ち、薄膜トランジスタ（ＴＦＴ）のソース領域（ＳＦＧ）は、第３の層間絶縁膜（ＩＬＡ４）に形成されたスルーホール（ＣＨ２）を介して、第３の層間絶縁膜（ＩＬＡ４）上に形成された第１の導電膜（ＣＶＬ１）に接続され、第１の導電膜（ＣＶＬ１）は、第４の層間絶縁膜（ＩＬＡ５）に形成されたスルーホール（ＣＨ３）を介して、第４の層間絶縁膜（ＩＬＡ５）上に形成された第２の導電膜（ＣＶＬ２）に接続され、さらに、第２の導電膜（ＣＶＬ２）は、平坦化膜（ＯＣ）に形成されたスルーホール（ＣＨ４）を介して、平坦化膜（ＯＣ）上に形成された画素電極（ＩＴＯ１）に接続される。
ここで、第２の導電膜（ＣＶＬ２）は、第４の層間絶縁膜（ＩＬＡ５）上で、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）の領域まで延長され、この第２の導電膜（ＣＶＬ２）は、表面側遮光膜を形成する。
【００２０】
図５は、本実施の形態のＰｏｌｙ−ＳｉＴｒ（ＦＧ）および従来のＰｏｌｙ−ＳｉＴｒ（ＦＧ）の等化回路を示す図であり、図５（ａ）が、本実施の形態のＰｏｌｙ−ＳｉＴｒ（ＦＧ）の等化回路、図５（ｂ）が、従来のＰｏｌｙ−ＳｉＴｒ（ＦＧ）の等化回路である。
図５（ａ）の等化回路から分かるように、本実施の形態のＰｏｌｙ−ＳｉＴｒ（ＦＧ）は、所謂バックゲート電極付きのＰｏｌｙ−ＳｉＴｒ（ＦＧ）を構成する。
図６は、本実施の形態のＰｏｌｙ−ＳｉＴｒ（ＦＧ）における、バックゲート電極に印加するバックゲート電圧（ＶBS）とソース・ドレイン間電流（ＩDS）の関係を示すグラフである。
図６（ａ）は、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）がオフとなるゲート電圧（Ｖgoff）をゲート電極に印加した場合の、バックゲート電圧（ＶBS）とソース・ドレイン間電流（ＩDS）の関係を示すグラフである。
この図６（ａ）から分かるように、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）がオフとなるゲート電圧（Ｖgoff）をゲート電極に印加した場合には、バックゲート電極に０Ｖのバックゲート電圧（ＶBS）を印加することにより、オフ電流（所謂リーク電流）が最小となる。
また、図６（ｂ）は、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）がオンとなるゲート電圧（Ｖgon）をゲート電極に印加した場合の、バックゲート電圧（ＶBS）とソース・ドレイン間電流（ＩDS）の関係を示すグラフである。
この図６（ｂ）から分かるように、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）がオンとなるゲート電圧（Ｖgon）をゲート電極に印加した場合には、バックゲート電極に印加する電圧を大きくすることにより、オン電流が増大させることができる。
【００２１】
本実施の形態では、このバックゲート電極を構成する裏面遮光膜（ＢＳ）に、ゲート電極に印加するゲート電圧（Ｖg）を印加する。
そのため、図７に示すように、図１に示すＴＦＴ電極基板１０の画素部１２の周辺部において、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）とを電気的に接続する。
なお、図７は、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）との接続方法を説明するための要部断面図であり、同図に示すように、走査信号線（Ｇ）を、第３の層間絶縁膜（ＩＬＡ４）に形成されたスルーホール（ＣＨ５）を介して、第３の層間絶縁膜（ＩＬＡ４）上に形成されたＡｌ等の第３の導電膜（ＣＶＬ３）に接続し、また、この第３の導電膜（ＣＶＬ３）と裏面遮光膜（ＢＳ）とを、第１の層間絶縁膜（ＩＬＡ２）ないし第３の層間絶縁膜（ＩＬＡ４）に形成されたスルーホール（ＣＨ６）を介して接続して、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）とを電気的に接続する。
【００２２】
図８乃至図１０は、図１に示すＴＦＴ電極基板１０の画素部１２の製造方法を説明するための図である。
以下、図８乃至図１０を用いて、図１に示すＴＦＴ電極基板１０の画素部１２の製造方法を説明する。
始めに、図８（ａ）に示すように、石英基板１１上に、例えば、低圧ＣＶＤ法によりＳｉＯ2膜を堆積し、バッファ層としての下地絶縁膜（ＩＬＡ１）を形成する。
次に、図８（ｂ）に示すように、下地絶縁膜（ＩＬＡ１）上に、例えば、スパッタ法により金属膜を形成した後、パターンニングして、裏面遮光膜（ＢＳ）を形成する。
ここで、この裏面遮光膜（ＢＳ）は、後述するＰｏｌｙ−ＳｉＴｒ（ＦＧ）形成工程において、高温に晒される関係上、モリブデン、タングステン、チタン等の高融点金属材料で構成するのが望ましく、さらに、この裏面遮光膜（ＢＳ）は、ＳｉＯ2膜と接する面側の一部、あるいは全部が金属シリサイド膜で構成される。
次に、図８（ｃ）に示すように、裏面遮光膜（ＢＳ）および下地絶縁膜（ＩＬＡ１）上に、例えば、低圧ＣＶＤ法によりＳｉＯ2膜を堆積し、ゲート酸化膜を兼用する第１の層間絶縁膜（ＩＬＡ２）を形成する。
【００２３】
次に、図８（ｄ）に示すように、第１の層間絶縁膜（ＩＬＡ２）上に、例えば、ＣＶＤ法によりポリ・シリコンを形成した後、パターンニングして、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）を生成する。
次に、図８（ｅ）に示すように、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）および第１の層間絶縁膜（ＩＬＡ２）上に、例えば、低圧ＣＶＤ法によりＳｉＯ2膜を堆積し、ゲート酸化膜を兼用する第２の層間絶縁膜（ＩＬＡ３）を形成する。
【００２４】
次に、図８（ｆ）に示すように、第２の層間絶縁膜（ＩＬＡ３）上に、例えば、ＣＶＤ法によりポリ・シリコンを形成した後、パターンニングして、走査信号線（またはゲート電極）（Ｇ）を形成する。
次に、図８（ｇ）に示すように、走査信号線（Ｇ）および第２の層間絶縁膜（ＩＬＡ３）上に、例えば、低圧ＣＶＤ法によりＳｉＯ2膜、およびＣＶＤ法により燐を含んだＳｉＯ2膜を順次堆積し、第３の層間絶縁膜（ＩＬＡ４）を形成する。
【００２５】
次に、図９（ａ）に示すように、第３の層間絶縁膜（ＩＬＡ４）に、スルーホール（ＣＨ１）とスルーホール（ＣＨ２）とを形成する。
次に、図９（ｂ）に示すように、第３の層間絶縁膜（ＩＬＡ４）上に、例えば、スパッタ法により、Ａｌ等の金属膜を形成した後、パターンニングして、映像信号線（Ｄ）と第１の導電膜（ＣＶＬ１）とを形成する。
次に、図９（ｃ）に示すように、映像信号線（Ｄ）、第１の導電膜（ＣＶＬ１）および第３の層間絶縁膜（ＩＬＡ４）上に、例えば、ソースガスとしてテトラエソキシシラス（ＴＥＯＳ）ガスを使用するＣＶＤ法によりＳｉＯ2膜を堆積し、第４の層間絶縁膜（ＩＬＡ５）を形成する。
次に、図９（ｄ）に示すように、第４の層間絶縁膜（ＩＬＡ５）に、スルーホール（ＣＨ３）を形成する。
次に、図９（ｅ）に示すように、第４の層間絶縁膜（ＩＬＡ５）上に、例えば、スパッタ法により、Ａｌ、Ｍｏ等の金属膜を形成した後、パターンニングして、第２の導電膜（ＣＶＬ２）を形成する。
【００２６】
次に、図１０（ａ）に示すように、第４の層間絶縁膜（ＩＬＡ５）および第２の導電膜（ＣＶＬ２）上に、平坦化膜（ＯＣ）を形成する。
図１０（ｃ）に示すように、この平坦化膜（ＯＣ）は、例えば、ソースガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスを使用するＣＶＤ法により堆積されたＳｉＯ2膜、回転塗布法により形成されたＳＯＧ膜、およびプラズマＣＶＤ法により堆積されたＳｉＮ膜で構成される。
最後に、図１０（ｂ）に示すように、平坦化膜（ＯＣ）にスルーホール（ＣＨ４）を形成した後、例えば、スパッタ法により、ＩＴＯ膜を形成した後、パターンニングして、画素電極（ＩＴＯ１）を形成する。
【００２７】
図１１は、本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示す図である。
なお、図１１は回路図であるが、実際の幾何学的配置に対応して描かれており、また、本実施の形態の液晶表示パネルでは、走査信号線（Ｇ）が（ｍ）本で構成され、映像信号線（Ｄ）が（ｎ）本で構成されているが、図１１では、走査信号線（Ｇ）は５本、映像信号線（Ｄ）は７本しか図示していない。
前記した如く、マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像信号線（Ｄ）に接続され、この映像信号線（Ｄ）は、それぞれサンプルホールド回路を構成するスイッチングトランジスタ（ＳＨ１〜ＳＨ７）を介して、対応するビデオ信号線（Ｓ１〜Ｓ６）に接続される。
このスイッチングトランジスタ（ＳＨ１〜ＳＨ７）は６個ずつグループ化され、各グループを構成する各スイッチングトランジスタ（ＳＨ１〜ＳＨ６）（あるいはＳＨ７〜ＳＨ１２（図示せず））のゲート電極には、インバータ回路（ＩＮＶ１〜ＩＮＶ４）を介して、水平シフトレジスタ（ＨＳＲ）の各出力端子（ＳＧ１，ＳＧ２）から出力されるビデオ信号取り込み用信号が印加される。
【００２８】
マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート電極を兼ねる走査信号線（Ｇ）は垂直シフトレジスタ（ＶＳＲ）に接続される。
各薄膜トランジスタ（ＴＦＴ）は、ゲート電極に正のバイアス電圧を印加すると導通し、ゲート電極に負のバイアス電圧を印加すると不導通になる。
【００２９】
また、画素電極（ＩＴＯ１）とコモン電極２２との間に液晶層が設けられるので、各画素電極（ＩＴＯ１）には、液晶容量（ＣLC）が等化的に接続され、また、図１１に示す容量線（Ｃ）には、コモン電極２２に印加される（Ｖｃｏｍ）の電位の電圧が印加される。
このスイッチングトランジスタ（ＳＨ１〜ＳＨ７）、水平走査シフトレジスタ（ＨＳＲ）、インバータ回路（ＩＮＶ１〜ＩＮＶ４）および垂直走査シフトレジスタ（ＶＳＲ）は、液晶表示パネルに組み込まれており、薄膜トランジスタ（ＴＦＴ）と同じくＰｏｌｙ−ＳｉＴｒで構成され、同一の基板上に形成される。
【００３０】
次に、図１１に示す液晶表示パネルの動作の概略を説明する。
図１１に示す垂直走査シフトレジスタ（ＶＳＲ）は、スタートパルス（ＤＹ）および垂直駆動用クロック信号（ＣＬＹ）により走査信号線（Ｇ）を順次選択して、選択した走査信号線（Ｇ）に正のバイアス電圧を出力する。
これにより、選択された走査信号線（Ｇ）をゲート電極とする薄膜トランジスタ（ＴＦＴ）がオンとなる。
【００３１】
また、水平走査シフトレジスタ（ＨＳＲ）は、スタートパルス（ＤＸ）および水平駆動用クロック信号（ＣＬＸ）により、順次各出力端子からビデオ信号取り込み用信号を順次出力する。
このビデオ信号取り込み用信号は、インバータ回路（ＩＮＶ１〜ＩＮＶ４）で順次電流が増幅され、各スイッチングトランジスタ（ＳＨ１〜ＳＨ７）のゲート電極に印加される。
これにより、各グループを構成する各スイッチングトランジスタ（ＳＨ１〜ＳＨ６、あるいは、ＳＨ７〜ＳＨ１２）がオンとなり、それにより、ビデオ信号線（Ｓ１〜Ｓ６）から６分割されたビデオ信号が、対応する６本の映像信号線（Ｄ）に出力される。
したがって、選択された走査信号線（Ｇ）をゲート電極とする薄膜トランジスタ（ＴＦＴ）に対応する画素に、サンプリングされたビデオ信号（ビデオ信号の電圧）が書き込まれ、液晶表示パネルに表示される。
また、水平走査シフトレジスタ（ＨＳＲ）とインバータ回路（ＩＮＶ１〜ＩＮＶ４）とは水平走査回路を構成し、水平走査シフトレジスタ（ＨＳＲ）は、（ｎ）本の映像信号線（Ｄ）を分割駆動（走査）する相数を（Ｎ）とするとき、（ｎ／Ｎ）個の出力端子を有する。
また、垂直走査シフトレジスタ（ＶＳＲ）は垂直走査回路を構成する。
【００３２】
なお、図１１に示す液晶表示パネルにおいて、ＳＧ１およびＳＧ２は、それぞれ水平走査シフトレジスタ（ＨＳＲ）の第１番目および第２番目の出力端子を示している。
【００３３】
図１２は、図１１に示すＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の周辺回路の概略回路構成を示すブロック図である。
同図において、ＴＦＴ−ＬＣＤは液晶表示パネル、３０１はコントロールＩＣ回路、３０２はディジタル／アナログ（Ｄ／Ａ）変換器、３０４はサンプルホールド回路、３０５はドライバＩＣ回路、３０６は信号処理回路である。
本体側から送信される表示データ（Ｒ（赤）・Ｇ（緑）・Ｂ（青）の中の１つ）はＤ／Ａ変換器３０２でアナログのビデオ信号とされる。
なお、本体側からビデオ信号が供給される場合には、前記Ｄ／Ａ変換器３０２は必要ない。
【００３４】
図１１に示す液晶表示パネルでは、映像信号線（Ｄ）を６相に分けて駆動（走査）するため、ビデオ信号もそれに併せて６相に分割する必要がある。
そのため、Ｄ／Ａ変換器３０２からのビデオ信号は、水平駆動用クロック信号（ＣＬＸ）と同期したサンプルホールド（Ｓ／Ｈ）用クロックに基づき、サンプルホールド回路３０４で６相に分割される。
さらに、この６相に分割されたビデオ信号は、タイミングが調整されて同一の位相とされ、サンプルホールド回路３０４から出力される。
さらに、６相に分割されたビデオ信号は、信号処理回路３０６で、増幅処理・γ処理・交流化処理が施され、液晶表示パネル（ＴＦＴ−ＬＣＤ）のビデオ信号線（Ｓ１〜Ｓ６）に供給される。
ここで、γ処理は、液晶層のガンマ特性を補正するための信号処理であり、交流化処理は、液晶層に直流電圧が印加されるのを防止するための信号処理である。
なお、サンプルホールド回路３０４と信号処理回路３０６の順序を入れ替えた回路構成とすることも可能である。
【００３５】
また、前記図１１に示す液晶表示パネルは、多色表示可能なカラー液晶表示パネルであってもよく、その場合には、Ｒ・Ｇ・Ｂの各表示データを、それぞれＤ／Ａ変換器３０２でビデオ信号に変換し、当該各ビデオ信号をそれぞれサンプルホールド回路３０４で６相に分割し、液晶表示パネルのビデオ信号線（Ｓ１〜Ｓ６）に供給するようにすればよい。
但し、多色表示可能なカラー液晶表示パネルにおいては、前記図１１に示す液晶表示パネルに、Ｒ・Ｇ・Ｂ用の薄膜トランジスタ（ＴＦＴ）、Ｒ・Ｇ・Ｂ用の映像信号線（Ｄ）およびカラーフィルタを設け、Ｒ・Ｇ・Ｂのビデオ信号をそれぞれの映像信号線（Ｄ）に供給する必要がある。
【００３６】
また、１個の半導体集積回路（ＬＳＩ）で構成されるコントロールＩＣ回路３０１は、本体側からの水平同期信号（Ｈ−ＳＹＮＣ）、垂直同期信号（Ｖ−ＳＹＮＣ）、クロックパルス（ＣＬＫ）に基づいて、水平駆動用クロック信号（ＣＬＸ）、垂直駆動用クロック信号（ＣＬＹ）、サンプルホールド（Ｓ／Ｈ）用クロック等を生成する。
また、ドライバＩＣ回路３０５は、水平駆動用クロック信号（ＣＬＸ）、垂直駆動用クロック信号（ＣＬＹ）等を、液晶表示パネル（ＴＦＴ−ＬＣＤ）を動作させるために必要な電圧まで増幅する。
【００３７】
このように、本実施の形態では、裏面遮光膜（ＢＳ）を設けるようにしたので、光源（図１の５０）側とは反対側の表示面側から薄膜トランジスタ（ＴＦＴ）に入射される光により、薄膜トランジスタ（ＴＦＴ）が誤動作するのを防止することが可能となる。
また、この裏面遮光膜（ＢＳ）に、走査信号線（Ｇ）に印加するゲート電圧を印加するようにしたので、薄膜トランジスタ（ＴＦＴ）がオフのときのリーク電流を低減し、薄膜トランジスタ（ＴＦＴ）がオンのときのオン電流を増加させることが可能となる。
これにより、各画素に映像信号電圧を余裕を持って書き込むことができ、さらに、各画素に書き込まれた映像信号電圧を長時間保持することができるので良好な画像を得ることが可能となる。
なお、バックゲート電極を構成する裏面遮光膜（ＢＳ）に、ゲート電極に印加するゲート電圧（Ｖg）と同期した電圧を印加するようにしてもよい。
【００３８】
［実施の形態２］
本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置は、各画素の開口率を向上させた実施の形態である。
図１３は、本発明の実施の形態２における、ＴＦＴ電極基板１０の画素部１２の概略構成を示す図であり、図１４は、図１３に示すＢ−Ｂ’線で切断した断面を示す断面図、図１５は、図１３に示すＣ−Ｃ’線で切断した断面を示す断面図である。
なお、図１３〜図１５において、図３および図４と同一の符合は、図３および図４と同一物を表し、その説明は省略する。
図１３〜図１５に示すように、本実施の形態では、下地絶縁膜（ＩＬＡ１）上に、裏面遮光膜（ＢＳ）が井桁状に形成され、映像信号線（Ｄ）および走査信号線（Ｇ）は、この井桁状の裏面遮光膜（ＢＳ）上の領域に形成される。
また、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）は、第１の層間絶縁膜（ＩＬＡ２）上を、映像信号線（Ｄ）下の領域、および、後段（または前段）のゲート信号線（Ｇ）下の領域まで延長される。
そして、この井桁状の裏面遮光膜（ＢＳ）には、一定の電圧（例えば、コモン電極（ＩＴＯ２）に印加するＶｃｏｍの電圧）が印加されるので、映像信号線（Ｄ）下の領域、および、後段（または前段）のゲート信号線（Ｇ）下の領域のソース領域（ＳＦＧ）と、井桁状の裏面遮光膜（ＢＳ）とで、保持容量（Ｃａｄｄ）が構成されることになる。
したがって、本実施の形態では、容量線（Ｃ）が必要なくなり、その分、各画素の開口率を向上させることができ、さらに、画素電極（ＩＴＯ１）を取り囲むように、裏面遮光膜（ＢＳ）が設けられるので、この部分から洩れる光を遮断することができるのでコントラスト比を増大させることができる。
本発明者によって実際に作成された液晶表示パネルでは、画素の開口率は、５５％に向上させることができた。
【００３９】
従来から液晶表示装置においては、液晶表示パネルの高解像度化が要求されており、液晶表示パネルの解像度が、例えば、ＶＧＡ表示モードの６４０×４８０画素からＳＶＧＡ表示モードの８００×６００画素と拡大されてきているが、近年、液晶表示パネルの大画面化の要求に伴って、ＸＧＡ表示モードの１０２４×７６８画素以上（ＳＸＧＡ表示モードの１２８０×１０２４画素あるいはＵＸＧＡ表示モードの１６００×１２００画素）とさらなる高解像度化が要求されている。
液晶プロジェクタに使用される液晶表示装置においても、このような高解像度化が要望されているが、液晶プロジェクタに使用される液晶表示装置にあっては、液晶表示パネルの大きさが制限されるので、この高解像度化により、各画素の大きささが小さくなり、スクリーンに表示される画像の輝度が不足（表示画像が暗く）なる。
そのため、光源から照射される照射光の照度を大きくする必要があるが、その場合には、光源の消費電力等が増大するという問題点があった。
しかしながら、本実施の形態では、容量線（Ｃ）が必要なくなり、その分、各画素の開口率を向上させることができるので、光源の消費電力等が増大させる必要がなくなる。
図１６は、本実施の形態において、井桁状の裏面遮光膜（ＢＳ）に、一定の電圧が印加するための構造の一例を示す要部断面図である。
この図１６に示す構造では、図１に示すＴＦＴ電極基板１０の画素部１２の周辺部に、Ａｌ等の金属膜からなるパッド部（ＰＡＤ）を設け、このパッド部（ＰＡＤ）を介して、一定の電圧（例えば、コモン電極（ＩＴＯ２）に印加するＶｃｏｍの電圧）を印加するようにしたものである。
【００４０】
図１９は、本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示す図である。
なお、本実施の形態では、裏面遮光膜（ＢＳ）を井桁状に形成したが、これに限らず、図１７に示すように、裏面遮光膜（ＢＳ）をゲート信号線（Ｇ）と平行に設け、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）を、ゲート信号線（Ｇ）下の領域まで延長するようにしてもよい。
また、図１８に示すように、裏面遮光膜（ＢＳ）を映像信号線（Ｄ）と平行に設け、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）を、映像信号線（Ｄ）下の領域まで延長するようにしてもよい。
【００４１】
さらに、本実施の形態では、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）を延長し、このソース領域（ＳＦＧ）が延長された部分と、裏面遮光膜（ＢＳ）との間で容量素子を構成するようにしたが、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）を延長する代わりに、例えば、Ａｌ、あるいは高融点金属等の金属膜を形成することも可能である。
【００４２】
［実施の形態３］
本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置も、各画素の開口率を向上させるようにしたものである。
【００４３】
図２０は、本発明の実施の形態３における、ＴＦＴ電極基板１０の画素部１２の要部断面を示す断面図である。
なお、図２０において、図３および図４と同一の符合は、図３および図４と同一物を表し、その説明は省略する。
図２０に示すように、本実施の形態では、平坦化膜（ＯＣ）上にＩＴＯ膜からなる透明導電膜（ＩＴＯ３）を形成し、当該透明導電膜（ＩＴＯ３）上に第５の層間絶縁膜（ＩＬＡ６）を形成し、この層間絶縁膜（ＩＬＡ６）上に、画素電極（ＩＴＯ１）を形成する。
この場合に、図２１に示すように、透明導電膜（ＩＴＯ３）は、画素電極（ＩＴＯ１）と第２の導電膜（ＣＶＬ２）と接続するコンタクトホール（ＣＨ４）の部分を除き、画素部２１の全面に形成される。
また、この透明導電膜（ＩＴＯ３）には、一定の電圧（例えば、コモン電極（ＩＴＯ２）に印加するＶｃｏｍの電圧）が印加される。
これにより、画素電極（ＩＴＯ１）と透明導電膜（ＩＴＯ３）で、保持容量（Ｃａｄｄ）が構成されることになる。
したがって、本実施の形態では、容量線（Ｃ）が必要なくなり、その分、各画素の開口率を向上させることができる。
【００４４】
なお、本実施の形態において、裏面遮光膜（ＢＳ）は、前記実施の形態１のように、バックゲート電極と動作させてもよく、また、前記実施の形態２のように、裏面遮光膜（ＢＳ）と、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）とで、容量を形成するようにしてもよい。
また、透明導電膜（ＩＴＯ３）は、全面に形成する代わりに、行あるいは列方向に、複数の帯状に形成するようにしてもよい。
【００４５】
なお、前記各実施の形態では、本発明をポリ・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置に適用した実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明は、アモルファス・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置に適用可能である。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００４７】
（１）本発明によれば、第１の遮光膜を設け、液晶表示装置の表示面側から半導体素子に入射する光を遮光するようにしたので、半導体素子の誤動作を防止することが可能となる。
【００４８】
（２）本発明によれば、第１の遮光膜に、半導体素子の制御電極に印加される制御電圧、あるいは、それと同期した電圧を印加するようにしたので、半導体素子がオフのときのリーク電流を低減し、また、半導体素子がオンのときのオン電流を増加させることができ、これにより、良好な画像を得ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの概略構成を示す断面図である。
【図２】 図１に示す遮光膜が形成される領域を示す図である。
【図３】 図１に示すＴＦＴ電極基板の画素部の概略構成を示す図である。
【図４】 図３に示すＡ−Ａ’線で切断した断面を示す断面図である。
【図５】 本実施の形態１のＰｏｌｙ−ＳｉＴｒおよび従来のＰｏｌｙ−ＳｉＴｒの等化回路を示す図である。
【図６】 本実施の形態１のＰｏｌｙ−ＳｉＴｒにおける、バックゲート電極に印加するバックゲート電圧（ＶBS）とソース・ドレイン間電流（ＩDS）の関係を示すグラフである。
【図７】 裏面遮光膜と走査信号線との接続方法を説明するための要部断面図である。
【図８】 図１に示すＴＦＴ電極基板の画素部の製造方法を説明するための図である。
【図９】 図１に示すＴＦＴ電極基板の画素部の製造方法を説明するための図である。
【図１０】 図１に示すＴＦＴ電極基板の画素部の製造方法を説明するための図である。
【図１１】 本実施の形態１のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示す図である。
【図１２】 図１１に示すＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の周辺回路の概略回路構成を示すブロック図である。
【図１３】 本発明の実施の形態２におけるＴＦＴ電極基板の画素部の概略構成を示す図である。
【図１４】 図１３に示すＢ−Ｂ’線で切断した断面を示す断面図である。
【図１５】 図１３に示すＣ−Ｃ’線で切断した断面を示す断面図である。
【図１６】 本実施の形態２において、井桁状の裏面遮光膜に一定の電圧を印加するための構造の一例を示す要部断面図である。
【図１７】 本実施の形態２の裏面遮光膜の他の例を説明するための図である。
【図１８】 本実施の形態２の裏面遮光膜の他の例を説明するための図である。
【図１９】 本実施の形態２のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示す図である。
【図２０】 本発明の実施の形態３におけるＴＦＴ電極基板の画素部の要部断面を示す断面図である。
【図２１】 本実施の形態３の透明導電膜（ＩＴＯ３）を説明するための図である。
【符号の説明】
１０…ＴＦＴ電極基板、１１…石英基板、１２…画素部、１３…周辺回路部、１４，２３…配向膜、１５，２４…偏光板、２０…対向電極基板、２１…ガラス基板、２２…遮光膜、３０…液晶、４０…シール剤、５０…光源、ＴＦＴ−ＬＣＤ…液晶表示パネル、３０１…コントロールＩＣ回路、３０２…ディジタル／アナログ（Ｄ／Ａ）変換器、３０４…サンプルホールド回路、３０５…ドライバＩＣ回路、３０６…信号処理回路、ＴＦＴ−ＬＣＤ…液晶表示パネル、Ｇ…走査信号線（ゲート信号線または水平信号線）、ＴＦＴ…薄膜トランジスタ、Ｄ…映像信号線（ドレイン信号線または垂直信号線）、Ｃ…容量線、ＩＴＯ１…画素電極、ＩＴＯ２…コモン電極、ＩＴＯ３…透明導電膜、ＩＬＡ…絶縁膜、ＯＣ…平坦化膜、ＣＨ…コンタクトホール、ＣＶＬ…導電膜、ＢＳ…裏面遮光膜、ＦＧ…ポリシリコントランジスタ、ＰＡＤ…パッド部、Ｃａｄｄ…保持容量、Ｃlc…液晶容量、ＳＨ…スイッチングトランジスタ、Ｓ…ビデオ信号線、ＩＮＶ…インバータ回路、ＨＳＲ…水平シフトレジスタ、ＶＳＲ…垂直シフトレジスタ。
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、ポリ・シリコン・トランジスタで構成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）方式の液晶表示装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来液晶表示装置の一つとして、画素毎に能動素子を有し、この能動素子をスイッチング動作させるアクティブマトリクス型液晶表示装置が知られている。
アクティブマトリクス型液晶表示装置の特徴は、例えば、薄膜トランジスタ（ＴＦＴ）等の能動素子を介して画素電極に液晶駆動電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能なことにある。
このアクティブマトリクス型液晶表示装置の一つに、能動素子として、アモルファス・シリコン・トランジスタ、あるいは、ポリ・シリコン・トランジスタで構成される薄膜トランジスタを使用するＴＦＴ方式のアクティブマトリクス型液晶表示装置が知られている。
なおこれ以降、本明細書中では、アモルファス・シリコン・トランジスタをアモルファス−ＳｉＴｒ、ポリ・シリコン・トランジスタをＰｏｌｙ−ＳｉＴｒ、アモルファス・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置をアモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置、ポリ・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置をＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置と称する。
アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置は、パソコンあるいはテレビの表示装置として広く使用されている。
しかしながら、アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置では、液晶を駆動するための駆動回路を、液晶表示パネルの周辺に設ける必要があった。
【０００３】
これに対して、近年、Ｐｏｌｙ−ＳｉＴｒ素子を使用したＴＦＴ方式の液晶表示装置が開発され、例えば、液晶プロジェクタ、あるいはヘッドマウント（眼鏡型）ディスプレイ等に使用されている。
このＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルでは、アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネル同様、石英あるいはガラス基板上にＰｏｌｙ−ＳｉＴｒを、マトリクス状に配置・形成する。
さらに、Ｐｏｌｙ−ＳｉＴｒの動作速度がアモルファス−ＳｉＴｒよりも高速であるため、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶パネルでは、その周辺回路も同一基板上に作り込むことが可能である。
なお、このような技術に関しては、例えば、「日経エレクトロニクス」，日経マグロウヒル社，１９９４年２月２８日，ｐｐ１０３〜ｐｐ１０９に記載されている。
【０００４】
【発明が解決しようとする課題】
一般に、液晶プロジェクタにおいては、光源からの照射光を液晶表示パネルに照射し、液晶表示パネルに生成される画像により、液晶表示パネルを透過する照射光を制御し、当該制御された照射光をスクリーンに照射して画像を表示する。
また、画素毎に設けられる薄膜トランジスタは、光が入射されるとフォトコン等が発生し、薄膜トランジスタが誤動作する。
そのため、従来の液晶表示プロジェクタに使用されるＴＦＴ方式の液晶表示装置の液晶パネルにおいては、光源側に遮光膜を設け、光源からの照射光が直接薄膜トランジスタに入射されるのを防止している。
しかしながら、液晶表示プロジェクタにより表示される画像として、ますます高輝度の画像が要求され、そのため、光源の照度も、ますます強くなる傾向にある（今後は１０００万ルクス程度）。
そして、光源の照度が増大するに伴い、液晶表示プロジェクタに使用されるＴＦＴ方式の液晶表示装置の液晶表示パネルでは、光源側から直接薄膜トランジスタに入射される照射光以外に、照射光が反射されて光源側とは反対側の表示面側から薄膜トランジスタに入射される光により、薄膜トランジスタが誤動作するという問題点があった。
【０００５】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、光源側とは反対側の表示面側から半導体素子に入射される光により、半導体素子が誤動作するのを防止することが可能となる技術を提供することにある。
【０００６】
また、本発明の他の目的は、液晶表示装置において、画素毎に設けられる半導体素子のリーク電流を低減させ、また、オン電流を増加させることが可能となる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【０００９】
即ち、本発明は、第１の基板と、第２の基板と、前記第１の基板と第２の基板との間に狭持される液晶とを有する液晶表示装置において、前記第１の基板上に形成され、マトリクス状に配置される半導体素子と、前記第１の基板上に形成され、液晶表示装置の表示面側から前記半導体素子に入射する光を遮光する第１の遮光膜とを有することを特徴とする。
【００１０】
また、本発明は、前記マトリクス状に配置される半導体素子の中の行（あるいは列）方向の半導体素子の制御電極に制御電圧を印加する複数の走査信号線を有し、前記第１の遮光膜が、前記第１の遮光膜の投影領域内に前記各走査信号線が配置されるように、行（あるいは列）方向に配置される複数の導電膜で構成され、前記第１の遮光膜を構成する各導電膜に、前記各走査信号線に供給する制御電圧を印加することを特徴とする。
【００１１】
また、本発明は、前記マトリクス状に配置される半導体素子の中の行（あるいは列）方向の半導体素子の制御電極に制御電圧を印加する複数の走査信号線を有し、前記第１の遮光膜が、前記第１の遮光膜の投影領域内に前記各走査信号線が配置されるように、行（あるいは列）方向に配置される複数の導電膜で構成され、前記第１の遮光膜を構成する各導電膜に、前記各走査信号線に供給する制御電圧と同期した電圧を印加することを特徴とする。
【００１２】
また、本発明は、前記第１の遮光膜が、高融点金属シリサイド膜を含むことを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明を、ポリ・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置に適用した実施の形態を図面を参照して詳細に説明する。
【００１４】
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
［実施の形態１］
図１は、本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの概略構成を示す断面図である。
本実施の形態の液晶表示パネルは、ＴＦＴ電極基板１０と、対向電極基板２０と、ＴＦＴ電極基板１０と対向電極基板２０との間に注入・封止される液晶３０とで構成される。なお、図１において、４０はシール剤、５０は光源である。
対向電極基板２０はガラス基板（本願発明の第２の基板）２１を有し、ガラス基板２１の液晶３０側の表面には、遮光膜２２、コモン電極（ＩＴＯ２）、配向膜２３とが順次積層される。
この遮光膜２２は、図２に示すように、ガラス基板２１の周囲にのみ形成され、また、ガラス基板２１の反対側の表面には、偏光板２４が積層される。
【００１６】
ＴＦＴ電極基板１０は石英基板（本願発明の第１の基板）１１を有し、石英基板１１の液晶３０側の表面には、画素部１２および周辺回路部１３、配向膜１４とが順次積層される。
また、石英基板１１の反対側の表面には、偏光板１５が積層される。
【００１７】
図３は、図１に示すＴＦＴ電極基板１０の画素部１２の概略構成を示す図である。
図３に示すように、ＴＦＴ電極基板１０の画素部１２は、マトリクス状に配置された画素を有し、各画素は隣接する２本の走査信号線（ゲート信号線または水平信号線）（Ｇ）と、隣接する２本の映像信号線（ドレイン信号線または垂直信号線）（Ｄ）との交差領域（４本の信号線で囲まれた領域）内に配置される。
各画素は、薄膜トランジスタ（ＴＦＴ）と画素電極（ＩＴＯ１）および保持容量（Ｃａｄｄ）を含んでいる。
マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイン領域は、それぞれ映像信号線（Ｄ）に接続され、また、マトリクス状に配置された各画素のソース領域は、画素電極（ＩＴＯ１）に接続される。
なお、ドレイン領域およびソース領域は、本来その間のバイアス極性によって決まるもので、本実施の形態の液晶表示装置では、その極性は動作中反転するので、ドレイン領域、ソース領域は動作中入れ替わるものであるが、本明細書では、便宜上一方をドレイン領域、他方をソース領域と固定して説明する。
また、各走査信号線（Ｇ）は、マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート電極を構成する。
さらに、画素電極（ＩＴＯ１）の端部は、容量線（Ｃ）と重なるようにされ、これにより、保持容量（Ｃａｄｄ）が構成される。
【００１８】
図４は、図３に示すＡ−Ａ’線で切断した断面を示す断面図である。
図３に示すように、薄膜トランジスタ（ＴＦＴ）は、映像信号線（Ｄ）と走査信号線（Ｇ）との交差領域に、映像信号線（Ｄ）と平行（または走査信号線（Ｇ）と直交する方向）に形成される。
この薄膜トランジスタ（ＴＦＴ）は、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）で構成され、このＰｏｌｙ−ＳｉＴｒ（ＦＧ）の表面（液晶側の面）側には、ゲート絶縁膜を兼ねる第２の層間絶縁膜（ＩＬＡ３）を介して、ゲート電極を兼ねる走査信号線（Ｇ）が形成される。
さらに、本実施の形態では、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）の裏面（石英基板１１側の面）側には、ゲート絶縁膜を兼ねる第１の層間絶縁膜（ＩＬＡ２）を介して、裏面遮光膜（ＢＳ）が設けられる。
この裏面遮光膜（ＢＳ）は、走査信号線（Ｇ）に沿って、かつ、走査信号線（Ｇ）の幅より幅広に形成され、これにより、例えば、石英基板１１で反射されて薄膜トランジスタ（ＴＦＴ）に入射される光を遮光することができる。
【００１９】
薄膜トランジスタ（ＴＦＴ）のドレイン領域（ＤＦＧ）は、第３の層間絶縁膜（ＩＬＡ４）に形成されたスルーホール（ＣＨ１）を介して、第３の層間絶縁膜（ＩＬＡ４）上に形成された映像信号線（Ｄ）に接続される。
また、薄膜トランジスタ（ＴＦＴ）のソース領域（ＳＦＧ）は、第１の導電膜（ＣＶＬ１）および第２の導電膜（ＣＶＬ２）を介して、画素電極（ＩＴＯ１）に接続される。
即ち、薄膜トランジスタ（ＴＦＴ）のソース領域（ＳＦＧ）は、第３の層間絶縁膜（ＩＬＡ４）に形成されたスルーホール（ＣＨ２）を介して、第３の層間絶縁膜（ＩＬＡ４）上に形成された第１の導電膜（ＣＶＬ１）に接続され、第１の導電膜（ＣＶＬ１）は、第４の層間絶縁膜（ＩＬＡ５）に形成されたスルーホール（ＣＨ３）を介して、第４の層間絶縁膜（ＩＬＡ５）上に形成された第２の導電膜（ＣＶＬ２）に接続され、さらに、第２の導電膜（ＣＶＬ２）は、平坦化膜（ＯＣ）に形成されたスルーホール（ＣＨ４）を介して、平坦化膜（ＯＣ）上に形成された画素電極（ＩＴＯ１）に接続される。
ここで、第２の導電膜（ＣＶＬ２）は、第４の層間絶縁膜（ＩＬＡ５）上で、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）の領域まで延長され、この第２の導電膜（ＣＶＬ２）は、表面側遮光膜を形成する。
【００２０】
図５は、本実施の形態のＰｏｌｙ−ＳｉＴｒ（ＦＧ）および従来のＰｏｌｙ−ＳｉＴｒ（ＦＧ）の等化回路を示す図であり、図５（ａ）が、本実施の形態のＰｏｌｙ−ＳｉＴｒ（ＦＧ）の等化回路、図５（ｂ）が、従来のＰｏｌｙ−ＳｉＴｒ（ＦＧ）の等化回路である。
図５（ａ）の等化回路から分かるように、本実施の形態のＰｏｌｙ−ＳｉＴｒ（ＦＧ）は、所謂バックゲート電極付きのＰｏｌｙ−ＳｉＴｒ（ＦＧ）を構成する。
図６は、本実施の形態のＰｏｌｙ−ＳｉＴｒ（ＦＧ）における、バックゲート電極に印加するバックゲート電圧（ＶBS）とソース・ドレイン間電流（ＩDS）の関係を示すグラフである。
図６（ａ）は、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）がオフとなるゲート電圧（Ｖgoff）をゲート電極に印加した場合の、バックゲート電圧（ＶBS）とソース・ドレイン間電流（ＩDS）の関係を示すグラフである。
この図６（ａ）から分かるように、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）がオフとなるゲート電圧（Ｖgoff）をゲート電極に印加した場合には、バックゲート電極に０Ｖのバックゲート電圧（ＶBS）を印加することにより、オフ電流（所謂リーク電流）が最小となる。
また、図６（ｂ）は、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）がオンとなるゲート電圧（Ｖgon）をゲート電極に印加した場合の、バックゲート電圧（ＶBS）とソース・ドレイン間電流（ＩDS）の関係を示すグラフである。
この図６（ｂ）から分かるように、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）がオンとなるゲート電圧（Ｖgon）をゲート電極に印加した場合には、バックゲート電極に印加する電圧を大きくすることにより、オン電流が増大させることができる。
【００２１】
本実施の形態では、このバックゲート電極を構成する裏面遮光膜（ＢＳ）に、ゲート電極に印加するゲート電圧（Ｖg）を印加する。
そのため、図７に示すように、図１に示すＴＦＴ電極基板１０の画素部１２の周辺部において、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）とを電気的に接続する。
なお、図７は、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）との接続方法を説明するための要部断面図であり、同図に示すように、走査信号線（Ｇ）を、第３の層間絶縁膜（ＩＬＡ４）に形成されたスルーホール（ＣＨ５）を介して、第３の層間絶縁膜（ＩＬＡ４）上に形成されたＡｌ等の第３の導電膜（ＣＶＬ３）に接続し、また、この第３の導電膜（ＣＶＬ３）と裏面遮光膜（ＢＳ）とを、第１の層間絶縁膜（ＩＬＡ２）ないし第３の層間絶縁膜（ＩＬＡ４）に形成されたスルーホール（ＣＨ６）を介して接続して、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）とを電気的に接続する。
【００２２】
図８乃至図１０は、図１に示すＴＦＴ電極基板１０の画素部１２の製造方法を説明するための図である。
以下、図８乃至図１０を用いて、図１に示すＴＦＴ電極基板１０の画素部１２の製造方法を説明する。
始めに、図８（ａ）に示すように、石英基板１１上に、例えば、低圧ＣＶＤ法によりＳｉＯ2膜を堆積し、バッファ層としての下地絶縁膜（ＩＬＡ１）を形成する。
次に、図８（ｂ）に示すように、下地絶縁膜（ＩＬＡ１）上に、例えば、スパッタ法により金属膜を形成した後、パターンニングして、裏面遮光膜（ＢＳ）を形成する。
ここで、この裏面遮光膜（ＢＳ）は、後述するＰｏｌｙ−ＳｉＴｒ（ＦＧ）形成工程において、高温に晒される関係上、モリブデン、タングステン、チタン等の高融点金属材料で構成するのが望ましく、さらに、この裏面遮光膜（ＢＳ）は、ＳｉＯ2膜と接する面側の一部、あるいは全部が金属シリサイド膜で構成される。
次に、図８（ｃ）に示すように、裏面遮光膜（ＢＳ）および下地絶縁膜（ＩＬＡ１）上に、例えば、低圧ＣＶＤ法によりＳｉＯ2膜を堆積し、ゲート酸化膜を兼用する第１の層間絶縁膜（ＩＬＡ２）を形成する。
【００２３】
次に、図８（ｄ）に示すように、第１の層間絶縁膜（ＩＬＡ２）上に、例えば、ＣＶＤ法によりポリ・シリコンを形成した後、パターンニングして、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）を生成する。
次に、図８（ｅ）に示すように、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）および第１の層間絶縁膜（ＩＬＡ２）上に、例えば、低圧ＣＶＤ法によりＳｉＯ2膜を堆積し、ゲート酸化膜を兼用する第２の層間絶縁膜（ＩＬＡ３）を形成する。
【００２４】
次に、図８（ｆ）に示すように、第２の層間絶縁膜（ＩＬＡ３）上に、例えば、ＣＶＤ法によりポリ・シリコンを形成した後、パターンニングして、走査信号線（またはゲート電極）（Ｇ）を形成する。
次に、図８（ｇ）に示すように、走査信号線（Ｇ）および第２の層間絶縁膜（ＩＬＡ３）上に、例えば、低圧ＣＶＤ法によりＳｉＯ2膜、およびＣＶＤ法により燐を含んだＳｉＯ2膜を順次堆積し、第３の層間絶縁膜（ＩＬＡ４）を形成する。
【００２５】
次に、図９（ａ）に示すように、第３の層間絶縁膜（ＩＬＡ４）に、スルーホール（ＣＨ１）とスルーホール（ＣＨ２）とを形成する。
次に、図９（ｂ）に示すように、第３の層間絶縁膜（ＩＬＡ４）上に、例えば、スパッタ法により、Ａｌ等の金属膜を形成した後、パターンニングして、映像信号線（Ｄ）と第１の導電膜（ＣＶＬ１）とを形成する。
次に、図９（ｃ）に示すように、映像信号線（Ｄ）、第１の導電膜（ＣＶＬ１）および第３の層間絶縁膜（ＩＬＡ４）上に、例えば、ソースガスとしてテトラエソキシシラス（ＴＥＯＳ）ガスを使用するＣＶＤ法によりＳｉＯ2膜を堆積し、第４の層間絶縁膜（ＩＬＡ５）を形成する。
次に、図９（ｄ）に示すように、第４の層間絶縁膜（ＩＬＡ５）に、スルーホール（ＣＨ３）を形成する。
次に、図９（ｅ）に示すように、第４の層間絶縁膜（ＩＬＡ５）上に、例えば、スパッタ法により、Ａｌ、Ｍｏ等の金属膜を形成した後、パターンニングして、第２の導電膜（ＣＶＬ２）を形成する。
【００２６】
次に、図１０（ａ）に示すように、第４の層間絶縁膜（ＩＬＡ５）および第２の導電膜（ＣＶＬ２）上に、平坦化膜（ＯＣ）を形成する。
図１０（ｃ）に示すように、この平坦化膜（ＯＣ）は、例えば、ソースガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスを使用するＣＶＤ法により堆積されたＳｉＯ2膜、回転塗布法により形成されたＳＯＧ膜、およびプラズマＣＶＤ法により堆積されたＳｉＮ膜で構成される。
最後に、図１０（ｂ）に示すように、平坦化膜（ＯＣ）にスルーホール（ＣＨ４）を形成した後、例えば、スパッタ法により、ＩＴＯ膜を形成した後、パターンニングして、画素電極（ＩＴＯ１）を形成する。
【００２７】
図１１は、本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示す図である。
なお、図１１は回路図であるが、実際の幾何学的配置に対応して描かれており、また、本実施の形態の液晶表示パネルでは、走査信号線（Ｇ）が（ｍ）本で構成され、映像信号線（Ｄ）が（ｎ）本で構成されているが、図１１では、走査信号線（Ｇ）は５本、映像信号線（Ｄ）は７本しか図示していない。
前記した如く、マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像信号線（Ｄ）に接続され、この映像信号線（Ｄ）は、それぞれサンプルホールド回路を構成するスイッチングトランジスタ（ＳＨ１〜ＳＨ７）を介して、対応するビデオ信号線（Ｓ１〜Ｓ６）に接続される。
このスイッチングトランジスタ（ＳＨ１〜ＳＨ７）は６個ずつグループ化され、各グループを構成する各スイッチングトランジスタ（ＳＨ１〜ＳＨ６）（あるいはＳＨ７〜ＳＨ１２（図示せず））のゲート電極には、インバータ回路（ＩＮＶ１〜ＩＮＶ４）を介して、水平シフトレジスタ（ＨＳＲ）の各出力端子（ＳＧ１，ＳＧ２）から出力されるビデオ信号取り込み用信号が印加される。
【００２８】
マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート電極を兼ねる走査信号線（Ｇ）は垂直シフトレジスタ（ＶＳＲ）に接続される。
各薄膜トランジスタ（ＴＦＴ）は、ゲート電極に正のバイアス電圧を印加すると導通し、ゲート電極に負のバイアス電圧を印加すると不導通になる。
【００２９】
また、画素電極（ＩＴＯ１）とコモン電極２２との間に液晶層が設けられるので、各画素電極（ＩＴＯ１）には、液晶容量（ＣLC）が等化的に接続され、また、図１１に示す容量線（Ｃ）には、コモン電極２２に印加される（Ｖｃｏｍ）の電位の電圧が印加される。
このスイッチングトランジスタ（ＳＨ１〜ＳＨ７）、水平走査シフトレジスタ（ＨＳＲ）、インバータ回路（ＩＮＶ１〜ＩＮＶ４）および垂直走査シフトレジスタ（ＶＳＲ）は、液晶表示パネルに組み込まれており、薄膜トランジスタ（ＴＦＴ）と同じくＰｏｌｙ−ＳｉＴｒで構成され、同一の基板上に形成される。
【００３０】
次に、図１１に示す液晶表示パネルの動作の概略を説明する。
図１１に示す垂直走査シフトレジスタ（ＶＳＲ）は、スタートパルス（ＤＹ）および垂直駆動用クロック信号（ＣＬＹ）により走査信号線（Ｇ）を順次選択して、選択した走査信号線（Ｇ）に正のバイアス電圧を出力する。
これにより、選択された走査信号線（Ｇ）をゲート電極とする薄膜トランジスタ（ＴＦＴ）がオンとなる。
【００３１】
また、水平走査シフトレジスタ（ＨＳＲ）は、スタートパルス（ＤＸ）および水平駆動用クロック信号（ＣＬＸ）により、順次各出力端子からビデオ信号取り込み用信号を順次出力する。
このビデオ信号取り込み用信号は、インバータ回路（ＩＮＶ１〜ＩＮＶ４）で順次電流が増幅され、各スイッチングトランジスタ（ＳＨ１〜ＳＨ７）のゲート電極に印加される。
これにより、各グループを構成する各スイッチングトランジスタ（ＳＨ１〜ＳＨ６、あるいは、ＳＨ７〜ＳＨ１２）がオンとなり、それにより、ビデオ信号線（Ｓ１〜Ｓ６）から６分割されたビデオ信号が、対応する６本の映像信号線（Ｄ）に出力される。
したがって、選択された走査信号線（Ｇ）をゲート電極とする薄膜トランジスタ（ＴＦＴ）に対応する画素に、サンプリングされたビデオ信号（ビデオ信号の電圧）が書き込まれ、液晶表示パネルに表示される。
また、水平走査シフトレジスタ（ＨＳＲ）とインバータ回路（ＩＮＶ１〜ＩＮＶ４）とは水平走査回路を構成し、水平走査シフトレジスタ（ＨＳＲ）は、（ｎ）本の映像信号線（Ｄ）を分割駆動（走査）する相数を（Ｎ）とするとき、（ｎ／Ｎ）個の出力端子を有する。
また、垂直走査シフトレジスタ（ＶＳＲ）は垂直走査回路を構成する。
【００３２】
なお、図１１に示す液晶表示パネルにおいて、ＳＧ１およびＳＧ２は、それぞれ水平走査シフトレジスタ（ＨＳＲ）の第１番目および第２番目の出力端子を示している。
【００３３】
図１２は、図１１に示すＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の周辺回路の概略回路構成を示すブロック図である。
同図において、ＴＦＴ−ＬＣＤは液晶表示パネル、３０１はコントロールＩＣ回路、３０２はディジタル／アナログ（Ｄ／Ａ）変換器、３０４はサンプルホールド回路、３０５はドライバＩＣ回路、３０６は信号処理回路である。
本体側から送信される表示データ（Ｒ（赤）・Ｇ（緑）・Ｂ（青）の中の１つ）はＤ／Ａ変換器３０２でアナログのビデオ信号とされる。
なお、本体側からビデオ信号が供給される場合には、前記Ｄ／Ａ変換器３０２は必要ない。
【００３４】
図１１に示す液晶表示パネルでは、映像信号線（Ｄ）を６相に分けて駆動（走査）するため、ビデオ信号もそれに併せて６相に分割する必要がある。
そのため、Ｄ／Ａ変換器３０２からのビデオ信号は、水平駆動用クロック信号（ＣＬＸ）と同期したサンプルホールド（Ｓ／Ｈ）用クロックに基づき、サンプルホールド回路３０４で６相に分割される。
さらに、この６相に分割されたビデオ信号は、タイミングが調整されて同一の位相とされ、サンプルホールド回路３０４から出力される。
さらに、６相に分割されたビデオ信号は、信号処理回路３０６で、増幅処理・γ処理・交流化処理が施され、液晶表示パネル（ＴＦＴ−ＬＣＤ）のビデオ信号線（Ｓ１〜Ｓ６）に供給される。
ここで、γ処理は、液晶層のガンマ特性を補正するための信号処理であり、交流化処理は、液晶層に直流電圧が印加されるのを防止するための信号処理である。
なお、サンプルホールド回路３０４と信号処理回路３０６の順序を入れ替えた回路構成とすることも可能である。
【００３５】
また、前記図１１に示す液晶表示パネルは、多色表示可能なカラー液晶表示パネルであってもよく、その場合には、Ｒ・Ｇ・Ｂの各表示データを、それぞれＤ／Ａ変換器３０２でビデオ信号に変換し、当該各ビデオ信号をそれぞれサンプルホールド回路３０４で６相に分割し、液晶表示パネルのビデオ信号線（Ｓ１〜Ｓ６）に供給するようにすればよい。
但し、多色表示可能なカラー液晶表示パネルにおいては、前記図１１に示す液晶表示パネルに、Ｒ・Ｇ・Ｂ用の薄膜トランジスタ（ＴＦＴ）、Ｒ・Ｇ・Ｂ用の映像信号線（Ｄ）およびカラーフィルタを設け、Ｒ・Ｇ・Ｂのビデオ信号をそれぞれの映像信号線（Ｄ）に供給する必要がある。
【００３６】
また、１個の半導体集積回路（ＬＳＩ）で構成されるコントロールＩＣ回路３０１は、本体側からの水平同期信号（Ｈ−ＳＹＮＣ）、垂直同期信号（Ｖ−ＳＹＮＣ）、クロックパルス（ＣＬＫ）に基づいて、水平駆動用クロック信号（ＣＬＸ）、垂直駆動用クロック信号（ＣＬＹ）、サンプルホールド（Ｓ／Ｈ）用クロック等を生成する。
また、ドライバＩＣ回路３０５は、水平駆動用クロック信号（ＣＬＸ）、垂直駆動用クロック信号（ＣＬＹ）等を、液晶表示パネル（ＴＦＴ−ＬＣＤ）を動作させるために必要な電圧まで増幅する。
【００３７】
このように、本実施の形態では、裏面遮光膜（ＢＳ）を設けるようにしたので、光源（図１の５０）側とは反対側の表示面側から薄膜トランジスタ（ＴＦＴ）に入射される光により、薄膜トランジスタ（ＴＦＴ）が誤動作するのを防止することが可能となる。
また、この裏面遮光膜（ＢＳ）に、走査信号線（Ｇ）に印加するゲート電圧を印加するようにしたので、薄膜トランジスタ（ＴＦＴ）がオフのときのリーク電流を低減し、薄膜トランジスタ（ＴＦＴ）がオンのときのオン電流を増加させることが可能となる。
これにより、各画素に映像信号電圧を余裕を持って書き込むことができ、さらに、各画素に書き込まれた映像信号電圧を長時間保持することができるので良好な画像を得ることが可能となる。
なお、バックゲート電極を構成する裏面遮光膜（ＢＳ）に、ゲート電極に印加するゲート電圧（Ｖg）と同期した電圧を印加するようにしてもよい。
【００３８】
［実施の形態２］
本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置は、各画素の開口率を向上させた実施の形態である。
図１３は、本発明の実施の形態２における、ＴＦＴ電極基板１０の画素部１２の概略構成を示す図であり、図１４は、図１３に示すＢ−Ｂ’線で切断した断面を示す断面図、図１５は、図１３に示すＣ−Ｃ’線で切断した断面を示す断面図である。
なお、図１３〜図１５において、図３および図４と同一の符合は、図３および図４と同一物を表し、その説明は省略する。
図１３〜図１５に示すように、本実施の形態では、下地絶縁膜（ＩＬＡ１）上に、裏面遮光膜（ＢＳ）が井桁状に形成され、映像信号線（Ｄ）および走査信号線（Ｇ）は、この井桁状の裏面遮光膜（ＢＳ）上の領域に形成される。
また、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）は、第１の層間絶縁膜（ＩＬＡ２）上を、映像信号線（Ｄ）下の領域、および、後段（または前段）のゲート信号線（Ｇ）下の領域まで延長される。
そして、この井桁状の裏面遮光膜（ＢＳ）には、一定の電圧（例えば、コモン電極（ＩＴＯ２）に印加するＶｃｏｍの電圧）が印加されるので、映像信号線（Ｄ）下の領域、および、後段（または前段）のゲート信号線（Ｇ）下の領域のソース領域（ＳＦＧ）と、井桁状の裏面遮光膜（ＢＳ）とで、保持容量（Ｃａｄｄ）が構成されることになる。
したがって、本実施の形態では、容量線（Ｃ）が必要なくなり、その分、各画素の開口率を向上させることができ、さらに、画素電極（ＩＴＯ１）を取り囲むように、裏面遮光膜（ＢＳ）が設けられるので、この部分から洩れる光を遮断することができるのでコントラスト比を増大させることができる。
本発明者によって実際に作成された液晶表示パネルでは、画素の開口率は、５５％に向上させることができた。
【００３９】
従来から液晶表示装置においては、液晶表示パネルの高解像度化が要求されており、液晶表示パネルの解像度が、例えば、ＶＧＡ表示モードの６４０×４８０画素からＳＶＧＡ表示モードの８００×６００画素と拡大されてきているが、近年、液晶表示パネルの大画面化の要求に伴って、ＸＧＡ表示モードの１０２４×７６８画素以上（ＳＸＧＡ表示モードの１２８０×１０２４画素あるいはＵＸＧＡ表示モードの１６００×１２００画素）とさらなる高解像度化が要求されている。
液晶プロジェクタに使用される液晶表示装置においても、このような高解像度化が要望されているが、液晶プロジェクタに使用される液晶表示装置にあっては、液晶表示パネルの大きさが制限されるので、この高解像度化により、各画素の大きささが小さくなり、スクリーンに表示される画像の輝度が不足（表示画像が暗く）なる。
そのため、光源から照射される照射光の照度を大きくする必要があるが、その場合には、光源の消費電力等が増大するという問題点があった。
しかしながら、本実施の形態では、容量線（Ｃ）が必要なくなり、その分、各画素の開口率を向上させることができるので、光源の消費電力等が増大させる必要がなくなる。
図１６は、本実施の形態において、井桁状の裏面遮光膜（ＢＳ）に、一定の電圧が印加するための構造の一例を示す要部断面図である。
この図１６に示す構造では、図１に示すＴＦＴ電極基板１０の画素部１２の周辺部に、Ａｌ等の金属膜からなるパッド部（ＰＡＤ）を設け、このパッド部（ＰＡＤ）を介して、一定の電圧（例えば、コモン電極（ＩＴＯ２）に印加するＶｃｏｍの電圧）を印加するようにしたものである。
【００４０】
図１９は、本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示す図である。
なお、本実施の形態では、裏面遮光膜（ＢＳ）を井桁状に形成したが、これに限らず、図１７に示すように、裏面遮光膜（ＢＳ）をゲート信号線（Ｇ）と平行に設け、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）を、ゲート信号線（Ｇ）下の領域まで延長するようにしてもよい。
また、図１８に示すように、裏面遮光膜（ＢＳ）を映像信号線（Ｄ）と平行に設け、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）を、映像信号線（Ｄ）下の領域まで延長するようにしてもよい。
【００４１】
さらに、本実施の形態では、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）を延長し、このソース領域（ＳＦＧ）が延長された部分と、裏面遮光膜（ＢＳ）との間で容量素子を構成するようにしたが、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）を延長する代わりに、例えば、Ａｌ、あるいは高融点金属等の金属膜を形成することも可能である。
【００４２】
［実施の形態３］
本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置も、各画素の開口率を向上させるようにしたものである。
【００４３】
図２０は、本発明の実施の形態３における、ＴＦＴ電極基板１０の画素部１２の要部断面を示す断面図である。
なお、図２０において、図３および図４と同一の符合は、図３および図４と同一物を表し、その説明は省略する。
図２０に示すように、本実施の形態では、平坦化膜（ＯＣ）上にＩＴＯ膜からなる透明導電膜（ＩＴＯ３）を形成し、当該透明導電膜（ＩＴＯ３）上に第５の層間絶縁膜（ＩＬＡ６）を形成し、この層間絶縁膜（ＩＬＡ６）上に、画素電極（ＩＴＯ１）を形成する。
この場合に、図２１に示すように、透明導電膜（ＩＴＯ３）は、画素電極（ＩＴＯ１）と第２の導電膜（ＣＶＬ２）と接続するコンタクトホール（ＣＨ４）の部分を除き、画素部２１の全面に形成される。
また、この透明導電膜（ＩＴＯ３）には、一定の電圧（例えば、コモン電極（ＩＴＯ２）に印加するＶｃｏｍの電圧）が印加される。
これにより、画素電極（ＩＴＯ１）と透明導電膜（ＩＴＯ３）で、保持容量（Ｃａｄｄ）が構成されることになる。
したがって、本実施の形態では、容量線（Ｃ）が必要なくなり、その分、各画素の開口率を向上させることができる。
【００４４】
なお、本実施の形態において、裏面遮光膜（ＢＳ）は、前記実施の形態１のように、バックゲート電極と動作させてもよく、また、前記実施の形態２のように、裏面遮光膜（ＢＳ）と、Ｐｏｌｙ−ＳｉＴｒ（ＦＧ）のソース領域（ＳＦＧ）とで、容量を形成するようにしてもよい。
また、透明導電膜（ＩＴＯ３）は、全面に形成する代わりに、行あるいは列方向に、複数の帯状に形成するようにしてもよい。
【００４５】
なお、前記各実施の形態では、本発明をポリ・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置に適用した実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明は、アモルファス・シリコン・トランジスタを使用したＴＦＴ方式の液晶表示装置に適用可能である。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００４７】
（１）本発明によれば、第１の遮光膜を設け、液晶表示装置の表示面側から半導体素子に入射する光を遮光するようにしたので、半導体素子の誤動作を防止することが可能となる。
【００４８】
（２）本発明によれば、第１の遮光膜に、半導体素子の制御電極に印加される制御電圧、あるいは、それと同期した電圧を印加するようにしたので、半導体素子がオフのときのリーク電流を低減し、また、半導体素子がオンのときのオン電流を増加させることができ、これにより、良好な画像を得ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの概略構成を示す断面図である。
【図２】 図１に示す遮光膜が形成される領域を示す図である。
【図３】 図１に示すＴＦＴ電極基板の画素部の概略構成を示す図である。
【図４】 図３に示すＡ−Ａ’線で切断した断面を示す断面図である。
【図５】 本実施の形態１のＰｏｌｙ−ＳｉＴｒおよび従来のＰｏｌｙ−ＳｉＴｒの等化回路を示す図である。
【図６】 本実施の形態１のＰｏｌｙ−ＳｉＴｒにおける、バックゲート電極に印加するバックゲート電圧（ＶBS）とソース・ドレイン間電流（ＩDS）の関係を示すグラフである。
【図７】 裏面遮光膜と走査信号線との接続方法を説明するための要部断面図である。
【図８】 図１に示すＴＦＴ電極基板の画素部の製造方法を説明するための図である。
【図９】 図１に示すＴＦＴ電極基板の画素部の製造方法を説明するための図である。
【図１０】 図１に示すＴＦＴ電極基板の画素部の製造方法を説明するための図である。
【図１１】 本実施の形態１のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示す図である。
【図１２】 図１１に示すＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の周辺回路の概略回路構成を示すブロック図である。
【図１３】 本発明の実施の形態２におけるＴＦＴ電極基板の画素部の概略構成を示す図である。
【図１４】 図１３に示すＢ−Ｂ’線で切断した断面を示す断面図である。
【図１５】 図１３に示すＣ−Ｃ’線で切断した断面を示す断面図である。
【図１６】 本実施の形態２において、井桁状の裏面遮光膜に一定の電圧を印加するための構造の一例を示す要部断面図である。
【図１７】 本実施の形態２の裏面遮光膜の他の例を説明するための図である。
【図１８】 本実施の形態２の裏面遮光膜の他の例を説明するための図である。
【図１９】 本実施の形態２のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示す図である。
【図２０】 本発明の実施の形態３におけるＴＦＴ電極基板の画素部の要部断面を示す断面図である。
【図２１】 本実施の形態３の透明導電膜（ＩＴＯ３）を説明するための図である。
【符号の説明】
１０…ＴＦＴ電極基板、１１…石英基板、１２…画素部、１３…周辺回路部、１４，２３…配向膜、１５，２４…偏光板、２０…対向電極基板、２１…ガラス基板、２２…遮光膜、３０…液晶、４０…シール剤、５０…光源、ＴＦＴ−ＬＣＤ…液晶表示パネル、３０１…コントロールＩＣ回路、３０２…ディジタル／アナログ（Ｄ／Ａ）変換器、３０４…サンプルホールド回路、３０５…ドライバＩＣ回路、３０６…信号処理回路、ＴＦＴ−ＬＣＤ…液晶表示パネル、Ｇ…走査信号線（ゲート信号線または水平信号線）、ＴＦＴ…薄膜トランジスタ、Ｄ…映像信号線（ドレイン信号線または垂直信号線）、Ｃ…容量線、ＩＴＯ１…画素電極、ＩＴＯ２…コモン電極、ＩＴＯ３…透明導電膜、ＩＬＡ…絶縁膜、ＯＣ…平坦化膜、ＣＨ…コンタクトホール、ＣＶＬ…導電膜、ＢＳ…裏面遮光膜、ＦＧ…ポリシリコントランジスタ、ＰＡＤ…パッド部、Ｃａｄｄ…保持容量、Ｃlc…液晶容量、ＳＨ…スイッチングトランジスタ、Ｓ…ビデオ信号線、ＩＮＶ…インバータ回路、ＨＳＲ…水平シフトレジスタ、ＶＳＲ…垂直シフトレジスタ。
Claims (4)
- 基板上に画素と、該画素がマトリクス状に配置された画素部と、
周辺回路部と、画素に設けられる半導体素子とを有し、
前記半導体素子は、半導体層と、
前記半導体層の表面側に設けられたゲート電極と、
前記半導体層の裏面側に設けられたバックゲート電極と、
前記ゲート電極に接続されゲート電圧を供給する走査信号線と、
前記バックゲート電極を構成し、前記画素部と周辺回路部との間に位置する周辺部において、前記走査信号線より上層に形成される導電膜を介して、前記走査信号線と接続されてゲート電圧が供給される複数の裏面遮光膜とを有し、
前記走査信号線と前記裏面遮光膜とを接続する前記走査信号線より上層に形成される導電膜は、前記走査信号線の上層に形成される第３の層間絶縁膜に形成されるスルーホールを介して前記走査信号線と電気的に接続され、前記導電膜と前記裏面遮光膜との間に形成される第１の層間絶縁膜、第２の層間絶縁膜、および前記第３の層間絶縁膜に形成されるスルーホールを介して前記裏面遮光膜と電気的に接続され、
前記半導体素子は、前記ゲート電極と前記バックゲート電極に供給されるゲート電圧によって制御され、
前記走査信号線と前記裏面遮光膜は、前記半導体層と同一工程で形成され前記半導体素子のソース領域を延長した導電層を挟んで対向して設けられ、
前記走査信号線と前記裏面遮光膜と前記半導体素子のソース領域を延長した導電層とで容量素子を形成することを特徴とするＴＦＴ電極基板。 - 前記半導体層は、ポリシリコンからなることを特徴とする請求項１に記載のＴＦＴ電極基板。
- 前記バックゲート電極は、高融点金属シリサイド膜を含むことを特徴とする請求項１に記載のＴＦＴ電極基板。
- 前記バックゲート電極と、前記基板との間に下地絶縁膜が設けられることを特徴とする請求項１に記載のＴＦＴ電極基板。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09426898A JP3980167B2 (ja) | 1998-04-07 | 1998-04-07 | Ｔｆｔ電極基板 |
| TW088103479A TW505798B (en) | 1998-04-07 | 1999-03-06 | A liquid crystal display device |
| KR1019990011675A KR100691620B1 (ko) | 1998-04-07 | 1999-03-30 | 액정표시장치 |
| US09/285,025 US6344885B1 (en) | 1998-04-07 | 1999-04-01 | Liquid crystal display device |
| US09/430,133 US6255131B1 (en) | 1998-04-07 | 1999-10-29 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09426898A JP3980167B2 (ja) | 1998-04-07 | 1998-04-07 | Ｔｆｔ電極基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298002A JPH11298002A (ja) | 1999-10-29 |
| JP3980167B2 true JP3980167B2 (ja) | 2007-09-26 |
Family
ID=14105540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09426898A Expired - Lifetime JP3980167B2 (ja) | 1998-04-07 | 1998-04-07 | Ｔｆｔ電極基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6344885B1 (ja) |
| JP (1) | JP3980167B2 (ja) |
| KR (1) | KR100691620B1 (ja) |
| TW (1) | TW505798B (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-04-07 JP JP09426898A patent/JP3980167B2/ja not_active Expired - Lifetime
-
1999
- 1999-03-06 TW TW088103479A patent/TW505798B/zh not_active IP Right Cessation
- 1999-03-30 KR KR1019990011675A patent/KR100691620B1/ko not_active IP Right Cessation
- 1999-04-01 US US09/285,025 patent/US6344885B1/en not_active Expired - Lifetime
- 1999-10-29 US US09/430,133 patent/US6255131B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6255131B1 (en) | 2001-07-03 |
| TW505798B (en) | 2002-10-11 |
| JPH11298002A (ja) | 1999-10-29 |
| KR19990082905A (ko) | 1999-11-25 |
| US6344885B1 (en) | 2002-02-05 |
| KR100691620B1 (ko) | 2007-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050407 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070626 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070627 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313121 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |