JP2009049080A - 表示装置 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 229920005591 polysilicon Polymers 0.000 claims abstract description 53
- 239000010409 thin film Substances 0.000 claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000010408 film Substances 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000011521 glass Substances 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 230000017525 heat dissipation Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 72
- 239000004973 liquid crystal related substance Substances 0.000 description 20
- 230000002093 peripheral effect Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 239000011159 matrix material Substances 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 239000011733 molybdenum Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
【課題】放熱性が低い基板上に形成された、半導体層がポリシリコンで構成される薄膜トランジタの自己発熱による特性変動を防止。
【解決手段】複数のサブピクセルを有する表示パネルと、前記複数のサブピクセルを駆動する駆動回路とを備え、前記表示パネルは基板を有し、前記駆動回路は、前記基板上に形成される薄膜トランジスタを有し、前記薄膜トランジスタは、半導体層がポリシリコンで構成される表示装置であって、前記薄膜トランジスタは、前記基板上に形成されるソース電極、半導体層、およびドレイン電極と、前記ソース電極、前記半導体層、および前記ドレイン電極上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上で、前記半導体層上に形成されるゲート電極と、前記ゲート電極上に形成される絶縁膜と、前記絶縁膜上で、前記ゲート電極の少なくとも一部を覆うように形成される金属層とを有する。
【選択図】図３（ａ）
【解決手段】複数のサブピクセルを有する表示パネルと、前記複数のサブピクセルを駆動する駆動回路とを備え、前記表示パネルは基板を有し、前記駆動回路は、前記基板上に形成される薄膜トランジスタを有し、前記薄膜トランジスタは、半導体層がポリシリコンで構成される表示装置であって、前記薄膜トランジスタは、前記基板上に形成されるソース電極、半導体層、およびドレイン電極と、前記ソース電極、前記半導体層、および前記ドレイン電極上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上で、前記半導体層上に形成されるゲート電極と、前記ゲート電極上に形成される絶縁膜と、前記絶縁膜上で、前記ゲート電極の少なくとも一部を覆うように形成される金属層とを有する。
【選択図】図３（ａ）
Description
本発明は、表示装置に係り、特に、ポリシリコン（多結晶シリコン）で構成される薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）を有する表示装置に関する。
従来液晶表示装置の一つとして、画素毎に能動素子を有し、この能動素子をスイッチング動作させるアクティブマトリクス型液晶表示装置が知られている。
このアクティブマトリクス型液晶表示装置の一つに、能動素子として、半導体層がポリシリコン（多結晶シリコン）で構成される薄膜トランジタ（以下、ポリシリコン薄膜トランジスタという）を使用するＴＦＴ方式のアクティブマトリクス型液晶表示モジュールが知られている。
能動素子として、ポリシリコン薄膜トランジスタを使用する液晶表示モジュール（以下、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示モジュールという。）の液晶表示パネルでは、石英あるいはガラス基板上にポリシリコン薄膜トランジスタを、マトリクス状に配置・形成する。さらに、ポリシリコン薄膜トランジスタの動作速度が、半導体層がアモルファスシリコンで構成される薄膜トランジタよりも高速であるため、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示モジュールの液晶パネルでは、その周辺回路も同一基板上に作り込むことが可能である。
このアクティブマトリクス型液晶表示装置の一つに、能動素子として、半導体層がポリシリコン（多結晶シリコン）で構成される薄膜トランジタ（以下、ポリシリコン薄膜トランジスタという）を使用するＴＦＴ方式のアクティブマトリクス型液晶表示モジュールが知られている。
能動素子として、ポリシリコン薄膜トランジスタを使用する液晶表示モジュール（以下、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示モジュールという。）の液晶表示パネルでは、石英あるいはガラス基板上にポリシリコン薄膜トランジスタを、マトリクス状に配置・形成する。さらに、ポリシリコン薄膜トランジスタの動作速度が、半導体層がアモルファスシリコンで構成される薄膜トランジタよりも高速であるため、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示モジュールの液晶パネルでは、その周辺回路も同一基板上に作り込むことが可能である。
前述したポリシリコン薄膜トランジスタは、ガラス基板上に、低温ポリシリコン技術などで形成される。
しかしながら、放熱性が低いガラス基板上に形成されたポリシリコン薄膜トランジスタにおいて、１０Ｖ以上の高ゲート電圧、１０Ｖ以上の高ドレイン電圧によるオン動作時には、５００μＡオーダー以上のドレイン電流により少なくとも１００℃以上の高温となり、この自己発熱による特性変動が製品の信頼性を損なうという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、放熱性が低い基板上に形成された、半導体層がポリシリコンで構成される薄膜トランジタの自己発熱による特性変動を防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
しかしながら、放熱性が低いガラス基板上に形成されたポリシリコン薄膜トランジスタにおいて、１０Ｖ以上の高ゲート電圧、１０Ｖ以上の高ドレイン電圧によるオン動作時には、５００μＡオーダー以上のドレイン電流により少なくとも１００℃以上の高温となり、この自己発熱による特性変動が製品の信頼性を損なうという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、放熱性が低い基板上に形成された、半導体層がポリシリコンで構成される薄膜トランジタの自己発熱による特性変動を防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
複数のサブピクセルを有する表示パネルと、前記複数のサブピクセルを駆動する駆動回路とを備え、前記駆動回路は、前記薄膜トランジスタを有し、前記薄膜トランジスタは、半導体層がポリシリコンで構成される表示装置であって、基板（例えば、放熱性が低いガラス基板）上に形成され、通常の回路動作により５００μＡ以上の電流が流れて自己発熱する薄膜トランジスタのゲート電極を、絶縁膜を介して熱伝導率が高い金属からなる金属層（例えば、ゲート配線層、またはソース配線層、あるいはドレイン配線層）で覆うことを特徴とする。
これにより、本発明では、薄膜トランジスタがオン動作しているときに発生した熱を金属層を介して放熱することにより、特性の変動を抑制することができる。
複数のサブピクセルを有する表示パネルと、前記複数のサブピクセルを駆動する駆動回路とを備え、前記駆動回路は、前記薄膜トランジスタを有し、前記薄膜トランジスタは、半導体層がポリシリコンで構成される表示装置であって、基板（例えば、放熱性が低いガラス基板）上に形成され、通常の回路動作により５００μＡ以上の電流が流れて自己発熱する薄膜トランジスタのゲート電極を、絶縁膜を介して熱伝導率が高い金属からなる金属層（例えば、ゲート配線層、またはソース配線層、あるいはドレイン配線層）で覆うことを特徴とする。
これにより、本発明では、薄膜トランジスタがオン動作しているときに発生した熱を金属層を介して放熱することにより、特性の変動を抑制することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、放熱性が低い基板上に形成された、半導体層がポリシリコンで構成される薄膜トランジタの自己発熱による特性変動を防止することが可能となる。
本発明の表示装置によれば、放熱性が低い基板上に形成された、半導体層がポリシリコンで構成される薄膜トランジタの自己発熱による特性変動を防止することが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの液晶表示パネルの等価回路を示す図である。
図１において、１００は表示部、１１０は水平シフトレジスタ回路（映像線シフトレジスタ回路ともいう）、１２０は垂直シフトレジスタ回路（走査線シフトレジスタ回路ともいう）である。
表示部１００は、マトリクス状に配置されるサブピクセルを有し、各サブピクセルは隣接する２本の走査線（ゲート信号線または水平信号線）（Ｇ０〜Ｇｍ）と、隣接する２本の映像線（ドレイン信号線または垂直信号線）（Ｄ１〜Ｄｎ）との交差領域（４本の信号線で囲まれた領域）内に配置される。
各サブピクセルは、画素トランジスタ（ＴＦＴ）を有し、この画素トランジスタ（ＴＦＴ）は、半導体層がポリシリコンで構成される薄膜トランジタである。マトリクス状に配置された各サブピクセルの各列毎の画素トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像線（Ｄ１〜Ｄｎ）に接続され、また、各画素トランジスタ（ＴＦＴ）のソース電極は、サブピクセル電極（ＰＸ）に接続される。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの液晶表示パネルの等価回路を示す図である。
図１において、１００は表示部、１１０は水平シフトレジスタ回路（映像線シフトレジスタ回路ともいう）、１２０は垂直シフトレジスタ回路（走査線シフトレジスタ回路ともいう）である。
表示部１００は、マトリクス状に配置されるサブピクセルを有し、各サブピクセルは隣接する２本の走査線（ゲート信号線または水平信号線）（Ｇ０〜Ｇｍ）と、隣接する２本の映像線（ドレイン信号線または垂直信号線）（Ｄ１〜Ｄｎ）との交差領域（４本の信号線で囲まれた領域）内に配置される。
各サブピクセルは、画素トランジスタ（ＴＦＴ）を有し、この画素トランジスタ（ＴＦＴ）は、半導体層がポリシリコンで構成される薄膜トランジタである。マトリクス状に配置された各サブピクセルの各列毎の画素トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像線（Ｄ１〜Ｄｎ）に接続され、また、各画素トランジスタ（ＴＦＴ）のソース電極は、サブピクセル電極（ＰＸ）に接続される。
なお、ドレイン電極およびソース電極は、本来その間のバイアス極性によって決まるもので、本実施例のモジュールでは、その極性は動作中反転するので、ドレイン電極、ソース電極は動作中入れ替わるものであるが、本明細書では、便宜上一方をドレイン電極、他方をソース電極と固定して説明する。
また、マトリクス状に配置された各サブピクセルの各行毎の画素トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（Ｇ０〜Ｇｍ）に接続され、この走査線（Ｇ０〜Ｇｍ）は、水平シフトレジスタ回路１１０に接続される。
各画素トランジスタ（ＴＦＴ）は、ゲート電極に正のバイアス電圧を印加するとオンとなり、ゲート電極に負のバイアス電圧を印加するとオフとなる。
また、画素電極（ＰＸ）と対向電極（ＣＴ）との間に液晶層が設けられるので、各画素電極（ＰＸ）には、液晶容量（ＬＣ）が等価的に接続され、また、前段の走査線（Ｇ０〜Ｇｍ）と画素電極（ＰＸ）との間には、保持容量（Ｃaｄｄ）が接続される。
また、マトリクス状に配置された各サブピクセルの各行毎の画素トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（Ｇ０〜Ｇｍ）に接続され、この走査線（Ｇ０〜Ｇｍ）は、水平シフトレジスタ回路１１０に接続される。
各画素トランジスタ（ＴＦＴ）は、ゲート電極に正のバイアス電圧を印加するとオンとなり、ゲート電極に負のバイアス電圧を印加するとオフとなる。
また、画素電極（ＰＸ）と対向電極（ＣＴ）との間に液晶層が設けられるので、各画素電極（ＰＸ）には、液晶容量（ＬＣ）が等価的に接続され、また、前段の走査線（Ｇ０〜Ｇｍ）と画素電極（ＰＸ）との間には、保持容量（Ｃaｄｄ）が接続される。
図１中の水平シフトレジスタ回路１１０、垂直シフトレジスタ回路１２０は、液晶表示パネル内の回路（以下、周辺回路という）である。これらの周辺回路は、各サブピクセルのアクティブ素子を構成する画素トランジスタ（ＴＦＴ）と同様、半導体層としてポリシリコン（多結晶シリコン）を用いた薄膜トランジスタ（以下、ポリシリコン薄膜トランジスタという）で構成され、これらのポリシリコン薄膜トランジスタは、各サブピクセルのアクティブ素子を構成する画素トランジスタ（ＴＦＴ）と同時に形成される。
本実施例では、垂直シフトレジスタ回路１２０から、１Ｈ期間（走査期間）毎に、順次各走査線（Ｇ０〜Ｇｍ）に対して、走査線選択信号が出力される。これにより、走査線（Ｇ０〜Ｇｍ）にゲート電極が接続される画素トランジスタ（ＴＦＴ）は、１Ｈ期間の間オンとなる。
また、本実施例では、スイッチングトランジスタ（ＳＷ１〜ＳＷｎ）が、各映像線（Ｄ１〜Ｄｎ）毎に設けられる。このスイッチングトランジスタ（ＳＷ１〜ＳＷｎ）は、１Ｈ期間（走査期間）内に、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、順次オンとなり、映像線（Ｄ１〜Ｄｎ）とビデオ信号線（ＳＯ）とを接続する。
本実施例では、垂直シフトレジスタ回路１２０から、１Ｈ期間（走査期間）毎に、順次各走査線（Ｇ０〜Ｇｍ）に対して、走査線選択信号が出力される。これにより、走査線（Ｇ０〜Ｇｍ）にゲート電極が接続される画素トランジスタ（ＴＦＴ）は、１Ｈ期間の間オンとなる。
また、本実施例では、スイッチングトランジスタ（ＳＷ１〜ＳＷｎ）が、各映像線（Ｄ１〜Ｄｎ）毎に設けられる。このスイッチングトランジスタ（ＳＷ１〜ＳＷｎ）は、１Ｈ期間（走査期間）内に、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、順次オンとなり、映像線（Ｄ１〜Ｄｎ）とビデオ信号線（ＳＯ）とを接続する。
以下、本実施例の液晶表示パネルの動作について簡単に説明する。
図１に示す水平シフトレジスタ回路１１０は、スタートパルスおよび垂直駆動用クロック信号により走査線（Ｇ０〜Ｇｍ）を順次選択して、選択した走査線（Ｇ０〜Ｇｍ）に正のバイアス電圧を出力する。
これにより、選択された走査線（Ｇ０〜Ｇｍ）にゲート電極が接続される画素トランジスタ（ＴＦＴ）がオンとなる。
また、水平シフトレジスタ回路１１０は、スタートパルスおよび水平駆動用クロック信号により、１Ｈ期間（走査期間）内に、スイッチングトランジスタ（ＳＷ１〜ＳＷｎ）を順次オンとなし、映像線（Ｄ１〜Ｄｎ）とビデオ信号線（ＳＯ）とを接続する。
これにより、ビデオ信号線（ＳＯ）上のビデオ信号（ビデオ信号の電圧）が、映像線（Ｄ１〜Ｄｎ）に出力され、選択された走査線（Ｇ０〜Ｇｍ）にゲート電極が接続される画素トランジスタ（ＴＦＴ）がオンとなるサブピクセルに、取り込まれたビデオ信号（ビデオ信号の電圧）が書き込まれ、液晶表示パネルに画像が表示される。
図１に示す水平シフトレジスタ回路１１０は、スタートパルスおよび垂直駆動用クロック信号により走査線（Ｇ０〜Ｇｍ）を順次選択して、選択した走査線（Ｇ０〜Ｇｍ）に正のバイアス電圧を出力する。
これにより、選択された走査線（Ｇ０〜Ｇｍ）にゲート電極が接続される画素トランジスタ（ＴＦＴ）がオンとなる。
また、水平シフトレジスタ回路１１０は、スタートパルスおよび水平駆動用クロック信号により、１Ｈ期間（走査期間）内に、スイッチングトランジスタ（ＳＷ１〜ＳＷｎ）を順次オンとなし、映像線（Ｄ１〜Ｄｎ）とビデオ信号線（ＳＯ）とを接続する。
これにより、ビデオ信号線（ＳＯ）上のビデオ信号（ビデオ信号の電圧）が、映像線（Ｄ１〜Ｄｎ）に出力され、選択された走査線（Ｇ０〜Ｇｍ）にゲート電極が接続される画素トランジスタ（ＴＦＴ）がオンとなるサブピクセルに、取り込まれたビデオ信号（ビデオ信号の電圧）が書き込まれ、液晶表示パネルに画像が表示される。
図２は、本実施例の周辺回路内の、半導体層としてポリシリコンを用いたポリシリコン薄膜トランジスタの電極構造を示す平面図、図３（ａ）は、図２のＡ−Ａ’切断線に沿った断面構造を示す断面図である。
図２、図３（ａ）に示すように、本実施例の周辺回路内のポリシリコン薄膜トランジスタは、基板（例えば、ガラス基板）２４上に形成されるソース電極２２、半導体層２１およびドレイン電極２３と、ソース電極２２、半導体層２１およびドレイン電極２３上に形成されるゲート絶縁膜２５と、ゲート絶縁膜２５上で半導体層２１上に形成されるゲート電極１と、ゲート電極１上に形成される層間絶縁膜２６と、層間絶縁膜２６上に形成されるソース配線層３、ゲート配線層２およびドレイン配線層４と、ソース配線層３、ゲート配線層２およびドレイン配線層４を覆う保護膜２７とで構成される。
なお、ソース配線層３は、ゲート絶縁膜２５および層間絶縁膜２６に形成されたコンタクトホール６を介してソース電極２２に接続され、ドレイン配線層４は、ゲート絶縁膜２５および層間絶縁膜２６に形成されたコンタクトホール６を介してドレイン電極２３に接続される。さらに、ゲート配線層２は、層間絶縁膜２６に形成されたコンタクトホール６を介してゲート電極１に接続される。また、ソース配線層３、ゲート配線層２およびドレイン配線層４は金属層（例えば、アルミニウム、モリブデン、タングステン）で構成される。
図２、図３（ａ）に示すように、本実施例の周辺回路内のポリシリコン薄膜トランジスタは、基板（例えば、ガラス基板）２４上に形成されるソース電極２２、半導体層２１およびドレイン電極２３と、ソース電極２２、半導体層２１およびドレイン電極２３上に形成されるゲート絶縁膜２５と、ゲート絶縁膜２５上で半導体層２１上に形成されるゲート電極１と、ゲート電極１上に形成される層間絶縁膜２６と、層間絶縁膜２６上に形成されるソース配線層３、ゲート配線層２およびドレイン配線層４と、ソース配線層３、ゲート配線層２およびドレイン配線層４を覆う保護膜２７とで構成される。
なお、ソース配線層３は、ゲート絶縁膜２５および層間絶縁膜２６に形成されたコンタクトホール６を介してソース電極２２に接続され、ドレイン配線層４は、ゲート絶縁膜２５および層間絶縁膜２６に形成されたコンタクトホール６を介してドレイン電極２３に接続される。さらに、ゲート配線層２は、層間絶縁膜２６に形成されたコンタクトホール６を介してゲート電極１に接続される。また、ソース配線層３、ゲート配線層２およびドレイン配線層４は金属層（例えば、アルミニウム、モリブデン、タングステン）で構成される。
図２、図３（ａ）に示すポリシリコン薄膜トランジスタは、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるゲート配線層２で覆ったことを特徴とする。
これにより、動作時に、５００μＡオーダー以上の電流が流れるポリシリコン薄膜トランジスタが動作中に発生する熱が、このゲート配線層２を介して放熱することができるので、ポリシリコン薄膜トランジスタの自己発熱による特性変動を防止することが可能となる。
即ち、ポリシリコン薄膜トランジスタの動作時の自己発熱は、しきい値電圧（Ｖｔｈ）などのトランジスタ特性を変動させる要因となるが、本実施例の構造により、この特性変動を抑制でき、その結果として、回路動作寿命が向上し、信頼性を向上させることが可能となる。
なお、ゲート配線層２がゲート電極１の全部でなく、ゲート電極１の一部を覆う構造においても、前述した効果は発揮されるので、図３（ｂ）に示すように、ゲート配線層２の端部がゲート電極内に位置していれば、即ち、基板２４に直交する方向から見たとき、ゲート配線層２の端部が、ゲート幅（ｗ）内に位置していれば、前述した効果が期待できる。なお、図３（ｂ）は、図２のＢ−Ｂ’切断線に沿った断面構造に相当する。
これにより、動作時に、５００μＡオーダー以上の電流が流れるポリシリコン薄膜トランジスタが動作中に発生する熱が、このゲート配線層２を介して放熱することができるので、ポリシリコン薄膜トランジスタの自己発熱による特性変動を防止することが可能となる。
即ち、ポリシリコン薄膜トランジスタの動作時の自己発熱は、しきい値電圧（Ｖｔｈ）などのトランジスタ特性を変動させる要因となるが、本実施例の構造により、この特性変動を抑制でき、その結果として、回路動作寿命が向上し、信頼性を向上させることが可能となる。
なお、ゲート配線層２がゲート電極１の全部でなく、ゲート電極１の一部を覆う構造においても、前述した効果は発揮されるので、図３（ｂ）に示すように、ゲート配線層２の端部がゲート電極内に位置していれば、即ち、基板２４に直交する方向から見たとき、ゲート配線層２の端部が、ゲート幅（ｗ）内に位置していれば、前述した効果が期待できる。なお、図３（ｂ）は、図２のＢ−Ｂ’切断線に沿った断面構造に相当する。
図４は、本実施例の周辺回路内の、半導体層としてポリシリコンを用いたポリシリコン薄膜トランジスタの他の例の電極構造を示す平面図、図５は、図４のＡ−Ａ’切断線に沿った断面構造を示す断面図である。
図４、図５（ａ）に示すポリシリコン薄膜トランジスタは、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるソース配線層３で覆ったことを特徴とする。
図４、図５（ａ）に示す構造でも、前述した効果を発揮することが可能である。なお、ソース配線層３がゲート電極１の全部でなく、ゲート電極１の一部を覆う構造においても、前述した効果は発揮されるので、図５（ｂ）に示すように、ソース配線層３の端部がゲート電極内に位置していれば、即ち、基板２４に直交する方向から見たとき、ソース配線層３の端部が、ゲート長（Ｌ）内に位置していれば、前述した効果が期待できる。
図４、図５（ａ）に示すポリシリコン薄膜トランジスタは、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるソース配線層３で覆ったことを特徴とする。
図４、図５（ａ）に示す構造でも、前述した効果を発揮することが可能である。なお、ソース配線層３がゲート電極１の全部でなく、ゲート電極１の一部を覆う構造においても、前述した効果は発揮されるので、図５（ｂ）に示すように、ソース配線層３の端部がゲート電極内に位置していれば、即ち、基板２４に直交する方向から見たとき、ソース配線層３の端部が、ゲート長（Ｌ）内に位置していれば、前述した効果が期待できる。
図６は、本実施例の周辺回路内の、半導体層としてポリシリコンを用いたポリシリコン薄膜トランジスタの他の例の電極構造を示す平面図、図７は、図６のＡ−Ａ’切断線に沿った断面構造を示す断面図である。
図６、図７に示すポリシリコン薄膜トランジスタは、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるドレイン配線層４で覆ったことを特徴とする。
図６、図７に示す構造でも、前述した効果を発揮することが可能である。なお、ドレイン配線層４がゲート電極１の全部でなく、ゲート電極１の一部を覆う構造においても、前述した効果は発揮されるので、ドレイン配線層４の端部がゲート電極内に位置していれば、即ち、基板２４に直交する方向から見たとき、ドレイン配線層４の端部が、図５（ｂ）に示すゲート長（Ｌ）内に位置していれば、前述した効果が期待できる。
図６、図７に示すポリシリコン薄膜トランジスタは、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるドレイン配線層４で覆ったことを特徴とする。
図６、図７に示す構造でも、前述した効果を発揮することが可能である。なお、ドレイン配線層４がゲート電極１の全部でなく、ゲート電極１の一部を覆う構造においても、前述した効果は発揮されるので、ドレイン配線層４の端部がゲート電極内に位置していれば、即ち、基板２４に直交する方向から見たとき、ドレイン配線層４の端部が、図５（ｂ）に示すゲート長（Ｌ）内に位置していれば、前述した効果が期待できる。
図８は、本実施例の周辺回路内の、半導体層としてポリシリコンを用いたポリシリコン薄膜トランジスタの他の例の電極構造を示す平面図、図９は、図８のＡ−Ａ’切断線に沿った断面構造を示す断面図である。
図８、図９に示すポリシリコン薄膜トランジスタは、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるソース配線層３と、ドレイン配線層４とで覆ったことを特徴とする。この場合に、ソース配線層３と、ドレイン配線層４とは、所定の間隔をおいてゲート電極上に配置される。
図８、図９に示す構造でも、前述した効果を発揮することが可能である。なお、基板２４に直交する方向から見たとき、ソース配線層３の端部、およびドレイン配線層４の端部が、図５（ｂ）に示すゲート長（Ｌ）内に位置していれば、前述した効果が期待できる。
図８、図９に示すポリシリコン薄膜トランジスタは、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるソース配線層３と、ドレイン配線層４とで覆ったことを特徴とする。この場合に、ソース配線層３と、ドレイン配線層４とは、所定の間隔をおいてゲート電極上に配置される。
図８、図９に示す構造でも、前述した効果を発揮することが可能である。なお、基板２４に直交する方向から見たとき、ソース配線層３の端部、およびドレイン配線層４の端部が、図５（ｂ）に示すゲート長（Ｌ）内に位置していれば、前述した効果が期待できる。
図１０は、本実施例の周辺回路内の、半導体層としてポリシリコンを用いたポリシリコン薄膜トランジスタの他の例の電極構造を示す平面図である。
図１０に示すポリシリコン薄膜トランジスタは、ソース電極またはドレイン電極と、ゲート電極とを同電位とするダイオード接続のポリシリコン薄膜トランジスタにおいて、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるドレイン配線層４で覆ったことを特徴とする。
図１０に示す構造でも、前述した効果を発揮することが可能である。なお、基板２４に直交する方向から見たとき、ドレイン配線層４の端部が、図３（ｂ）に示すゲート幅（ｗ）、あるいは、図５（ｂ）に示すゲート長（Ｌ）内に位置していれば、前述した効果が期待できる。
図１０に示すポリシリコン薄膜トランジスタは、ソース電極またはドレイン電極と、ゲート電極とを同電位とするダイオード接続のポリシリコン薄膜トランジスタにおいて、半導体層２１上に形成されるゲート電極１を、層間絶縁膜２６を介して、熱伝導率が高い、例えば、アルミニウム、モリブデン、タングステンなどの金属からなるドレイン配線層４で覆ったことを特徴とする。
図１０に示す構造でも、前述した効果を発揮することが可能である。なお、基板２４に直交する方向から見たとき、ドレイン配線層４の端部が、図３（ｂ）に示すゲート幅（ｗ）、あるいは、図５（ｂ）に示すゲート長（Ｌ）内に位置していれば、前述した効果が期待できる。
以上説明したように、本実施例によれば、基板（例えば、放熱性が低いガラス基板）上に形成され、ポリシリコン薄膜トランジスタのゲート電極を、絶縁膜を介して熱伝導率が高い金属からなる金属層（例えば、ゲート配線層、またはソース配線層、あるいはドレイン配線層）で覆うようにしたので、ポリシリコン薄膜トランジスタがオン動作しているときに発生した熱を金属層を介して放熱することにより、特性の変動を抑制することが可能となる。これにより、回路動作寿命が上がり、製品の信頼性を高める事ができる。
なお、本実施例の前述した構造は、通常の回路動作により５００μＡ以上の電流が流れて自己発熱するポリシリコン薄膜トランジスタに適用して特に効果が大きい。
さらに、基板２４は、ガラス基板に限定されるものではなく、ガラス基板と同程度の熱膨張係数を有する基板の場合でも、本実施例の前述した構造を適用することにより、ポリシリコン薄膜トランジスタの自己発熱による特性変動を防止することが可能となる。
また、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
なお、本実施例の前述した構造は、通常の回路動作により５００μＡ以上の電流が流れて自己発熱するポリシリコン薄膜トランジスタに適用して特に効果が大きい。
さらに、基板２４は、ガラス基板に限定されるものではなく、ガラス基板と同程度の熱膨張係数を有する基板の場合でも、本実施例の前述した構造を適用することにより、ポリシリコン薄膜トランジスタの自己発熱による特性変動を防止することが可能となる。
また、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１ ゲート電極
２ ゲート配線層
３ ソース配線層
４ ドレイン配線層
６ コンタクトホール
２１ 半導体層
２２ ソース電極
２３ ドレイン電極
２４ 基板（例えば、ガラス基板）
２５ ゲート絶縁膜
２６ 層間絶縁膜
２７ 保護膜
１００ 表示部
１１０ 水平シフトレジスタ回路（映像線シフトレジスタ回路）
１２０ 垂直シフトレジスタ回路（走査線シフトレジスタ回路）
ＴＦＴ 画素トランジスタ
Ｄ 映像線（ドレイン信号線または垂直信号線）
Ｇ 走査線（ゲート信号線または水平信号線）
ＳＯ ビデオ信号線
ＰＸ 画素電極
ＣＴ 対向電極
ＬＣ 液晶容量
Ｃａｄｄ 保持容量
ＳＷ１〜ＳＷｎ スイッチングトランジスタ
２ ゲート配線層
３ ソース配線層
４ ドレイン配線層
６ コンタクトホール
２１ 半導体層
２２ ソース電極
２３ ドレイン電極
２４ 基板（例えば、ガラス基板）
２５ ゲート絶縁膜
２６ 層間絶縁膜
２７ 保護膜
１００ 表示部
１１０ 水平シフトレジスタ回路（映像線シフトレジスタ回路）
１２０ 垂直シフトレジスタ回路（走査線シフトレジスタ回路）
ＴＦＴ 画素トランジスタ
Ｄ 映像線（ドレイン信号線または垂直信号線）
Ｇ 走査線（ゲート信号線または水平信号線）
ＳＯ ビデオ信号線
ＰＸ 画素電極
ＣＴ 対向電極
ＬＣ 液晶容量
Ｃａｄｄ 保持容量
ＳＷ１〜ＳＷｎ スイッチングトランジスタ
Claims (10)
- 複数のサブピクセルを有する表示パネルと、
前記複数のサブピクセルを駆動する駆動回路とを備え、
前記表示パネルは基板を有し、
前記駆動回路は、前記基板上に形成される薄膜トランジスタを有し、
前記薄膜トランジスタは、半導体層がポリシリコンで構成される表示装置であって、
前記薄膜トランジスタは、前記基板上に形成されるソース電極、半導体層、およびドレイン電極と、
前記ソース電極、前記半導体層、および前記ドレイン電極上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上で、前記半導体層上に形成されるゲート電極と、
前記ゲート電極上に形成される絶縁膜と、
前記絶縁膜上で、前記ゲート電極の少なくとも一部を覆うように形成される金属層とを有することを特徴とする表示装置。 - 前記基板に直交する方向から見たとき、前記金属層の端部が、前記ゲート電極内に位置していることを特徴とする請求項１に記載の表示装置。
- 前記金属層は、アルミニウム層であることを特徴とする請求項１または請求項２に記載の表示装置。
- 前記薄膜トランジスタは、動作時に５００μＡ以上の電流が流れる薄膜トランジスタであることを特徴とする請求項１ないし請求項３のいずれか1項に記載の表示装置。
- 前記基板は、ガラス基板であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
- 前記金属層は、前記ゲート電極に接続されるゲート配線層であることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
- 前記金属層は、前記ソース電極に接続されるソース配線層であることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
- 前記金属層は、前記ドレイン電極に接続されるドレイン配線層であることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
- 前記金属層は、前記ソース電極に接続されるソース配線層と、前記ドレイン電極に接続されるドレイン配線層であり、
前記ソース配線層と、前記ドレイン配線層とは、所定の間隔をおいて前記ゲート電極上に配置されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。 - 前記金属層は、ダミー配線層であることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007211791A JP2009049080A (ja) | 2007-08-15 | 2007-08-15 | 表示装置 |
| US12/219,899 US8124980B2 (en) | 2007-08-15 | 2008-07-30 | Display device |
| CN200810129860XA CN101369080B (zh) | 2007-08-15 | 2008-08-14 | 显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007211791A JP2009049080A (ja) | 2007-08-15 | 2007-08-15 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009049080A true JP2009049080A (ja) | 2009-03-05 |
Family
ID=40362260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007211791A Abandoned JP2009049080A (ja) | 2007-08-15 | 2007-08-15 | 表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8124980B2 (ja) |
| JP (1) | JP2009049080A (ja) |
| CN (1) | CN101369080B (ja) |
Cited By (2)
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| US11543726B2 (en) | 2019-07-31 | 2023-01-03 | Japan Display Inc. | Display device |
| US11635663B2 (en) | 2019-01-31 | 2023-04-25 | Japan Display Inc. | Display device and transistor |
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-
2007
- 2007-08-15 JP JP2007211791A patent/JP2009049080A/ja not_active Abandoned
-
2008
- 2008-07-30 US US12/219,899 patent/US8124980B2/en active Active
- 2008-08-14 CN CN200810129860XA patent/CN101369080B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US8124980B2 (en) | 2012-02-28 |
| CN101369080A (zh) | 2009-02-18 |
| CN101369080B (zh) | 2011-04-13 |
| US20090045408A1 (en) | 2009-02-19 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
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|
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|
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