JP2001298196A

JP2001298196A - トランジスタアレイ基板および電気光学装置

Info

Publication number: JP2001298196A
Application number: JP2000115206A
Authority: JP
Inventors: Ryoichi Yoneyama; 良一米山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-04-17
Filing date: 2000-04-17
Publication date: 2001-10-26
Anticipated expiration: 2020-04-17
Also published as: JP4151194B2

Abstract

(57)【要約】【課題】ＴＦＴのチャネル領域からの放熱性を向上す
ることによりチャネル領域の温度上昇を抑え、ＴＦＴ回
路の誤動作を防止することのできるＴＦＴアレイ基板、
およびそれを用いた電気光学装置を提供すること。【解決手段】ＴＦＴアレイ基板２００に形成した駆動
回路用のＴＦＴ１Ａ、１Ｂにおいて、チャネル領域１７
Ａ、１７Ｂの上層側には、ゲート電極１５Ａ、１５Ｂの
上面にコンタクトホール１９′を介して接する第１の放
熱層６１Ａ、６１Ｂが形成され、チャネル領域１７Ａ、
１７Ｂの下層側には、絶縁基板１０と下地絶縁膜１０１
との層間に第２の放熱層６２Ａ、６２Ｂが形成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴという）回路が形成されたトランジスタ
アレイ基板（以下、ＴＦＴアレイ基板）、およびそれを
用いた電気光学装置に関するものである。さらに詳しく
は、ＴＦＴ回路を構成するＴＦＴに対する放熱構造に関
するものである。

【０００２】

【従来の技術】基板上にＴＦＴ回路が形成されたＴＦＴ
アレイ基板の代表的なものとしては、液晶装置（電気光
学装置）に用いられる駆動回路内蔵型のアクティブマト
リクス基板がある。このＴＦＴアレイ基板では、絶縁基
板上に配列された複数の走査線と複数のデータ線との交
差点に対応して複数の画素がマトリクス状に構成されて
おり、各々の画素には、図２０に示すように、走査線７
およびデータ線６に接続する画素スイッチング用のＴＦ
Ｔ１Ｃと、この画素スイッチング用のＴＦＴ１Ｃに電気
的に接続された画素電極９とが形成されている。また、
駆動回路内蔵型のアクティブマトリクス基板２００にお
いて、絶縁基板１０上における画素部の外側領域には、
複数のデータ線６のそれぞれに画像信号を供給するデー
タ線駆動回路と、複数の走査線７のそれぞれに走査信号
を供給する走査線駆動回路とが構成され、これらの駆動
回路は、複数の駆動回路用のＴＦＴ１Ａ、１Ｂからなる
ＴＦＴ回路として構成されている。

【０００３】このようなＴＦＴアレイ基板２００におい
て、駆動回路用のＴＦＴ１Ａ、１Ｂは、絶縁基板１０上
の下地絶縁膜１０１上に形成された島状の半導体膜２０
Ａ、２０Ｂ、これらの半導体膜２０Ａ、２０Ｂの表面に
形成されたゲート絶縁膜１３、およびゲート電極１５
Ａ、１５Ｂによって構成されている。また、画素スイッ
チング用のＴＦＴ１Ｃも、駆動回路用のＴＦＴ１Ａ、１
Ｂと同様、絶縁基板１０上の下地絶縁膜１０１上に形成
された島状の半導体膜２０Ｃ、この半導体膜２０Ｃの表
面に形成されたゲート絶縁膜１３、およびゲート電極と
しての走査線７によって構成されている。

【０００４】

【発明が解決しようとする課題】このように構成したＴ
ＦＴアレイ基板２００において、駆動回路用のＴＦＴ１
Ａ、１Ｂのチャネル領域１７Ａ、１７Ｂで発生した熱
は、下地絶縁膜１０１を介して絶縁基板１０に逃げてい
くとともに、ゲート絶縁膜１３を介してゲート電極１５
Ａ、１５Ｂに逃げ、ゲート電極１５Ａ、１５Ｂから周囲
に逃げていく。

【０００５】しかしながら、液晶装置において画素数の
増大などに伴なって、駆動回路においてスイッチング速
度を高めたり、ＴＦＴ１Ａ、１Ｂに流す電流を高めてい
くと、このような駆動条件の変化にチャネル領域１７
Ａ、１７Ｂからの放熱が追従できず、ＴＦＴ１Ａ、１Ｂ
に著しい温度上昇が起こってＴＦＴ１Ａ、１Ｂ（駆動回
路）が誤動作するという問題点がある。

【０００６】以上の問題点に鑑みて、本発明の課題は、
ＴＦＴ回路を構成するＴＦＴのチャネル領域からの放熱
性を向上することによりチャネル領域の温度上昇を抑
え、ＴＦＴ回路の誤動作や信頼性低下を防止することの
できるＴＦＴアレイ基板、およびそれを用いた電気光学
装置を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、基板上に複数のＴＦＴによって回路構
成されたＴＦＴ回路を備えるＴＦＴアレイ基板におい
て、前記複数のＴＦＴには、少なくともチャネル領域に
対して平面的に重なる放熱層が形成された放熱層付きの
ＴＦＴが含まれていることを特徴とする。

【０００８】本発明において、ＴＦＴ回路を構成するＴ
ＦＴには放熱層付きのＴＦＴが含まれており、この放熱
層付きのＴＦＴでは、チャネル領域を覆うように放熱層
が形成されている。このため、放熱層付きのＴＦＴで
は、チャネル領域からの放熱は、放熱層によって促進さ
れる。従って、チャネル領域からの放熱性が高いので、
動作速度やオン電流レベルを高めても、ＴＦＴにおいて
著しい温度上昇が発生しない。従って、ＴＦＴ回路は、
温度上昇に起因する誤動作や信頼性低下が発生しない。

【０００９】本発明において、前記放熱層は、例えば、
前記チャネル領域の上層側に形成された第１の放熱層で
ある。このような放熱層を構成すると、チャネル領域で
発生した熱は、まず、第１の放熱層にスムーズに伝わっ
た後、この第１の放熱層から周囲に伝わっていくので、
チャネル領域の温度上昇を抑えることができる。また、
ＴＦＴの上層側に放熱層を形成した構成では、その周辺
に各種の配線層が形成されているので、第１の放熱層か
らの周囲の配線層に熱がスムーズに逃げるので、チャネ
ル領域の温度上昇を確実に抑えることができる。

【００１０】本発明において、前記第１の放熱層は、例
えば、前記チャネル領域の上層側において該チャネル領
域にゲート絶縁膜を介して対向するゲート電極の上層側
に形成されている。ゲート電極の上層側には、ソース・
ドレイン電極などを構成する配線層が形成されているの
で、これらのソース電極あるいはドレイン電極を形成す
るときに第１の放熱層を同時形成することができる。従
って、第１の放熱層を追加するとしても工程数が増大し
ない。

【００１１】本発明において、前記第１の放熱層は、前
記ゲート電極の上面に接していることが好ましい。例え
ば、前記第１の放熱層は、前記ＴＦＴのソース電極およ
びドレイン電極と同層に形成され、かつ、層間絶縁膜に
形成されたコンタクトホールを介して前記ゲート電極に
接している。このように構成すると、チャネル領域で発
生した熱は、ゲート電極に伝わった後、ゲート電極から
第１の放熱層に直接、伝わっていく。従って、チャネル
領域の温度上昇を確実に抑えることができる。

【００１２】本発明において、前記第１の放熱層は、前
記ゲート電極に他の層を介して重なっている構成であっ
てもよい。例えば、前記第１の放熱層は、前記ＴＦＴの
ソース電極あるいはドレイン電極と同層に形成され、か
つ、層間絶縁膜を介して前記ゲート電極に重なってい
る。このように構成すると、第１の放熱層はゲート電極
と絶縁されるので、第１の放熱層をソース電極あるいは
ドレイン電極の一部として形成することができる。従っ
て、第１の放熱層からソース電極あるいはドレイン電極
への放熱性がさらに向上するので、チャネル領域の温度
上昇をさらに確実に抑えることができる。

【００１３】本発明において、前記放熱層は、例えば、
前記チャネル領域の下層側に形成された第２の放熱層で
ある。このように構成すると、チャネル領域から基板側
への放熱性を向上することができる。従って、チャネル
領域の温度上昇を確実に抑えることができる。

【００１４】本発明において、前記第２の放熱層は、例
えば、前記チャネル領域の下面側に絶縁膜を介して重な
っている。このように構成すると、第２の放熱層につい
ては、絶縁膜あるいは導電膜のいずれであってもよいの
で、熱伝導性の高い放熱性を形成できる。

【００１５】本発明において、前記第２の放熱層は、前
記チャネル領域の下面側に接する絶縁膜であってもよ
い。このように構成すると、第２の放熱層自身を下地絶
縁膜として利用することができる。

【００１６】本発明に係るＴＦＴアレイ基板は、電気光
学装置において、対向基板との間に電気光学物質を保持
する駆動回路内蔵型のアクティブマトリクス基板として
構成される。この場合に、ＴＦＴアレイ基板上には、画
素電極、該画素電極に接続する画素スイッチング素子、
および該画素スイッチング素子を介して前記画素電極を
駆動する駆動回路が形成されており、この駆動回路が前
記トランジスタ回路によって構成される。

【００１７】

【発明の実施の形態】本発明の実施の形態として、代表
的な電気光学装置である液晶装置に本発明を適用した例
を説明する。

【００１８】（電気光学装置の全体構成）図１は、本形
態に係る液晶装置を対向基板の側からみた平面図であ
る。図２は、図１のＨ−Ｈ′線で切断したときの液晶装
置の断面図である。

【００１９】図１および図２に示すように、投射型表示
装置や直視型の表示装置などに用いられる電気光学装置
３００（液晶装置）は、石英ガラスや耐熱ガラスなどの
絶縁基板１０の表面に画素電極９がマトリクス状に形成
されたＴＦＴアレイ基板２００（アクティブマトリクス
基板）と、同じく石英ガラスや耐熱ガラスなどの絶縁基
板４１の表面に対向電極３２が形成された対向基板１０
０と、これらの基板間に電気光学物質として封入、挟持
されている液晶３９とから概略構成されている。

【００２０】ＴＦＴアレイ基板２００と対向基板１００
とは、対向基板１００の外周縁に沿って形成されたギャ
ップ材含有のシール材５９によって所定の間隙（セルギ
ャップ）を介して貼り合わされている。ＴＦＴアレイ基
板２００と対向基板１００との間には、ギャップ材含有
のシール材５９によって液晶封入領域４０が区画形成さ
れ、この液晶封入領域４０内に液晶３９が封入されてい
る。

【００２１】対向基板１００はＴＦＴアレイ基板２００
よりも小さく、ＴＦＴアレイ基板２００の周辺部分は、
対向基板１００の外周縁よりはみ出た状態にある。従っ
て、ＴＦＴアレイ基板２００の駆動回路（走査線駆動回
路７０やデータ線駆動回路６０）や入出力端子４５は対
向基板１００から露出した状態にある。ここで、シール
材５９は部分的に途切れているので、この途切れ部分に
よって液晶注入口２４１が構成されている。このため、
対向基板１００とＴＦＴアレイ基板２００とを貼り合わ
せた後、シール材５９の内側領域を減圧状態にすれば、
液晶注入口２４１から液晶３９を減圧注入でき、液晶３
９を封入した後、液晶注入口２４１を封止材２４２で塞
げばよい。

【００２２】ＴＦＴアレイ基板２００には、シール材５
９の形成領域の内側において、画像表示領域１１を見切
りするための遮光膜５５が形成されている。また、対向
基板１００には、ＴＦＴアレイ基板２００の各画素電極
９の境界領域に対応する領域にブラックマトリクスなど
と称せられる遮光膜５７が形成されている。

【００２３】なお、対向基板１００およびＴＦＴアレイ
基板２００の光入射側の面あるいは光出射側には、ノー
マリホワイトモード／ノーマリブラックモードの別に応
じて偏光板（図示せず。）などが所定の向きに配置され
る。

【００２４】このように構成した電気光学装置３００に
おいて、ＴＦＴアレイ基板２００では、データ線（図示
せず）および画素スイッチング用のＴＦＴ（後述する）
を介して画素電極９に印加した画像信号によって、画素
電極９と対向電極３２との間において液晶３９の配向状
態を画素毎に制御し、画像信号に対応した所定の画像を
表示する。従って、ＴＦＴアレイ基板２００では、デー
タ線およびＴＦＴ５０を介して画素電極９に画像信号を
供給するとともに、対向電極３２にも所定の電位を印加
する必要がある。そこで、電気光学装置３００では、Ｔ
ＦＴアレイ基板２００の表面のうち、対向基板１００の
各コーナー部に対向する部分には、データ線などの形成
プロセスを援用してアルミニウム膜などからなる上下導
通用の第１の電極４７が形成されている。一方、対向基
板１００の各コーナー部には、対向電極４の形成プロセ
スを援用してＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄ
ｅ）膜などからなる上下導通用の第２の電極４８が形成
されている。さらに、これらの上下導通用の第１の電極
４７と第２の電極４８とは、エポキシ樹脂系の接着剤成
分に銀粉や金メッキファイバーなどの導電粒子が配合さ
れた導通材５６によって電気的に導通している。それ
故、電気光学装置３００では、ＴＦＴアレイ基板２００
および対向基板１００のそれぞれにフレキシブル配線基
板などを接続しなくても、ＴＦＴアレイ基板２００のみ
にフレキシブル配線基板９９を接続するだけで、ＴＦＴ
アレイ基板２００および対向基板１００の双方に所定の
信号を入力することができる。

【００２５】（ＴＦＴアレイ基板２００の全体構成）図
３は、電気光学装置３００に用いたＴＦＴアレイ基板２
００の構成を模式的に示すブロック図である。

【００２６】図３に示すように、駆動回路内蔵型のＴＦ
Ｔアレイ基板２００では、絶縁基板１０上に、互いに交
差する複数の走査線７と複数のデータ線６とに、後述す
る画素スイッチング用のＴＦＴを介して接続する画素電
極９がマトリクス状に構成されている。走査線７はタン
タル膜、アルミニウム膜、アルミニウムの合金膜などで
構成され、データ線６はアルミニウム膜あるいはアルミ
ニウム合金膜などで構成され、それぞれ単層もしくは積
層されている。これらの画素電極９および画素スイッチ
ング用のＴＦＴが形成されている領域が画素１１０とし
て機能し、画素１１０がマトリクス状に配列されている
領域が画像表示領域１１である。

【００２７】絶縁基板１０上における画像表示領域１１
の外側領域（周辺部分）には、複数のデータ線６のそれ
ぞれに画像信号を供給するデータ線駆動回路６０が構成
されている。また、走査線７の両端部のそれぞれには、
各々の走査線７に画素選択用の走査信号を供給する走査
線駆動回路７０が構成されている。これらの駆動回路
は、後述する駆動回路用のＴＦＴによって構成されたＴ
ＦＴ回路である（薄膜トランジスタ回路）である。

【００２８】データ線駆動回路６０の側には、Ｘ側シフ
トレジスタ回路、Ｘ側シフトレジスタ回路から出力され
た信号に基づいて動作するアナログスイッチとしてのＴ
ＦＴを備えるサンプルホールド回路６６、６相に展開さ
れた各画像信号に対応する６本の画像信号線６７などが
構成されている。本例において、データ線駆動回路６０
は、前記のＸ側シフトレジスタ回路が４相で構成されて
おり、入出力端子４５を介して外部からスタート信号、
クロック信号、およびその反転クロック信号がＸ側シフ
トレジスタ回路に供給され、これらの信号によってデー
タ線駆動回路６０が駆動される。従って、サンプルホー
ルド回路６６は、前記のＸ側シフトレジスタ回路から出
力された信号に基づいて各ＴＦＴが動作し、画像信号線
６７を介して供給される画像信号を所定のタイミングで
データ線６に取り込み、各画素電極９に供給することが
可能である。

【００２９】一方、走査線駆動回路７０には、端子を介
して外部からスタート信号、クロック信号、およびその
反転クロック信号が供給され、これらの信号によって走
査線駆動回路７０が駆動される。

【００３０】本形態のＴＦＴアレイ基板２００におい
て、絶縁基板１０の辺部分のうち、データ線駆動回路６
０の側の辺部分には定電源、変調画像信号（画像信
号）、各種駆動信号などが入力されるアルミニウム膜等
の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導
電膜からなる多数の入出力端子４５が構成されている。
これらの入出力端子４５からは、走査線駆動回路６０お
よびデータ線駆動回路７０を駆動するための複数の信号
配線７３、７４がそれぞれ引き回され、これらの信号配
線７３、７４は、アルミニウム膜などの低抵抗の金属膜
からなる。

【００３１】（画素および駆動回路の構成）図４
（Ａ）、（Ｂ）はそれぞれ、図３に示したＴＦＴアレイ
基板２００の画素１１０の等価回路図、およびこの画素
１１０の平面図である。

【００３２】図４（Ａ）において、各画素１１０には、
走査線７およびデータ線６に接続する画素スイッチング
用のＴＦＴ１Ｃが形成され、このＴＦＴ１Ｃには、画素
電極９と対向基板１００との間に構成された液晶容量が
接続されている。また、各画素１１０に向けては容量線
７５が形成され、この容量線７５を用いて各画素電極９
には蓄積容量２３が形成されている。

【００３３】このような画素１１０は、たとえば、図４
（Ｂ）に示すように構成される。図４（Ｂ）において、
いずれの画素１１０にも、ＩＴＯ膜などからなる複数の
透明な画素電極９がマトリクス状に形成されている。ま
た、画素電極９の縦横の境界に沿っては、データ線６、
および走査線７とともに、容量線７５が形成されてい
る。データ線６は、ポリシリコン膜などからなる半導体
膜２０Ｃのうち、ＴＦＴ１Ｃのソース領域に対してコン
タクトホールを介して電気的に接続している。また、Ｔ
ＦＴ１Ｃのチャネル領域１７Ｃに対向するように走査線
７がゲート電極として延びている。なお、蓄積容量２３
は、ＴＦＴ１Ｃ３０を形成するための半導体膜２０Ｃの
延設部分に相当する半導体膜を導電化したものを下電極
とし、この下電極に対して容量線７５が上電極として重
なった構造になっている。

【００３４】図５（Ａ）、（Ｂ）はそれぞれ、データ線
駆動回路６０や走査線駆動回路７０を構成する２段のＣ
ＭＯＳインバータの等価回路図、およびＣＭＯＳインバ
ータ回路の平面構造の一例を拡大して示す説明図であ
る。なお、図５（Ｂ）においては、図６および図７を参
照して第１の放熱層および第２の放熱層の形成領域を説
明するときの便宜から、半導体膜、ゲート電極および配
線層をそれぞれ、点線、一点鎖線、二点鎖線で示してあ
る。

【００３５】図５（Ａ）に示すように、データ線駆動回
路６０および走査線駆動回路７０では、Ｎ型のＴＦＴ１
ＡとＰ型のＴＦＴ１ＢとによってＣＭＯＳ回路８１が構
成され、このようなＣＭＯＳ回路８１は、１段あるいは
２段以上でインバータ回路を構成する。このＣＭＯＳイ
ンバータ回路８０（ＴＦＴ回路）では、図５（Ｂ）に示
すように、各段においてＣＭＯＳ回路８１を構成するい
ずれのＰ型のＴＦＴ１Ｂにおいても、ソース・ドレイン
領域１２Ｂの一方は、電圧Ｖｄｄが供給されるアルミニ
ウム層からなる配線層８０１にコンタクトホール１９を
介して電気的接続し、いずれのＮ型のＴＦＴ１Ａにおい
ても、ソース・ドレイン領域１２Ａの一方は、電圧Ｖｓ
ｓが供給されるアルミニウム層からなる配線層８０２に
コンタクトホール１９を介して電気的接続している。

【００３６】また、各段のＮ型およびＰ型のＴＦＴ１
Ａ、１Ｂのアルミニウム層やシリサイド膜などからなる
ゲート電極１５Ａ、１５Ｂは、コンタクトホール１９を
介して入出力用の配線層８０３に電気的接続し、この配
線層８０３は、前段でＣＭＯＳ回路８１を構成するＮ型
およびＰ型のＴＦＴ１Ａ、１ＢにおいてＮ型ＴＦＴ１Ａ
のソース領域１２ＡとＰ型ＴＦＴ１Ｂのドレイン領域１
２Ｂにコンタクトホール１９を介して電気的接続してい
る。

【００３７】（ＴＦＴアレイ基板２００の断面構造）図
６は、ＴＦＴアレイ基板２００に形成したＴＦＴ１Ａ、
１Ｂ、１Ｃの断面図である。ここで、駆動回路用のＮ型
およびＰ型のＴＦＴ１Ａ、１Ｂの断面は、図５（Ｂ）の
Ｖ−Ｖ′断面に相当し、画素スイッチング用のＴＦＴ１
Ｃの断面は、図４（Ｂ）のＩＶ−ＩＶ′断面に相当す
る。

【００３８】図６に示すように、ＴＦＴアレイ基板２０
０では、絶縁基板１０の上にシリコン酸化膜などからな
る下地絶縁膜１０１が形成され、この下地絶縁膜１０１
の上層側に島状のポリシリコン膜からなる半導体膜２０
Ａ、２０Ｂ、２０Ｃが形成されている。これらの半導体
膜２０Ａ、２０Ｂ、２０Ｃのうち、半導体膜２０Ａ、２
０Ｂを用いて駆動回路用のＬＤＤ構造のＴＦＴ１Ａ、１
Ｂが形成され、半導体膜２０Ｃを用いて画素スイッチン
グ用のＴＦＴ１Ｃが形成されている。すなわち、半導体
膜２０Ａ、２０Ｂ、２０Ｃの上層には、ゲート絶縁膜１
３が形成され、このゲート絶縁膜１３の上層側にはゲー
ト電極１５Ａ、１５Ｂおよび走査線７が形成されてい
る。さらに、ゲート電極１５Ａ、１５Ｂおよび走査線７
の上層側には、シリコン酸化膜からなる層間絶縁膜５
１、５２がこの順に形成されている。

【００３９】Ｎ型のＴＦＴ１Ａでは、層間絶縁膜５１の
上層側に位置する配線層８０２がソース・ドレイン電極
として層間絶縁膜５１のコンタクトホール１９を介して
ソース・ドレイン領域１２Ａに電気的接続している。Ｐ
型のＴＦＴ１Ｂでは、層間絶縁膜５１の上層側に位置す
る配線層８０１がソース・ドレイン電極として層間絶縁
膜５１のコンタクトホール１９を介してソース・ドレイ
ン領域１２Ｂに電気的接続している。また、Ｎ型のＴＦ
Ｔ１ＡとＰ型のＴＦＴ１Ｂとの間では、層間絶縁膜５１
の上層側に位置する配線層８０３がソース・ドレイン電
極として層間絶縁膜５１のコンタクトホール１９を介し
てＮ型ＴＦＴ１Ａのソース領域１２Ａと、Ｐ型ＴＦＴ１
Ｂのドレイン領域１２Ｂの双方に電気的接続している。

【００４０】また、画素用のＴＦＴ１Ｃでは、層間絶縁
膜５１の上層側に位置するデータ線９０およびドレイン
電極１８が層間絶縁膜５１のコンタクトホール１９を介
してソース・ドレイン領域１２Ｃにそれぞれ電気的接続
し、層間絶縁膜５２の上層側に位置する画素電極９は、
層間絶縁膜５２のコンタクトホール９６を介してドレイ
ン電極１８に電気的接続している。

【００４１】（ＴＦＴからの放熱構造）図７および図８
はそれぞれ、図３に示すＴＦＴアレイ基板に形成した第
１の放熱層の形成領域、および第２の放熱層の形成領域
を示すＴＦＴアレイ基板の平面図である。なお、図６に
おいては、第１の放熱層の形成領域を明確にすることを
目的に、第１の放熱層の形成領域については斜線領域で
表わし、半導体膜、ゲート電極および配線層をそれぞ
れ、点線、一点鎖線、二点鎖線で示してある。また、図
７においては、第２の放熱層の形成領域を明確にするこ
とを目的に、第２の放熱層の形成領域については斜線領
域で表わし、半導体膜、ゲート電極および配線層をそれ
ぞれ、点線、一点鎖線、二点鎖線で示してある。

【００４２】図６において、ＴＦＴアレイ基板２００に
形成した駆動回路用のＮ型およびＰ型のＴＦＴ１Ａ、１
Ｂでは、ゲート電極１５Ａ、１５Ｂの上層側のうち、層
間絶縁膜５１の上層には、配線層８０１、８０２、８０
３と同時形成された膜厚が５００ｎｍ〜８００ｎｍのア
ルミニウム膜などといった熱伝導性の高い第１の放熱層
６１Ａ、６１Ｂが形成され、これらの第１の放熱層６１
Ａ、６１Ｂは、層間絶縁膜５１に形成されたコンタクト
ホール１９′を介してゲート電極１５Ａ、１５Ｂの上面
に接している。

【００４３】ここで、第１の放熱層６１Ａ、６１Ｂが形
成されている領域は、図７に斜線領域として示すよう
に、チャネル領域１７Ａ、１７Ｂを一回り広めに覆う領
域である。但し、第１の放熱層６１Ａ、６１Ｂは、配線
層８０１、８０２、８０３と同層に形成されているの
で、配線層８０１、８０２、８０３が形成されている領
域を避けるように形成されている。

【００４４】再び図６において、ＴＦＴアレイ基板２０
０では、チャネル領域１７Ａ、１７Ｂの下層側のうち、
絶縁基板１０と下地絶縁膜１０１との層間には、膜厚が
５００ｎｍ〜８００ｎｍのアルミニウム膜、その他の導
電膜、アルミニウム窒化膜、その他の絶縁膜などといっ
た熱伝導性の高い第２の放熱層６２Ａ、６２Ｂが形成さ
れている。

【００４５】ここで、第２の放熱層６２Ａ、６２Ｂは、
図８に斜線領域として示すように、半導体膜２０Ａ、２
０Ｂよりかなり広い面積をもって半導体膜２０Ａ、２０
Ｂと重なるように形成されている。

【００４６】なお、図６からわかるように、画素スイッ
チング用のＴＦＴ１Ｃでも、駆動回路用のＮ型およびＰ
型のＴＦＴ１Ａ、１Ｂと同様、チャネル領域１７Ｃの下
層側のうち、絶縁基板１０と下地絶縁膜１０１との層間
には、アルミニウム窒化膜などからなる第２の放熱層６
２Ｃが形成されている。

【００４７】このように、本形態のＴＦＴアレイ基板２
００では、駆動回路用のＴＦＴ１Ａ、１Ｂには、チャネ
ル領域１７Ａ、１７Ｂの上層側に第１の放熱層６１Ａ、
６１Ｂが形成されているので、チャネル領域１７Ａ、１
７Ｂで発生した熱は、ゲート絶縁膜１３を介してゲート
電極１５Ａ、１５Ｂに伝わった後、このゲート電極１５
Ａ、１５Ｂから第１の放熱層６１Ａ、６１Ｂに伝わり、
しかる後に、第１の放熱層６１Ａ、６１Ｂから周囲に逃
げる。従って、本形態では、チャネル領域１７Ａ、１７
Ｂで発生した熱をゲート電極１５Ａ、１５Ｂからのみ周
囲に逃がす構成と違って、チャネル領域１７Ａ、１７Ｂ
で発生した熱を、まず、ゲート電極１５Ａ、１５Ｂか
ら、チャネル領域１７Ａ、１７Ｂから遠い第１の放熱層
６１Ａ、６１Ｂまで熱を逃がしてしまうため、チャネル
領域１７Ａ、１７Ｂからの放熱性がよい。しかも、第１
の放熱層６１Ａ、６１Ｂは、層間絶縁膜５１に形成され
たコンタクトホール１９′を介してゲート電極１５Ａ、
１５Ｂの上面に直接、接しているため、チャネル領域１
７Ａ、１７Ｂで発生した熱は、ゲート電極１５Ａ、１５
Ｂに伝わった後、ゲート電極１５Ａ、１５Ｂから第１の
放熱層６１Ａ、６１Ｂに効率よく伝わる。それ故、チャ
ネル領域１７Ａ、１７Ｂの温度上昇を抑えることができ
るので、駆動回路用のＴＦＴ１Ａ、１Ｂの誤動作を防止
できる。よって、データ線駆動回路６０や走査線駆動回
路７０といったＴＦＴ回路において、誤動作の発生や信
頼性の低下といった不具合の発生を回避することができ
る。

【００４８】また、ＴＦＴ１Ａ、１Ｂの上層側に第１の
放熱層６１Ａ、６１Ｂを形成すると、その周辺には各種
の配線層８０１、８０２、８０３が形成されているの
で、チャネル領域１７Ａ、１７Ｂで発生した熱は、第１
の放熱層６１Ａ、６１Ｂを介して周囲の配線層８０１、
８０２、８０３に効率よく逃げるので、チャネル領域１
７Ａ、１７Ｂの温度上昇をより効果的に抑えることがで
きる。

【００４９】さらに、配線層８０１、８０２、８０３な
どといったソース・ドレイン配線と第１の放熱層９１
Ａ、９１Ｂとを同時形成することができるので、第１の
放熱層９１Ａ、９１Ｂを追加するとしても工程数が増大
しない。

【００５０】また、本形態では、チャネル領域１７Ａ、
１７Ｂの下層側に第２の放熱層６２Ａ、６２Ｂが形成さ
れているので、チャネル領域１７Ａ、１７Ｂから絶縁基
板１０への放熱性を向上することができる。従って、チ
ャネル領域１７Ａ、１７Ｂの温度上昇を確実に抑えるこ
とができる。

【００５１】また、本形態において、第２の放熱層６２
Ａ、６２Ｂは、チャネル領域１７Ａ、１７Ｂの下面側に
下地絶縁膜１０１を介して重なっているため、第２の放
熱層６２Ａ、６２Ｂについては、絶縁膜あるいは導電膜
のいずれであってもよいので、熱伝導性の高い材料を用
いることができる。

【００５２】なお、画素スイッチング用のＴＦＴ１Ｃで
は、発熱という問題が比較的少ないので、第２の放熱層
６２Ｃのみが形成されているが、このような第２の放熱
層６２Ｃとして遮光性のものを用いれば、対向基板１０
０の側から入射した光がＴＦＴアレイ基板２００の裏面
あるいは外部に反射してＴＦＴ１Ｃに対して裏面側から
入射しようとしたとき、このような光を第２の遮光層６
２Ｃによって遮ることができる。それ故、このような光
の入射に起因するＴＦＴ１Ｃの誤動作を防止することが
できる。

【００５３】（液晶装置の製造方法／素子形成工程）図
９ないし図１５を参照してＴＦＴアレイ基板２００の製
造方法の一例を説明する。

【００５４】図９ないし図１５はいずれも、ＴＦＴアレ
イ基板２００の製造方法を示す工程断面図である。

【００５５】まず図９（Ａ）に示すように、ガラス製の
絶縁基板１０に対してスパッタ法などを利用して、アル
ミニウム膜、その他の金属膜、シリサイド膜、アルミニ
ウム窒化膜、その他の絶縁膜などといった熱伝導性の高
い膜６２０を膜厚が５００ｎｍ〜８００ｎｍとなるよう
に形成した後、図９（Ｂ）に示すように、フォトリソグ
ラフィ技術を用いてパターニングして、第２の放熱層６
２Ａ、６２Ｂ、６２Ｃを形成する。

【００５６】次に図９（Ｃ）に示すように、ＴＥＯＳ
（テトラエトキシシラン）や酸素ガスなどを原料ガスと
してプラズマＣＶＤ法により厚さが約２００ｎｍのシリ
コン酸化膜からなる下地絶縁膜１０１を形成する。

【００５７】次に図１０（Ａ）に示すように、絶縁基板
１０の温度を３５０℃に設定して、下地絶縁膜１０１の
表面にプラズマＣＶＤ法により厚さが約６０ｎｍのアモ
ルファスのシリコン膜からなる半導体膜２０を形成す
る。次にアモルファスのシリコン膜からなる半導体膜２
０に対して、レーザアニールまたは固相成長法などの結
晶化工程を行い、半導体膜２０をポリシリコン膜にまで
結晶化しておく。

【００５８】次に図１０（Ｂ）に示すように、ポリシリ
コン膜となった半導体膜２０をフォトリソグラフィ技術
を用いてパターニングし、半導体膜２０Ａ、２０Ｂ、２
０Ｃを形成する。半導体膜２０Ａ、２０Ｂ、２０Ｃは、
それぞれ駆動回路用のＮ型のＴＦＴ１Ａ、駆動回路用の
Ｐ型のＴＦＴ１Ｂ、画素用のＴＦＴ１Ｃを形成するため
の島状の半導体膜である。これまでの工程を行う間に、
ＴＦＴのしきい値を調整することを目的に低濃度の不純
物を導入しておくことがある。

【００５９】次に図１０（Ｃ）に示すように、半導体膜
２０Ａ、２０Ｂ、２０Ｃの表面に対して、ＴＥＯＳ（テ
トラエトキシシラン）や酸素ガスなどを原料ガスとして
プラズマＣＶＤ法により厚さが約１００ｎｍのシリコン
酸化膜からなるゲート絶縁膜１３を形成する。

【００６０】次に図１１（Ａ）に示すように、駆動回路
用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うととも
に、駆動回路用のＮ型のＴＦＴ１Ａおよび画素用のＴＦ
Ｔ１Ｃのゲート電極形成予定領域をやや広めに覆うレジ
ストマスク９１Ａを形成し、この状態で半導体膜２０
Ａ、２０Ｃに対してリンイオン（Ｎ型不純物）を約２×
１０¹⁵ｃｍ^-2のドーズ量で導入する。その結果、半導体
膜２０Ａ、２０Ｃのうちリンイオンが打ち込まれた領域
は、高濃度ソース・ドレイン領域１２２Ａ、１２２Ｃと
なる。

【００６１】次に図１１（Ｂ）に示すように、駆動回路
用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃの形
成予定領域全体を覆うとともに、駆動回路用のＰ型のＴ
ＦＴ１Ｂのゲート電極形成予定領域をやや広めに覆うレ
ジストマスク９１Ｂを形成し、この状態で半導体膜２０
Ｂに対してボロンイオン（Ｐ型不純物）を約２×１０ ¹⁵
ｃｍ^-2のドーズ量で導入する。その結果、半導体膜２０
Ｂのうちボロンイオンが打ち込まれた領域は、高濃度ソ
ース・ドレイン領域１２２Ｂとなる。

【００６２】次に図１１（Ｃ）に示すように、半導体膜
２０Ａ、２０Ｂ、２０Ｃにアークランプを用いた急速加
熱処理などを行い、半導体膜２０Ａ、２０Ｂ、２０Ｃに
導入した不純物を活性化する。

【００６３】次に図１２（Ａ）に示すように、アルミニ
ウムやタンタルなどの金属膜からなる導電膜７３をスパ
ッタ法により形成する。

【００６４】次に図１２（Ｂ）に示すように、導電膜７
３の表面にレジストマスク９２を形成した後、図１２
（Ｃ）に示すように導電膜７３をパターニングし、各Ｔ
ＦＴのゲート電極１５Ａ、１５Ｂおよび走査線７を形成
する。

【００６５】次に図１３（Ａ）に示すように、駆動回路
用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うレジス
トマスク９３Ａを形成した後、基板１０の温度が３５０
℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ
₃ ）などを用いて低濃度のリンイオン（Ｎ型不純物）を
約１×１０¹³ｃｍ^-2のドーズ量で導入する（低濃度Ｎ型
不純物導入工程）。半導体膜２０Ａ、２０Ｃには水素イ
オンも約２×１０¹³ｃｍ^-2のドーズ量で導入される。不
純物が導入されなかった部分がチャネル領域１７Ａ、１
７Ｃとなる。その結果、同一の絶縁基板１０上に駆動回
路用のＮ型のＴＦＴ１Ａ、および画素用のＮ型のＴＦＴ
１Ｃとが構成され、これらのＴＦＴは、ソース・ドレイ
ン領域１２Ａ、１２Ｃのうちゲート電極１５Ａ、１５Ｃ
の端部に対峙する部分に低濃度ソース・ドレイン領域１
２１Ａ、１２１Ｃを備えるＬＤＤ構造となる。このよう
な低濃度Ｎ型不純物の導入工程を省略すれば、ＴＦＴ１
Ａ、１Ｃはオフセットゲート構造となる。

【００６６】次に図１３（Ｂ）に示すように、駆動回路
用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃを覆
うレジストマスク９３Ｂを形成した後、絶縁基板１０の
温度が３５０℃の条件下で、水素ガスで希釈されたジボ
ラン（Ｂ₂Ｈ₆）などを用いて低濃度のボロンイオン（Ｐ
型不純物）を約１×１０¹³ｃｍ^-2のドーズ量で導入す
る。半導体膜２０Ｂには水素イオンも約２×１０¹³ｃｍ
^-2のドーズ量で導入される。不純物が導入されなかった
部分がチャネル領域１７Ｂとなる。その結果、絶縁基板
１０上に駆動回路用のＰ型のＴＦＴ１Ｂが構成され、こ
のＴＦＴは、ソース・ドレイン領域１２Ｂのうちゲート
電極１５Ｂの端部に対峙する部分に低濃度ソース・ドレ
イン領域１２１Ｂを備えるＬＤＤ構造となる。このよう
な低濃度Ｐ型不純物の導入工程を省略すれば、ＴＦＴ１
Ｂはオフセットゲート構造を有することになる。

【００６７】次にフォーミングガス中で熱処理を行い、
低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２
１Ｃに導入した低濃度の不純物を活性化した後、図１３
（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラ
ン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法
により厚さが約５００ｎｍのシリコン酸化膜からなる層
間絶縁膜５１を形成する。

【００６８】次に図１４（Ａ）に示すように、各ＴＦＴ
１Ａ、１Ｂ、１Ｃの形成領域において層間絶縁膜５１に
コンタクトホール１９を形成する。また、各ＴＦＴ１
Ａ、１Ｂの形成領域においては、層間絶縁膜５１にコン
タクトホール１９′も形成する。

【００６９】次に図１４（Ｂ）に示すように、膜厚が５
００ｎｍ〜８００ｎｍのアルミニウム膜などの金属膜６
００を形成した後、この金属膜６００をフォトリソグラ
フィ技術を用いてパターニングし、図１４（Ｃ）に示す
ように、各配線層８０１、８０２、８０３、データ線６
およびドレイン電極１８を形成する。また、各ＴＦＴ１
Ａ、１Ｂの形成領域においては、第１の放熱層６１Ａ、
６１Ｂを形成する。このようにして、第１の放熱層６１
Ａ、６１Ｂを各配線層８０１、８０２、８０３、データ
線６、ドレイン電極１８と同時に形成する。

【００７０】次に図１５（Ａ）に示すように、ＴＥＯＳ
（テトラエトキシシラン）や酸素ガスなどを原料ガスと
してプラズマＣＶＤ法により厚さが約５００ｎｍのシリ
コン酸化膜からなる層間絶縁膜５２を形成する。

【００７１】次に図１５（Ｂ）に示すように、層間絶縁
膜５２に対してドレイン電極１８に至るコンタクトホー
ル９６を形成する。

【００７２】次に図１５（Ｃ）に示すように、ＩＴＯ膜
９００を形成した後、このＩＴＯ膜９００を、図６に示
すように、パターニングして、画素電極９を形成する。

【００７３】（ＴＦＴアレイ基板のその他の形態）ＴＦ
Ｔアレイ基板２００に形成する第１の放熱層６１Ａ、６
１Ａとしては、図６に示すコンタクトホール１９′を形
成せず、図１６に示すように、チャネル領域１７Ａ、１
７Ｂの上層側において、ゲート電極１５Ａ、１５Ｂの上
面に対して層間絶縁膜５１を介して対向するように構成
してもよい。このような形態においても、第１の遮光膜
６１Ａ、６１Ｂの形成領域は、図７に斜線領域として示
すように、チャネル領域１７Ａ、１７Ｂを一回り広めに
覆う領域である。ここで、第１の放熱層６１Ａ、６１Ｂ
は、配線層８０１、８０２、８０３と同層に形成されて
いるので、配線層８０１、８０２、８０３が形成されて
いる領域を避けるように形成されている。但し、第１の
放熱層６１Ａ、６１Ａとゲート電極１５Ａ、１５Ｂとは
絶縁されているので、第１の放熱層６１Ａ、６１Ａにつ
いては、配線層８０１、８０２、８０３の一部として形
成してもよい。なお、図１６に示す各構成のうち、図６
に示す構成と共通する部分については同一の符号を付し
て図１６に図示することにしてそれらの説明を省略す
る。

【００７４】また、ＴＦＴアレイ基板２００に形成する
第１の放熱層６１Ａ、６１Ａとしては、図６に示す層間
絶縁膜５１の上層ではなく、図１７に示すように、ゲー
ト電極１５Ａ、１５Ｂの上面に対して直接、重ねた構成
であってもよい。このような形態においても、第１の遮
光膜６１Ａ、６１Ｂの形成領域は、図７に斜線領域とし
て示すように、チャネル領域１７Ａ、１７Ｂを一回り広
めに覆う領域であり、ゲート電極１５Ａ、１５Ｂのう
ち、半導体膜２０Ａ、２０Ｂと重なる部分を広めに覆う
部分である。ここで、ゲート電極１５Ａ、１５Ｂを単純
に広めに形成して放熱性を高めると、ＴＦＴ１Ａ、１Ｂ
のチャネル長が延長されてしまい、ＴＦＴ１Ａ、１Ｂの
トランジスタ特性が変化してしまうが、図１７に示すよ
うな構成であれば、第１の遮光膜６１Ａ、６１Ｂとゲー
ト電極１５Ａ、１５Ｂとが同電位であっても、半導体膜
２０Ａ、２０Ｂと第１の遮光膜６１Ａ、６１Ｂとの間に
層間絶縁膜５１が介在しているので、第１の遮光膜６１
Ａ、６１ＢがＴＦＴ１Ａ、１Ｂのトランジスタ特性を変
化させることはない。なお、図１７に示す各構成のう
ち、図６に示す構成と共通する部分については同一の符
号を付して図１７に図示することにしてそれらの説明を
省略する。

【００７５】ＴＦＴアレイ基板２００に形成する第２の
放熱層６２Ａ、６２Ｂ、６２Ｃとしては、第２の放熱層
６２Ａ、６２Ｂ、６２Ｃが、アルニウム窒化膜などとい
った熱伝導性の高い絶縁膜であれば、図６に示すような
下地絶縁膜１０１と絶縁基板１０との層間ではなく、図
１８に示すように、絶縁基板１０の表面に絶縁性の第２
の放熱層６２Ａ、６２Ｂ、６２Ｃを島状に形成するとと
もに、この第２の放熱層６２Ａ、６２Ｂ、６２Ｃの上層
に直接、半導体膜２０Ａ、２０Ｂ、２０Ｃを形成しても
よい。このような形態においても、第２の遮光膜６２
Ａ、６２Ｂの形成領域は、例えば、図８に斜線領域とし
て示すように、半導体膜２０Ａ、２０Ｂからみてかなり
広めに領域である。このように構成すれば、従来、チャ
ネル領域１７Ａ、１７Ｂの絶縁基板１０からの汚染を防
止するという下地絶縁膜１０１の機能を第２の放熱層６
２Ａ、６２Ｂ、６２Ｃが担うので、下地絶縁膜１０１を
省略することができる。なお、図１８に示す各構成のう
ち、図６に示す構成と共通する部分については同一の符
号を付して図１８に図示することにしてそれらの説明を
省略する。

【００７６】なお、本発明は上記形態に限定されること
なく、本発明の要旨の範囲内で種々変形した形態で実施
が可能である。たとえば、本発明は上述の液晶装置に限
らず、エレクトロルミネッセンス、プラズマディスプレ
ー装置などの電気光学装置に用いるＴＦＴアレイ基板に
も適用できる。

【００７７】［電気光学装置の電子機器への適用］この
ように構成した電気光学装置３００は、例えば、図１９
に示す投射型表示装置のライトバルブとして用いること
ができる。

【００７８】図１９に示す投射型表示装置１１００は、
前記の駆動回路１００４がＴＦＴアレイ基板上に搭載さ
れた電気光学装置３００を含む液晶モジュールを３個準
備し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００
Ｇ、１００Ｂとして用いたプロジェクタとして構成され
ている。このプロジェクタ１１００では、メタルハライ
ドランプなどの白色光源のランプユニット１１０２から
光が出射されると、３枚のミラー１１０６および２枚の
ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの
３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離
手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１
００Ｂ（電気光学装置３００／ライトバルブ）に各々導
かれる。この際に、光成分Ｂは、光路が長いので、光損
失を防ぐために入射レンズ１１２２、リレーレンズ１１
２３、および出射レンズ１１２４からなるリレーレンズ
系１１２１を介して導かれる。そして、ライトバルブ１
００Ｒ、１００Ｇ、１００Ｂによって各々変調された３
原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプ
リズム１１１２（光合成手段）に３方向から入射され、
再度合成された後、投射レンズ１１１４を介してスクリ
ーン１１２０などにカラー画像として投射される。

【００７９】

【発明の効果】以上説明したように、本発明では、ＴＦ
Ｔ回路を構成するＴＦＴには、チャネル領域の上層側あ
るいは下層側には放熱層が形成されているため、チャネ
ル領域からの放熱は、放熱層によって促進される。従っ
て、動作速度やオン電流レベルを高めても、ＴＦＴにお
いて著しい温度上昇が発生しない。それ故、ＴＦＴ回路
は、温度上昇に起因する誤動作や信頼性低下が発生しな
い。

【図面の簡単な説明】

【図１】本発明を適用した液晶装置を対向基板の側から
みた平面図である。

【図２】図１のＨ−Ｈ′線で切断したときの液晶装置の
断面図である。

【図３】図１に示す液晶装置に用いたＴＦＴアレイ基板
のブロック図である。

【図４】（Ａ）、（Ｂ）はそれぞれ、図３に示すＴＦＴ
アレイ基板の画素の等価回路図、およびその平面図であ
る。

【図５】（Ａ）、（Ｂ）はそれぞれ、図３に示すＴＦＴ
アレイ基板においてデータ線駆動回路や走査線駆動回路
を構成する２段のＣＭＯＳインバータの等価回路図、お
よびＣＭＯＳインバータ回路の平面構造の一例を拡大し
て示す説明図である。

【図６】図３に示すＴＦＴアレイ基板に形成したＴＦＴ
の断面図である。

【図７】図３に示すＴＦＴアレイ基板に形成した第１の
放熱層の形成領域を示すＴＦＴアレイ基板の平面図であ
る。

【図８】図３に示すＴＦＴアレイ基板に形成した第２の
放熱層の形成領域を示すＴＦＴアレイ基板の平面図であ
る。

【図９】図３に示すＴＦＴアレイ基板の製造方法を示す
工程断面図である。

【図１０】図９に示す工程に続いて行う各工程の工程断
面図である。

【図１１】図１０に示す工程に続いて行う各工程の工程
断面図である。

【図１２】図１１に示す工程に続いて行う各工程の工程
断面図である。

【図１３】図１２に示す工程に続いて行う各工程の工程
断面図である。

【図１４】図１３に示す工程に続いて行う各工程の工程
断面図である。

【図１５】図１４に示す工程に続いて行う各工程の工程
断面図である。

【図１６】本発明を適用したＴＦＴアレイ基板における
別の第１の放熱層の形成例を示すＴＦＴアレイ基板の断
面図である。

【図１７】本発明を適用したＴＦＴアレイ基板における
さらに別の第１の放熱層の形成例を示すＴＦＴアレイ基
板の断面図である。

【図１８】本発明を適用したＴＦＴアレイ基板における
別の第２の放熱層の形成例を示すＴＦＴアレイ基板の断
面図である。

【図１９】本発明を適用したＴＦＴアレイ基板を用いた
電気光学装置の使用例としての投射型表示装置の光学系
を示す説明図である。

【図２０】従来のＴＦＴアレイ基板の断面図である。

【符号の説明】

１Ａ駆動回路用のＮ型ＴＦＴ１Ｂ駆動回路用のＰ型ＴＦＴ１Ｃ画素スイッチング用ＴＦＴ６データ線７走査線９画素電極１０絶縁基板１１画像表示領域１２Ａ、１２Ｂ、１２Ｃソース・ドレイン領域１３ゲート絶縁膜１５Ａ、１５Ｂゲート電極１７Ａ、１７Ｂ、１７Ｃチャネル領域３９液晶（電気光学物質）４０液晶封入領域６０データ線駆動回路（ＴＦＴ回路）６１Ａ、６１Ｂ第１の放熱層６２Ａ、６２Ｂ、６２Ｃ第２の放熱層７０走査線駆動回路（ＴＦＴ回路）８０ＣＭＯＳインバータ回路（ＴＦＴ回路）８１ＣＭＯＳ回路（ＴＦＴ回路）１００対向基板２００ＴＦＴアレイ基板（アクティブマトリクス基
板）３００液晶装置（電気光学装置）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H092 GA29 JA24 JA34 JA37 JA41 JA46 JB22 JB31 KA04 KB25 MA05 MA08 MA13 MA30 NA25 5F110 AA23 BB02 BB04 CC02 DD02 DD13 EE03 EE04 EE37 EE38 EE44 EE50 FF02 FF30 GG02 GG13 GG25 GG32 GG45 HJ01 HJ04 HJ12 HJ23 HL03 HL07 HL23 HM14 HM15 NN03 NN04 NN23 NN35 NN43 NN72 NN78 NN80 PP01 PP03 QQ11

Claims

【特許請求の範囲】

【請求項１】基板上に複数の薄膜トランジスタによっ
て回路構成された薄膜トランジスタ回路を備えるトラン
ジスタアレイ基板において、前記複数の薄膜トランジスタには、少なくともチャネル
領域に対して平面的に重なる放熱層が形成された放熱層
付きの薄膜トランジスタが含まれていることを特徴とす
るトランジスタアレイ基板。
【請求項２】請求項１において、前記放熱層には、前
記チャネル領域の上層側に形成された第１の放熱層が含
まれていることを特徴とするトランジスタアレイ基板。
【請求項３】請求項２において、前記第１の放熱層
は、前記チャネル領域の上層側において該チャネル領域
にゲート絶縁膜を介して対向するゲート電極の上層側に
形成されていることを特徴とするトランジスタアレイ基
板。
【請求項４】請求項３において、前記第１の放熱層
は、前記ゲート電極の上面に接していることを特徴とす
るトランジスタアレイ基板。
【請求項５】請求項４において、前記第１の放熱層
は、前記薄膜トランジスタのソース電極およびドレイン
電極と同層に形成され、かつ、層間絶縁膜に形成された
コンタクトホールを介して前記ゲート電極に接している
ことを特徴とするトランジスタアレイ基板。
【請求項６】請求項３において、前記第１の放熱層
は、前記ゲート電極に他の層を介して重なっていること
を特徴とするトランジスタアレイ基板。
【請求項７】請求項６において、前記第１の放熱層
は、前記薄膜トランジスタのソース電極およびドレイン
電極と同層に形成され、かつ、層間絶縁膜を介して前記
ゲート電極に重なっていることを特徴とするトランジス
タアレイ基板。
【請求項８】請求項１ないし７のいずれかにおいて、
前記放熱層には、前記チャネル領域の下層側に形成され
た第２の放熱層が含まれていることを特徴とするトラン
ジスタアレイ基板。
【請求項９】請求項８において、前記第２の放熱層
は、前記チャネル領域の下面側に絶縁膜を介して重なっ
ていることを特徴とするトランジスタアレイ基板。
【請求項１０】請求項８において、前記第２の放熱層
は、前記チャネル領域の下面側に接する絶縁膜からなる
ことを特徴とするトランジスタアレイ基板。
【請求項１１】請求項１ないし１０のいずれかに規定
するトランジスタアレイ基板を用いた電気光学装置であ
って、前記トランジスタアレイ基板は、対向基板との間に電気
光学物質を保持し、当該トランジスタアレイ基板上には、画素電極、該画素
電極に接続する画素スイッチング素子、および該画素ス
イッチング素子を介して前記画素電極を駆動する前記薄
膜トランジスタ回路としての駆動回路が形成されている
ことを特徴とする電気光学装置。