JP4151194B2 - トランジスタアレイ基板および電気光学装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという）回路が形成されたトランジスタアレイ基板（以下、ＴＦＴアレイ基板）、およびそれを用いた電気光学装置に関するものである。さらに詳しくは、ＴＦＴ回路を構成するＴＦＴに対する放熱構造に関するものである。
【０００２】
【従来の技術】
基板上にＴＦＴ回路が形成されたＴＦＴアレイ基板の代表的なものとしては、液晶装置（電気光学装置）に用いられる駆動回路内蔵型のアクティブマトリクス基板がある。このＴＦＴアレイ基板では、絶縁基板上に配列された複数の走査線と複数のデータ線との交差点に対応して複数の画素がマトリクス状に構成されており、各々の画素には、図２０に示すように、走査線７およびデータ線６に接続する画素スイッチング用のＴＦＴ１Ｃと、この画素スイッチング用のＴＦＴ１Ｃに電気的に接続された画素電極９とが形成されている。また、駆動回路内蔵型のアクティブマトリクス基板２００において、絶縁基板１０上における画素部の外側領域には、複数のデータ線６のそれぞれに画像信号を供給するデータ線駆動回路と、複数の走査線７のそれぞれに走査信号を供給する走査線駆動回路とが構成され、これらの駆動回路は、複数の駆動回路用のＴＦＴ１Ａ、１ＢからなるＴＦＴ回路として構成されている。
【０００３】
このようなＴＦＴアレイ基板２００において、駆動回路用のＴＦＴ１Ａ、１Ｂは、絶縁基板１０上の下地絶縁膜１０１上に形成された島状の半導体膜２０Ａ、２０Ｂ、これらの半導体膜２０Ａ、２０Ｂの表面に形成されたゲート絶縁膜１３、およびゲート電極１５Ａ、１５Ｂによって構成されている。また、画素スイッチング用のＴＦＴ１Ｃも、駆動回路用のＴＦＴ１Ａ、１Ｂと同様、絶縁基板１０上の下地絶縁膜１０１上に形成された島状の半導体膜２０Ｃ、この半導体膜２０Ｃの表面に形成されたゲート絶縁膜１３、およびゲート電極としての走査線７によって構成されている。
【０００４】
【発明が解決しようとする課題】
このように構成したＴＦＴアレイ基板２００において、駆動回路用のＴＦＴ１Ａ、１Ｂのチャネル領域１７Ａ、１７Ｂで発生した熱は、下地絶縁膜１０１を介して絶縁基板１０に逃げていくとともに、ゲート絶縁膜１３を介してゲート電極１５Ａ、１５Ｂに逃げ、ゲート電極１５Ａ、１５Ｂから周囲に逃げていく。
【０００５】
しかしながら、液晶装置において画素数の増大などに伴なって、駆動回路においてスイッチング速度を高めたり、ＴＦＴ１Ａ、１Ｂに流す電流を高めていくと、このような駆動条件の変化にチャネル領域１７Ａ、１７Ｂからの放熱が追従できず、ＴＦＴ１Ａ、１Ｂに著しい温度上昇が起こってＴＦＴ１Ａ、１Ｂ（駆動回路）が誤動作するという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、ＴＦＴ回路を構成するＴＦＴのチャネル領域からの放熱性を向上することによりチャネル領域の温度上昇を抑え、ＴＦＴ回路の誤動作や信頼性低下を防止することのできるＴＦＴアレイ基板、およびそれを用いた電気光学装置を提供することにある。
【０００７】
上記課題を解決するために、基板上に、データ線と、該データ線と交差する走査線と、前記データ線及び前記走査線の交差点に対応して設けられた画素スイッチング用薄膜トランジスタと、前記データ線又は前記走査線に信号を供給する駆動回路とを備えるトランジスタアレイ基板において、前記駆動回路は、Ｎ型の薄膜トランジスタ及びＰ型の薄膜トランジスタからなり、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタは、夫々半導体膜と、該半導体膜のチャネル領域に対向して設けられるゲート電極とを有し、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記ゲート電極の上層側には、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域に夫々対向して、該チャネル領域を平面的に覆うように形成された島状の第１の放熱層が夫々分離して形成されてなり、前記画素スイッチング用薄膜トランジスタの前記ゲート電極の上層側には、前記画素スイッチング用薄膜トランジスタの前記チャネル領域に対向して、該チャネル領域を平面的に覆うように前記第１の放熱層と同時に形成された前記データ線が設けられてなることを特徴とする。
【０００８】
チャネル領域を覆うように放熱層が形成されているため、第１の放熱層付きの薄膜トランジスタでは、チャネル領域からの放熱は、放熱層によって促進される。従って、チャネル領域からの放熱性が高いので、動作速度やオン電流レベルを高めても、薄膜トランジスタにおいて著しい温度上昇が発生しない。従って、薄膜トランジスタ回路は、温度上昇に起因する誤動作や信頼性低下が発生しない。
【０００９】
チャネル領域で発生した熱は、ゲート電極に伝わった後、ゲート電極から第１の放熱層に直接、伝わっていく。従って、チャネル領域の温度上昇を確実に抑えることができる。第１の放熱層にスムーズに伝わった後、この第１の放熱層から周囲に伝わっていくので、チャネル領域の温度上昇を抑えることができる。また、薄膜トランジスタの上層側に第１の放熱層を形成した構成では、その周辺に各種の配線層が形成されているので、第１の放熱層からの周囲の配線層に熱がスムーズに逃げるので、チャネル領域の温度上昇を確実に抑えることができる。
【００１０】
また、前記駆動回路は、前記Ｎ型の薄膜トランジスタのソース領域に電気的接続される第１の配線層と、前記Ｐ型の薄膜トランジスタのドレイン領域に電気的接続される第２の配線層と、前記Ｎ型の薄膜トランジスタのドレイン領域及び前記Ｐ型の薄膜トランジスタのソース領域に電気的接続される第３の配線層とを有し、前記第１の放熱層は、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記ゲート電極の上層側に層間絶縁膜を介して前記第１、第２及び第３の配線層と同層で形成されており、前記Ｎ型の薄膜トランジスタのゲート電極の上層側に形成される前記第１の放熱層は、前記第１の配線層と前記第３の配線層との間に島状に形成され、前記Ｐ型の薄膜トランジスタのゲート電極の上層側に形成される前記第１の放熱層は、前記第２の配線層と前記第３の配線層との間に島状に形成されてなることを特徴とする。ゲート電極の上層側には、ソース・ドレイン電極などを構成する配線層が形成されているので、これらのソース電極あるいはドレイン電極を形成するときに第１の放熱層を同時形成することができる。従って、第１の放熱層を追加するとしても工程数が増大しない。
【００１１】
また、前記第１の放熱層は、アルミニウム膜により形成されていることを特徴とする。
【００１３】
本発明において、例えば、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域の下層側に形成された第２の放熱層を有する。このように構成すると、チャネル領域から基板側への放熱性を向上することができる。従って、チャネル領域の温度上昇を確実に抑えることができる。
【００１４】
本発明において、前記第２の放熱層は、例えば、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域の下面側に絶縁膜を介して重なっている。このように構成すると、第２の放熱層については、絶縁膜あるいは導電膜のいずれであってもよいので、熱伝導性の高い放熱性を形成できる。
【００１５】
また、前記第２の放熱層は、例えば、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記半導体膜と平面的に重なるように島状に形成されていることを特徴とする。
【００１６】
また、前記トランジスタアレイ基板は、対向基板との間に電気光学物質を保持してなることを特徴とする。
【００１７】
【発明の実施の形態】
本発明の実施の形態として、代表的な電気光学装置である液晶装置に本発明を適用した例を説明する。
【００１８】
（電気光学装置の全体構成）
図１は、本形態に係る液晶装置を対向基板の側からみた平面図である。図２は、図１のＨ−Ｈ′線で切断したときの液晶装置の断面図である。
【００１９】
図１および図２に示すように、投射型表示装置や直視型の表示装置などに用いられる電気光学装置３００（液晶装置）は、石英ガラスや耐熱ガラスなどの絶縁基板１０の表面に画素電極９がマトリクス状に形成されたＴＦＴアレイ基板２００（アクティブマトリクス基板）と、同じく石英ガラスや耐熱ガラスなどの絶縁基板４１の表面に対向電極３２が形成された対向基板１００と、これらの基板間に電気光学物質として封入、挟持されている液晶３９とから概略構成されている。
【００２０】
ＴＦＴアレイ基板２００と対向基板１００とは、対向基板１００の外周縁に沿って形成されたギャップ材含有のシール材５９によって所定の間隙（セルギャップ）を介して貼り合わされている。ＴＦＴアレイ基板２００と対向基板１００との間には、ギャップ材含有のシール材５９によって液晶封入領域４０が区画形成され、この液晶封入領域４０内に液晶３９が封入されている。
【００２１】
対向基板１００はＴＦＴアレイ基板２００よりも小さく、ＴＦＴアレイ基板２００の周辺部分は、対向基板１００の外周縁よりはみ出た状態にある。従って、ＴＦＴアレイ基板２００の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板１００から露出した状態にある。ここで、シール材５９は部分的に途切れているので、この途切れ部分によって液晶注入口２４１が構成されている。このため、対向基板１００とＴＦＴアレイ基板２００とを貼り合わせた後、シール材５９の内側領域を減圧状態にすれば、液晶注入口２４１から液晶３９を減圧注入でき、液晶３９を封入した後、液晶注入口２４１を封止材２４２で塞げばよい。
【００２２】
ＴＦＴアレイ基板２００には、シール材５９の形成領域の内側において、画像表示領域１１を見切りするための遮光膜５５が形成されている。また、対向基板１００には、ＴＦＴアレイ基板２００の各画素電極９の境界領域に対応する領域にブラックマトリクスなどと称せられる遮光膜５７が形成されている。
【００２３】
なお、対向基板１００およびＴＦＴアレイ基板２００の光入射側の面あるいは光出射側には、ノーマリホワイトモード／ノーマリブラックモードの別に応じて偏光板（図示せず。）などが所定の向きに配置される。
【００２４】
このように構成した電気光学装置３００において、ＴＦＴアレイ基板２００では、データ線（図示せず）および画素スイッチング用のＴＦＴ（後述する）を介して画素電極９に印加した画像信号によって、画素電極９と対向電極３２との間において液晶３９の配向状態を画素毎に制御し、画像信号に対応した所定の画像を表示する。従って、ＴＦＴアレイ基板２００では、データ線およびＴＦＴ５０を介して画素電極９に画像信号を供給するとともに、対向電極３２にも所定の電位を印加する必要がある。そこで、電気光学装置３００では、ＴＦＴアレイ基板２００の表面のうち、対向基板１００の各コーナー部に対向する部分には、データ線などの形成プロセスを援用してアルミニウム膜などからなる上下導通用の第１の電極４７が形成されている。一方、対向基板１００の各コーナー部には、対向電極４の形成プロセスを援用してＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などからなる上下導通用の第２の電極４８が形成されている。さらに、これらの上下導通用の第１の電極４７と第２の電極４８とは、エポキシ樹脂系の接着剤成分に銀粉や金メッキファイバーなどの導電粒子が配合された導通材５６によって電気的に導通している。それ故、電気光学装置３００では、ＴＦＴアレイ基板２００および対向基板１００のそれぞれにフレキシブル配線基板などを接続しなくても、ＴＦＴアレイ基板２００のみにフレキシブル配線基板９９を接続するだけで、ＴＦＴアレイ基板２００および対向基板１００の双方に所定の信号を入力することができる。
【００２５】
（ＴＦＴアレイ基板２００の全体構成）
図３は、電気光学装置３００に用いたＴＦＴアレイ基板２００の構成を模式的に示すブロック図である。
【００２６】
図３に示すように、駆動回路内蔵型のＴＦＴアレイ基板２００では、絶縁基板１０上に、互いに交差する複数の走査線７と複数のデータ線６とに、後述する画素スイッチング用のＴＦＴを介して接続する画素電極９がマトリクス状に構成されている。走査線７はタンタル膜、アルミニウム膜、アルミニウムの合金膜などで構成され、データ線６はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。これらの画素電極９および画素スイッチング用のＴＦＴが形成されている領域が画素１１０として機能し、画素１１０がマトリクス状に配列されている領域が画像表示領域１１である。
【００２７】
絶縁基板１０上における画像表示領域１１の外側領域（周辺部分）には、複数のデータ線６のそれぞれに画像信号を供給するデータ線駆動回路６０が構成されている。また、走査線７の両端部のそれぞれには、各々の走査線７に画素選択用の走査信号を供給する走査線駆動回路７０が構成されている。これらの駆動回路は、後述する駆動回路用のＴＦＴによって構成されたＴＦＴ回路である（薄膜トランジスタ回路）である。
【００２８】
データ線駆動回路６０の側には、Ｘ側シフトレジスタ回路、Ｘ側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路６６、６相に展開された各画像信号に対応する６本の画像信号線６７などが構成されている。本例において、データ線駆動回路６０は、前記のＸ側シフトレジスタ回路が４相で構成されており、入出力端子４５を介して外部からスタート信号、クロック信号、およびその反転クロック信号がＸ側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路６０が駆動される。従って、サンプルホールド回路６６は、前記のＸ側シフトレジスタ回路から出力された信号に基づいて各ＴＦＴが動作し、画像信号線６７を介して供給される画像信号を所定のタイミングでデータ線６に取り込み、各画素電極９に供給することが可能である。
【００２９】
一方、走査線駆動回路７０には、端子を介して外部からスタート信号、クロック信号、およびその反転クロック信号が供給され、これらの信号によって走査線駆動回路７０が駆動される。
【００３０】
本形態のＴＦＴアレイ基板２００において、絶縁基板１０の辺部分のうち、データ線駆動回路６０の側の辺部分には定電源、変調画像信号（画像信号）、各種駆動信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の入出力端子４５が構成されている。これらの入出力端子４５からは、走査線駆動回路６０およびデータ線駆動回路７０を駆動するための複数の信号配線７３、７４がそれぞれ引き回され、これらの信号配線７３、７４は、アルミニウム膜などの低抵抗の金属膜からなる。
【００３１】
（画素および駆動回路の構成）
図４（Ａ）、（Ｂ）はそれぞれ、図３に示したＴＦＴアレイ基板２００の画素１１０の等価回路図、およびこの画素１１０の平面図である。
【００３２】
図４（Ａ）において、各画素１１０には、走査線７およびデータ線６に接続する画素スイッチング用のＴＦＴ１Ｃが形成され、このＴＦＴ１Ｃには、画素電極９と対向基板１００との間に構成された液晶容量が接続されている。また、各画素１１０に向けては容量線７５が形成され、この容量線７５を用いて各画素電極９には蓄積容量２３が形成されている。
【００３３】
このような画素１１０は、たとえば、図４（Ｂ）に示すように構成される。図４（Ｂ）において、いずれの画素１１０にも、ＩＴＯ膜などからなる複数の透明な画素電極９がマトリクス状に形成されている。また、画素電極９の縦横の境界に沿っては、データ線６、および走査線７とともに、容量線７５が形成されている。データ線６は、ポリシリコン膜などからなる半導体膜２０Ｃのうち、ＴＦＴ１Ｃのソース領域に対してコンタクトホールを介して電気的に接続している。また、ＴＦＴ１Ｃのチャネル領域１７Ｃに対向するように走査線７がゲート電極として延びている。なお、蓄積容量２３は、ＴＦＴ１Ｃ３０を形成するための半導体膜２０Ｃの延設部分に相当する半導体膜を導電化したものを下電極とし、この下電極に対して容量線７５が上電極として重なった構造になっている。
【００３４】
図５（Ａ）、（Ｂ）はそれぞれ、データ線駆動回路６０や走査線駆動回路７０を構成する２段のＣＭＯＳインバータの等価回路図、およびＣＭＯＳインバータ回路の平面構造の一例を拡大して示す説明図である。なお、図５（Ｂ）においては、図６および図７を参照して第１の放熱層および第２の放熱層の形成領域を説明するときの便宜から、半導体膜、ゲート電極および配線層をそれぞれ、点線、一点鎖線、二点鎖線で示してある。
【００３５】
図５（Ａ）に示すように、データ線駆動回路６０および走査線駆動回路７０では、Ｎ型のＴＦＴ１ＡとＰ型のＴＦＴ１ＢとによってＣＭＯＳ回路８１が構成され、このようなＣＭＯＳ回路８１は、１段あるいは２段以上でインバータ回路を構成する。このＣＭＯＳインバータ回路８０（ＴＦＴ回路）では、図５（Ｂ）に示すように、各段においてＣＭＯＳ回路８１を構成するいずれのＰ型のＴＦＴ１Ｂにおいても、ソース・ドレイン領域１２Ｂの一方は、電圧Ｖｄｄが供給されるアルミニウム層からなる配線層８０１にコンタクトホール１９を介して電気的接続し、いずれのＮ型のＴＦＴ１Ａにおいても、ソース・ドレイン領域１２Ａの一方は、電圧Ｖｓｓが供給されるアルミニウム層からなる配線層８０２にコンタクトホール１９を介して電気的接続している。
【００３６】
また、各段のＮ型およびＰ型のＴＦＴ１Ａ、１Ｂのアルミニウム層やシリサイド膜などからなるゲート電極１５Ａ、１５Ｂは、コンタクトホール１９を介して入出力用の配線層８０３に電気的接続し、この配線層８０３は、前段でＣＭＯＳ回路８１を構成するＮ型およびＰ型のＴＦＴ１Ａ、１ＢにおいてＮ型ＴＦＴ１Ａのソース領域１２ＡとＰ型ＴＦＴ１Ｂのドレイン領域１２Ｂにコンタクトホール１９を介して電気的接続している。
【００３７】
（ＴＦＴアレイ基板２００の断面構造）
図６は、ＴＦＴアレイ基板２００に形成したＴＦＴ１Ａ、１Ｂ、１Ｃの断面図である。ここで、駆動回路用のＮ型およびＰ型のＴＦＴ１Ａ、１Ｂの断面は、図５（Ｂ）のＶ−Ｖ′断面に相当し、画素スイッチング用のＴＦＴ１Ｃの断面は、図４（Ｂ）のＩＶ−ＩＶ′断面に相当する。
【００３８】
図６に示すように、ＴＦＴアレイ基板２００では、絶縁基板１０の上にシリコン酸化膜などからなる下地絶縁膜１０１が形成され、この下地絶縁膜１０１の上層側に島状のポリシリコン膜からなる半導体膜２０Ａ、２０Ｂ、２０Ｃが形成されている。これらの半導体膜２０Ａ、２０Ｂ、２０Ｃのうち、半導体膜２０Ａ、２０Ｂを用いて駆動回路用のＬＤＤ構造のＴＦＴ１Ａ、１Ｂが形成され、半導体膜２０Ｃを用いて画素スイッチング用のＴＦＴ１Ｃが形成されている。すなわち、半導体膜２０Ａ、２０Ｂ、２０Ｃの上層には、ゲート絶縁膜１３が形成され、このゲート絶縁膜１３の上層側にはゲート電極１５Ａ、１５Ｂおよび走査線７が形成されている。さらに、ゲート電極１５Ａ、１５Ｂおよび走査線７の上層側には、シリコン酸化膜からなる層間絶縁膜５１、５２がこの順に形成されている。
【００３９】
Ｎ型のＴＦＴ１Ａでは、層間絶縁膜５１の上層側に位置する配線層８０２がソース・ドレイン電極として層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン領域１２Ａに電気的接続している。Ｐ型のＴＦＴ１Ｂでは、層間絶縁膜５１の上層側に位置する配線層８０１がソース・ドレイン電極として層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン領域１２Ｂに電気的接続している。また、Ｎ型のＴＦＴ１ＡとＰ型のＴＦＴ１Ｂとの間では、層間絶縁膜５１の上層側に位置する配線層８０３がソース・ドレイン電極として層間絶縁膜５１のコンタクトホール１９を介してＮ型ＴＦＴ１Ａのソース領域１２Ａと、Ｐ型ＴＦＴ１Ｂのドレイン領域１２Ｂの双方に電気的接続している。
【００４０】
また、画素用のＴＦＴ１Ｃでは、層間絶縁膜５１の上層側に位置するデータ線９０およびドレイン電極１８が層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン領域１２Ｃにそれぞれ電気的接続し、層間絶縁膜５２の上層側に位置する画素電極９は、層間絶縁膜５２のコンタクトホール９６を介してドレイン電極１８に電気的接続している。
【００４１】
（ＴＦＴからの放熱構造）
図７および図８はそれぞれ、図３に示すＴＦＴアレイ基板に形成した第１の放熱層の形成領域、および第２の放熱層の形成領域を示すＴＦＴアレイ基板の平面図である。なお、図６においては、第１の放熱層の形成領域を明確にすることを目的に、第１の放熱層の形成領域については斜線領域で表わし、半導体膜、ゲート電極および配線層をそれぞれ、点線、一点鎖線、二点鎖線で示してある。また、図７においては、第２の放熱層の形成領域を明確にすることを目的に、第２の放熱層の形成領域については斜線領域で表わし、半導体膜、ゲート電極および配線層をそれぞれ、点線、一点鎖線、二点鎖線で示してある。
【００４２】
図６において、ＴＦＴアレイ基板２００に形成した駆動回路用のＮ型およびＰ型のＴＦＴ１Ａ、１Ｂでは、ゲート電極１５Ａ、１５Ｂの上層側のうち、層間絶縁膜５１の上層には、配線層８０１、８０２、８０３と同時形成された膜厚が５００ｎｍ〜８００ｎｍのアルミニウム膜などといった熱伝導性の高い第１の放熱層６１Ａ、６１Ｂが形成され、これらの第１の放熱層６１Ａ、６１Ｂは、層間絶縁膜５１に形成されたコンタクトホール１９′を介してゲート電極１５Ａ、１５Ｂの上面に接している。
【００４３】
ここで、第１の放熱層６１Ａ、６１Ｂが形成されている領域は、図７に斜線領域として示すように、チャネル領域１７Ａ、１７Ｂを一回り広めに覆う領域である。但し、第１の放熱層６１Ａ、６１Ｂは、配線層８０１、８０２、８０３と同層に形成されているので、配線層８０１、８０２、８０３が形成されている領域を避けるように形成されている。
【００４４】
再び図６において、ＴＦＴアレイ基板２００では、チャネル領域１７Ａ、１７Ｂの下層側のうち、絶縁基板１０と下地絶縁膜１０１との層間には、膜厚が５００ｎｍ〜８００ｎｍのアルミニウム膜、その他の導電膜、アルミニウム窒化膜、その他の絶縁膜などといった熱伝導性の高い第２の放熱層６２Ａ、６２Ｂが形成されている。
【００４５】
ここで、第２の放熱層６２Ａ、６２Ｂは、図８に斜線領域として示すように、半導体膜２０Ａ、２０Ｂよりかなり広い面積をもって半導体膜２０Ａ、２０Ｂと重なるように形成されている。
【００４６】
なお、図６からわかるように、画素スイッチング用のＴＦＴ１Ｃでも、駆動回路用のＮ型およびＰ型のＴＦＴ１Ａ、１Ｂと同様、チャネル領域１７Ｃの下層側のうち、絶縁基板１０と下地絶縁膜１０１との層間には、アルミニウム窒化膜などからなる第２の放熱層６２Ｃが形成されている。
【００４７】
このように、本形態のＴＦＴアレイ基板２００では、駆動回路用のＴＦＴ１Ａ、１Ｂには、チャネル領域１７Ａ、１７Ｂの上層側に第１の放熱層６１Ａ、６１Ｂが形成されているので、チャネル領域１７Ａ、１７Ｂで発生した熱は、ゲート絶縁膜１３を介してゲート電極１５Ａ、１５Ｂに伝わった後、このゲート電極１５Ａ、１５Ｂから第１の放熱層６１Ａ、６１Ｂに伝わり、しかる後に、第１の放熱層６１Ａ、６１Ｂから周囲に逃げる。従って、本形態では、チャネル領域１７Ａ、１７Ｂで発生した熱をゲート電極１５Ａ、１５Ｂからのみ周囲に逃がす構成と違って、チャネル領域１７Ａ、１７Ｂで発生した熱を、まず、ゲート電極１５Ａ、１５Ｂから、チャネル領域１７Ａ、１７Ｂから遠い第１の放熱層６１Ａ、６１Ｂまで熱を逃がしてしまうため、チャネル領域１７Ａ、１７Ｂからの放熱性がよい。しかも、第１の放熱層６１Ａ、６１Ｂは、層間絶縁膜５１に形成されたコンタクトホール１９′を介してゲート電極１５Ａ、１５Ｂの上面に直接、接しているため、チャネル領域１７Ａ、１７Ｂで発生した熱は、ゲート電極１５Ａ、１５Ｂに伝わった後、ゲート電極１５Ａ、１５Ｂから第１の放熱層６１Ａ、６１Ｂに効率よく伝わる。それ故、チャネル領域１７Ａ、１７Ｂの温度上昇を抑えることができるので、駆動回路用のＴＦＴ１Ａ、１Ｂの誤動作を防止できる。よって、データ線駆動回路６０や走査線駆動回路７０といったＴＦＴ回路において、誤動作の発生や信頼性の低下といった不具合の発生を回避することができる。
【００４８】
また、ＴＦＴ１Ａ、１Ｂの上層側に第１の放熱層６１Ａ、６１Ｂを形成すると、その周辺には各種の配線層８０１、８０２、８０３が形成されているので、チャネル領域１７Ａ、１７Ｂで発生した熱は、第１の放熱層６１Ａ、６１Ｂを介して周囲の配線層８０１、８０２、８０３に効率よく逃げるので、チャネル領域１７Ａ、１７Ｂの温度上昇をより効果的に抑えることができる。
【００４９】
さらに、配線層８０１、８０２、８０３などといったソース・ドレイン配線と第１の放熱層９１Ａ、９１Ｂとを同時形成することができるので、第１の放熱層９１Ａ、９１Ｂを追加するとしても工程数が増大しない。
【００５０】
また、本形態では、チャネル領域１７Ａ、１７Ｂの下層側に第２の放熱層６２Ａ、６２Ｂが形成されているので、チャネル領域１７Ａ、１７Ｂから絶縁基板１０への放熱性を向上することができる。従って、チャネル領域１７Ａ、１７Ｂの温度上昇を確実に抑えることができる。
【００５１】
また、本形態において、第２の放熱層６２Ａ、６２Ｂは、チャネル領域１７Ａ、１７Ｂの下面側に下地絶縁膜１０１を介して重なっているため、第２の放熱層６２Ａ、６２Ｂについては、絶縁膜あるいは導電膜のいずれであってもよいので、熱伝導性の高い材料を用いることができる。
【００５２】
なお、画素スイッチング用のＴＦＴ１Ｃでは、発熱という問題が比較的少ないので、第２の放熱層６２Ｃのみが形成されているが、このような第２の放熱層６２Ｃとして遮光性のものを用いれば、対向基板１００の側から入射した光がＴＦＴアレイ基板２００の裏面あるいは外部に反射してＴＦＴ１Ｃに対して裏面側から入射しようとしたとき、このような光を第２の遮光層６２Ｃによって遮ることができる。それ故、このような光の入射に起因するＴＦＴ１Ｃの誤動作を防止することができる。
【００５３】
（液晶装置の製造方法／素子形成工程）
図９ないし図１５を参照してＴＦＴアレイ基板２００の製造方法の一例を説明する。
【００５４】
図９ないし図１５はいずれも、ＴＦＴアレイ基板２００の製造方法を示す工程断面図である。
【００５５】
まず図９（Ａ）に示すように、ガラス製の絶縁基板１０に対してスパッタ法などを利用して、アルミニウム膜、その他の金属膜、シリサイド膜、アルミニウム窒化膜、その他の絶縁膜などといった熱伝導性の高い膜６２０を膜厚が５００ｎｍ〜８００ｎｍとなるように形成した後、図９（Ｂ）に示すように、フォトリソグラフィ技術を用いてパターニングして、第２の放熱層６２Ａ、６２Ｂ、６２Ｃを形成する。
【００５６】
次に図９（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸化膜からなる下地絶縁膜１０１を形成する。
【００５７】
次に図１０（Ａ）に示すように、絶縁基板１０の温度を３５０℃に設定して、下地絶縁膜１０１の表面にプラズマＣＶＤ法により厚さが約６０ｎｍのアモルファスのシリコン膜からなる半導体膜２０を形成する。次にアモルファスのシリコン膜からなる半導体膜２０に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体膜２０をポリシリコン膜にまで結晶化しておく。
【００５８】
次に図１０（Ｂ）に示すように、ポリシリコン膜となった半導体膜２０をフォトリソグラフィ技術を用いてパターニングし、半導体膜２０Ａ、２０Ｂ、２０Ｃを形成する。半導体膜２０Ａ、２０Ｂ、２０Ｃは、それぞれ駆動回路用のＮ型のＴＦＴ１Ａ、駆動回路用のＰ型のＴＦＴ１Ｂ、画素用のＴＦＴ１Ｃを形成するための島状の半導体膜である。これまでの工程を行う間に、ＴＦＴのしきい値を調整することを目的に低濃度の不純物を導入しておくことがある。
【００５９】
次に図１０（Ｃ）に示すように、半導体膜２０Ａ、２０Ｂ、２０Ｃの表面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約１００ｎｍのシリコン酸化膜からなるゲート絶縁膜１３を形成する。
【００６０】
次に図１１（Ａ）に示すように、駆動回路用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うとともに、駆動回路用のＮ型のＴＦＴ１Ａおよび画素用のＴＦＴ１Ｃのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ａを形成し、この状態で半導体膜２０Ａ、２０Ｃに対してリンイオン（Ｎ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する。その結果、半導体膜２０Ａ、２０Ｃのうちリンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ａ、１２２Ｃとなる。
【００６１】
次に図１１（Ｂ）に示すように、駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃの形成予定領域全体を覆うとともに、駆動回路用のＰ型のＴＦＴ１Ｂのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ｂを形成し、この状態で半導体膜２０Ｂに対してボロンイオン（Ｐ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する。その結果、半導体膜２０Ｂのうちボロンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ｂとなる。
【００６２】
次に図１１（Ｃ）に示すように、半導体膜２０Ａ、２０Ｂ、２０Ｃにアークランプを用いた急速加熱処理などを行い、半導体膜２０Ａ、２０Ｂ、２０Ｃに導入した不純物を活性化する。
【００６３】
次に図１２（Ａ）に示すように、アルミニウムやタンタルなどの金属膜からなる導電膜７３をスパッタ法により形成する。
【００６４】
次に図１２（Ｂ）に示すように、導電膜７３の表面にレジストマスク９２を形成した後、図１２（Ｃ）に示すように導電膜７３をパターニングし、各ＴＦＴのゲート電極１５Ａ、１５Ｂおよび走査線７を形成する。
【００６５】
次に図１３（Ａ）に示すように、駆動回路用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うレジストマスク９３Ａを形成した後、基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ3 ）などを用いて低濃度のリンイオン（Ｎ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物導入工程）。半導体膜２０Ａ、２０Ｃには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ａ、１７Ｃとなる。その結果、同一の絶縁基板１０上に駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＮ型のＴＦＴ１Ｃとが構成され、これらのＴＦＴは、ソース・ドレイン領域１２Ａ、１２Ｃのうちゲート電極１５Ａ、１５Ｃの端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ａ、１２１Ｃを備えるＬＤＤ構造となる。このような低濃度Ｎ型不純物の導入工程を省略すれば、ＴＦＴ１Ａ、１Ｃはオフセットゲート構造となる。
【００６６】
次に図１３（Ｂ）に示すように、駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃを覆うレジストマスク９３Ｂを形成した後、絶縁基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたジボラン（Ｂ2Ｈ6）などを用いて低濃度のボロンイオン（Ｐ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する。半導体膜２０Ｂには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ｂとなる。その結果、絶縁基板１０上に駆動回路用のＰ型のＴＦＴ１Ｂが構成され、このＴＦＴは、ソース・ドレイン領域１２Ｂのうちゲート電極１５Ｂの端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ｂを備えるＬＤＤ構造となる。このような低濃度Ｐ型不純物の導入工程を省略すれば、ＴＦＴ１Ｂはオフセットゲート構造を有することになる。
【００６７】
次にフォーミングガス中で熱処理を行い、低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２１Ｃに導入した低濃度の不純物を活性化した後、図１３（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５００ｎｍのシリコン酸化膜からなる層間絶縁膜５１を形成する。
【００６８】
次に図１４（Ａ）に示すように、各ＴＦＴ１Ａ、１Ｂ、１Ｃの形成領域において層間絶縁膜５１にコンタクトホール１９を形成する。また、各ＴＦＴ１Ａ、１Ｂの形成領域においては、層間絶縁膜５１にコンタクトホール１９′も形成する。
【００６９】
次に図１４（Ｂ）に示すように、膜厚が５００ｎｍ〜８００ｎｍのアルミニウム膜などの金属膜６００を形成した後、この金属膜６００をフォトリソグラフィ技術を用いてパターニングし、図１４（Ｃ）に示すように、各配線層８０１、８０２、８０３、データ線６およびドレイン電極１８を形成する。また、各ＴＦＴ１Ａ、１Ｂの形成領域においては、第１の放熱層６１Ａ、６１Ｂを形成する。このようにして、第１の放熱層６１Ａ、６１Ｂを各配線層８０１、８０２、８０３、データ線６、ドレイン電極１８と同時に形成する。
【００７０】
次に図１５（Ａ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５００ｎｍのシリコン酸化膜からなる層間絶縁膜５２を形成する。
【００７１】
次に図１５（Ｂ）に示すように、層間絶縁膜５２に対してドレイン電極１８に至るコンタクトホール９６を形成する。
【００７２】
次に図１５（Ｃ）に示すように、ＩＴＯ膜９００を形成した後、このＩＴＯ膜９００を、図６に示すように、パターニングして、画素電極９を形成する。
【００７３】
（ＴＦＴアレイ基板のその他の形態）
ＴＦＴアレイ基板２００に形成する第１の放熱層６１Ａ、６１Ａとしては、図６に示すコンタクトホール１９′を形成せず、図１６に示すように、チャネル領域１７Ａ、１７Ｂの上層側において、ゲート電極１５Ａ、１５Ｂの上面に対して層間絶縁膜５１を介して対向するように構成してもよい。このような形態においても、第１の遮光膜６１Ａ、６１Ｂの形成領域は、図７に斜線領域として示すように、チャネル領域１７Ａ、１７Ｂを一回り広めに覆う領域である。ここで、第１の放熱層６１Ａ、６１Ｂは、配線層８０１、８０２、８０３と同層に形成されているので、配線層８０１、８０２、８０３が形成されている領域を避けるように形成されている。但し、第１の放熱層６１Ａ、６１Ａとゲート電極１５Ａ、１５Ｂとは絶縁されているので、第１の放熱層６１Ａ、６１Ａについては、配線層８０１、８０２、８０３の一部として形成してもよい。なお、図１６に示す各構成のうち、図６に示す構成と共通する部分については同一の符号を付して図１６に図示することにしてそれらの説明を省略する。
【００７４】
また、ＴＦＴアレイ基板２００に形成する第１の放熱層６１Ａ、６１Ａとしては、図６に示す層間絶縁膜５１の上層ではなく、図１７に示すように、ゲート電極１５Ａ、１５Ｂの上面に対して直接、重ねた構成であってもよい。このような形態においても、第１の遮光膜６１Ａ、６１Ｂの形成領域は、図７に斜線領域として示すように、チャネル領域１７Ａ、１７Ｂを一回り広めに覆う領域であり、ゲート電極１５Ａ、１５Ｂのうち、半導体膜２０Ａ、２０Ｂと重なる部分を広めに覆う部分である。ここで、ゲート電極１５Ａ、１５Ｂを単純に広めに形成して放熱性を高めると、ＴＦＴ１Ａ、１Ｂのチャネル長が延長されてしまい、ＴＦＴ１Ａ、１Ｂのトランジスタ特性が変化してしまうが、図１７に示すような構成であれば、第１の遮光膜６１Ａ、６１Ｂとゲート電極１５Ａ、１５Ｂとが同電位であっても、半導体膜２０Ａ、２０Ｂと第１の遮光膜６１Ａ、６１Ｂとの間に層間絶縁膜５１が介在しているので、第１の遮光膜６１Ａ、６１ＢがＴＦＴ１Ａ、１Ｂのトランジスタ特性を変化させることはない。なお、図１７に示す各構成のうち、図６に示す構成と共通する部分については同一の符号を付して図１７に図示することにしてそれらの説明を省略する。
【００７５】
ＴＦＴアレイ基板２００に形成する第２の放熱層６２Ａ、６２Ｂ、６２Ｃとしては、第２の放熱層６２Ａ、６２Ｂ、６２Ｃが、アルニウム窒化膜などといった熱伝導性の高い絶縁膜であれば、図６に示すような下地絶縁膜１０１と絶縁基板１０との層間ではなく、図１８に示すように、絶縁基板１０の表面に絶縁性の第２の放熱層６２Ａ、６２Ｂ、６２Ｃを島状に形成するとともに、この第２の放熱層６２Ａ、６２Ｂ、６２Ｃの上層に直接、半導体膜２０Ａ、２０Ｂ、２０Ｃを形成してもよい。このような形態においても、第２の遮光膜６２Ａ、６２Ｂの形成領域は、例えば、図８に斜線領域として示すように、半導体膜２０Ａ、２０Ｂからみてかなり広めに領域である。このように構成すれば、従来、チャネル領域１７Ａ、１７Ｂの絶縁基板１０からの汚染を防止するという下地絶縁膜１０１の機能を第２の放熱層６２Ａ、６２Ｂ、６２Ｃが担うので、下地絶縁膜１０１を省略することができる。なお、図１８に示す各構成のうち、図６に示す構成と共通する部分については同一の符号を付して図１８に図示することにしてそれらの説明を省略する。
【００７６】
なお、本発明は上記形態に限定されることなく、本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の液晶装置に限らず、エレクトロルミネッセンス、プラズマディスプレー装置などの電気光学装置に用いるＴＦＴアレイ基板にも適用できる。
【００７７】
［電気光学装置の電子機器への適用］
このように構成した電気光学装置３００は、例えば、図１９に示す投射型表示装置のライトバルブとして用いることができる。
【００７８】
図１９に示す投射型表示装置１１００は、前記の駆動回路１００４がＴＦＴアレイ基板上に搭載された電気光学装置３００を含む液晶モジュールを３個準備し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。このプロジェクタ１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（電気光学装置３００／ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。
【００７９】
【発明の効果】
以上説明したように、本発明では、ＴＦＴ回路を構成するＴＦＴには、チャネル領域の上層側あるいは下層側には放熱層が形成されているため、チャネル領域からの放熱は、放熱層によって促進される。従って、動作速度やオン電流レベルを高めても、ＴＦＴにおいて著しい温度上昇が発生しない。それ故、ＴＦＴ回路は、温度上昇に起因する誤動作や信頼性低下が発生しない。
【図面の簡単な説明】
【図１】本発明を適用した液晶装置を対向基板の側からみた平面図である。
【図２】図１のＨ−Ｈ′線で切断したときの液晶装置の断面図である。
【図３】図１に示す液晶装置に用いたＴＦＴアレイ基板のブロック図である。
【図４】（Ａ）、（Ｂ）はそれぞれ、図３に示すＴＦＴアレイ基板の画素の等価回路図、およびその平面図である。
【図５】（Ａ）、（Ｂ）はそれぞれ、図３に示すＴＦＴアレイ基板においてデータ線駆動回路や走査線駆動回路を構成する２段のＣＭＯＳインバータの等価回路図、およびＣＭＯＳインバータ回路の平面構造の一例を拡大して示す説明図である。
【図６】図３に示すＴＦＴアレイ基板に形成したＴＦＴの断面図である。
【図７】図３に示すＴＦＴアレイ基板に形成した第１の放熱層の形成領域を示すＴＦＴアレイ基板の平面図である。
【図８】図３に示すＴＦＴアレイ基板に形成した第２の放熱層の形成領域を示すＴＦＴアレイ基板の平面図である。
【図９】図３に示すＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１０】図９に示す工程に続いて行う各工程の工程断面図である。
【図１１】図１０に示す工程に続いて行う各工程の工程断面図である。
【図１２】図１１に示す工程に続いて行う各工程の工程断面図である。
【図１３】図１２に示す工程に続いて行う各工程の工程断面図である。
【図１４】図１３に示す工程に続いて行う各工程の工程断面図である。
【図１５】図１４に示す工程に続いて行う各工程の工程断面図である。
【図１６】本発明を適用したＴＦＴアレイ基板における別の第１の放熱層の形成例を示すＴＦＴアレイ基板の断面図である。
【図１７】本発明を適用したＴＦＴアレイ基板におけるさらに別の第１の放熱層の形成例を示すＴＦＴアレイ基板の断面図である。
【図１８】本発明を適用したＴＦＴアレイ基板における別の第２の放熱層の形成例を示すＴＦＴアレイ基板の断面図である。
【図１９】本発明を適用したＴＦＴアレイ基板を用いた電気光学装置の使用例としての投射型表示装置の光学系を示す説明図である。
【図２０】従来のＴＦＴアレイ基板の断面図である。
【符号の説明】
１Ａ 駆動回路用のＮ型ＴＦＴ
１Ｂ 駆動回路用のＰ型ＴＦＴ
１Ｃ 画素スイッチング用ＴＦＴ
６ データ線
７ 走査線
９ 画素電極
１０ 絶縁基板
１１ 画像表示領域
１２Ａ、１２Ｂ、１２Ｃ ソース・ドレイン領域
１３ ゲート絶縁膜
１５Ａ、１５Ｂ ゲート電極
１７Ａ、１７Ｂ、１７Ｃ チャネル領域
３９ 液晶（電気光学物質）
４０ 液晶封入領域
６０ データ線駆動回路（ＴＦＴ回路）
６１Ａ、６１Ｂ 第１の放熱層
６２Ａ、６２Ｂ、６２Ｃ 第２の放熱層
７０ 走査線駆動回路（ＴＦＴ回路）
８０ ＣＭＯＳインバータ回路（ＴＦＴ回路）
８１ ＣＭＯＳ回路（ＴＦＴ回路）
１００ 対向基板
２００ ＴＦＴアレイ基板（アクティブマトリクス基板）
３００ 液晶装置（電気光学装置）
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという）回路が形成されたトランジスタアレイ基板（以下、ＴＦＴアレイ基板）、およびそれを用いた電気光学装置に関するものである。さらに詳しくは、ＴＦＴ回路を構成するＴＦＴに対する放熱構造に関するものである。
【０００２】
【従来の技術】
基板上にＴＦＴ回路が形成されたＴＦＴアレイ基板の代表的なものとしては、液晶装置（電気光学装置）に用いられる駆動回路内蔵型のアクティブマトリクス基板がある。このＴＦＴアレイ基板では、絶縁基板上に配列された複数の走査線と複数のデータ線との交差点に対応して複数の画素がマトリクス状に構成されており、各々の画素には、図２０に示すように、走査線７およびデータ線６に接続する画素スイッチング用のＴＦＴ１Ｃと、この画素スイッチング用のＴＦＴ１Ｃに電気的に接続された画素電極９とが形成されている。また、駆動回路内蔵型のアクティブマトリクス基板２００において、絶縁基板１０上における画素部の外側領域には、複数のデータ線６のそれぞれに画像信号を供給するデータ線駆動回路と、複数の走査線７のそれぞれに走査信号を供給する走査線駆動回路とが構成され、これらの駆動回路は、複数の駆動回路用のＴＦＴ１Ａ、１ＢからなるＴＦＴ回路として構成されている。
【０００３】
このようなＴＦＴアレイ基板２００において、駆動回路用のＴＦＴ１Ａ、１Ｂは、絶縁基板１０上の下地絶縁膜１０１上に形成された島状の半導体膜２０Ａ、２０Ｂ、これらの半導体膜２０Ａ、２０Ｂの表面に形成されたゲート絶縁膜１３、およびゲート電極１５Ａ、１５Ｂによって構成されている。また、画素スイッチング用のＴＦＴ１Ｃも、駆動回路用のＴＦＴ１Ａ、１Ｂと同様、絶縁基板１０上の下地絶縁膜１０１上に形成された島状の半導体膜２０Ｃ、この半導体膜２０Ｃの表面に形成されたゲート絶縁膜１３、およびゲート電極としての走査線７によって構成されている。
【０００４】
【発明が解決しようとする課題】
このように構成したＴＦＴアレイ基板２００において、駆動回路用のＴＦＴ１Ａ、１Ｂのチャネル領域１７Ａ、１７Ｂで発生した熱は、下地絶縁膜１０１を介して絶縁基板１０に逃げていくとともに、ゲート絶縁膜１３を介してゲート電極１５Ａ、１５Ｂに逃げ、ゲート電極１５Ａ、１５Ｂから周囲に逃げていく。
【０００５】
しかしながら、液晶装置において画素数の増大などに伴なって、駆動回路においてスイッチング速度を高めたり、ＴＦＴ１Ａ、１Ｂに流す電流を高めていくと、このような駆動条件の変化にチャネル領域１７Ａ、１７Ｂからの放熱が追従できず、ＴＦＴ１Ａ、１Ｂに著しい温度上昇が起こってＴＦＴ１Ａ、１Ｂ（駆動回路）が誤動作するという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、ＴＦＴ回路を構成するＴＦＴのチャネル領域からの放熱性を向上することによりチャネル領域の温度上昇を抑え、ＴＦＴ回路の誤動作や信頼性低下を防止することのできるＴＦＴアレイ基板、およびそれを用いた電気光学装置を提供することにある。
【０００７】
上記課題を解決するために、基板上に、データ線と、該データ線と交差する走査線と、前記データ線及び前記走査線の交差点に対応して設けられた画素スイッチング用薄膜トランジスタと、前記データ線又は前記走査線に信号を供給する駆動回路とを備えるトランジスタアレイ基板において、前記駆動回路は、Ｎ型の薄膜トランジスタ及びＰ型の薄膜トランジスタからなり、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタは、夫々半導体膜と、該半導体膜のチャネル領域に対向して設けられるゲート電極とを有し、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記ゲート電極の上層側には、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域に夫々対向して、該チャネル領域を平面的に覆うように形成された島状の第１の放熱層が夫々分離して形成されてなり、前記画素スイッチング用薄膜トランジスタの前記ゲート電極の上層側には、前記画素スイッチング用薄膜トランジスタの前記チャネル領域に対向して、該チャネル領域を平面的に覆うように前記第１の放熱層と同時に形成された前記データ線が設けられてなることを特徴とする。
【０００８】
チャネル領域を覆うように放熱層が形成されているため、第１の放熱層付きの薄膜トランジスタでは、チャネル領域からの放熱は、放熱層によって促進される。従って、チャネル領域からの放熱性が高いので、動作速度やオン電流レベルを高めても、薄膜トランジスタにおいて著しい温度上昇が発生しない。従って、薄膜トランジスタ回路は、温度上昇に起因する誤動作や信頼性低下が発生しない。
【０００９】
チャネル領域で発生した熱は、ゲート電極に伝わった後、ゲート電極から第１の放熱層に直接、伝わっていく。従って、チャネル領域の温度上昇を確実に抑えることができる。第１の放熱層にスムーズに伝わった後、この第１の放熱層から周囲に伝わっていくので、チャネル領域の温度上昇を抑えることができる。また、薄膜トランジスタの上層側に第１の放熱層を形成した構成では、その周辺に各種の配線層が形成されているので、第１の放熱層からの周囲の配線層に熱がスムーズに逃げるので、チャネル領域の温度上昇を確実に抑えることができる。
【００１０】
また、前記駆動回路は、前記Ｎ型の薄膜トランジスタのソース領域に電気的接続される第１の配線層と、前記Ｐ型の薄膜トランジスタのドレイン領域に電気的接続される第２の配線層と、前記Ｎ型の薄膜トランジスタのドレイン領域及び前記Ｐ型の薄膜トランジスタのソース領域に電気的接続される第３の配線層とを有し、前記第１の放熱層は、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記ゲート電極の上層側に層間絶縁膜を介して前記第１、第２及び第３の配線層と同層で形成されており、前記Ｎ型の薄膜トランジスタのゲート電極の上層側に形成される前記第１の放熱層は、前記第１の配線層と前記第３の配線層との間に島状に形成され、前記Ｐ型の薄膜トランジスタのゲート電極の上層側に形成される前記第１の放熱層は、前記第２の配線層と前記第３の配線層との間に島状に形成されてなることを特徴とする。ゲート電極の上層側には、ソース・ドレイン電極などを構成する配線層が形成されているので、これらのソース電極あるいはドレイン電極を形成するときに第１の放熱層を同時形成することができる。従って、第１の放熱層を追加するとしても工程数が増大しない。
【００１１】
また、前記第１の放熱層は、アルミニウム膜により形成されていることを特徴とする。
【００１３】
本発明において、例えば、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域の下層側に形成された第２の放熱層を有する。このように構成すると、チャネル領域から基板側への放熱性を向上することができる。従って、チャネル領域の温度上昇を確実に抑えることができる。
【００１４】
本発明において、前記第２の放熱層は、例えば、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域の下面側に絶縁膜を介して重なっている。このように構成すると、第２の放熱層については、絶縁膜あるいは導電膜のいずれであってもよいので、熱伝導性の高い放熱性を形成できる。
【００１５】
また、前記第２の放熱層は、例えば、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記半導体膜と平面的に重なるように島状に形成されていることを特徴とする。
【００１６】
また、前記トランジスタアレイ基板は、対向基板との間に電気光学物質を保持してなることを特徴とする。
【００１７】
【発明の実施の形態】
本発明の実施の形態として、代表的な電気光学装置である液晶装置に本発明を適用した例を説明する。
【００１８】
（電気光学装置の全体構成）
図１は、本形態に係る液晶装置を対向基板の側からみた平面図である。図２は、図１のＨ−Ｈ′線で切断したときの液晶装置の断面図である。
【００１９】
図１および図２に示すように、投射型表示装置や直視型の表示装置などに用いられる電気光学装置３００（液晶装置）は、石英ガラスや耐熱ガラスなどの絶縁基板１０の表面に画素電極９がマトリクス状に形成されたＴＦＴアレイ基板２００（アクティブマトリクス基板）と、同じく石英ガラスや耐熱ガラスなどの絶縁基板４１の表面に対向電極３２が形成された対向基板１００と、これらの基板間に電気光学物質として封入、挟持されている液晶３９とから概略構成されている。
【００２０】
ＴＦＴアレイ基板２００と対向基板１００とは、対向基板１００の外周縁に沿って形成されたギャップ材含有のシール材５９によって所定の間隙（セルギャップ）を介して貼り合わされている。ＴＦＴアレイ基板２００と対向基板１００との間には、ギャップ材含有のシール材５９によって液晶封入領域４０が区画形成され、この液晶封入領域４０内に液晶３９が封入されている。
【００２１】
対向基板１００はＴＦＴアレイ基板２００よりも小さく、ＴＦＴアレイ基板２００の周辺部分は、対向基板１００の外周縁よりはみ出た状態にある。従って、ＴＦＴアレイ基板２００の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板１００から露出した状態にある。ここで、シール材５９は部分的に途切れているので、この途切れ部分によって液晶注入口２４１が構成されている。このため、対向基板１００とＴＦＴアレイ基板２００とを貼り合わせた後、シール材５９の内側領域を減圧状態にすれば、液晶注入口２４１から液晶３９を減圧注入でき、液晶３９を封入した後、液晶注入口２４１を封止材２４２で塞げばよい。
【００２２】
ＴＦＴアレイ基板２００には、シール材５９の形成領域の内側において、画像表示領域１１を見切りするための遮光膜５５が形成されている。また、対向基板１００には、ＴＦＴアレイ基板２００の各画素電極９の境界領域に対応する領域にブラックマトリクスなどと称せられる遮光膜５７が形成されている。
【００２３】
なお、対向基板１００およびＴＦＴアレイ基板２００の光入射側の面あるいは光出射側には、ノーマリホワイトモード／ノーマリブラックモードの別に応じて偏光板（図示せず。）などが所定の向きに配置される。
【００２４】
このように構成した電気光学装置３００において、ＴＦＴアレイ基板２００では、データ線（図示せず）および画素スイッチング用のＴＦＴ（後述する）を介して画素電極９に印加した画像信号によって、画素電極９と対向電極３２との間において液晶３９の配向状態を画素毎に制御し、画像信号に対応した所定の画像を表示する。従って、ＴＦＴアレイ基板２００では、データ線およびＴＦＴ５０を介して画素電極９に画像信号を供給するとともに、対向電極３２にも所定の電位を印加する必要がある。そこで、電気光学装置３００では、ＴＦＴアレイ基板２００の表面のうち、対向基板１００の各コーナー部に対向する部分には、データ線などの形成プロセスを援用してアルミニウム膜などからなる上下導通用の第１の電極４７が形成されている。一方、対向基板１００の各コーナー部には、対向電極４の形成プロセスを援用してＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などからなる上下導通用の第２の電極４８が形成されている。さらに、これらの上下導通用の第１の電極４７と第２の電極４８とは、エポキシ樹脂系の接着剤成分に銀粉や金メッキファイバーなどの導電粒子が配合された導通材５６によって電気的に導通している。それ故、電気光学装置３００では、ＴＦＴアレイ基板２００および対向基板１００のそれぞれにフレキシブル配線基板などを接続しなくても、ＴＦＴアレイ基板２００のみにフレキシブル配線基板９９を接続するだけで、ＴＦＴアレイ基板２００および対向基板１００の双方に所定の信号を入力することができる。
【００２５】
（ＴＦＴアレイ基板２００の全体構成）
図３は、電気光学装置３００に用いたＴＦＴアレイ基板２００の構成を模式的に示すブロック図である。
【００２６】
図３に示すように、駆動回路内蔵型のＴＦＴアレイ基板２００では、絶縁基板１０上に、互いに交差する複数の走査線７と複数のデータ線６とに、後述する画素スイッチング用のＴＦＴを介して接続する画素電極９がマトリクス状に構成されている。走査線７はタンタル膜、アルミニウム膜、アルミニウムの合金膜などで構成され、データ線６はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。これらの画素電極９および画素スイッチング用のＴＦＴが形成されている領域が画素１１０として機能し、画素１１０がマトリクス状に配列されている領域が画像表示領域１１である。
【００２７】
絶縁基板１０上における画像表示領域１１の外側領域（周辺部分）には、複数のデータ線６のそれぞれに画像信号を供給するデータ線駆動回路６０が構成されている。また、走査線７の両端部のそれぞれには、各々の走査線７に画素選択用の走査信号を供給する走査線駆動回路７０が構成されている。これらの駆動回路は、後述する駆動回路用のＴＦＴによって構成されたＴＦＴ回路である（薄膜トランジスタ回路）である。
【００２８】
データ線駆動回路６０の側には、Ｘ側シフトレジスタ回路、Ｘ側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路６６、６相に展開された各画像信号に対応する６本の画像信号線６７などが構成されている。本例において、データ線駆動回路６０は、前記のＸ側シフトレジスタ回路が４相で構成されており、入出力端子４５を介して外部からスタート信号、クロック信号、およびその反転クロック信号がＸ側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路６０が駆動される。従って、サンプルホールド回路６６は、前記のＸ側シフトレジスタ回路から出力された信号に基づいて各ＴＦＴが動作し、画像信号線６７を介して供給される画像信号を所定のタイミングでデータ線６に取り込み、各画素電極９に供給することが可能である。
【００２９】
一方、走査線駆動回路７０には、端子を介して外部からスタート信号、クロック信号、およびその反転クロック信号が供給され、これらの信号によって走査線駆動回路７０が駆動される。
【００３０】
本形態のＴＦＴアレイ基板２００において、絶縁基板１０の辺部分のうち、データ線駆動回路６０の側の辺部分には定電源、変調画像信号（画像信号）、各種駆動信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の入出力端子４５が構成されている。これらの入出力端子４５からは、走査線駆動回路６０およびデータ線駆動回路７０を駆動するための複数の信号配線７３、７４がそれぞれ引き回され、これらの信号配線７３、７４は、アルミニウム膜などの低抵抗の金属膜からなる。
【００３１】
（画素および駆動回路の構成）
図４（Ａ）、（Ｂ）はそれぞれ、図３に示したＴＦＴアレイ基板２００の画素１１０の等価回路図、およびこの画素１１０の平面図である。
【００３２】
図４（Ａ）において、各画素１１０には、走査線７およびデータ線６に接続する画素スイッチング用のＴＦＴ１Ｃが形成され、このＴＦＴ１Ｃには、画素電極９と対向基板１００との間に構成された液晶容量が接続されている。また、各画素１１０に向けては容量線７５が形成され、この容量線７５を用いて各画素電極９には蓄積容量２３が形成されている。
【００３３】
このような画素１１０は、たとえば、図４（Ｂ）に示すように構成される。図４（Ｂ）において、いずれの画素１１０にも、ＩＴＯ膜などからなる複数の透明な画素電極９がマトリクス状に形成されている。また、画素電極９の縦横の境界に沿っては、データ線６、および走査線７とともに、容量線７５が形成されている。データ線６は、ポリシリコン膜などからなる半導体膜２０Ｃのうち、ＴＦＴ１Ｃのソース領域に対してコンタクトホールを介して電気的に接続している。また、ＴＦＴ１Ｃのチャネル領域１７Ｃに対向するように走査線７がゲート電極として延びている。なお、蓄積容量２３は、ＴＦＴ１Ｃ３０を形成するための半導体膜２０Ｃの延設部分に相当する半導体膜を導電化したものを下電極とし、この下電極に対して容量線７５が上電極として重なった構造になっている。
【００３４】
図５（Ａ）、（Ｂ）はそれぞれ、データ線駆動回路６０や走査線駆動回路７０を構成する２段のＣＭＯＳインバータの等価回路図、およびＣＭＯＳインバータ回路の平面構造の一例を拡大して示す説明図である。なお、図５（Ｂ）においては、図６および図７を参照して第１の放熱層および第２の放熱層の形成領域を説明するときの便宜から、半導体膜、ゲート電極および配線層をそれぞれ、点線、一点鎖線、二点鎖線で示してある。
【００３５】
図５（Ａ）に示すように、データ線駆動回路６０および走査線駆動回路７０では、Ｎ型のＴＦＴ１ＡとＰ型のＴＦＴ１ＢとによってＣＭＯＳ回路８１が構成され、このようなＣＭＯＳ回路８１は、１段あるいは２段以上でインバータ回路を構成する。このＣＭＯＳインバータ回路８０（ＴＦＴ回路）では、図５（Ｂ）に示すように、各段においてＣＭＯＳ回路８１を構成するいずれのＰ型のＴＦＴ１Ｂにおいても、ソース・ドレイン領域１２Ｂの一方は、電圧Ｖｄｄが供給されるアルミニウム層からなる配線層８０１にコンタクトホール１９を介して電気的接続し、いずれのＮ型のＴＦＴ１Ａにおいても、ソース・ドレイン領域１２Ａの一方は、電圧Ｖｓｓが供給されるアルミニウム層からなる配線層８０２にコンタクトホール１９を介して電気的接続している。
【００３６】
また、各段のＮ型およびＰ型のＴＦＴ１Ａ、１Ｂのアルミニウム層やシリサイド膜などからなるゲート電極１５Ａ、１５Ｂは、コンタクトホール１９を介して入出力用の配線層８０３に電気的接続し、この配線層８０３は、前段でＣＭＯＳ回路８１を構成するＮ型およびＰ型のＴＦＴ１Ａ、１ＢにおいてＮ型ＴＦＴ１Ａのソース領域１２ＡとＰ型ＴＦＴ１Ｂのドレイン領域１２Ｂにコンタクトホール１９を介して電気的接続している。
【００３７】
（ＴＦＴアレイ基板２００の断面構造）
図６は、ＴＦＴアレイ基板２００に形成したＴＦＴ１Ａ、１Ｂ、１Ｃの断面図である。ここで、駆動回路用のＮ型およびＰ型のＴＦＴ１Ａ、１Ｂの断面は、図５（Ｂ）のＶ−Ｖ′断面に相当し、画素スイッチング用のＴＦＴ１Ｃの断面は、図４（Ｂ）のＩＶ−ＩＶ′断面に相当する。
【００３８】
図６に示すように、ＴＦＴアレイ基板２００では、絶縁基板１０の上にシリコン酸化膜などからなる下地絶縁膜１０１が形成され、この下地絶縁膜１０１の上層側に島状のポリシリコン膜からなる半導体膜２０Ａ、２０Ｂ、２０Ｃが形成されている。これらの半導体膜２０Ａ、２０Ｂ、２０Ｃのうち、半導体膜２０Ａ、２０Ｂを用いて駆動回路用のＬＤＤ構造のＴＦＴ１Ａ、１Ｂが形成され、半導体膜２０Ｃを用いて画素スイッチング用のＴＦＴ１Ｃが形成されている。すなわち、半導体膜２０Ａ、２０Ｂ、２０Ｃの上層には、ゲート絶縁膜１３が形成され、このゲート絶縁膜１３の上層側にはゲート電極１５Ａ、１５Ｂおよび走査線７が形成されている。さらに、ゲート電極１５Ａ、１５Ｂおよび走査線７の上層側には、シリコン酸化膜からなる層間絶縁膜５１、５２がこの順に形成されている。
【００３９】
Ｎ型のＴＦＴ１Ａでは、層間絶縁膜５１の上層側に位置する配線層８０２がソース・ドレイン電極として層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン領域１２Ａに電気的接続している。Ｐ型のＴＦＴ１Ｂでは、層間絶縁膜５１の上層側に位置する配線層８０１がソース・ドレイン電極として層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン領域１２Ｂに電気的接続している。また、Ｎ型のＴＦＴ１ＡとＰ型のＴＦＴ１Ｂとの間では、層間絶縁膜５１の上層側に位置する配線層８０３がソース・ドレイン電極として層間絶縁膜５１のコンタクトホール１９を介してＮ型ＴＦＴ１Ａのソース領域１２Ａと、Ｐ型ＴＦＴ１Ｂのドレイン領域１２Ｂの双方に電気的接続している。
【００４０】
また、画素用のＴＦＴ１Ｃでは、層間絶縁膜５１の上層側に位置するデータ線９０およびドレイン電極１８が層間絶縁膜５１のコンタクトホール１９を介してソース・ドレイン領域１２Ｃにそれぞれ電気的接続し、層間絶縁膜５２の上層側に位置する画素電極９は、層間絶縁膜５２のコンタクトホール９６を介してドレイン電極１８に電気的接続している。
【００４１】
（ＴＦＴからの放熱構造）
図７および図８はそれぞれ、図３に示すＴＦＴアレイ基板に形成した第１の放熱層の形成領域、および第２の放熱層の形成領域を示すＴＦＴアレイ基板の平面図である。なお、図６においては、第１の放熱層の形成領域を明確にすることを目的に、第１の放熱層の形成領域については斜線領域で表わし、半導体膜、ゲート電極および配線層をそれぞれ、点線、一点鎖線、二点鎖線で示してある。また、図７においては、第２の放熱層の形成領域を明確にすることを目的に、第２の放熱層の形成領域については斜線領域で表わし、半導体膜、ゲート電極および配線層をそれぞれ、点線、一点鎖線、二点鎖線で示してある。
【００４２】
図６において、ＴＦＴアレイ基板２００に形成した駆動回路用のＮ型およびＰ型のＴＦＴ１Ａ、１Ｂでは、ゲート電極１５Ａ、１５Ｂの上層側のうち、層間絶縁膜５１の上層には、配線層８０１、８０２、８０３と同時形成された膜厚が５００ｎｍ〜８００ｎｍのアルミニウム膜などといった熱伝導性の高い第１の放熱層６１Ａ、６１Ｂが形成され、これらの第１の放熱層６１Ａ、６１Ｂは、層間絶縁膜５１に形成されたコンタクトホール１９′を介してゲート電極１５Ａ、１５Ｂの上面に接している。
【００４３】
ここで、第１の放熱層６１Ａ、６１Ｂが形成されている領域は、図７に斜線領域として示すように、チャネル領域１７Ａ、１７Ｂを一回り広めに覆う領域である。但し、第１の放熱層６１Ａ、６１Ｂは、配線層８０１、８０２、８０３と同層に形成されているので、配線層８０１、８０２、８０３が形成されている領域を避けるように形成されている。
【００４４】
再び図６において、ＴＦＴアレイ基板２００では、チャネル領域１７Ａ、１７Ｂの下層側のうち、絶縁基板１０と下地絶縁膜１０１との層間には、膜厚が５００ｎｍ〜８００ｎｍのアルミニウム膜、その他の導電膜、アルミニウム窒化膜、その他の絶縁膜などといった熱伝導性の高い第２の放熱層６２Ａ、６２Ｂが形成されている。
【００４５】
ここで、第２の放熱層６２Ａ、６２Ｂは、図８に斜線領域として示すように、半導体膜２０Ａ、２０Ｂよりかなり広い面積をもって半導体膜２０Ａ、２０Ｂと重なるように形成されている。
【００４６】
なお、図６からわかるように、画素スイッチング用のＴＦＴ１Ｃでも、駆動回路用のＮ型およびＰ型のＴＦＴ１Ａ、１Ｂと同様、チャネル領域１７Ｃの下層側のうち、絶縁基板１０と下地絶縁膜１０１との層間には、アルミニウム窒化膜などからなる第２の放熱層６２Ｃが形成されている。
【００４７】
このように、本形態のＴＦＴアレイ基板２００では、駆動回路用のＴＦＴ１Ａ、１Ｂには、チャネル領域１７Ａ、１７Ｂの上層側に第１の放熱層６１Ａ、６１Ｂが形成されているので、チャネル領域１７Ａ、１７Ｂで発生した熱は、ゲート絶縁膜１３を介してゲート電極１５Ａ、１５Ｂに伝わった後、このゲート電極１５Ａ、１５Ｂから第１の放熱層６１Ａ、６１Ｂに伝わり、しかる後に、第１の放熱層６１Ａ、６１Ｂから周囲に逃げる。従って、本形態では、チャネル領域１７Ａ、１７Ｂで発生した熱をゲート電極１５Ａ、１５Ｂからのみ周囲に逃がす構成と違って、チャネル領域１７Ａ、１７Ｂで発生した熱を、まず、ゲート電極１５Ａ、１５Ｂから、チャネル領域１７Ａ、１７Ｂから遠い第１の放熱層６１Ａ、６１Ｂまで熱を逃がしてしまうため、チャネル領域１７Ａ、１７Ｂからの放熱性がよい。しかも、第１の放熱層６１Ａ、６１Ｂは、層間絶縁膜５１に形成されたコンタクトホール１９′を介してゲート電極１５Ａ、１５Ｂの上面に直接、接しているため、チャネル領域１７Ａ、１７Ｂで発生した熱は、ゲート電極１５Ａ、１５Ｂに伝わった後、ゲート電極１５Ａ、１５Ｂから第１の放熱層６１Ａ、６１Ｂに効率よく伝わる。それ故、チャネル領域１７Ａ、１７Ｂの温度上昇を抑えることができるので、駆動回路用のＴＦＴ１Ａ、１Ｂの誤動作を防止できる。よって、データ線駆動回路６０や走査線駆動回路７０といったＴＦＴ回路において、誤動作の発生や信頼性の低下といった不具合の発生を回避することができる。
【００４８】
また、ＴＦＴ１Ａ、１Ｂの上層側に第１の放熱層６１Ａ、６１Ｂを形成すると、その周辺には各種の配線層８０１、８０２、８０３が形成されているので、チャネル領域１７Ａ、１７Ｂで発生した熱は、第１の放熱層６１Ａ、６１Ｂを介して周囲の配線層８０１、８０２、８０３に効率よく逃げるので、チャネル領域１７Ａ、１７Ｂの温度上昇をより効果的に抑えることができる。
【００４９】
さらに、配線層８０１、８０２、８０３などといったソース・ドレイン配線と第１の放熱層９１Ａ、９１Ｂとを同時形成することができるので、第１の放熱層９１Ａ、９１Ｂを追加するとしても工程数が増大しない。
【００５０】
また、本形態では、チャネル領域１７Ａ、１７Ｂの下層側に第２の放熱層６２Ａ、６２Ｂが形成されているので、チャネル領域１７Ａ、１７Ｂから絶縁基板１０への放熱性を向上することができる。従って、チャネル領域１７Ａ、１７Ｂの温度上昇を確実に抑えることができる。
【００５１】
また、本形態において、第２の放熱層６２Ａ、６２Ｂは、チャネル領域１７Ａ、１７Ｂの下面側に下地絶縁膜１０１を介して重なっているため、第２の放熱層６２Ａ、６２Ｂについては、絶縁膜あるいは導電膜のいずれであってもよいので、熱伝導性の高い材料を用いることができる。
【００５２】
なお、画素スイッチング用のＴＦＴ１Ｃでは、発熱という問題が比較的少ないので、第２の放熱層６２Ｃのみが形成されているが、このような第２の放熱層６２Ｃとして遮光性のものを用いれば、対向基板１００の側から入射した光がＴＦＴアレイ基板２００の裏面あるいは外部に反射してＴＦＴ１Ｃに対して裏面側から入射しようとしたとき、このような光を第２の遮光層６２Ｃによって遮ることができる。それ故、このような光の入射に起因するＴＦＴ１Ｃの誤動作を防止することができる。
【００５３】
（液晶装置の製造方法／素子形成工程）
図９ないし図１５を参照してＴＦＴアレイ基板２００の製造方法の一例を説明する。
【００５４】
図９ないし図１５はいずれも、ＴＦＴアレイ基板２００の製造方法を示す工程断面図である。
【００５５】
まず図９（Ａ）に示すように、ガラス製の絶縁基板１０に対してスパッタ法などを利用して、アルミニウム膜、その他の金属膜、シリサイド膜、アルミニウム窒化膜、その他の絶縁膜などといった熱伝導性の高い膜６２０を膜厚が５００ｎｍ〜８００ｎｍとなるように形成した後、図９（Ｂ）に示すように、フォトリソグラフィ技術を用いてパターニングして、第２の放熱層６２Ａ、６２Ｂ、６２Ｃを形成する。
【００５６】
次に図９（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸化膜からなる下地絶縁膜１０１を形成する。
【００５７】
次に図１０（Ａ）に示すように、絶縁基板１０の温度を３５０℃に設定して、下地絶縁膜１０１の表面にプラズマＣＶＤ法により厚さが約６０ｎｍのアモルファスのシリコン膜からなる半導体膜２０を形成する。次にアモルファスのシリコン膜からなる半導体膜２０に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体膜２０をポリシリコン膜にまで結晶化しておく。
【００５８】
次に図１０（Ｂ）に示すように、ポリシリコン膜となった半導体膜２０をフォトリソグラフィ技術を用いてパターニングし、半導体膜２０Ａ、２０Ｂ、２０Ｃを形成する。半導体膜２０Ａ、２０Ｂ、２０Ｃは、それぞれ駆動回路用のＮ型のＴＦＴ１Ａ、駆動回路用のＰ型のＴＦＴ１Ｂ、画素用のＴＦＴ１Ｃを形成するための島状の半導体膜である。これまでの工程を行う間に、ＴＦＴのしきい値を調整することを目的に低濃度の不純物を導入しておくことがある。
【００５９】
次に図１０（Ｃ）に示すように、半導体膜２０Ａ、２０Ｂ、２０Ｃの表面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約１００ｎｍのシリコン酸化膜からなるゲート絶縁膜１３を形成する。
【００６０】
次に図１１（Ａ）に示すように、駆動回路用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うとともに、駆動回路用のＮ型のＴＦＴ１Ａおよび画素用のＴＦＴ１Ｃのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ａを形成し、この状態で半導体膜２０Ａ、２０Ｃに対してリンイオン（Ｎ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する。その結果、半導体膜２０Ａ、２０Ｃのうちリンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ａ、１２２Ｃとなる。
【００６１】
次に図１１（Ｂ）に示すように、駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃの形成予定領域全体を覆うとともに、駆動回路用のＰ型のＴＦＴ１Ｂのゲート電極形成予定領域をやや広めに覆うレジストマスク９１Ｂを形成し、この状態で半導体膜２０Ｂに対してボロンイオン（Ｐ型不純物）を約２×１０15ｃｍ-2のドーズ量で導入する。その結果、半導体膜２０Ｂのうちボロンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ｂとなる。
【００６２】
次に図１１（Ｃ）に示すように、半導体膜２０Ａ、２０Ｂ、２０Ｃにアークランプを用いた急速加熱処理などを行い、半導体膜２０Ａ、２０Ｂ、２０Ｃに導入した不純物を活性化する。
【００６３】
次に図１２（Ａ）に示すように、アルミニウムやタンタルなどの金属膜からなる導電膜７３をスパッタ法により形成する。
【００６４】
次に図１２（Ｂ）に示すように、導電膜７３の表面にレジストマスク９２を形成した後、図１２（Ｃ）に示すように導電膜７３をパターニングし、各ＴＦＴのゲート電極１５Ａ、１５Ｂおよび走査線７を形成する。
【００６５】
次に図１３（Ａ）に示すように、駆動回路用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うレジストマスク９３Ａを形成した後、基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ3 ）などを用いて低濃度のリンイオン（Ｎ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物導入工程）。半導体膜２０Ａ、２０Ｃには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ａ、１７Ｃとなる。その結果、同一の絶縁基板１０上に駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＮ型のＴＦＴ１Ｃとが構成され、これらのＴＦＴは、ソース・ドレイン領域１２Ａ、１２Ｃのうちゲート電極１５Ａ、１５Ｃの端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ａ、１２１Ｃを備えるＬＤＤ構造となる。このような低濃度Ｎ型不純物の導入工程を省略すれば、ＴＦＴ１Ａ、１Ｃはオフセットゲート構造となる。
【００６６】
次に図１３（Ｂ）に示すように、駆動回路用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃを覆うレジストマスク９３Ｂを形成した後、絶縁基板１０の温度が３５０℃の条件下で、水素ガスで希釈されたジボラン（Ｂ2Ｈ6）などを用いて低濃度のボロンイオン（Ｐ型不純物）を約１×１０13ｃｍ-2のドーズ量で導入する。半導体膜２０Ｂには水素イオンも約２×１０13ｃｍ-2のドーズ量で導入される。不純物が導入されなかった部分がチャネル領域１７Ｂとなる。その結果、絶縁基板１０上に駆動回路用のＰ型のＴＦＴ１Ｂが構成され、このＴＦＴは、ソース・ドレイン領域１２Ｂのうちゲート電極１５Ｂの端部に対峙する部分に低濃度ソース・ドレイン領域１２１Ｂを備えるＬＤＤ構造となる。このような低濃度Ｐ型不純物の導入工程を省略すれば、ＴＦＴ１Ｂはオフセットゲート構造を有することになる。
【００６７】
次にフォーミングガス中で熱処理を行い、低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２１Ｃに導入した低濃度の不純物を活性化した後、図１３（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５００ｎｍのシリコン酸化膜からなる層間絶縁膜５１を形成する。
【００６８】
次に図１４（Ａ）に示すように、各ＴＦＴ１Ａ、１Ｂ、１Ｃの形成領域において層間絶縁膜５１にコンタクトホール１９を形成する。また、各ＴＦＴ１Ａ、１Ｂの形成領域においては、層間絶縁膜５１にコンタクトホール１９′も形成する。
【００６９】
次に図１４（Ｂ）に示すように、膜厚が５００ｎｍ〜８００ｎｍのアルミニウム膜などの金属膜６００を形成した後、この金属膜６００をフォトリソグラフィ技術を用いてパターニングし、図１４（Ｃ）に示すように、各配線層８０１、８０２、８０３、データ線６およびドレイン電極１８を形成する。また、各ＴＦＴ１Ａ、１Ｂの形成領域においては、第１の放熱層６１Ａ、６１Ｂを形成する。このようにして、第１の放熱層６１Ａ、６１Ｂを各配線層８０１、８０２、８０３、データ線６、ドレイン電極１８と同時に形成する。
【００７０】
次に図１５（Ａ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５００ｎｍのシリコン酸化膜からなる層間絶縁膜５２を形成する。
【００７１】
次に図１５（Ｂ）に示すように、層間絶縁膜５２に対してドレイン電極１８に至るコンタクトホール９６を形成する。
【００７２】
次に図１５（Ｃ）に示すように、ＩＴＯ膜９００を形成した後、このＩＴＯ膜９００を、図６に示すように、パターニングして、画素電極９を形成する。
【００７３】
（ＴＦＴアレイ基板のその他の形態）
ＴＦＴアレイ基板２００に形成する第１の放熱層６１Ａ、６１Ａとしては、図６に示すコンタクトホール１９′を形成せず、図１６に示すように、チャネル領域１７Ａ、１７Ｂの上層側において、ゲート電極１５Ａ、１５Ｂの上面に対して層間絶縁膜５１を介して対向するように構成してもよい。このような形態においても、第１の遮光膜６１Ａ、６１Ｂの形成領域は、図７に斜線領域として示すように、チャネル領域１７Ａ、１７Ｂを一回り広めに覆う領域である。ここで、第１の放熱層６１Ａ、６１Ｂは、配線層８０１、８０２、８０３と同層に形成されているので、配線層８０１、８０２、８０３が形成されている領域を避けるように形成されている。但し、第１の放熱層６１Ａ、６１Ａとゲート電極１５Ａ、１５Ｂとは絶縁されているので、第１の放熱層６１Ａ、６１Ａについては、配線層８０１、８０２、８０３の一部として形成してもよい。なお、図１６に示す各構成のうち、図６に示す構成と共通する部分については同一の符号を付して図１６に図示することにしてそれらの説明を省略する。
【００７４】
また、ＴＦＴアレイ基板２００に形成する第１の放熱層６１Ａ、６１Ａとしては、図６に示す層間絶縁膜５１の上層ではなく、図１７に示すように、ゲート電極１５Ａ、１５Ｂの上面に対して直接、重ねた構成であってもよい。このような形態においても、第１の遮光膜６１Ａ、６１Ｂの形成領域は、図７に斜線領域として示すように、チャネル領域１７Ａ、１７Ｂを一回り広めに覆う領域であり、ゲート電極１５Ａ、１５Ｂのうち、半導体膜２０Ａ、２０Ｂと重なる部分を広めに覆う部分である。ここで、ゲート電極１５Ａ、１５Ｂを単純に広めに形成して放熱性を高めると、ＴＦＴ１Ａ、１Ｂのチャネル長が延長されてしまい、ＴＦＴ１Ａ、１Ｂのトランジスタ特性が変化してしまうが、図１７に示すような構成であれば、第１の遮光膜６１Ａ、６１Ｂとゲート電極１５Ａ、１５Ｂとが同電位であっても、半導体膜２０Ａ、２０Ｂと第１の遮光膜６１Ａ、６１Ｂとの間に層間絶縁膜５１が介在しているので、第１の遮光膜６１Ａ、６１ＢがＴＦＴ１Ａ、１Ｂのトランジスタ特性を変化させることはない。なお、図１７に示す各構成のうち、図６に示す構成と共通する部分については同一の符号を付して図１７に図示することにしてそれらの説明を省略する。
【００７５】
ＴＦＴアレイ基板２００に形成する第２の放熱層６２Ａ、６２Ｂ、６２Ｃとしては、第２の放熱層６２Ａ、６２Ｂ、６２Ｃが、アルニウム窒化膜などといった熱伝導性の高い絶縁膜であれば、図６に示すような下地絶縁膜１０１と絶縁基板１０との層間ではなく、図１８に示すように、絶縁基板１０の表面に絶縁性の第２の放熱層６２Ａ、６２Ｂ、６２Ｃを島状に形成するとともに、この第２の放熱層６２Ａ、６２Ｂ、６２Ｃの上層に直接、半導体膜２０Ａ、２０Ｂ、２０Ｃを形成してもよい。このような形態においても、第２の遮光膜６２Ａ、６２Ｂの形成領域は、例えば、図８に斜線領域として示すように、半導体膜２０Ａ、２０Ｂからみてかなり広めに領域である。このように構成すれば、従来、チャネル領域１７Ａ、１７Ｂの絶縁基板１０からの汚染を防止するという下地絶縁膜１０１の機能を第２の放熱層６２Ａ、６２Ｂ、６２Ｃが担うので、下地絶縁膜１０１を省略することができる。なお、図１８に示す各構成のうち、図６に示す構成と共通する部分については同一の符号を付して図１８に図示することにしてそれらの説明を省略する。
【００７６】
なお、本発明は上記形態に限定されることなく、本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の液晶装置に限らず、エレクトロルミネッセンス、プラズマディスプレー装置などの電気光学装置に用いるＴＦＴアレイ基板にも適用できる。
【００７７】
［電気光学装置の電子機器への適用］
このように構成した電気光学装置３００は、例えば、図１９に示す投射型表示装置のライトバルブとして用いることができる。
【００７８】
図１９に示す投射型表示装置１１００は、前記の駆動回路１００４がＴＦＴアレイ基板上に搭載された電気光学装置３００を含む液晶モジュールを３個準備し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。このプロジェクタ１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（電気光学装置３００／ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。
【００７９】
【発明の効果】
以上説明したように、本発明では、ＴＦＴ回路を構成するＴＦＴには、チャネル領域の上層側あるいは下層側には放熱層が形成されているため、チャネル領域からの放熱は、放熱層によって促進される。従って、動作速度やオン電流レベルを高めても、ＴＦＴにおいて著しい温度上昇が発生しない。それ故、ＴＦＴ回路は、温度上昇に起因する誤動作や信頼性低下が発生しない。
【図面の簡単な説明】
【図１】本発明を適用した液晶装置を対向基板の側からみた平面図である。
【図２】図１のＨ−Ｈ′線で切断したときの液晶装置の断面図である。
【図３】図１に示す液晶装置に用いたＴＦＴアレイ基板のブロック図である。
【図４】（Ａ）、（Ｂ）はそれぞれ、図３に示すＴＦＴアレイ基板の画素の等価回路図、およびその平面図である。
【図５】（Ａ）、（Ｂ）はそれぞれ、図３に示すＴＦＴアレイ基板においてデータ線駆動回路や走査線駆動回路を構成する２段のＣＭＯＳインバータの等価回路図、およびＣＭＯＳインバータ回路の平面構造の一例を拡大して示す説明図である。
【図６】図３に示すＴＦＴアレイ基板に形成したＴＦＴの断面図である。
【図７】図３に示すＴＦＴアレイ基板に形成した第１の放熱層の形成領域を示すＴＦＴアレイ基板の平面図である。
【図８】図３に示すＴＦＴアレイ基板に形成した第２の放熱層の形成領域を示すＴＦＴアレイ基板の平面図である。
【図９】図３に示すＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１０】図９に示す工程に続いて行う各工程の工程断面図である。
【図１１】図１０に示す工程に続いて行う各工程の工程断面図である。
【図１２】図１１に示す工程に続いて行う各工程の工程断面図である。
【図１３】図１２に示す工程に続いて行う各工程の工程断面図である。
【図１４】図１３に示す工程に続いて行う各工程の工程断面図である。
【図１５】図１４に示す工程に続いて行う各工程の工程断面図である。
【図１６】本発明を適用したＴＦＴアレイ基板における別の第１の放熱層の形成例を示すＴＦＴアレイ基板の断面図である。
【図１７】本発明を適用したＴＦＴアレイ基板におけるさらに別の第１の放熱層の形成例を示すＴＦＴアレイ基板の断面図である。
【図１８】本発明を適用したＴＦＴアレイ基板における別の第２の放熱層の形成例を示すＴＦＴアレイ基板の断面図である。
【図１９】本発明を適用したＴＦＴアレイ基板を用いた電気光学装置の使用例としての投射型表示装置の光学系を示す説明図である。
【図２０】従来のＴＦＴアレイ基板の断面図である。
【符号の説明】
１Ａ 駆動回路用のＮ型ＴＦＴ
１Ｂ 駆動回路用のＰ型ＴＦＴ
１Ｃ 画素スイッチング用ＴＦＴ
６ データ線
７ 走査線
９ 画素電極
１０ 絶縁基板
１１ 画像表示領域
１２Ａ、１２Ｂ、１２Ｃ ソース・ドレイン領域
１３ ゲート絶縁膜
１５Ａ、１５Ｂ ゲート電極
１７Ａ、１７Ｂ、１７Ｃ チャネル領域
３９ 液晶（電気光学物質）
４０ 液晶封入領域
６０ データ線駆動回路（ＴＦＴ回路）
６１Ａ、６１Ｂ 第１の放熱層
６２Ａ、６２Ｂ、６２Ｃ 第２の放熱層
７０ 走査線駆動回路（ＴＦＴ回路）
８０ ＣＭＯＳインバータ回路（ＴＦＴ回路）
８１ ＣＭＯＳ回路（ＴＦＴ回路）
１００ 対向基板
２００ ＴＦＴアレイ基板（アクティブマトリクス基板）
３００ 液晶装置（電気光学装置）
Claims (7)
- 基板上に、データ線と、該データ線と交差する走査線と、前記データ線及び前記走査線の交差点に対応して設けられた画素スイッチング用薄膜トランジスタと、前記データ線又は前記走査線に信号を供給する駆動回路とを備えるトランジスタアレイ基板において、
前記駆動回路は、Ｎ型の薄膜トランジスタ及びＰ型の薄膜トランジスタからなり、
前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタは、夫々半導体膜と、該半導体膜のチャネル領域に対向して設けられるゲート電極とを有し、
前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記ゲート電極の上層側には、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域に夫々対向して、該チャネル領域を平面的に覆うように形成された島状の第１の放熱層が夫々分離して形成されてなり、
前記画素スイッチング用薄膜トランジスタの前記ゲート電極の上層側には、前記画素スイッチング用薄膜トランジスタの前記チャネル領域に対向して、該チャネル領域を平面的に覆うように前記第１の放熱層と同時に形成された前記データ線が設けられてなることを特徴とするトランジスタアレイ基板。 - 請求項１において、前記駆動回路は、前記Ｎ型の薄膜トランジスタのソース領域に電気的接続される第１の配線層と、前記Ｐ型の薄膜トランジスタのドレイン領域に電気的接続される第２の配線層と、前記Ｎ型の薄膜トランジスタのドレイン領域及び前記Ｐ型の薄膜トランジスタのソース領域に電気的接続される第３の配線層とを有し、
前記第１の放熱層は、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記ゲート電極の上層側に層間絶縁膜を介して前記第１、第２及び第３の配線層と同層で形成されており、
前記Ｎ型の薄膜トランジスタのゲート電極の上層側に形成される前記第１の放熱層は、前記第１の配線層と前記第３の配線層との間に島状に形成され、前記Ｐ型の薄膜トランジスタのゲート電極の上層側に形成される前記第１の放熱層は、前記第２の配線層と前記第３の配線層との間に島状に形成されてなることを特徴とするトランジスタアレイ基板。 - 請求項１又は２において、前記第１の放熱層は、アルミニウム膜により形成されていることを特徴とするトランジスタアレイ基板。
- 請求項１ないし３のいずれかにおいて、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域の下層側に形成された第２の放熱層を更に有していることを特徴とするトランジスタアレイ基板。
- 請求項４において、前記第２の放熱層は、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記チャネル領域の下面側に絶縁膜を介して重なっていることを特徴とするトランジスタアレイ基板。
- 請求項４において、前記第２の放熱層は、前記画素スイッチング用薄膜トランジスタ、前記Ｎ型の薄膜トランジスタ及び前記Ｐ型の薄膜トランジスタの前記半導体膜と平面的に重なるように島状に形成されていることを特徴とするトランジスタアレイ基板。
- 請求項１ないし６のいずれかに規定するトランジスタアレイ基板を用いた電気光学装置であって、
前記トランジスタアレイ基板は、対向基板との間に電気光学物質を保持してなることを特徴とする電気光学装置。
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