JP3956572B2 - 液晶装置用基板の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶装置用基板の製造方法に関し、特に液晶装置用基板の製造過程で生じる静電気や絶縁基板表面に蓄積された電荷から基板上の回路や素子を保護する技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置を構成する液晶セルは、例えば複数のデータ線と複数の走査線とが格子状に形成されるとともに、画素電極、画素電極駆動用スイッチング素子である薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記する）等がマトリクス状に配置されたアクティブマトリクス基板と、対向電極等が配置された対向基板とが所定の間隔をもって配置されている。アクティブマトリクス基板と対向基板とは、スぺーサを混入したシール材により、一定の間隔を保って互いに電極形成面が対向するように貼り合わされ、これら２枚の基板間に液晶が封入されている。
【０００３】
上記構成のアクティブマトリクス基板を製造するにあたって、ＴＦＴは半導体製造プロセスを利用して形成される。ところが、製造プロセス中の多数の工程を経るうちに基板に静電気が帯電したり、プラズマ処理工程等の影響で基板表面に電荷が蓄積されることがある。特にガラスや石英などの絶縁性基板を用いる液晶表示装置用のアクティブマトリクス基板においては、帯電した静電気や基板表面に蓄積した電荷の逃げ道がないことから、これら静電気や電荷の存在に起因してＴＦＴの静電破壊や特性不良等の不具合が発生することがある。
【０００４】
そのため、従来は、基板の周縁部を囲むように静電気対策用の配線を設けるとともに、製造工程途中においては走査線やデータ線等の相互の信号線間を電気的に接続する短絡用配線を形成しておき、製造工程中で発生する静電気や電荷を短絡用配線を通じて基板外周の静電気対策配線に拡散させることにより、上記静電気や電荷に起因する突発的な過剰電流が内部のＴＦＴ等に流れないようにする対策が採られている。そして、この短絡用配線は、静電気などからＴＦＴ等の素子や配線を保護するために製造工程途中で必要とされるが、製造工程終了後は不要であり、また、その後の電気的特性検査工程等で相互の信号線間が短絡したままでは検査ができないため、製造工程終了後は何らかの方法により短絡用配線を切断する必要がある。
【０００５】
そこで、本出願人は、特開平１１−９５２５７号公報に記載されているような上記短絡用配線の形成、切断方法を提案した。本方法によれば、ＴＦＴの製造工程における各種膜の成膜、パターニング、コンタクトホールの形成、エッチング等の工程を行う際にこれと同時に短絡用配線を形成し、切断する方法であるため、短絡用配線の形成、切断のために特別な工程を追加する必要がないという点で優れた方法である。以下、上記公報に記載された短絡用配線の構成とその形成・切断方法について図面を参照して説明する。
【０００６】
図２はアクティブマトリクス基板の概略構成図である。この図に示すように、アクティブマトリクス基板７は、絶縁基板１２上に複数の走査線４と複数のデータ線３が互いに交差するように設けられ、これら走査線４とデータ線３で区画された領域が個々の画素８としてマトリクス状に構成されている。走査線４は多結晶シリコン膜で形成され、データ線３はアルミニウム等の金属膜で形成されている。これら複数の画素８がマトリクス状に形成されている領域が画素部９（画像表示領域）である。また、画素部９の周囲に、複数のデータ線３の各々に画像信号を供給するデータ線駆動回路１０が形成され、走査線４の両端には、各々の走査線４に画素選択用の走査信号を供給する走査線駆動回路１１がそれぞれ形成されている。
【０００７】
上記アクティブマトリクス基板７においては、静電気対策として、全ての信号配線１６，１７間を電気的に接続する第１の短絡用配線４１が形成されている。また、全ての走査線４間を電気的に接続する第２の短絡用配線４２が形成されている。さらに、全てのデータ線３間を電気的に接続する第３の短絡用配線４３が形成されている。これら全ての短絡用配線４１，４２，４３は、走査線４と同層の多結晶シリコン膜で形成されており、相互の短絡用配線４１，４２，４３間も電気的に接続されている。図２において、各短絡用配線４１，４２，４３の途中に「×」印を付けた箇所は、使用後に各短絡用配線４１，４２，４３を切断する際の切断部である。
【０００８】
図２４は、図２のアクティブマトリクス基板７における画素部９のコーナー部分を拡大して示す平面図である。この図に示すように、各画素８には、走査線４およびデータ線３に接続する画素スイッチング用のＴＦＴ２が設けられ、複数の画素８にわたって容量線６が延びている。ＴＦＴ２は、後で参照する図２９（Ｇ）に示すように、走査線４と一体に形成されたゲート電極２０と、第１層間絶縁膜２１を貫通するソースコンタクトホール２３を介してデータ線３と電気的に接続されたソース領域２５ａ，２５ｂと、第２層間絶縁膜２２および第１層間絶縁膜２１を貫通するドレインコンタクトホール２４を介して画素電極１と電気的に接続されたドレイン領域２６ａ，２６ｂとを有する半導体能動膜２７を備えている。そして、図２４に示すように、走査線４間を電気的に接続する第２の短絡用配線４２と、データ線３間を電気的に接続する第３の短絡用配線４３がそれぞれ形成されている。また、図中符号３７は各短絡用配線４２，４３の切断部であって、具体的には第１層間絶縁膜２１および第２層間絶縁膜２２を貫通する孔（以下、切断用孔という）のパターンである。
【０００９】
図２５は、図２のアクティブマトリクス基板７における信号配線と短絡用配線との接続構造を示す平面図である。この図に示すように、信号配線１６，１７はアルミニウム等の金属膜で形成されており、第１の短絡用配線４１とは異なる層に位置しているので、信号配線１６，１７と第１の短絡用配線４１とは、これらの間に位置する第１層間絶縁膜２１を貫通するコンタクトホール３４を介して電気的に接続されている。この接続構造はデータ線３についても同様であり、データ線３と第３の短絡用配線４３とは、これらの間に位置する第１層間絶縁膜２１を貫通するコンタクトホール３４を介して電気的に接続されている。そして、第１の短絡用配線４１の途中にも、第２の短絡用配線４２、第３の短絡用配線４３と同様、切断用孔３７が設けられている。
【００１０】
図２６は、図２のアクティブマトリクス基板７の端子の部分を示す平面図である。図２６および後で参照する図２９（Ｇ）に示すように、端子３０は、第２層間絶縁膜２２の開口部２２ａで露出するパッドであり、外部端子との接続が可能になっている。これら端子３０は第１層間絶縁膜２１の上層に形成されている。一方、複数の端子３０間を電気的に接続する短絡用配線３３は、第１層間絶縁膜２１の下層に走査線４と同時形成されるため、短絡用配線３３の一部である端子下シート膜３１と端子３０との電気的な接続は、第１層間絶縁膜２１に形成されたコンタクトホール３２によってなされている。この短絡用配線３３の途中にも、切断用孔３７が設けられている。
【００１１】
次に、上記構成のアクティブマトリクス基板７を製造する方法を、図２７〜図２９を用いて説明する。これらの図は、本従来例のアクティブマトリクス基板７の製造方法を示す工程断面図であって、いずれの図においても、その左側部分には図２４のＡ−Ａ’線に沿う断面図（画素ＴＦＴ部の断面図）、中央部分には図２５のＢ−Ｂ’線に沿う断面図（短絡用配線の切断部を含む静電気対策配線部の断面図）、右側部分には図２６のＣ−Ｃ’線に沿う断面図（端子部の断面図）を示している。なお、このアクティブマトリクス基板７は、ＴＦＴ２の半導体能動膜２７に多結晶シリコン膜を用いた、いわゆるポリシリコンＴＦＴ型アクティブマトリクス基板の例である。
【００１２】
まず、図２７（Ａ）に示すように、ガラス基板等の絶縁基板１２の表面に多結晶シリコン膜７８を形成した後、これをパターニングし、図２７（Ｂ）に示すように、画素ＴＦＴ部に島状の半導体能動膜２７を形成する。これに対して、静電気対策配線部および端子部では、多結晶シリコン膜７８を完全に除去する。次に、熱酸化法などを用いて半導体能動膜２７の表面にゲート酸化膜６５を形成する。その後、導電性の多結晶シリコン膜を全面に形成し、パターニングして、画素ＴＦＴ部にゲート電極２０を形成する。これに対して、静電気対策配線部および端子部では、多結晶シリコン膜を短絡用配線３３（第１、第２、第３の短絡用配線４１，４２，４３に相当する）および端子下シート膜３１として残す。
【００１３】
次に、図２７（Ｃ）に示すように、イオン注入法により半導体能動膜２７にソース領域２５ａ，２５ｂおよびドレイン領域２６ａ，２６ｂを形成した後、全面に第１層間絶縁膜２１を形成する。次に、画素ＴＦＴ部では第１層間絶縁膜２１のうち、ソース領域２５ｂに相当する部分、端子部では第１層間絶縁膜２１のうち、端子下シート膜３１に相当する部分にソースコンタクトホール２３、コンタクトホール３２をそれぞれ形成する。次に、アルミニウム膜等の金属膜を全面に成膜した後、これをパターニングして、画素ＴＦＴ部ではデータ線３の一部としてソース電極７３を形成する。併せて、静電気対策配線部では信号配線７４を形成し、端子部では端子３０を形成する。以上の工程により、第１，第３の短絡用配線４１，４３と、信号配線１６，１７およびデータ線３との間の配線接続がなされる。
【００１４】
次に、図２８（Ｄ）に示すように、全面に第２層間絶縁膜２２を形成する。その後、画素ＴＦＴ部では第２層間絶縁膜２２および第１層間絶縁膜２１のうち、ドレイン領域２６ｂに相当する部分にドレインコンタクトホール２４を形成する。併せて、静電気対策配線部では、短絡用配線３３上に第２層間絶縁膜２２および第１層間絶縁膜２１を貫通する切断用孔３７を形成する。
【００１５】
次に、全面にインジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）膜を成膜した後、図２８（Ｅ）に示すように、これをパターニングし、画素ＴＦＴ部では画素電極１を形成する。これに対して、静電気対策配線部および端子部では、ＩＴＯ膜を完全に除去する。
【００１６】
次に、図２９（Ｆ）に示すように、第２層間絶縁膜２２上に端子部において端子３０として露出させるべき領域が開口したレジストマスク７６を形成する。このレジストマスク７６は、画素ＴＦＴ部は全て覆っており、静電気対策配線部には上記の切断用孔３７に相当する位置に開口部を有している。この静電気対策配線部において、レジストマスク７６の開口部分は切断用孔３７よりも大きい。
【００１７】
その後、レジストマスク７６を用いてエッチングを行い、図２９（Ｇ）に示すように、端子部において端子３０を第２層間絶縁膜２２の開口部２２ａから露出させる。その後、静電気対策配線部では短絡用配線３３を切断し、この切断部によって各配線が電気的に分離される。
【００１８】
このように、本方法によれば、走査線４およびゲート電極２０の形成と同時に短絡用配線３３を形成することができ、データ線３や信号配線７４（１６，１７）のように短絡用配線３３とは異なる層に位置する配線間を短絡させる場合には、ＴＦＴ２のソースコンタクトホール２３の形成と同時にコンタクトホールを形成して、データ線３や信号配線７４と短絡用配線３３とを電気的に接続することができる。
【００１９】
また、短絡用配線３３を切断する方法をより詳細に説明すると、以下のようになる。別途図３０（Ａ）に示すように、第２層間絶縁膜２２を形成した後、ＴＦＴ２のドレインコンタクトホール２４を形成するのと同時に、短絡用配線３３上に相当する位置に第２層間絶縁膜２２および第１層間絶縁膜２１を貫通する切断用孔３７を形成する。そして、その上に一旦形成される画素電極形成用のＩＴＯ膜を除去した後、端子部において端子を開口させるためのフォトリソグラフィー工程を実施する。ただし、ここで形成するレジストマスク７６は端子上だけでなく、切断用孔３７の部分も開口しておく。なぜならば、フォトリソグラフィー工程を増やさないために、このレジストマスク７６を用いて後の短絡用配線切断のエッチングを行いたいからである。その後、端子開口のための第２層間絶縁膜２２のエッチングを行う。通常、このエッチングにはウェットエッチングのみが用いられるか、あるいはある程度ドライエッチングを行った後にウェットエッチングを併用する方法が採用されることが多い。その理由は、特に液晶表示装置用アクティブマトリクス基板では絶縁基板が用いられるため、ドライエッチングを用いた場合に基板表面がプラズマに晒されて電荷が蓄積されるのを避けたいからである。
【００２０】
したがって、通常、第２層間絶縁膜２２にはシリコン酸化膜系の絶縁膜が用いられるが、シリコン酸化膜をエッチング可能なエッチング液によって端子上の第２層間絶縁膜２２がエッチングされるのと同時に、仮に切断用孔３７から露出した短絡用配線３３をなす多結晶シリコン膜表面に自然酸化膜が形成されていたとしても、その自然酸化膜もエッチングされ、図３０（Ｂ）に示すように、短絡用配線３３の表面が若干オーバーエッチングされた状態となる。この自然酸化膜の除去は、次の短絡用配線切断工程において短絡用配線をなす多結晶シリコン膜のエッチングを確実にするという効果を持っている。そして、図３０（Ｃ）に示すように、ドライエッチング等を用いて切断用孔３７から露出した多結晶シリコン膜をエッチングすることにより、短絡用配線３３をこの箇所で確実に切断することができる。
【００２１】
【発明が解決しようとする課題】
ところで、近年、液晶表示装置の高機能化、高性能化への要求が高まっており、アクティブマトリクス基板に用いるＴＦＴにおいても、より一層の高速性が求められている。その場合、動作速度に大きな影響を与えるＴＦＴの半導体能動膜材料として、従来用いられてきた多結晶シリコンから単結晶シリコンへの転換が検討されている。半導体製造プロセスの分野においては、絶縁膜の上にシリコン単結晶薄膜を形成したＳＯＩ（Silicon On Insulator）技術が従来から知られており、ＳＯＩウェハを製造する手段としてＳＩＭＯＸ（Separation by IMplanted OXygen）技術、ウェハ貼り合わせ技術などが用いられる。特にウェハ貼り合わせ法によるＳＯＩウェハは、ＳＯＩ層の結晶性が良好な点、および支持基板に透明材料を用いることができるなど材料選択の幅が広い点で好ましい。そこで、単結晶シリコンＴＦＴを実現する上で液晶表示装置用アクティブマトリクス基板の材料の選択肢の一つとして、貼り合わせ法によるＳＯＱ（Silicon On Quartz）基板が検討されている。
【００２２】
しかしながら、貼り合わせ法によるＳＯＱ基板を用いてアクティブマトリクス基板を実際に製造したところ、上記の静電気保護対策を採用すると、以下のような問題点が発生することがわかった。貼り合わせ法によるＳＯＱ基板では、熱酸化法等により表面にシリコン酸化膜を形成した単結晶シリコン基板と石英基板とを、シリコン酸化膜側を石英基板に密着させた状態で熱処理を行って貼り合わせるため、シリコン酸化膜と石英基板との間には結晶の結合性が比較的弱い界面（以下、貼り合わせ界面という）が存在する。よって、このＳＯＱ基板を使用した場合の上記短絡用配線の切断工程における断面構造は、図１６（Ｂ）のようになる。
【００２３】
すなわち、この図に示すように、石英基板６３上にシリコン酸化膜からなる埋込酸化膜６２が積層され、石英基板６３と埋込酸化膜６２との界面が貼り合わせ界面となっている。そして、埋込酸化膜６２上に短絡用配線３３が形成され、埋込酸化膜６２上に順次積層された第１層間絶縁膜２１、第２層間絶縁膜２２には短絡用配線３３を露出させる切断用孔３７が形成されている。この断面構造において、上述した手順の如く、まず最初に端子部の端子を露出させるための第２層間絶縁膜２２のエッチングを行う。貼り合わせＳＯＱ基板を使用した場合には短絡用配線３３の下地がシリコン酸化膜からなる埋込酸化膜６２であるから、第２層間絶縁膜２２と同時に埋込酸化膜６２もエッチングされることになる。また、埋込酸化膜６２の膜厚は、ＳＯＱ基板の種類によって例えば数十ｎｍ〜数μｍ程度の範囲があるが、数百ｎｍ程度のものが多く用いられる。その場合、埋込酸化膜６２の膜厚が第２層間絶縁膜２２の膜厚に比べてかなり薄くなる場合がある。
【００２４】
この状況において、端子が露出するまで第２層間絶縁膜２２をエッチングしていると、その途中で短絡用配線３３下の埋込酸化膜６２が全てエッチングされ、エッチング液が貼り合わせ界面に到達する。ところが、図２８（Ｄ）に示した従来構造であれば、基板とその上に積層された絶縁膜との界面が強固であるので問題は生じないが、貼り合わせ界面を有するＳＯＱ基板では、上述したように、貼り合わせ界面の結晶の結合性が弱いためにエッチング液が染み込みやすく、図１６（Ｂ）に示したように、埋込酸化膜６２が貼り合わせ界面に沿って深く切れ込むようにエッチングされてしまう。このような状態になると、埋込酸化膜６２、第１層間絶縁膜２１、第２層間絶縁膜２２にわたって絶縁膜のクラックＣが発生したり、ひどい場合にはこの部分の絶縁膜が剥がれてしまうといった問題が発生していた。
【００２５】
この問題を回避するためには、第２層間絶縁膜のエッチングとして、貼り合わせ界面に沿ってエッチング液が染み込むようなことがないドライエッチングを用いることが考えられるが、上述したように、ドライエッチングでは基板表面に電荷が蓄積されたり、プラズマによるダメージを受けるという点で好ましくない。あるいは、端子部の第２層間絶縁膜のエッチングと静電気対策配線部の第２層間絶縁膜のエッチングを別工程に分けて行うという方法も考えられるが、その場合、工程数が多くなり、従来の工程を極力複雑化することなく、短絡用配線の形成・切断が行えるという本方法の利点が損なわれるので、やはり好ましくない。いくら完全な静電気対策を行ったとしても、そのために製造プロセスが複雑化して、多大な製造コストの高騰やＴＡＴ（Turn Around Time, 製品着工から完成までの時間）の増大を招くのでは意味がなくなってしまう。
【００２６】
本発明は、上記の課題を解決するためになされたものであって、上記のような短絡用配線による静電気対策を施した液晶装置、電気光学装置、半導体装置等、各種電子デバイスに用いる基板において、エッチングによる短絡用配線の切断時に切断部周辺の絶縁膜のクラックや剥がれを確実に防止する手段を提供することを目的とする。さらに本発明は、上記絶縁膜のクラックや剥がれの防止にあたり、従来の製造プロセスを極力複雑化しない手段を提供することを目的とする。
【００４１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の液晶装置用基板の製造方法は、一対の基板間に液晶が挟持されてなる液晶装置の一方の基板を構成し、基板と、該基板上に設けられた下地酸化膜と、複数の信号線と、前記下地酸化膜上に設けられ、製造工程中に前記複数の信号線間を電気的に接続する短絡用配線と、シリコン膜を半導体能動膜とする薄膜トランジスタとを有する液晶装置用基板の製造方法であって、表面に酸化膜を形成したシリコン基板の該酸化膜側と前記基板とを貼り合せ、前記基板上に前記下地酸化膜及び前記シリコン膜を形成する工程と、前記下地酸化膜上の前記シリコン膜をパターニングすることにより、前記薄膜トランジスタの前記半導体能動膜を形成すると同時に、前記信号線間に、島状にエッチング停止層を形成する工程と、前記半導体能動膜の表面にゲート絶縁膜を形成すると同時に前記エッチング停止層の表面にシリコン酸化膜を形成する工程と、前記下地酸化膜上に前記エッチング停止層上を横断するように前記短絡用配線を形成する工程と、前記短絡用配線を覆う絶縁膜を形成する工程と、前記絶縁膜に、前記短絡用配線を切断するための孔を前記エッチング停止層の形成領域上に形成する工程と、前記短絡用配線の表面に形成された酸化膜を前記孔を通してウェットエッチングして除去する工程と、前記短絡用配線を前記孔を通して切断すると共に前記エッチング停止層をエッチングする工程とを有し、前記半導体能動膜を形成すると同時に前記エッチング停止層を形成する工程において、前記エッチング停止層を、前記ウェットエッチングして除去する工程におけるエッチング液が前記下地酸化膜に達しないように前記孔の外形よりも大きく形成し、前記短絡用配線を前記孔を通して切断すると共に前記エッチング停止層をエッチングする工程において、前記エッチング停止層と該エッチング停止層の表面に形成されたシリコン酸化膜とを前記孔の外形に沿って前記下地酸化膜上に残すことを特徴とする。
【００４２】
また、前記エッチング停止層を、単結晶シリコン膜で形成することを特徴とする。
【００４３】
上記本発明の液晶装置用基板の製造方法によれば、上記本発明の液晶装置用基板を容易に製造することができ、短絡用配線の切断工程に伴う絶縁膜のクラックや剥がれの発生が防止されるという上記の効果を得ることができる。
【００４４】
また、本発明の液晶装置用基板の製造方法は、一対の基板間に液晶が挟持されてなる液晶装置の一方の基板を構成し、基板と、該基板上に設けられた下地酸化膜と、複数の信号線と、これら複数の信号線の各々に接続された複数の画素電極と、前記下地酸化膜上に設けられ、製造工程中に前記複数の信号線間を電気的に接続する短絡用配線と、シリコン膜を半導体能動膜とする薄膜トランジスタとを有する液晶装置用基板の製造方法であって、表面に酸化膜を形成したシリコン基板の該酸化膜側と前記基板とを貼り合せ、前記基板上に前記下地酸化膜及び前記シリコン膜を形成する工程と、前記下地酸化膜上の前記シリコン膜をパターニングすることにより、前記薄膜トランジスタの前記半導体能動膜を形成すると同時に、前記信号線間に、島状にエッチング停止層を形成する工程と、残存した前記シリコン膜の表面にシリコン酸化膜を形成し、前記半導体能動膜の表面にゲート絶縁膜を形成すると同時に前記エッチング停止層の表面にシリコン酸化膜を形成する工程と、全面に前記薄膜トランジスタのゲート電極材料膜を成膜してこれをパターニングすることにより、前記信号線をなす走査線および前記薄膜トランジスタのゲート電極を形成すると同時に前記エッチング停止層上を横断するように前記短絡用配線を形成する工程と、前記薄膜トランジスタの前記半導体能動膜中に不純物を導入してソース領域およびドレイン領域を形成する工程と、前記薄膜トランジスタおよび前記短絡用配線を覆う第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜をパターニングすることにより、該第１層間絶縁膜を貫通して前記薄膜トランジスタのソース領域に達するソースコンタクトホールを形成する工程と、導電膜を成膜してこれをパターニングすることにより、前記ソースコンタクトホールを通じて前記ソース領域と電気的に接続される前記信号線をなすデータ線を形成すると同時に端子を形成する工程と、前記データ線および前記端子を覆う第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜および前記第１層間絶縁膜をパターニングすることにより、これら層間絶縁膜を貫通して薄膜トランジスタのドレイン領域に達するドレインコンタクトホールを形成すると同時に前記短絡用配線を切断するための孔を前記エッチング停止層の形成領域上に形成する工程と、前記ドレインコンタクトホールを通じて前記ドレイン領域と電気的に接続される前記画素電極を形成する工程と、前記第２層間絶縁膜上にマスクパターンを形成して該第２層間絶縁膜のウェットエッチングを行うことにより、前記端子表面を露出させると同時に前記孔を通して前記短絡用配線表面に形成された自然酸化膜を除去する工程と、前記孔を通して前記短絡用配線のエッチングを行うことにより、前記短絡用配線を切断すると共に前記エッチング停止層をエッチングする工程とを有し、前記半導体能動膜を形成すると同時に前記エッチング停止層を形成する工程において、前記エッチング停止層を、前記ウェットエッチングを行う工程におけるエッチング液が前記下地酸化膜に達しないように前記孔の外形よりも大きく形成し、前記孔を通して前記短絡用配線のエッチングを行うことにより、前記短絡用配線を切断すると共に前記エッチング停止層をエッチングする工程において、前記エッチング停止層と該エッチング停止層の表面に形成されたシリコン酸化膜とを前記孔の外形に沿って前記下地酸化膜上に残すことを特徴とする。
【００４５】
また、前記薄膜トランジスタの半導体能動膜およびエッチング停止層をなすシリコン膜が単結晶シリコン膜であることを特徴とする。
【００４６】
上記本発明の液晶装置用基板の製造方法によれば、ＴＦＴの半導体能動膜と同時にエッチング停止層を形成し、ＴＦＴのゲート電極と同時に短絡用配線を形成する。したがって、半導体能動膜およびエッチング停止層がシリコン膜からなり、ＴＦＴのゲート電極材料に多結晶シリコン膜を用いれば短絡用配線も多結晶シリコン膜となる。その後、ＴＦＴのソース領域、ドレイン領域を形成し、ＴＦＴを第１層間絶縁膜で覆うが、ソース領域に接続されるデータ線を形成するのと同時に、データ線と同層を用いて各種信号配線の末端に外部配線と接続するための端子を形成する。
【００４７】
さらに、データ線や端子を第２層間絶縁膜で覆った後、ドレイン領域に画素電極を接続するためのドレインコンタクトホールを開口するが、この工程を利用して短絡用配線上に孔を同時に開口する。その後、画素部では画素電極を形成するが、この工程を経るうちに例えば多結晶シリコン膜からなる短絡用配線の表面に自然酸化膜が形成されることがある。この自然酸化膜が存在すると、後の短絡用配線の切断工程で短絡用配線がうまくエッチングされないことがある。したがって、切断工程の前に短絡用配線表面の自然酸化膜を除去する工程が必要になるが、本発明の方法ではこの工程を端子部の開口工程で兼用させている。この時、従来の方法では問題が生じていたが、本発明の方法ではエッチング停止層の存在により絶縁膜のクラックの問題は生じない。最後に、孔が開口した状態のままで短絡用配線のエッチングを行えば、短絡用配線を切断することができる。
【００４８】
このように、本発明の液晶装置用基板の製造方法によれば、各種の成膜、パターニング、エッチング工程などを兼用することによって短絡用配線の形成・切断がＴＦＴや端子部の形成と同時に行われるため、特に静電気対策を行わない（短絡用配線を形成しない）場合と比べて製造プロセスが複雑になることがない。厳密に言えば、短絡用配線のエッチングは勿論追加することになるが、それとてもフォトリソグラフィー工程が増えるわけではなく、端子部の開口工程でのマスクパターンを利用してエッチングを行うだけである。よって、従来の製造プロセスと比較しても工程に費やす時間や手間をそれ程変えることなく、静電気対策を実施することができる。さらに、本製造方法においては、製造プロセスにおける最終工程に最も近い端子部の開口工程の後で短絡用配線の切断を行うので、製造プロセスの大部分にわたって短絡用配線が機能しており、極めて有効な静電気対策となる。
【００４９】
また、前記第２層間絶縁膜は、ＢＰＳＧ膜とＮＳＧ膜との積層構造からなることを特徴とする。
【００５０】
また、前記短絡用配線を、多結晶シリコン膜から形成することを特徴とする。
【００５５】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１ないし図１６を参照して説明する。
図１は、本実施の形態の液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等を含む等価回路図、図２は、液晶装置に用いられる駆動回路内蔵型のアクティブマトリクス基板（液晶装置用基板）の構成を模式的に示すブロック図、図３は、このアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図、である。
なお、以下の全ての図面においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに平面寸法や膜厚等の縮尺を適宜異ならせてある。
【００５６】
［液晶装置要部の構成］
本実施の形態の液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数の画素は、画素電極１と当該画素電極１を制御するためのＴＦＴ２がマトリクス状に複数形成されており、画像信号を供給するデータ線３（信号線）が当該ＴＦＴ２のソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２のゲート電極に走査線４（信号線）が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２を一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００５７】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に蓄積容量部５を付加する。符号６は、蓄積容量部５の上部電極をなす容量線である。この蓄積容量部５により、画素電極１の電圧はソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、蓄積容量部を形成する方法としては、容量線を設ける代わりに、前段の走査線との間で容量を形成しても良い。
【００５８】
本実施の形態の液晶装置に用いられるアクティブマトリクス基板７においては、図２および図３に示すように、絶縁基板１２上に複数の走査線４と複数のデータ線３が互いに交差するように設けられ、これら走査線４とデータ線３で区画された領域が個々の画素８としてマトリクス状に配置されている。走査線４は不純物がドーピングされた多結晶シリコン膜で形成され、データ線３はアルミニウム等の金属膜あるいは合金膜で形成されている。これら複数の画素８がマトリクス状に形成されている領域が画素部（画像表示領域）９である。また、画素部９の周囲に、複数のデータ線３の各々に画像信号を供給するデータ線駆動回路１０が形成され、走査線４の両端には、各々の走査線４に画素選択用の走査信号を供給する走査線駆動回路１１がそれぞれ形成されている。
【００５９】
また、図２に示すように、絶縁基板１２の周縁部のうち、データ線駆動回路１０が設けられた辺側の周縁部には、各種の信号が入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の端子１３，１４，１５が形成され、これらの端子１３，１４，１５からは、走査線駆動回路１１およびデータ線駆動回路１０を駆動するためのアルミニウム膜等の低抵抗金属膜や金属シリサイド膜からなる複数の信号配線１６，１７がそれぞれ引き廻されている。また、信号配線１６，１７の途中位置には、後述する静電保護回路１８，１９が形成されている。
【００６０】
図１および図３に示すように、各画素８には走査線４およびデータ線３に接続する画素スイッチング用のＴＦＴ２が形成されている。また、各画素８に向けて容量線６も形成されている。ＴＦＴ２は、後で参照する図１５（Ｑ）に示すように、走査線４と一体に形成されたゲート電極２０と、第１層間絶縁膜２１を貫通するソースコンタクトホール２３を介してデータ線３と電気的に接続されたソース領域２５ａ，２５ｂと、第２層間絶縁膜２２および第１層間絶縁膜２１を貫通するドレインコンタクトホール２４を介して画素電極１と電気的に接続されたドレイン領域２６ａ，２６ｂとを有する半導体能動膜２７を備えている。本実施の形態の場合、半導体能動膜２７は単結晶シリコン膜で構成されており、この単結晶シリコン膜は、元々は貼り合わせＳＯＱ基板の単結晶シリコン層からなるものである。
【００６１】
図５は、アクティブマトリクス基板７の端子部を示す平面図である。図５および図１５（Ｑ）に示すように、端子３０（図２の端子１３，１４，１５に相当する）は、第２層間絶縁膜２２の開口部２２ａで露出するパッドであり、外部端子との接続が可能になっている．これら端子３０は、第１層間絶縁膜２１の上層に形成されている。一方、後述する短絡用配線３３は、第１層間絶縁膜２１の下層に走査線４と同時に形成されるため、短絡用配線３３の一部である端子下シート膜３１と端子３０との電気的な接続は、第１層間絶縁膜２１に形成されたコンタクトホール３２によって行われている。
【００６２】
このような構成を有するアクティブマトリクス基板７において、上記のＴＦＴ２、各種の配線、走査線駆動回路１１、およびデータ線駆動回路１０は、半導体製造プロセスを利用して形成される。ここで、アクティブマトリクス基板７には絶縁基板１２が用いられていることから、静電気などに起因する不具合が発生しやすいので、本実施の形態では以下の静電気対策を施してある。
【００６３】
まず、本実施の形態では、図２に示すように、走査線４およびＴＦＴ２のゲート電極２０を形成する工程を兼用して、全ての信号配線１６，１７に電気的に接続する第１の短絡用配線４１を形成してある。また、走査線４およびＴＦＴ２のゲート電極２０を形成する工程を兼用して、全ての走査線４に電気的に接続する第２の短絡用配線４２を形成してある。さらに、走査線４およびＴＦＴ２のゲート電極２０を形成する工程を兼用して、全てのデータ線３に電気的に接続する第３の短絡用配線４３を形成してある。ここで、第１、第２、および第３の短絡用配線４１，４２，４３は、走査線４とＴＦＴ２のゲート電極２０と一括してパターニングされた多結晶シリコン膜で形成されている。したがって、第１および第３の短絡用配線４１，４３は、信号配線１６，１７およびデータ線３とは異なる層間に位置しているため、図４に示すように、第１および第３の短絡用配線４１，４３と信号配線１６，１７およびデータ線３とは、上記第１層間絶縁膜２１に形成されたコンタクトホール３４を介して電気的に接続されている。
【００６４】
このようにして、第１、第２、および第３の短絡用配線４１，４２，４３をそれぞれ信号配線１６，１７、走査線４、およびデータ線３に接続しておくと、これらの配線構造を形成した以降に行われる工程において静電気などが発生しても、この電荷は第１、第２、および第３の短絡用配線４１，４２，４３を介して基板外周側に拡散し、突発的な過剰電流が走査線４、画素部９、走査線駆動回路１１、データ線駆動回路１０等には流れないので、これら全ての部分を静電気から保護することができる。
【００６５】
図６に示すように、アクティブマトリクス基板７はマザー基板３５上に複数（この例では４個）形成され、このマザー基板３５から各アクティブマトリクス基板７が切り出される場合がある。この場合には、図６における領域Ｄを図７に拡大して示すように、各アクティブマトリクス基板７の外周側に第１、第２、および第３の短絡用配線４１，４２，４３に電気的に接続された静電気対策配線４４を設け、この基板外周に静電気の電荷を拡散させる構成を採ることができる。この場合には、第１、第２、および第３の短絡用配線４１，４２，４３と電気的に接続された静電気対策配線４４は、隣接するアクティブマトリクス基板７の間で最終工程まで互いに接続され、マザー基板３５の切断時にアクティブマトリクス基板７間で切り離される。このように構成しておくと、静電気対策配線４４を広範囲に分散した状態に配置した状態にしておけるので、電荷の集中が防止され、さらに効果が向上する。
【００６６】
ただし、第１、第２、および第３の短絡用配線４１，４２，４３は、アクティブマトリクス基板７の製造工程が終了した後は不要であり、また、後の電気的特性検査工程などで支障を来すため、図２中に「×」印を付した位置で、図９ないし図１５を参照して後述するように、途中の工程を利用して第１層間絶縁膜２１および第２層間絶縁膜２２に切断用孔３７を形成し、この切断用孔３７を介して短絡用配線３３（第１、第２、および第３の短絡用配線４１，４２，４３）にエッチングを施すことによって切断する。このため、製造工程の途中まで、第１、第２、および第３の短絡用配線４１，４２，４３はそれぞれ信号配線１６，１７、走査線４、およびデータ線３に接続しているが、切断用孔３７を介してのエッチング後は、信号配線１６，１７、走査線４、およびデータ線３の各々が電気的に分離されることになる。これにより、アクティブマトリクス基板７をそれぞれ切断する前のマザー基板３５の状態で電気的特性の検査を行うことができる。
【００６７】
したがって、図３ないし図５には、第１、第２、および第３の短絡用配線４１，４２，４３がそれぞれ図示されているが、これら短絡用配線４１，４２，４３の途中に設けられた符号３７で示した矩形が切断用孔（第１層間絶縁膜２１および第２層間絶縁膜２２を貫通する孔の外形）である。そして、これが本発明の最大の特徴点であるが、切断用孔３７の下方に、切断用孔３７の外形よりも大きい外形を有するエッチング停止層３８が、いわば座布団を敷いたように設けられている。本実施の形態の場合、エッチング停止層３８はＴＦＴ２の半導体能動膜２７と同じ単結晶シリコン膜で構成されており、シリコン酸化膜系のエッチングに対して充分に大きい選択比を有している。
【００６８】
なお、図２に示した静電保護回路１８，１９としては、各種の回路を利用できるが、例えば図８に示すように、保護抵抗４６と、プッシュプル配列されたＰチャネル型ＴＦＴ４７とＮチャネル型ＴＦＴ４８とを利用したものを用いることができ、それぞれの正電源ＶDDおよび負電源ＶSSとの間にダイオードを構成する。また、本実施の形態では、第１の短絡用配線４１を信号配線１６（または１７）に接続するのは、必ず、端子１３（または１４，１５）と保護抵抗４６との間である。この構成により、端子１３（または１４，１５）、あるいは第１の短絡用配線４１から入った静電気は、保護抵抗４６および静電保護回路１８（または１９）を通過しないとデータ線駆動回路１０および走査線駆動回路１１に達しない。このような構成とすることで、静電気は静電保護回路１８（または１９）に確実に吸収され、データ線駆動回路１０および走査線駆動回路１１を確実に保護することができる。
【００６９】
［アクティブマトリクス基板の製造方法］
このような静電保護対策を行いながら、アクティブマトリクス基板７を製造する方法を、図９ないし図１５を参照して以下説明する。これらの図は、本実施の形態のアクティブマトリクス基板７の製造方法を示す工程断面図であって、いずれの図においても、その左側部分には図３のＡ−Ａ’線における断面図（画素ＴＦＴ部の断面図）、中央部分には図４のＢ−Ｂ’線における断面図（短絡用配線の切断用孔を含む静電気対策配線部（図２に「×」印を付した部分）の断面図）、右側部分には図５のＣ−Ｃ’線における断面図（端子１３，１４，１５が形成されている端子部の断面図）を示す。
【００７０】
まず、図９（Ａ）に示すように、熱酸化法等により表面にシリコン酸化膜を形成した単結晶シリコン基板と石英基板とを、シリコン酸化膜側を石英基板に密着させた状態で熱処理を行って貼り合わせ、エッチング等により単結晶シリコン層を薄膜化した、貼り合わせＳＯＱ基板を準備する。したがって、埋込酸化膜６２（シリコン酸化膜、下地酸化膜）と石英基板６３との間の界面は貼り合わせ界面となる。また、埋込酸化膜６２の膜厚は例えば４００ｎｍ程度、単結晶シリコン層６１の膜厚は例えば１００ｎｍ程度である。
【００７１】
次に、図９（Ｂ）に示すように、単結晶シリコン層６１をフォトリソグラフィー技術を用いてパターニングし、画素ＴＦＴ部の側に島状の半導体能動層２７を形成する。これに対して、静電気対策配線部の側では後で形成する切断用孔３７に対応する位置に切断用孔３７よりも大きい外形を有するエッチング停止層３８を形成する。また、端子部の側では単結晶シリコン層６１を完全に除去する。
【００７２】
次に、図９（Ｃ）に示すように、熱酸化法等により、半導体能動層２７の表面に膜厚が約５０ｎｍ〜約１５０ｎｍのシリコン酸化膜からなるゲート酸化膜６５を形成する。あるいは、熱酸化膜を約５ｎｍ〜約１００ｎｍ、好ましくは３０ｎｍ形成した後、全面にＣＶＤ法等によりシリコン酸化膜を約１０ｎｍ〜約１００ｎｍ、好ましくは５０ｎｍ堆積し、それら２層のシリコン酸化膜によりゲート絶縁膜６５を形成してもよい。また、ゲート絶縁膜６５をより高耐圧化するためにシリコン窒化膜を用いてもよい。いずれにしても、この時、半導体能動層２７の表面と同時に、エッチング停止層３８の表面にもシリコン酸化膜が形成される。
【００７３】
次に、図１０（Ｄ）に示すように、ゲート電極２０などを形成するための多結晶シリコン膜６６を基板全面に形成した後、リンを熱拡散し、多結晶シリコン膜６６を導電化する。または、多結晶シリコン膜の成膜と同時にリンを導入したドープトシリコン膜を用いても良い。
【００７４】
次に、図１０（Ｅ）に示すように、多結晶シリコン膜６６をフォトリソグラフィー技術を用いてパターニングし、画素ＴＦＴ部の側にゲート電極２０を形成する。これに対して、静電気対策配線部の側には多結晶シリコン膜６６を短絡用配線３３（第１、第２、および第３の短絡用配線４１，４２，４３に相当する）として残存させる。この短絡用配線３３はエッチング停止層３８上を横断するように形成される。また、端子部の側には、多結晶シリコン膜６６を端子下シート膜３１として残存させる。
【００７５】
次に、図１０（Ｆ）に示すように、画素ＴＦＴ部および図示しない駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極２０をマスクとして、約０．１×１０１３／ｃｍ２〜約１０×１０１３／ｃｍ２のドーズ量で低濃度の不純物イオン６７（リンイオン）の注入を行い、画素ＴＦＴ部の側には、ゲート電極２０に対して自己整合的に低濃度のソース領域２５ａ、および低濃度のドレイン領域２６ａを形成する。ここで、ゲート電極２０の真下に位置し、不純物イオン６７が導入されなかった部分は半導体能動膜２７のままのチャネル領域６８となる。なお、本実施の形態では静電気対策配線部上および端子部上はレジストマスク６９で覆っておき、エッチング停止層３８や端子下シート膜３１に不純物イオンが導入されないようにしているが、レジストマスクで覆わない手法をとっても本発明の目的に対して何ら支障はない。
【００７６】
次に、図１１（Ｇ）に示すように、画素ＴＦＴ部では、ゲート電極２０よりも幅の広いレジストマスク７０を形成して高濃度の不純物イオン７１（リンイオンを約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量で注入し、高濃度のソース領域２５ｂおよびドレイン領域２６ｂを形成する。なお、前工程と同様、静電気対策配線部上および端子部上はレジストマスク７０で覆っても覆わなくても良い。
【００７７】
これらの不純物導入工程に代えて、低濃度の不純物の注入を行わずにゲート電極２０より幅の広いレジストマスクを形成した状態で高濃度の不純物（リンイオン）を注入し、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極２０の上に高濃度の不純物（リンイオン）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成しても良いことは勿論である。
【００７８】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部９およびＮチャネルＴＦＴ部をレジストマスクで被覆保護して、ゲート電極２０をマスクとして、約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量でボロンイオンを注入することにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成と同様に、ゲート電極２０をマスクとして、約０．１×１０１３／ｃｍ２〜約１０×１０１３／ｃｍ２のドーズ量で低濃度の不純物（ボロンイオン）を導入して、単結晶シリコン膜に低濃度領域を形成した後、ゲート電極２０よりも幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量で注入し、ＬＤＤ（Lightly Doped Drain）構造のソース領域およびドレイン領域を形成しても良い。また、低濃度の不純物注入を行わずに、ゲート電極２０より幅の広いマスクを形成した状態で高濃度の不純物（ボロンイオン）を注入し、オフセット構造のソース領域およびドレイン領域を形成しても良い。これらのイオン注入工程によって、トランジスタのＣＭＯＳ化が可能になり、周辺駆動回路の同一基板上への内蔵化が可能となる。
【００７９】
次に、図１１（Ｈ）に示すように、ゲート電極２０、短絡用配線３３および端子下シート膜３１の表面側にＣＶＤ法などにより例えば８００℃程度の温度条件下で膜厚が約５００ｎｍ〜約１５００ｎｍのＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１層間絶縁膜２１を形成する。
【００８０】
次に、図１２（Ｉ）に示すように、フォトリソグラフィー技術を用いて、画素ＴＦＴ部の側では第１層間絶縁膜２１のうち、ソース領域２５ｂに対応する部分にソースコンタクトホール２３を形成し、端子部の側では第１層間絶縁膜２１のうち、端子下シート膜３１に対応する部分にコンタクトホール３２を形成する。
【００８１】
次に、図１２（Ｊ）に示すように、第１層間絶縁膜２１の表面側に、ソース電極、信号配線、端子等を構成するためのアルミニウム膜７２をスパッタ法などで形成する。この際、アルミニウムなどの金属膜の他に、金属シリサイド膜や金属合金膜を用いても良い。
【００８２】
その後、図１２（Ｋ）に示すように、フォトリソグラフィー技術を用いてアルミニウム膜７２をパターニングし、画素ＴＦＴ部では、データ線３の一部としてソース電極７３を形成する。併せて、静電気対策配線部には信号配線７４（信号配線１６，１７を形成し、端子部の側では端子３０（端子１３，１４，１５）を形成する。
【００８３】
これら図１２（Ｉ）〜（Ｋ）の工程を利用して、図４を参照して説明した第１および第３の短絡用配線４１，４３と、信号配線１６，１７およびデータ線３との間の配線接続が行われる。
【００８４】
次に、図１３（Ｌ）に示すように、ソース電極７３、信号配線７４および端子３０の表面側に、ＣＶＤ法等により例えば４００℃程度の温度条件下で膜厚が約５０ｎｍ〜約１５００ｎｍのＢＰＳＧ膜（ボロンやリンを含むシリケートガラス膜）と、約１０ｎｍ〜約３０ｎｍのＮＳＧ膜の少なくとも２層を含む第２層間絶縁膜２２を形成する。
【００８５】
次に、図１３（Ｍ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィー技術およびドライエッチング法などを用いて、第２層間絶縁膜２２および第１層間絶縁膜２１のうち、ＴＦＴ２のドレイン領域２６ｂに対応する部分にドレインコンタクトホール２４を形成する。併せて、静電気対策配線部の側では、短絡用配線３３（第１、第２、および第３の短絡用配線４１，４２，４３に相当する）の上に切断用孔３７を形成する。この工程で、切断用孔３７の部分で短絡用配線３３が外部に露出した状態となる。
【００８６】
次に、図１４（Ｎ）に示すように、第２層間絶縁膜２２の表面側に、後で画素電極１となる膜厚が約４０ｎｍ〜約２００ｎｍのＩＴＯ膜７５をスパッタ法などで形成した後、図１４（Ｏ）に示すように、フォトリソグラフィー技術を用いてＩＴＯ膜７５をパターニングし、画素ＴＦＴ部では画素電極１を形成する。これに対して、静電気対策配線部および端子部では、ＩＴＯ膜７５を完全に除去する。ここで、画素電極１の材料としては、ＩＴＯ膜に限らず、Ｓｎ０ｘ膜やＺｎＯｘ膜などの高融点の金属酸化物等からなる透明電極材料を使用することも可能である。これらの材料であれば、コンタクトホール内でのステップカバレージも実用に耐えるものである。
【００８７】
次に、図１５（Ｐ）に示すように、第２層間絶縁膜２２の表面側に、端子部において端子３０として露出させるべき領域が開口したレジストマスク７６を形成する。このレジストマスク７６は、本来は端子３０を露出させるために用いられるものであるが、ここでは短絡用配線３３の切断時にも兼用するマスクとするため、静電気対策配線部の側にも切断用孔３７に相当する位置に開口部を設けておく。
【００８８】
その後、図１５（Ｑ）に示すように、レジストマスク７６を介して第２層間絶縁膜２２のウェットエッチングを行い、端子部において端子６ｃを開口部２２ａから露出させる。ここまでの工程、すなわち切断用孔３７から短絡用配線３３が露出した後、ＩＴＯ膜７５の成膜、エッチング等を行う工程を経る間で、多結晶シリコン膜からなる短絡用配線３３の表面に自然酸化膜（シリコン酸化膜）が形成される。ところが、短絡用配線３３の表面も、第２層間絶縁膜２２のウェットエッチング時に用いるエッチング液に晒されるので、その自然酸化膜もエッチングされ、短絡用配線３３の表面は多結晶シリコン膜がむき出しの状態となる。これにより、次に短絡用配線３３を切断する際に多結晶シリコン膜が確実にエッチングされ、短絡用配線３３が確実に切断されることになる。
【００８９】
さらに、静電気対策配線部の側では、ドライエッチング等を用いて切断用孔３７から露出した短絡用配線３３をエッチングすることにより、短絡用配線３３をこの箇所で切断する。これにより、データ線３、走査線４、信号配線７４（１６，１７）等の各配線が電気的に分離される。特に本実施の形態の場合、このように製造工程の最終工程で短絡用配線３３（第１，第２，および第３の短絡用配線４１，４２，４３）を切断するので、それ以前の多くの工程で発生する静電気に対して短絡用配線３３が有効に機能する。なお、短絡用配線３３の切断時に、多結晶シリコン膜からなる短絡用配線３３をエッチングすると、単結晶シリコン膜からなるその下のエッチング停止層３８もエッチングされるため、図１５（Ｑ）に示したように、短絡用配線３３切断後の状態では切断用孔３７の内部にあたるエッチング停止層３８が除去され、周縁部のエッチング停止層３８のみが環状に残った状態になる場合がある。ところが、そのような状態になったとしても、既にエッチング停止層３８の役目は終わった後なので何ら支障はない。
【００９０】
［本実施の形態の効果］
以上説明したように、本実施の形態によれば、データ線駆動回路１０および走査線駆動回路１１の各々に向けて複数の端子３０（１３，１４，１５）からそれぞれ引き回された信号配線７４（１６，１７）を第１の短絡用配線４１で電気的に接続した状態で各工程を実施する。よって、製造工程中に静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷が第１の短絡用配線４１を介して基板外周側に拡散するので、過剰な電流がデータ線駆動回路１０および走査線駆動回路１１に突発的に流れることがない。その結果、データ線駆動回路１０および走査線駆動回路１１を保護することができる。しかも、ＴＦＴ２の形成工程、各種配線の形成工程、さらには端子３０の形成工程におけるコンタクトホールの形成、パターニング、エッチング等の工程を兼用しながら、第１の短絡用配線４１の形成、切断用孔３７の形成、この切断用孔３７を通した第１の短絡用配線４１の切断を行うことができる。したがって、静電気対策を施さない場合と比べても、特に製造プロセスが複雑になることはない。
【００９１】
同様に、走査線４の各々に電気的に接続された第２の短絡用配線４２を利用して過剰な電流が走査線４に突発的に流れるのを防止するので、走査線４や画素部９を保護することができる。さらに、データ線３の各々に電気的に接続された第３の短絡用配線４３を利用して過剰な電流がデータ線３に突発的に流れるのを防止するので、データ線３や画素部９を保護することができる。
【００９２】
以上は静電気対策としての短絡用配線を設けたことによる効果であるが、特に本実施の形態の場合は、短絡用配線３３の下にエッチング停止層３８を設けたことにより短絡用配線３３の切断時に格別な効果が得られる。すなわち、従来の短絡用配線の切断部の構造では、図１６（Ｂ）に示したように、短絡用配線が埋込酸化膜上に直接形成されていたため、端子部開口のための第２層間絶縁膜のエッチングを行うと、基板と埋込酸化膜の界面でエッチングが過剰に進行し、これが絶縁膜クラックや剥がれの原因となっていた。
【００９３】
これに対して、本実施の形態の構造では、図１６（Ａ）に示したように、短絡用配線３３と埋込酸化膜６２との間にエッチング停止層３８が介在し、このエッチング停止層３８は単結晶シリコン膜であるから、第２層間絶縁膜２２（ＢＰＳＧ膜とＮＳＧ膜の積層膜）のエッチングに対する耐性を充分に有しているので、エッチング停止層３８のところでエッチングは停止し、埋込酸化膜６２が基板６３との貼り合わせ界面までエッチングされることはない。その結果、本実施の形態によれば、短絡用配線３３の切断工程に伴う絶縁膜のクラックや剥がれの発生を確実に防止することができる。その結果、静電破壊等に起因する表示欠陥が少なく、高画質、高信頼性の液晶装置を実現することができる。
【００９４】
なお、エッチング停止層３８の表面にゲート絶縁膜をなすシリコン酸化膜６５が形成されているので、実際はエッチング液がエッチング停止層３８表面に到達した後、エッチングがシリコン酸化膜６５に沿って横方向に進行する。図１６（Ａ）を見る限り、あくまでも図面上は、オーバーエッチ分が大きくなると、エッチングがシリコン酸化膜６５を経由して埋込酸化膜６２にまで達するようにも見えてしまう。しかしながら、実際には膜厚方向の寸法に対して横方向の寸法ははるかに大きく、また、エッチング停止層３８の外周部が切断用孔３７の外側にはみ出す部分の寸法を、第２層間絶縁膜２２のエッチング条件との兼ね合いで適宜設定することにより、エッチングが埋込酸化膜６２にまで達しないようにすることは容易に可能である。
【００９５】
さらに本実施の形態の場合、エッチング停止層３８をＴＦＴ２の半導体能動膜２７と同層の単結晶シリコン膜で構成しており、ＴＦＴ２の半導体能動膜２７の形成工程を用いてエッチング停止層３８のパターニングを行っている。したがって、エッチング停止層３８の形成に関しても新たな工程を追加する必要がなく、この点からも製造プロセスを複雑化することがない。
【００９６】
［第２の実施の形態］
以下、本発明の第２の実施の形態の液晶装置について図１７および図１８を用いて説明する。
図２に示した第１の実施の形態では、第１、第２、および第３の短絡用配線４１，４２，４３をそれぞれ信号配線１６，１７、走査線４、およびデータ線３に接続し、アクティブマトリクス基板７の製造工程が終了した後に各線を分離した。これに対して、本実施の形態では、図１７および図１８に示すように、データ線駆動回路１０および走査線駆動回路１１を駆動する複数の信号を供給するために複数の端子３０（１３，１４，１５）からそれぞれ引き回された複数の信号配線のうち、静電保護回路１８，１９よりも端子３０（１３，１４，１５）側に位置する信号配線１６，１７のみに対して第１の短絡用配線４１を形成している。また、データ線３に対しても第３の短絡用配線４３を形成している。その他の構成および製造方法は、第２の短絡用配線４２を形成しない点を除けば、第１の実施の形態と同様であるため、共通の構成要素については図１７および図１８に同じ符号を付して、それらの説明を省略する。
【００９７】
このように構成した場合でも、静電気が発生したり、絶縁基板１２表面に電荷が蓄積されても、かかる電荷を第１および第３の短絡用配線４１，４３を介して基板外周側に拡散させることができるので、データ線駆動回路１０および走査線駆動回路１１に対して過剰な電流が突発的に流れることがない。そのため、データ線駆動回路１０および走査線駆動回路１１を保護することができる。
【００９８】
［第３の実施の形態］
以下、本発明の第２の実施の形態の液晶装置について図１９および図２０を用いて説明する。
【００９９】
図２に示した第１の実施の形態では、第１ないし第３の短絡用配線４１，４２，４３をそれぞれ信号配線１６，１７、走査線４、およびデータ線３に接続し、アクティブマトリクス基板７の製造工程が終了した後に各線を分離した。これに対して、本実施の形態では、図１９および図２０に示すように、データ線駆動回路１０および走査線駆動回路１１の各々に向けて複数の端子１３，１４，１５からそれぞれ引き回された信号配線１６，１７に対して第１の短絡用配線４１を形成している。また、走査線４に対しても第２の短絡用配線４２を形成している。その他の構成および製造方法は、第３の短絡用配線４３を形成しないことを除けば、第１の実施の形態と同様であるため、共通の構成要素については図１９および図２０に同じ符号を付して、それらの説明を省略する。
【０１００】
このように構成した場合でも、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を第１および第２の短絡用配線４１，４２を介して基板外周側に拡散させることができるので、データ線駆動回路１０、走査線駆動回路１１、および走査線４に対して過剰な電流が突発的に流れることがない。そのため、データ線駆動回路１０、走査線駆動回路１１、および走査線４を保護することができる。
【０１０１】
［液晶装置の全体構成］
次に、液晶装置の全体構成について図２１を用いて説明する。なお、図２１（Ａ）は、アクティブマトリクス基板７をその上に形成された各構成要素とともに対向基板の側から見た平面図であり、図２１（Ｂ）は、対向基板を含めて示す図２１（Ａ）のＨ−Ｈ’線に沿う断面図である。
【０１０２】
図２１（Ａ）および（Ｂ）に示すように、上記実施の形態のアクティブマトリクス基板７の上には、その縁に沿ってシール材８０が設けられており、その内側に並行して額縁としての遮光膜８１が設けられている。シール材８０の外側の領域には、データ線駆動回路１０および端子１３，１４，１５がアクティブマトリクス基板７の一辺に沿って設けられており、走査線駆動回路１１がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路１１は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、アクティブマトリクス基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１１間をつなぐための複数の配線８２が設けられている。また、対向基板８３のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板８３との間で電気的導通をとるための導通材８４が設けられている。そして、シール材８０とほぼ同じ輪郭を持つ対向基板８３が当該シール材８０によりアクティブマトリクス基板７に固着されている。また、ＴＦＴアレイ基板７と対向基板８３との間の液晶８５はシール材８０の開口部で封止材８６により封入されている。
【０１０３】
［液晶装置の使用例］
上記実施の形態に係る液晶装置を透過型として構成した場合の電子機器への使用例を、図２２および図２３を参照して説明する。
【０１０４】
上記実施の形態の液晶装置を用いて構成される電子機器は、図２２のブロック図に示すように、表示情報出力源１００、表示情報処理回路１０２、表示駆動装置１０４、液晶表示パネル１０６、クロック発生回路１０８、および電源回路１１０を含んで構成される。表示情報出力源１００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号などを同調して出力する同調回路などを含んで構成され、クロック発生回路１０８からのクロックに基づいて表示情報を処理して出力する。この表示情報出力回路１０２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含んで構成され、液晶表示パネル１０６を駆動する。電源回路１１０は、上述の各回路に電力を供給する。
【０１０５】
このような構成の電子機器としては、図２３に示す投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備える装置などを挙げることができる。上記実施の形態の液晶装置の使用により、静電破壊等に起因する表示欠陥が少なく、高画質、高性能の液晶表示部を有する電子機器を実現することができる。
【０１０６】
図２３に示す投射型液晶表示装置は、液晶表示パネルをライトバルブとして用いた投射型プロジェクタであり、例えば３枚プリズム方式の光学系を用いている。図２３において、投射型液晶表示装置２００では、白色光源のランプユニット２０２から出射された投射光がライトガイド２０４の内部で、複数のミラー２０６および２枚のダイクロイックミラー２０８によって、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離され（光分離手段）、それぞれの色の画像を表示する３枚の液晶表示パネル２１０Ｒ、２１０Ｇ、２１０Ｂに導かれる。そして、それぞれの液晶表示パネル２１０Ｒ、２１０Ｇ、２１０Ｂによって変調された光は、ダイクロイックプリズム２１２（光合成手段）に３方向から入射される。ダイクロイックプリズム２１２では、ＲおよびＢの光が９０°曲げられ、Ｇの光は直進するので、各色の光が合成され、投射レンズ２１４を通してスクリーンなどにカラー画像が投射される。
【０１０７】
特に投射型液晶表示装置の場合、画像が拡大投射されるために表示欠陥が使用者の目にとまりやすい傾向にあるが、上記実施の形態の液晶表示パネルの使用により、静電破壊等に起因する表示欠陥が少なく、画質の良い投射画像を得ることができる。
【０１０８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態で例示したアクティブマトリクス基板を構成する各種膜の材料、膜厚等の具体的な記載に関しては適宜変更が可能である。また、配線層の構成に応じて、エッチング停止層および短絡用配線の構成材料も適宜変更して良い。そして、上記実施の形態の製造プロセス例は最も工程を追加しなくて済む例を示したが、製造プロセスが多少複雑化することを許容するならば、エッチング停止層の形成、短絡用配線の形成・切断には、その他、種々の方法を採ることが可能である。
【０１０９】
また、上記実施の形態では、原材料基板として貼り合わせＳＯＱ基板を用い、石英基板と埋込酸化膜との間が貼り合わせ界面である例を挙げたが、貼り合わせＳＯＱ基板の場合に限らず、下地酸化膜の成膜方法によっては基板と下地酸化膜の界面へのエッチング液の染み込みが問題になることもあり、例えば多結晶シリコンＴＦＴ型液晶装置用の基板などに対しても、本発明の構成を有効に適用することができる。
【０１１０】
さらに本発明の適用範囲としては、液晶装置用基板に限らず、エレクトロルミネッセンス、プラズマディスプレイ等、種々の電気光学装置に適用可能である。また、ＳＯＩ基板を用いて、例えば高周波用半導体デバイスを製造する場合等、半導体装置にも適用可能である。
【０１１１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、短絡用配線と下地酸化膜との間にエッチング停止層が介在し、このエッチング停止層が短絡用配線表面に形成された酸化膜のエッチングに対する耐性を有しているので、酸化膜エッチングはエッチング停止層のところで止まり、下地酸化膜と基板との貼り合わせ界面まではエッチングが進行することがない。これにより、短絡用配線の切断工程に伴う絶縁膜のクラックや剥がれの発生が確実に防止され、製造工程中の静電気や電荷から基板を保護することができる。さらに、このような静電気対策を行っても、製造プロセスがそれ程複雑化することがなく、製造コストやＴＡＴの増大を抑制することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態の液晶装置における画像表示領域の等価回路図である。
【図２】 同、液晶装置を構成するアクティブマトリクス基板（液晶装置用基板）の構成を模式的に示すブロック図である。
【図３】 同、アクティブマトリクス基板における画素部のコーナー部分を拡大して示す平面図である。
【図４】 同、アクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。
【図５】 同、アクティブマトリクス基板における端子部の平面図である。
【図６】 同、アクティブマトリクス基板をマザー基板に配列形成した様子を示す平面図である。
【図７】 図６に示すマザー基板における領域Ｄを拡大して示す平面図である。
【図８】 同、アクティブマトリクス基板上に形成した静電保護回路を示す回路図である。
【図９】 同、アクティブマトリクス基板の製造方法を示す工程断面図である。
【図１０】 同、工程断面図の続きである。
【図１１】 同、工程断面図の続きである。
【図１２】 同、工程断面図の続きである。
【図１３】 同、工程断面図の続きである。
【図１４】 同、工程断面図の続きである。
【図１５】 同、工程断面図の続きである。
【図１６】 アクティブマトリクス基板上に形成した短絡用配線の切断時の断面構造を示す図であって、（Ａ）本実施の形態の場合、（Ｂ）従来の場合、をそれぞれ示す。
【図１７】 本発明の第２実施形態の液晶装置を構成するアクティブマトリクス基板の構成を模式的に示すブロック図である。
【図１８】 同、アクティブマトリクス基板における画素部のコーナー部分を拡大して示す平面図である。
【図１９】 本発明の第３実施形態の液晶装置を構成するアクティブマトリクス基板の構成を模式的に示すブロック図である。
【図２０】 同、アクティブマトリクス基板における画素部のコーナー部分を拡大して示す平面図である。
【図２１】 本発明の液晶装置の全体構成を示す図であって、（Ａ）平面図、（Ｂ）（Ａ）のＨ−Ｈ’線に沿う断面図、である。
【図２２】 本発明の液晶装置を用いた電子機器のブロック図である。
【図２３】 本発明の液晶装置を用いた投射型液晶表示装置の光学系を示す模式図である。
【図２４】 従来の液晶装置のアクティブマトリクス基板における画素部のコーナー部分を拡大して示す平面図である。
【図２５】 同、アクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。
【図２６】 同、アクティブマトリクス基板における端子部の平面図である。
【図２７】 同、アクティブマトリクス基板の製造方法を示す工程断面図である。
【図２８】 同、工程断面図の続きである。
【図２９】 同、工程断面図の続きである。
【図３０】 図２７〜図２９に示す工程のうち、短絡用配線の切断工程の説明図である。
【符号の説明】
１ 画素電極
２ 薄膜トランジスタ（ＴＦＴ）
３ データ線（信号線）
４ 走査線（信号線）
７ アクティブマトリクス基板（液晶装置用基板）
８ 画素
１６，１７ 信号配線
２１ 第１層間絶縁膜
２２ 第２層間絶縁膜
３３ 短絡用配線
３７ 切断用孔（孔）
３８ エッチング停止層
４１ 第１の短絡用配線
４２ 第２の短絡用配線
４３ 第３の短絡用配線
４４ 静電気対策配線
６１ 単結晶シリコン層
６２ 埋込酸化膜（下地酸化膜）
６３ 石英基板（基板）
【発明の属する技術分野】
本発明は、液晶装置用基板の製造方法に関し、特に液晶装置用基板の製造過程で生じる静電気や絶縁基板表面に蓄積された電荷から基板上の回路や素子を保護する技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置を構成する液晶セルは、例えば複数のデータ線と複数の走査線とが格子状に形成されるとともに、画素電極、画素電極駆動用スイッチング素子である薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記する）等がマトリクス状に配置されたアクティブマトリクス基板と、対向電極等が配置された対向基板とが所定の間隔をもって配置されている。アクティブマトリクス基板と対向基板とは、スぺーサを混入したシール材により、一定の間隔を保って互いに電極形成面が対向するように貼り合わされ、これら２枚の基板間に液晶が封入されている。
【０００３】
上記構成のアクティブマトリクス基板を製造するにあたって、ＴＦＴは半導体製造プロセスを利用して形成される。ところが、製造プロセス中の多数の工程を経るうちに基板に静電気が帯電したり、プラズマ処理工程等の影響で基板表面に電荷が蓄積されることがある。特にガラスや石英などの絶縁性基板を用いる液晶表示装置用のアクティブマトリクス基板においては、帯電した静電気や基板表面に蓄積した電荷の逃げ道がないことから、これら静電気や電荷の存在に起因してＴＦＴの静電破壊や特性不良等の不具合が発生することがある。
【０００４】
そのため、従来は、基板の周縁部を囲むように静電気対策用の配線を設けるとともに、製造工程途中においては走査線やデータ線等の相互の信号線間を電気的に接続する短絡用配線を形成しておき、製造工程中で発生する静電気や電荷を短絡用配線を通じて基板外周の静電気対策配線に拡散させることにより、上記静電気や電荷に起因する突発的な過剰電流が内部のＴＦＴ等に流れないようにする対策が採られている。そして、この短絡用配線は、静電気などからＴＦＴ等の素子や配線を保護するために製造工程途中で必要とされるが、製造工程終了後は不要であり、また、その後の電気的特性検査工程等で相互の信号線間が短絡したままでは検査ができないため、製造工程終了後は何らかの方法により短絡用配線を切断する必要がある。
【０００５】
そこで、本出願人は、特開平１１−９５２５７号公報に記載されているような上記短絡用配線の形成、切断方法を提案した。本方法によれば、ＴＦＴの製造工程における各種膜の成膜、パターニング、コンタクトホールの形成、エッチング等の工程を行う際にこれと同時に短絡用配線を形成し、切断する方法であるため、短絡用配線の形成、切断のために特別な工程を追加する必要がないという点で優れた方法である。以下、上記公報に記載された短絡用配線の構成とその形成・切断方法について図面を参照して説明する。
【０００６】
図２はアクティブマトリクス基板の概略構成図である。この図に示すように、アクティブマトリクス基板７は、絶縁基板１２上に複数の走査線４と複数のデータ線３が互いに交差するように設けられ、これら走査線４とデータ線３で区画された領域が個々の画素８としてマトリクス状に構成されている。走査線４は多結晶シリコン膜で形成され、データ線３はアルミニウム等の金属膜で形成されている。これら複数の画素８がマトリクス状に形成されている領域が画素部９（画像表示領域）である。また、画素部９の周囲に、複数のデータ線３の各々に画像信号を供給するデータ線駆動回路１０が形成され、走査線４の両端には、各々の走査線４に画素選択用の走査信号を供給する走査線駆動回路１１がそれぞれ形成されている。
【０００７】
上記アクティブマトリクス基板７においては、静電気対策として、全ての信号配線１６，１７間を電気的に接続する第１の短絡用配線４１が形成されている。また、全ての走査線４間を電気的に接続する第２の短絡用配線４２が形成されている。さらに、全てのデータ線３間を電気的に接続する第３の短絡用配線４３が形成されている。これら全ての短絡用配線４１，４２，４３は、走査線４と同層の多結晶シリコン膜で形成されており、相互の短絡用配線４１，４２，４３間も電気的に接続されている。図２において、各短絡用配線４１，４２，４３の途中に「×」印を付けた箇所は、使用後に各短絡用配線４１，４２，４３を切断する際の切断部である。
【０００８】
図２４は、図２のアクティブマトリクス基板７における画素部９のコーナー部分を拡大して示す平面図である。この図に示すように、各画素８には、走査線４およびデータ線３に接続する画素スイッチング用のＴＦＴ２が設けられ、複数の画素８にわたって容量線６が延びている。ＴＦＴ２は、後で参照する図２９（Ｇ）に示すように、走査線４と一体に形成されたゲート電極２０と、第１層間絶縁膜２１を貫通するソースコンタクトホール２３を介してデータ線３と電気的に接続されたソース領域２５ａ，２５ｂと、第２層間絶縁膜２２および第１層間絶縁膜２１を貫通するドレインコンタクトホール２４を介して画素電極１と電気的に接続されたドレイン領域２６ａ，２６ｂとを有する半導体能動膜２７を備えている。そして、図２４に示すように、走査線４間を電気的に接続する第２の短絡用配線４２と、データ線３間を電気的に接続する第３の短絡用配線４３がそれぞれ形成されている。また、図中符号３７は各短絡用配線４２，４３の切断部であって、具体的には第１層間絶縁膜２１および第２層間絶縁膜２２を貫通する孔（以下、切断用孔という）のパターンである。
【０００９】
図２５は、図２のアクティブマトリクス基板７における信号配線と短絡用配線との接続構造を示す平面図である。この図に示すように、信号配線１６，１７はアルミニウム等の金属膜で形成されており、第１の短絡用配線４１とは異なる層に位置しているので、信号配線１６，１７と第１の短絡用配線４１とは、これらの間に位置する第１層間絶縁膜２１を貫通するコンタクトホール３４を介して電気的に接続されている。この接続構造はデータ線３についても同様であり、データ線３と第３の短絡用配線４３とは、これらの間に位置する第１層間絶縁膜２１を貫通するコンタクトホール３４を介して電気的に接続されている。そして、第１の短絡用配線４１の途中にも、第２の短絡用配線４２、第３の短絡用配線４３と同様、切断用孔３７が設けられている。
【００１０】
図２６は、図２のアクティブマトリクス基板７の端子の部分を示す平面図である。図２６および後で参照する図２９（Ｇ）に示すように、端子３０は、第２層間絶縁膜２２の開口部２２ａで露出するパッドであり、外部端子との接続が可能になっている。これら端子３０は第１層間絶縁膜２１の上層に形成されている。一方、複数の端子３０間を電気的に接続する短絡用配線３３は、第１層間絶縁膜２１の下層に走査線４と同時形成されるため、短絡用配線３３の一部である端子下シート膜３１と端子３０との電気的な接続は、第１層間絶縁膜２１に形成されたコンタクトホール３２によってなされている。この短絡用配線３３の途中にも、切断用孔３７が設けられている。
【００１１】
次に、上記構成のアクティブマトリクス基板７を製造する方法を、図２７〜図２９を用いて説明する。これらの図は、本従来例のアクティブマトリクス基板７の製造方法を示す工程断面図であって、いずれの図においても、その左側部分には図２４のＡ−Ａ’線に沿う断面図（画素ＴＦＴ部の断面図）、中央部分には図２５のＢ−Ｂ’線に沿う断面図（短絡用配線の切断部を含む静電気対策配線部の断面図）、右側部分には図２６のＣ−Ｃ’線に沿う断面図（端子部の断面図）を示している。なお、このアクティブマトリクス基板７は、ＴＦＴ２の半導体能動膜２７に多結晶シリコン膜を用いた、いわゆるポリシリコンＴＦＴ型アクティブマトリクス基板の例である。
【００１２】
まず、図２７（Ａ）に示すように、ガラス基板等の絶縁基板１２の表面に多結晶シリコン膜７８を形成した後、これをパターニングし、図２７（Ｂ）に示すように、画素ＴＦＴ部に島状の半導体能動膜２７を形成する。これに対して、静電気対策配線部および端子部では、多結晶シリコン膜７８を完全に除去する。次に、熱酸化法などを用いて半導体能動膜２７の表面にゲート酸化膜６５を形成する。その後、導電性の多結晶シリコン膜を全面に形成し、パターニングして、画素ＴＦＴ部にゲート電極２０を形成する。これに対して、静電気対策配線部および端子部では、多結晶シリコン膜を短絡用配線３３（第１、第２、第３の短絡用配線４１，４２，４３に相当する）および端子下シート膜３１として残す。
【００１３】
次に、図２７（Ｃ）に示すように、イオン注入法により半導体能動膜２７にソース領域２５ａ，２５ｂおよびドレイン領域２６ａ，２６ｂを形成した後、全面に第１層間絶縁膜２１を形成する。次に、画素ＴＦＴ部では第１層間絶縁膜２１のうち、ソース領域２５ｂに相当する部分、端子部では第１層間絶縁膜２１のうち、端子下シート膜３１に相当する部分にソースコンタクトホール２３、コンタクトホール３２をそれぞれ形成する。次に、アルミニウム膜等の金属膜を全面に成膜した後、これをパターニングして、画素ＴＦＴ部ではデータ線３の一部としてソース電極７３を形成する。併せて、静電気対策配線部では信号配線７４を形成し、端子部では端子３０を形成する。以上の工程により、第１，第３の短絡用配線４１，４３と、信号配線１６，１７およびデータ線３との間の配線接続がなされる。
【００１４】
次に、図２８（Ｄ）に示すように、全面に第２層間絶縁膜２２を形成する。その後、画素ＴＦＴ部では第２層間絶縁膜２２および第１層間絶縁膜２１のうち、ドレイン領域２６ｂに相当する部分にドレインコンタクトホール２４を形成する。併せて、静電気対策配線部では、短絡用配線３３上に第２層間絶縁膜２２および第１層間絶縁膜２１を貫通する切断用孔３７を形成する。
【００１５】
次に、全面にインジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）膜を成膜した後、図２８（Ｅ）に示すように、これをパターニングし、画素ＴＦＴ部では画素電極１を形成する。これに対して、静電気対策配線部および端子部では、ＩＴＯ膜を完全に除去する。
【００１６】
次に、図２９（Ｆ）に示すように、第２層間絶縁膜２２上に端子部において端子３０として露出させるべき領域が開口したレジストマスク７６を形成する。このレジストマスク７６は、画素ＴＦＴ部は全て覆っており、静電気対策配線部には上記の切断用孔３７に相当する位置に開口部を有している。この静電気対策配線部において、レジストマスク７６の開口部分は切断用孔３７よりも大きい。
【００１７】
その後、レジストマスク７６を用いてエッチングを行い、図２９（Ｇ）に示すように、端子部において端子３０を第２層間絶縁膜２２の開口部２２ａから露出させる。その後、静電気対策配線部では短絡用配線３３を切断し、この切断部によって各配線が電気的に分離される。
【００１８】
このように、本方法によれば、走査線４およびゲート電極２０の形成と同時に短絡用配線３３を形成することができ、データ線３や信号配線７４（１６，１７）のように短絡用配線３３とは異なる層に位置する配線間を短絡させる場合には、ＴＦＴ２のソースコンタクトホール２３の形成と同時にコンタクトホールを形成して、データ線３や信号配線７４と短絡用配線３３とを電気的に接続することができる。
【００１９】
また、短絡用配線３３を切断する方法をより詳細に説明すると、以下のようになる。別途図３０（Ａ）に示すように、第２層間絶縁膜２２を形成した後、ＴＦＴ２のドレインコンタクトホール２４を形成するのと同時に、短絡用配線３３上に相当する位置に第２層間絶縁膜２２および第１層間絶縁膜２１を貫通する切断用孔３７を形成する。そして、その上に一旦形成される画素電極形成用のＩＴＯ膜を除去した後、端子部において端子を開口させるためのフォトリソグラフィー工程を実施する。ただし、ここで形成するレジストマスク７６は端子上だけでなく、切断用孔３７の部分も開口しておく。なぜならば、フォトリソグラフィー工程を増やさないために、このレジストマスク７６を用いて後の短絡用配線切断のエッチングを行いたいからである。その後、端子開口のための第２層間絶縁膜２２のエッチングを行う。通常、このエッチングにはウェットエッチングのみが用いられるか、あるいはある程度ドライエッチングを行った後にウェットエッチングを併用する方法が採用されることが多い。その理由は、特に液晶表示装置用アクティブマトリクス基板では絶縁基板が用いられるため、ドライエッチングを用いた場合に基板表面がプラズマに晒されて電荷が蓄積されるのを避けたいからである。
【００２０】
したがって、通常、第２層間絶縁膜２２にはシリコン酸化膜系の絶縁膜が用いられるが、シリコン酸化膜をエッチング可能なエッチング液によって端子上の第２層間絶縁膜２２がエッチングされるのと同時に、仮に切断用孔３７から露出した短絡用配線３３をなす多結晶シリコン膜表面に自然酸化膜が形成されていたとしても、その自然酸化膜もエッチングされ、図３０（Ｂ）に示すように、短絡用配線３３の表面が若干オーバーエッチングされた状態となる。この自然酸化膜の除去は、次の短絡用配線切断工程において短絡用配線をなす多結晶シリコン膜のエッチングを確実にするという効果を持っている。そして、図３０（Ｃ）に示すように、ドライエッチング等を用いて切断用孔３７から露出した多結晶シリコン膜をエッチングすることにより、短絡用配線３３をこの箇所で確実に切断することができる。
【００２１】
【発明が解決しようとする課題】
ところで、近年、液晶表示装置の高機能化、高性能化への要求が高まっており、アクティブマトリクス基板に用いるＴＦＴにおいても、より一層の高速性が求められている。その場合、動作速度に大きな影響を与えるＴＦＴの半導体能動膜材料として、従来用いられてきた多結晶シリコンから単結晶シリコンへの転換が検討されている。半導体製造プロセスの分野においては、絶縁膜の上にシリコン単結晶薄膜を形成したＳＯＩ（Silicon On Insulator）技術が従来から知られており、ＳＯＩウェハを製造する手段としてＳＩＭＯＸ（Separation by IMplanted OXygen）技術、ウェハ貼り合わせ技術などが用いられる。特にウェハ貼り合わせ法によるＳＯＩウェハは、ＳＯＩ層の結晶性が良好な点、および支持基板に透明材料を用いることができるなど材料選択の幅が広い点で好ましい。そこで、単結晶シリコンＴＦＴを実現する上で液晶表示装置用アクティブマトリクス基板の材料の選択肢の一つとして、貼り合わせ法によるＳＯＱ（Silicon On Quartz）基板が検討されている。
【００２２】
しかしながら、貼り合わせ法によるＳＯＱ基板を用いてアクティブマトリクス基板を実際に製造したところ、上記の静電気保護対策を採用すると、以下のような問題点が発生することがわかった。貼り合わせ法によるＳＯＱ基板では、熱酸化法等により表面にシリコン酸化膜を形成した単結晶シリコン基板と石英基板とを、シリコン酸化膜側を石英基板に密着させた状態で熱処理を行って貼り合わせるため、シリコン酸化膜と石英基板との間には結晶の結合性が比較的弱い界面（以下、貼り合わせ界面という）が存在する。よって、このＳＯＱ基板を使用した場合の上記短絡用配線の切断工程における断面構造は、図１６（Ｂ）のようになる。
【００２３】
すなわち、この図に示すように、石英基板６３上にシリコン酸化膜からなる埋込酸化膜６２が積層され、石英基板６３と埋込酸化膜６２との界面が貼り合わせ界面となっている。そして、埋込酸化膜６２上に短絡用配線３３が形成され、埋込酸化膜６２上に順次積層された第１層間絶縁膜２１、第２層間絶縁膜２２には短絡用配線３３を露出させる切断用孔３７が形成されている。この断面構造において、上述した手順の如く、まず最初に端子部の端子を露出させるための第２層間絶縁膜２２のエッチングを行う。貼り合わせＳＯＱ基板を使用した場合には短絡用配線３３の下地がシリコン酸化膜からなる埋込酸化膜６２であるから、第２層間絶縁膜２２と同時に埋込酸化膜６２もエッチングされることになる。また、埋込酸化膜６２の膜厚は、ＳＯＱ基板の種類によって例えば数十ｎｍ〜数μｍ程度の範囲があるが、数百ｎｍ程度のものが多く用いられる。その場合、埋込酸化膜６２の膜厚が第２層間絶縁膜２２の膜厚に比べてかなり薄くなる場合がある。
【００２４】
この状況において、端子が露出するまで第２層間絶縁膜２２をエッチングしていると、その途中で短絡用配線３３下の埋込酸化膜６２が全てエッチングされ、エッチング液が貼り合わせ界面に到達する。ところが、図２８（Ｄ）に示した従来構造であれば、基板とその上に積層された絶縁膜との界面が強固であるので問題は生じないが、貼り合わせ界面を有するＳＯＱ基板では、上述したように、貼り合わせ界面の結晶の結合性が弱いためにエッチング液が染み込みやすく、図１６（Ｂ）に示したように、埋込酸化膜６２が貼り合わせ界面に沿って深く切れ込むようにエッチングされてしまう。このような状態になると、埋込酸化膜６２、第１層間絶縁膜２１、第２層間絶縁膜２２にわたって絶縁膜のクラックＣが発生したり、ひどい場合にはこの部分の絶縁膜が剥がれてしまうといった問題が発生していた。
【００２５】
この問題を回避するためには、第２層間絶縁膜のエッチングとして、貼り合わせ界面に沿ってエッチング液が染み込むようなことがないドライエッチングを用いることが考えられるが、上述したように、ドライエッチングでは基板表面に電荷が蓄積されたり、プラズマによるダメージを受けるという点で好ましくない。あるいは、端子部の第２層間絶縁膜のエッチングと静電気対策配線部の第２層間絶縁膜のエッチングを別工程に分けて行うという方法も考えられるが、その場合、工程数が多くなり、従来の工程を極力複雑化することなく、短絡用配線の形成・切断が行えるという本方法の利点が損なわれるので、やはり好ましくない。いくら完全な静電気対策を行ったとしても、そのために製造プロセスが複雑化して、多大な製造コストの高騰やＴＡＴ（Turn Around Time, 製品着工から完成までの時間）の増大を招くのでは意味がなくなってしまう。
【００２６】
本発明は、上記の課題を解決するためになされたものであって、上記のような短絡用配線による静電気対策を施した液晶装置、電気光学装置、半導体装置等、各種電子デバイスに用いる基板において、エッチングによる短絡用配線の切断時に切断部周辺の絶縁膜のクラックや剥がれを確実に防止する手段を提供することを目的とする。さらに本発明は、上記絶縁膜のクラックや剥がれの防止にあたり、従来の製造プロセスを極力複雑化しない手段を提供することを目的とする。
【００４１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の液晶装置用基板の製造方法は、一対の基板間に液晶が挟持されてなる液晶装置の一方の基板を構成し、基板と、該基板上に設けられた下地酸化膜と、複数の信号線と、前記下地酸化膜上に設けられ、製造工程中に前記複数の信号線間を電気的に接続する短絡用配線と、シリコン膜を半導体能動膜とする薄膜トランジスタとを有する液晶装置用基板の製造方法であって、表面に酸化膜を形成したシリコン基板の該酸化膜側と前記基板とを貼り合せ、前記基板上に前記下地酸化膜及び前記シリコン膜を形成する工程と、前記下地酸化膜上の前記シリコン膜をパターニングすることにより、前記薄膜トランジスタの前記半導体能動膜を形成すると同時に、前記信号線間に、島状にエッチング停止層を形成する工程と、前記半導体能動膜の表面にゲート絶縁膜を形成すると同時に前記エッチング停止層の表面にシリコン酸化膜を形成する工程と、前記下地酸化膜上に前記エッチング停止層上を横断するように前記短絡用配線を形成する工程と、前記短絡用配線を覆う絶縁膜を形成する工程と、前記絶縁膜に、前記短絡用配線を切断するための孔を前記エッチング停止層の形成領域上に形成する工程と、前記短絡用配線の表面に形成された酸化膜を前記孔を通してウェットエッチングして除去する工程と、前記短絡用配線を前記孔を通して切断すると共に前記エッチング停止層をエッチングする工程とを有し、前記半導体能動膜を形成すると同時に前記エッチング停止層を形成する工程において、前記エッチング停止層を、前記ウェットエッチングして除去する工程におけるエッチング液が前記下地酸化膜に達しないように前記孔の外形よりも大きく形成し、前記短絡用配線を前記孔を通して切断すると共に前記エッチング停止層をエッチングする工程において、前記エッチング停止層と該エッチング停止層の表面に形成されたシリコン酸化膜とを前記孔の外形に沿って前記下地酸化膜上に残すことを特徴とする。
【００４２】
また、前記エッチング停止層を、単結晶シリコン膜で形成することを特徴とする。
【００４３】
上記本発明の液晶装置用基板の製造方法によれば、上記本発明の液晶装置用基板を容易に製造することができ、短絡用配線の切断工程に伴う絶縁膜のクラックや剥がれの発生が防止されるという上記の効果を得ることができる。
【００４４】
また、本発明の液晶装置用基板の製造方法は、一対の基板間に液晶が挟持されてなる液晶装置の一方の基板を構成し、基板と、該基板上に設けられた下地酸化膜と、複数の信号線と、これら複数の信号線の各々に接続された複数の画素電極と、前記下地酸化膜上に設けられ、製造工程中に前記複数の信号線間を電気的に接続する短絡用配線と、シリコン膜を半導体能動膜とする薄膜トランジスタとを有する液晶装置用基板の製造方法であって、表面に酸化膜を形成したシリコン基板の該酸化膜側と前記基板とを貼り合せ、前記基板上に前記下地酸化膜及び前記シリコン膜を形成する工程と、前記下地酸化膜上の前記シリコン膜をパターニングすることにより、前記薄膜トランジスタの前記半導体能動膜を形成すると同時に、前記信号線間に、島状にエッチング停止層を形成する工程と、残存した前記シリコン膜の表面にシリコン酸化膜を形成し、前記半導体能動膜の表面にゲート絶縁膜を形成すると同時に前記エッチング停止層の表面にシリコン酸化膜を形成する工程と、全面に前記薄膜トランジスタのゲート電極材料膜を成膜してこれをパターニングすることにより、前記信号線をなす走査線および前記薄膜トランジスタのゲート電極を形成すると同時に前記エッチング停止層上を横断するように前記短絡用配線を形成する工程と、前記薄膜トランジスタの前記半導体能動膜中に不純物を導入してソース領域およびドレイン領域を形成する工程と、前記薄膜トランジスタおよび前記短絡用配線を覆う第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜をパターニングすることにより、該第１層間絶縁膜を貫通して前記薄膜トランジスタのソース領域に達するソースコンタクトホールを形成する工程と、導電膜を成膜してこれをパターニングすることにより、前記ソースコンタクトホールを通じて前記ソース領域と電気的に接続される前記信号線をなすデータ線を形成すると同時に端子を形成する工程と、前記データ線および前記端子を覆う第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜および前記第１層間絶縁膜をパターニングすることにより、これら層間絶縁膜を貫通して薄膜トランジスタのドレイン領域に達するドレインコンタクトホールを形成すると同時に前記短絡用配線を切断するための孔を前記エッチング停止層の形成領域上に形成する工程と、前記ドレインコンタクトホールを通じて前記ドレイン領域と電気的に接続される前記画素電極を形成する工程と、前記第２層間絶縁膜上にマスクパターンを形成して該第２層間絶縁膜のウェットエッチングを行うことにより、前記端子表面を露出させると同時に前記孔を通して前記短絡用配線表面に形成された自然酸化膜を除去する工程と、前記孔を通して前記短絡用配線のエッチングを行うことにより、前記短絡用配線を切断すると共に前記エッチング停止層をエッチングする工程とを有し、前記半導体能動膜を形成すると同時に前記エッチング停止層を形成する工程において、前記エッチング停止層を、前記ウェットエッチングを行う工程におけるエッチング液が前記下地酸化膜に達しないように前記孔の外形よりも大きく形成し、前記孔を通して前記短絡用配線のエッチングを行うことにより、前記短絡用配線を切断すると共に前記エッチング停止層をエッチングする工程において、前記エッチング停止層と該エッチング停止層の表面に形成されたシリコン酸化膜とを前記孔の外形に沿って前記下地酸化膜上に残すことを特徴とする。
【００４５】
また、前記薄膜トランジスタの半導体能動膜およびエッチング停止層をなすシリコン膜が単結晶シリコン膜であることを特徴とする。
【００４６】
上記本発明の液晶装置用基板の製造方法によれば、ＴＦＴの半導体能動膜と同時にエッチング停止層を形成し、ＴＦＴのゲート電極と同時に短絡用配線を形成する。したがって、半導体能動膜およびエッチング停止層がシリコン膜からなり、ＴＦＴのゲート電極材料に多結晶シリコン膜を用いれば短絡用配線も多結晶シリコン膜となる。その後、ＴＦＴのソース領域、ドレイン領域を形成し、ＴＦＴを第１層間絶縁膜で覆うが、ソース領域に接続されるデータ線を形成するのと同時に、データ線と同層を用いて各種信号配線の末端に外部配線と接続するための端子を形成する。
【００４７】
さらに、データ線や端子を第２層間絶縁膜で覆った後、ドレイン領域に画素電極を接続するためのドレインコンタクトホールを開口するが、この工程を利用して短絡用配線上に孔を同時に開口する。その後、画素部では画素電極を形成するが、この工程を経るうちに例えば多結晶シリコン膜からなる短絡用配線の表面に自然酸化膜が形成されることがある。この自然酸化膜が存在すると、後の短絡用配線の切断工程で短絡用配線がうまくエッチングされないことがある。したがって、切断工程の前に短絡用配線表面の自然酸化膜を除去する工程が必要になるが、本発明の方法ではこの工程を端子部の開口工程で兼用させている。この時、従来の方法では問題が生じていたが、本発明の方法ではエッチング停止層の存在により絶縁膜のクラックの問題は生じない。最後に、孔が開口した状態のままで短絡用配線のエッチングを行えば、短絡用配線を切断することができる。
【００４８】
このように、本発明の液晶装置用基板の製造方法によれば、各種の成膜、パターニング、エッチング工程などを兼用することによって短絡用配線の形成・切断がＴＦＴや端子部の形成と同時に行われるため、特に静電気対策を行わない（短絡用配線を形成しない）場合と比べて製造プロセスが複雑になることがない。厳密に言えば、短絡用配線のエッチングは勿論追加することになるが、それとてもフォトリソグラフィー工程が増えるわけではなく、端子部の開口工程でのマスクパターンを利用してエッチングを行うだけである。よって、従来の製造プロセスと比較しても工程に費やす時間や手間をそれ程変えることなく、静電気対策を実施することができる。さらに、本製造方法においては、製造プロセスにおける最終工程に最も近い端子部の開口工程の後で短絡用配線の切断を行うので、製造プロセスの大部分にわたって短絡用配線が機能しており、極めて有効な静電気対策となる。
【００４９】
また、前記第２層間絶縁膜は、ＢＰＳＧ膜とＮＳＧ膜との積層構造からなることを特徴とする。
【００５０】
また、前記短絡用配線を、多結晶シリコン膜から形成することを特徴とする。
【００５５】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１ないし図１６を参照して説明する。
図１は、本実施の形態の液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等を含む等価回路図、図２は、液晶装置に用いられる駆動回路内蔵型のアクティブマトリクス基板（液晶装置用基板）の構成を模式的に示すブロック図、図３は、このアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図、である。
なお、以下の全ての図面においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに平面寸法や膜厚等の縮尺を適宜異ならせてある。
【００５６】
［液晶装置要部の構成］
本実施の形態の液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数の画素は、画素電極１と当該画素電極１を制御するためのＴＦＴ２がマトリクス状に複数形成されており、画像信号を供給するデータ線３（信号線）が当該ＴＦＴ２のソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２のゲート電極に走査線４（信号線）が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２を一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００５７】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に蓄積容量部５を付加する。符号６は、蓄積容量部５の上部電極をなす容量線である。この蓄積容量部５により、画素電極１の電圧はソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、蓄積容量部を形成する方法としては、容量線を設ける代わりに、前段の走査線との間で容量を形成しても良い。
【００５８】
本実施の形態の液晶装置に用いられるアクティブマトリクス基板７においては、図２および図３に示すように、絶縁基板１２上に複数の走査線４と複数のデータ線３が互いに交差するように設けられ、これら走査線４とデータ線３で区画された領域が個々の画素８としてマトリクス状に配置されている。走査線４は不純物がドーピングされた多結晶シリコン膜で形成され、データ線３はアルミニウム等の金属膜あるいは合金膜で形成されている。これら複数の画素８がマトリクス状に形成されている領域が画素部（画像表示領域）９である。また、画素部９の周囲に、複数のデータ線３の各々に画像信号を供給するデータ線駆動回路１０が形成され、走査線４の両端には、各々の走査線４に画素選択用の走査信号を供給する走査線駆動回路１１がそれぞれ形成されている。
【００５９】
また、図２に示すように、絶縁基板１２の周縁部のうち、データ線駆動回路１０が設けられた辺側の周縁部には、各種の信号が入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の端子１３，１４，１５が形成され、これらの端子１３，１４，１５からは、走査線駆動回路１１およびデータ線駆動回路１０を駆動するためのアルミニウム膜等の低抵抗金属膜や金属シリサイド膜からなる複数の信号配線１６，１７がそれぞれ引き廻されている。また、信号配線１６，１７の途中位置には、後述する静電保護回路１８，１９が形成されている。
【００６０】
図１および図３に示すように、各画素８には走査線４およびデータ線３に接続する画素スイッチング用のＴＦＴ２が形成されている。また、各画素８に向けて容量線６も形成されている。ＴＦＴ２は、後で参照する図１５（Ｑ）に示すように、走査線４と一体に形成されたゲート電極２０と、第１層間絶縁膜２１を貫通するソースコンタクトホール２３を介してデータ線３と電気的に接続されたソース領域２５ａ，２５ｂと、第２層間絶縁膜２２および第１層間絶縁膜２１を貫通するドレインコンタクトホール２４を介して画素電極１と電気的に接続されたドレイン領域２６ａ，２６ｂとを有する半導体能動膜２７を備えている。本実施の形態の場合、半導体能動膜２７は単結晶シリコン膜で構成されており、この単結晶シリコン膜は、元々は貼り合わせＳＯＱ基板の単結晶シリコン層からなるものである。
【００６１】
図５は、アクティブマトリクス基板７の端子部を示す平面図である。図５および図１５（Ｑ）に示すように、端子３０（図２の端子１３，１４，１５に相当する）は、第２層間絶縁膜２２の開口部２２ａで露出するパッドであり、外部端子との接続が可能になっている．これら端子３０は、第１層間絶縁膜２１の上層に形成されている。一方、後述する短絡用配線３３は、第１層間絶縁膜２１の下層に走査線４と同時に形成されるため、短絡用配線３３の一部である端子下シート膜３１と端子３０との電気的な接続は、第１層間絶縁膜２１に形成されたコンタクトホール３２によって行われている。
【００６２】
このような構成を有するアクティブマトリクス基板７において、上記のＴＦＴ２、各種の配線、走査線駆動回路１１、およびデータ線駆動回路１０は、半導体製造プロセスを利用して形成される。ここで、アクティブマトリクス基板７には絶縁基板１２が用いられていることから、静電気などに起因する不具合が発生しやすいので、本実施の形態では以下の静電気対策を施してある。
【００６３】
まず、本実施の形態では、図２に示すように、走査線４およびＴＦＴ２のゲート電極２０を形成する工程を兼用して、全ての信号配線１６，１７に電気的に接続する第１の短絡用配線４１を形成してある。また、走査線４およびＴＦＴ２のゲート電極２０を形成する工程を兼用して、全ての走査線４に電気的に接続する第２の短絡用配線４２を形成してある。さらに、走査線４およびＴＦＴ２のゲート電極２０を形成する工程を兼用して、全てのデータ線３に電気的に接続する第３の短絡用配線４３を形成してある。ここで、第１、第２、および第３の短絡用配線４１，４２，４３は、走査線４とＴＦＴ２のゲート電極２０と一括してパターニングされた多結晶シリコン膜で形成されている。したがって、第１および第３の短絡用配線４１，４３は、信号配線１６，１７およびデータ線３とは異なる層間に位置しているため、図４に示すように、第１および第３の短絡用配線４１，４３と信号配線１６，１７およびデータ線３とは、上記第１層間絶縁膜２１に形成されたコンタクトホール３４を介して電気的に接続されている。
【００６４】
このようにして、第１、第２、および第３の短絡用配線４１，４２，４３をそれぞれ信号配線１６，１７、走査線４、およびデータ線３に接続しておくと、これらの配線構造を形成した以降に行われる工程において静電気などが発生しても、この電荷は第１、第２、および第３の短絡用配線４１，４２，４３を介して基板外周側に拡散し、突発的な過剰電流が走査線４、画素部９、走査線駆動回路１１、データ線駆動回路１０等には流れないので、これら全ての部分を静電気から保護することができる。
【００６５】
図６に示すように、アクティブマトリクス基板７はマザー基板３５上に複数（この例では４個）形成され、このマザー基板３５から各アクティブマトリクス基板７が切り出される場合がある。この場合には、図６における領域Ｄを図７に拡大して示すように、各アクティブマトリクス基板７の外周側に第１、第２、および第３の短絡用配線４１，４２，４３に電気的に接続された静電気対策配線４４を設け、この基板外周に静電気の電荷を拡散させる構成を採ることができる。この場合には、第１、第２、および第３の短絡用配線４１，４２，４３と電気的に接続された静電気対策配線４４は、隣接するアクティブマトリクス基板７の間で最終工程まで互いに接続され、マザー基板３５の切断時にアクティブマトリクス基板７間で切り離される。このように構成しておくと、静電気対策配線４４を広範囲に分散した状態に配置した状態にしておけるので、電荷の集中が防止され、さらに効果が向上する。
【００６６】
ただし、第１、第２、および第３の短絡用配線４１，４２，４３は、アクティブマトリクス基板７の製造工程が終了した後は不要であり、また、後の電気的特性検査工程などで支障を来すため、図２中に「×」印を付した位置で、図９ないし図１５を参照して後述するように、途中の工程を利用して第１層間絶縁膜２１および第２層間絶縁膜２２に切断用孔３７を形成し、この切断用孔３７を介して短絡用配線３３（第１、第２、および第３の短絡用配線４１，４２，４３）にエッチングを施すことによって切断する。このため、製造工程の途中まで、第１、第２、および第３の短絡用配線４１，４２，４３はそれぞれ信号配線１６，１７、走査線４、およびデータ線３に接続しているが、切断用孔３７を介してのエッチング後は、信号配線１６，１７、走査線４、およびデータ線３の各々が電気的に分離されることになる。これにより、アクティブマトリクス基板７をそれぞれ切断する前のマザー基板３５の状態で電気的特性の検査を行うことができる。
【００６７】
したがって、図３ないし図５には、第１、第２、および第３の短絡用配線４１，４２，４３がそれぞれ図示されているが、これら短絡用配線４１，４２，４３の途中に設けられた符号３７で示した矩形が切断用孔（第１層間絶縁膜２１および第２層間絶縁膜２２を貫通する孔の外形）である。そして、これが本発明の最大の特徴点であるが、切断用孔３７の下方に、切断用孔３７の外形よりも大きい外形を有するエッチング停止層３８が、いわば座布団を敷いたように設けられている。本実施の形態の場合、エッチング停止層３８はＴＦＴ２の半導体能動膜２７と同じ単結晶シリコン膜で構成されており、シリコン酸化膜系のエッチングに対して充分に大きい選択比を有している。
【００６８】
なお、図２に示した静電保護回路１８，１９としては、各種の回路を利用できるが、例えば図８に示すように、保護抵抗４６と、プッシュプル配列されたＰチャネル型ＴＦＴ４７とＮチャネル型ＴＦＴ４８とを利用したものを用いることができ、それぞれの正電源ＶDDおよび負電源ＶSSとの間にダイオードを構成する。また、本実施の形態では、第１の短絡用配線４１を信号配線１６（または１７）に接続するのは、必ず、端子１３（または１４，１５）と保護抵抗４６との間である。この構成により、端子１３（または１４，１５）、あるいは第１の短絡用配線４１から入った静電気は、保護抵抗４６および静電保護回路１８（または１９）を通過しないとデータ線駆動回路１０および走査線駆動回路１１に達しない。このような構成とすることで、静電気は静電保護回路１８（または１９）に確実に吸収され、データ線駆動回路１０および走査線駆動回路１１を確実に保護することができる。
【００６９】
［アクティブマトリクス基板の製造方法］
このような静電保護対策を行いながら、アクティブマトリクス基板７を製造する方法を、図９ないし図１５を参照して以下説明する。これらの図は、本実施の形態のアクティブマトリクス基板７の製造方法を示す工程断面図であって、いずれの図においても、その左側部分には図３のＡ−Ａ’線における断面図（画素ＴＦＴ部の断面図）、中央部分には図４のＢ−Ｂ’線における断面図（短絡用配線の切断用孔を含む静電気対策配線部（図２に「×」印を付した部分）の断面図）、右側部分には図５のＣ−Ｃ’線における断面図（端子１３，１４，１５が形成されている端子部の断面図）を示す。
【００７０】
まず、図９（Ａ）に示すように、熱酸化法等により表面にシリコン酸化膜を形成した単結晶シリコン基板と石英基板とを、シリコン酸化膜側を石英基板に密着させた状態で熱処理を行って貼り合わせ、エッチング等により単結晶シリコン層を薄膜化した、貼り合わせＳＯＱ基板を準備する。したがって、埋込酸化膜６２（シリコン酸化膜、下地酸化膜）と石英基板６３との間の界面は貼り合わせ界面となる。また、埋込酸化膜６２の膜厚は例えば４００ｎｍ程度、単結晶シリコン層６１の膜厚は例えば１００ｎｍ程度である。
【００７１】
次に、図９（Ｂ）に示すように、単結晶シリコン層６１をフォトリソグラフィー技術を用いてパターニングし、画素ＴＦＴ部の側に島状の半導体能動層２７を形成する。これに対して、静電気対策配線部の側では後で形成する切断用孔３７に対応する位置に切断用孔３７よりも大きい外形を有するエッチング停止層３８を形成する。また、端子部の側では単結晶シリコン層６１を完全に除去する。
【００７２】
次に、図９（Ｃ）に示すように、熱酸化法等により、半導体能動層２７の表面に膜厚が約５０ｎｍ〜約１５０ｎｍのシリコン酸化膜からなるゲート酸化膜６５を形成する。あるいは、熱酸化膜を約５ｎｍ〜約１００ｎｍ、好ましくは３０ｎｍ形成した後、全面にＣＶＤ法等によりシリコン酸化膜を約１０ｎｍ〜約１００ｎｍ、好ましくは５０ｎｍ堆積し、それら２層のシリコン酸化膜によりゲート絶縁膜６５を形成してもよい。また、ゲート絶縁膜６５をより高耐圧化するためにシリコン窒化膜を用いてもよい。いずれにしても、この時、半導体能動層２７の表面と同時に、エッチング停止層３８の表面にもシリコン酸化膜が形成される。
【００７３】
次に、図１０（Ｄ）に示すように、ゲート電極２０などを形成するための多結晶シリコン膜６６を基板全面に形成した後、リンを熱拡散し、多結晶シリコン膜６６を導電化する。または、多結晶シリコン膜の成膜と同時にリンを導入したドープトシリコン膜を用いても良い。
【００７４】
次に、図１０（Ｅ）に示すように、多結晶シリコン膜６６をフォトリソグラフィー技術を用いてパターニングし、画素ＴＦＴ部の側にゲート電極２０を形成する。これに対して、静電気対策配線部の側には多結晶シリコン膜６６を短絡用配線３３（第１、第２、および第３の短絡用配線４１，４２，４３に相当する）として残存させる。この短絡用配線３３はエッチング停止層３８上を横断するように形成される。また、端子部の側には、多結晶シリコン膜６６を端子下シート膜３１として残存させる。
【００７５】
次に、図１０（Ｆ）に示すように、画素ＴＦＴ部および図示しない駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極２０をマスクとして、約０．１×１０１３／ｃｍ２〜約１０×１０１３／ｃｍ２のドーズ量で低濃度の不純物イオン６７（リンイオン）の注入を行い、画素ＴＦＴ部の側には、ゲート電極２０に対して自己整合的に低濃度のソース領域２５ａ、および低濃度のドレイン領域２６ａを形成する。ここで、ゲート電極２０の真下に位置し、不純物イオン６７が導入されなかった部分は半導体能動膜２７のままのチャネル領域６８となる。なお、本実施の形態では静電気対策配線部上および端子部上はレジストマスク６９で覆っておき、エッチング停止層３８や端子下シート膜３１に不純物イオンが導入されないようにしているが、レジストマスクで覆わない手法をとっても本発明の目的に対して何ら支障はない。
【００７６】
次に、図１１（Ｇ）に示すように、画素ＴＦＴ部では、ゲート電極２０よりも幅の広いレジストマスク７０を形成して高濃度の不純物イオン７１（リンイオンを約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量で注入し、高濃度のソース領域２５ｂおよびドレイン領域２６ｂを形成する。なお、前工程と同様、静電気対策配線部上および端子部上はレジストマスク７０で覆っても覆わなくても良い。
【００７７】
これらの不純物導入工程に代えて、低濃度の不純物の注入を行わずにゲート電極２０より幅の広いレジストマスクを形成した状態で高濃度の不純物（リンイオン）を注入し、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極２０の上に高濃度の不純物（リンイオン）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成しても良いことは勿論である。
【００７８】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部９およびＮチャネルＴＦＴ部をレジストマスクで被覆保護して、ゲート電極２０をマスクとして、約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量でボロンイオンを注入することにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成と同様に、ゲート電極２０をマスクとして、約０．１×１０１３／ｃｍ２〜約１０×１０１３／ｃｍ２のドーズ量で低濃度の不純物（ボロンイオン）を導入して、単結晶シリコン膜に低濃度領域を形成した後、ゲート電極２０よりも幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量で注入し、ＬＤＤ（Lightly Doped Drain）構造のソース領域およびドレイン領域を形成しても良い。また、低濃度の不純物注入を行わずに、ゲート電極２０より幅の広いマスクを形成した状態で高濃度の不純物（ボロンイオン）を注入し、オフセット構造のソース領域およびドレイン領域を形成しても良い。これらのイオン注入工程によって、トランジスタのＣＭＯＳ化が可能になり、周辺駆動回路の同一基板上への内蔵化が可能となる。
【００７９】
次に、図１１（Ｈ）に示すように、ゲート電極２０、短絡用配線３３および端子下シート膜３１の表面側にＣＶＤ法などにより例えば８００℃程度の温度条件下で膜厚が約５００ｎｍ〜約１５００ｎｍのＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１層間絶縁膜２１を形成する。
【００８０】
次に、図１２（Ｉ）に示すように、フォトリソグラフィー技術を用いて、画素ＴＦＴ部の側では第１層間絶縁膜２１のうち、ソース領域２５ｂに対応する部分にソースコンタクトホール２３を形成し、端子部の側では第１層間絶縁膜２１のうち、端子下シート膜３１に対応する部分にコンタクトホール３２を形成する。
【００８１】
次に、図１２（Ｊ）に示すように、第１層間絶縁膜２１の表面側に、ソース電極、信号配線、端子等を構成するためのアルミニウム膜７２をスパッタ法などで形成する。この際、アルミニウムなどの金属膜の他に、金属シリサイド膜や金属合金膜を用いても良い。
【００８２】
その後、図１２（Ｋ）に示すように、フォトリソグラフィー技術を用いてアルミニウム膜７２をパターニングし、画素ＴＦＴ部では、データ線３の一部としてソース電極７３を形成する。併せて、静電気対策配線部には信号配線７４（信号配線１６，１７を形成し、端子部の側では端子３０（端子１３，１４，１５）を形成する。
【００８３】
これら図１２（Ｉ）〜（Ｋ）の工程を利用して、図４を参照して説明した第１および第３の短絡用配線４１，４３と、信号配線１６，１７およびデータ線３との間の配線接続が行われる。
【００８４】
次に、図１３（Ｌ）に示すように、ソース電極７３、信号配線７４および端子３０の表面側に、ＣＶＤ法等により例えば４００℃程度の温度条件下で膜厚が約５０ｎｍ〜約１５００ｎｍのＢＰＳＧ膜（ボロンやリンを含むシリケートガラス膜）と、約１０ｎｍ〜約３０ｎｍのＮＳＧ膜の少なくとも２層を含む第２層間絶縁膜２２を形成する。
【００８５】
次に、図１３（Ｍ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィー技術およびドライエッチング法などを用いて、第２層間絶縁膜２２および第１層間絶縁膜２１のうち、ＴＦＴ２のドレイン領域２６ｂに対応する部分にドレインコンタクトホール２４を形成する。併せて、静電気対策配線部の側では、短絡用配線３３（第１、第２、および第３の短絡用配線４１，４２，４３に相当する）の上に切断用孔３７を形成する。この工程で、切断用孔３７の部分で短絡用配線３３が外部に露出した状態となる。
【００８６】
次に、図１４（Ｎ）に示すように、第２層間絶縁膜２２の表面側に、後で画素電極１となる膜厚が約４０ｎｍ〜約２００ｎｍのＩＴＯ膜７５をスパッタ法などで形成した後、図１４（Ｏ）に示すように、フォトリソグラフィー技術を用いてＩＴＯ膜７５をパターニングし、画素ＴＦＴ部では画素電極１を形成する。これに対して、静電気対策配線部および端子部では、ＩＴＯ膜７５を完全に除去する。ここで、画素電極１の材料としては、ＩＴＯ膜に限らず、Ｓｎ０ｘ膜やＺｎＯｘ膜などの高融点の金属酸化物等からなる透明電極材料を使用することも可能である。これらの材料であれば、コンタクトホール内でのステップカバレージも実用に耐えるものである。
【００８７】
次に、図１５（Ｐ）に示すように、第２層間絶縁膜２２の表面側に、端子部において端子３０として露出させるべき領域が開口したレジストマスク７６を形成する。このレジストマスク７６は、本来は端子３０を露出させるために用いられるものであるが、ここでは短絡用配線３３の切断時にも兼用するマスクとするため、静電気対策配線部の側にも切断用孔３７に相当する位置に開口部を設けておく。
【００８８】
その後、図１５（Ｑ）に示すように、レジストマスク７６を介して第２層間絶縁膜２２のウェットエッチングを行い、端子部において端子６ｃを開口部２２ａから露出させる。ここまでの工程、すなわち切断用孔３７から短絡用配線３３が露出した後、ＩＴＯ膜７５の成膜、エッチング等を行う工程を経る間で、多結晶シリコン膜からなる短絡用配線３３の表面に自然酸化膜（シリコン酸化膜）が形成される。ところが、短絡用配線３３の表面も、第２層間絶縁膜２２のウェットエッチング時に用いるエッチング液に晒されるので、その自然酸化膜もエッチングされ、短絡用配線３３の表面は多結晶シリコン膜がむき出しの状態となる。これにより、次に短絡用配線３３を切断する際に多結晶シリコン膜が確実にエッチングされ、短絡用配線３３が確実に切断されることになる。
【００８９】
さらに、静電気対策配線部の側では、ドライエッチング等を用いて切断用孔３７から露出した短絡用配線３３をエッチングすることにより、短絡用配線３３をこの箇所で切断する。これにより、データ線３、走査線４、信号配線７４（１６，１７）等の各配線が電気的に分離される。特に本実施の形態の場合、このように製造工程の最終工程で短絡用配線３３（第１，第２，および第３の短絡用配線４１，４２，４３）を切断するので、それ以前の多くの工程で発生する静電気に対して短絡用配線３３が有効に機能する。なお、短絡用配線３３の切断時に、多結晶シリコン膜からなる短絡用配線３３をエッチングすると、単結晶シリコン膜からなるその下のエッチング停止層３８もエッチングされるため、図１５（Ｑ）に示したように、短絡用配線３３切断後の状態では切断用孔３７の内部にあたるエッチング停止層３８が除去され、周縁部のエッチング停止層３８のみが環状に残った状態になる場合がある。ところが、そのような状態になったとしても、既にエッチング停止層３８の役目は終わった後なので何ら支障はない。
【００９０】
［本実施の形態の効果］
以上説明したように、本実施の形態によれば、データ線駆動回路１０および走査線駆動回路１１の各々に向けて複数の端子３０（１３，１４，１５）からそれぞれ引き回された信号配線７４（１６，１７）を第１の短絡用配線４１で電気的に接続した状態で各工程を実施する。よって、製造工程中に静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷が第１の短絡用配線４１を介して基板外周側に拡散するので、過剰な電流がデータ線駆動回路１０および走査線駆動回路１１に突発的に流れることがない。その結果、データ線駆動回路１０および走査線駆動回路１１を保護することができる。しかも、ＴＦＴ２の形成工程、各種配線の形成工程、さらには端子３０の形成工程におけるコンタクトホールの形成、パターニング、エッチング等の工程を兼用しながら、第１の短絡用配線４１の形成、切断用孔３７の形成、この切断用孔３７を通した第１の短絡用配線４１の切断を行うことができる。したがって、静電気対策を施さない場合と比べても、特に製造プロセスが複雑になることはない。
【００９１】
同様に、走査線４の各々に電気的に接続された第２の短絡用配線４２を利用して過剰な電流が走査線４に突発的に流れるのを防止するので、走査線４や画素部９を保護することができる。さらに、データ線３の各々に電気的に接続された第３の短絡用配線４３を利用して過剰な電流がデータ線３に突発的に流れるのを防止するので、データ線３や画素部９を保護することができる。
【００９２】
以上は静電気対策としての短絡用配線を設けたことによる効果であるが、特に本実施の形態の場合は、短絡用配線３３の下にエッチング停止層３８を設けたことにより短絡用配線３３の切断時に格別な効果が得られる。すなわち、従来の短絡用配線の切断部の構造では、図１６（Ｂ）に示したように、短絡用配線が埋込酸化膜上に直接形成されていたため、端子部開口のための第２層間絶縁膜のエッチングを行うと、基板と埋込酸化膜の界面でエッチングが過剰に進行し、これが絶縁膜クラックや剥がれの原因となっていた。
【００９３】
これに対して、本実施の形態の構造では、図１６（Ａ）に示したように、短絡用配線３３と埋込酸化膜６２との間にエッチング停止層３８が介在し、このエッチング停止層３８は単結晶シリコン膜であるから、第２層間絶縁膜２２（ＢＰＳＧ膜とＮＳＧ膜の積層膜）のエッチングに対する耐性を充分に有しているので、エッチング停止層３８のところでエッチングは停止し、埋込酸化膜６２が基板６３との貼り合わせ界面までエッチングされることはない。その結果、本実施の形態によれば、短絡用配線３３の切断工程に伴う絶縁膜のクラックや剥がれの発生を確実に防止することができる。その結果、静電破壊等に起因する表示欠陥が少なく、高画質、高信頼性の液晶装置を実現することができる。
【００９４】
なお、エッチング停止層３８の表面にゲート絶縁膜をなすシリコン酸化膜６５が形成されているので、実際はエッチング液がエッチング停止層３８表面に到達した後、エッチングがシリコン酸化膜６５に沿って横方向に進行する。図１６（Ａ）を見る限り、あくまでも図面上は、オーバーエッチ分が大きくなると、エッチングがシリコン酸化膜６５を経由して埋込酸化膜６２にまで達するようにも見えてしまう。しかしながら、実際には膜厚方向の寸法に対して横方向の寸法ははるかに大きく、また、エッチング停止層３８の外周部が切断用孔３７の外側にはみ出す部分の寸法を、第２層間絶縁膜２２のエッチング条件との兼ね合いで適宜設定することにより、エッチングが埋込酸化膜６２にまで達しないようにすることは容易に可能である。
【００９５】
さらに本実施の形態の場合、エッチング停止層３８をＴＦＴ２の半導体能動膜２７と同層の単結晶シリコン膜で構成しており、ＴＦＴ２の半導体能動膜２７の形成工程を用いてエッチング停止層３８のパターニングを行っている。したがって、エッチング停止層３８の形成に関しても新たな工程を追加する必要がなく、この点からも製造プロセスを複雑化することがない。
【００９６】
［第２の実施の形態］
以下、本発明の第２の実施の形態の液晶装置について図１７および図１８を用いて説明する。
図２に示した第１の実施の形態では、第１、第２、および第３の短絡用配線４１，４２，４３をそれぞれ信号配線１６，１７、走査線４、およびデータ線３に接続し、アクティブマトリクス基板７の製造工程が終了した後に各線を分離した。これに対して、本実施の形態では、図１７および図１８に示すように、データ線駆動回路１０および走査線駆動回路１１を駆動する複数の信号を供給するために複数の端子３０（１３，１４，１５）からそれぞれ引き回された複数の信号配線のうち、静電保護回路１８，１９よりも端子３０（１３，１４，１５）側に位置する信号配線１６，１７のみに対して第１の短絡用配線４１を形成している。また、データ線３に対しても第３の短絡用配線４３を形成している。その他の構成および製造方法は、第２の短絡用配線４２を形成しない点を除けば、第１の実施の形態と同様であるため、共通の構成要素については図１７および図１８に同じ符号を付して、それらの説明を省略する。
【００９７】
このように構成した場合でも、静電気が発生したり、絶縁基板１２表面に電荷が蓄積されても、かかる電荷を第１および第３の短絡用配線４１，４３を介して基板外周側に拡散させることができるので、データ線駆動回路１０および走査線駆動回路１１に対して過剰な電流が突発的に流れることがない。そのため、データ線駆動回路１０および走査線駆動回路１１を保護することができる。
【００９８】
［第３の実施の形態］
以下、本発明の第２の実施の形態の液晶装置について図１９および図２０を用いて説明する。
【００９９】
図２に示した第１の実施の形態では、第１ないし第３の短絡用配線４１，４２，４３をそれぞれ信号配線１６，１７、走査線４、およびデータ線３に接続し、アクティブマトリクス基板７の製造工程が終了した後に各線を分離した。これに対して、本実施の形態では、図１９および図２０に示すように、データ線駆動回路１０および走査線駆動回路１１の各々に向けて複数の端子１３，１４，１５からそれぞれ引き回された信号配線１６，１７に対して第１の短絡用配線４１を形成している。また、走査線４に対しても第２の短絡用配線４２を形成している。その他の構成および製造方法は、第３の短絡用配線４３を形成しないことを除けば、第１の実施の形態と同様であるため、共通の構成要素については図１９および図２０に同じ符号を付して、それらの説明を省略する。
【０１００】
このように構成した場合でも、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を第１および第２の短絡用配線４１，４２を介して基板外周側に拡散させることができるので、データ線駆動回路１０、走査線駆動回路１１、および走査線４に対して過剰な電流が突発的に流れることがない。そのため、データ線駆動回路１０、走査線駆動回路１１、および走査線４を保護することができる。
【０１０１】
［液晶装置の全体構成］
次に、液晶装置の全体構成について図２１を用いて説明する。なお、図２１（Ａ）は、アクティブマトリクス基板７をその上に形成された各構成要素とともに対向基板の側から見た平面図であり、図２１（Ｂ）は、対向基板を含めて示す図２１（Ａ）のＨ−Ｈ’線に沿う断面図である。
【０１０２】
図２１（Ａ）および（Ｂ）に示すように、上記実施の形態のアクティブマトリクス基板７の上には、その縁に沿ってシール材８０が設けられており、その内側に並行して額縁としての遮光膜８１が設けられている。シール材８０の外側の領域には、データ線駆動回路１０および端子１３，１４，１５がアクティブマトリクス基板７の一辺に沿って設けられており、走査線駆動回路１１がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路１１は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、アクティブマトリクス基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１１間をつなぐための複数の配線８２が設けられている。また、対向基板８３のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板８３との間で電気的導通をとるための導通材８４が設けられている。そして、シール材８０とほぼ同じ輪郭を持つ対向基板８３が当該シール材８０によりアクティブマトリクス基板７に固着されている。また、ＴＦＴアレイ基板７と対向基板８３との間の液晶８５はシール材８０の開口部で封止材８６により封入されている。
【０１０３】
［液晶装置の使用例］
上記実施の形態に係る液晶装置を透過型として構成した場合の電子機器への使用例を、図２２および図２３を参照して説明する。
【０１０４】
上記実施の形態の液晶装置を用いて構成される電子機器は、図２２のブロック図に示すように、表示情報出力源１００、表示情報処理回路１０２、表示駆動装置１０４、液晶表示パネル１０６、クロック発生回路１０８、および電源回路１１０を含んで構成される。表示情報出力源１００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号などを同調して出力する同調回路などを含んで構成され、クロック発生回路１０８からのクロックに基づいて表示情報を処理して出力する。この表示情報出力回路１０２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含んで構成され、液晶表示パネル１０６を駆動する。電源回路１１０は、上述の各回路に電力を供給する。
【０１０５】
このような構成の電子機器としては、図２３に示す投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備える装置などを挙げることができる。上記実施の形態の液晶装置の使用により、静電破壊等に起因する表示欠陥が少なく、高画質、高性能の液晶表示部を有する電子機器を実現することができる。
【０１０６】
図２３に示す投射型液晶表示装置は、液晶表示パネルをライトバルブとして用いた投射型プロジェクタであり、例えば３枚プリズム方式の光学系を用いている。図２３において、投射型液晶表示装置２００では、白色光源のランプユニット２０２から出射された投射光がライトガイド２０４の内部で、複数のミラー２０６および２枚のダイクロイックミラー２０８によって、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離され（光分離手段）、それぞれの色の画像を表示する３枚の液晶表示パネル２１０Ｒ、２１０Ｇ、２１０Ｂに導かれる。そして、それぞれの液晶表示パネル２１０Ｒ、２１０Ｇ、２１０Ｂによって変調された光は、ダイクロイックプリズム２１２（光合成手段）に３方向から入射される。ダイクロイックプリズム２１２では、ＲおよびＢの光が９０°曲げられ、Ｇの光は直進するので、各色の光が合成され、投射レンズ２１４を通してスクリーンなどにカラー画像が投射される。
【０１０７】
特に投射型液晶表示装置の場合、画像が拡大投射されるために表示欠陥が使用者の目にとまりやすい傾向にあるが、上記実施の形態の液晶表示パネルの使用により、静電破壊等に起因する表示欠陥が少なく、画質の良い投射画像を得ることができる。
【０１０８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態で例示したアクティブマトリクス基板を構成する各種膜の材料、膜厚等の具体的な記載に関しては適宜変更が可能である。また、配線層の構成に応じて、エッチング停止層および短絡用配線の構成材料も適宜変更して良い。そして、上記実施の形態の製造プロセス例は最も工程を追加しなくて済む例を示したが、製造プロセスが多少複雑化することを許容するならば、エッチング停止層の形成、短絡用配線の形成・切断には、その他、種々の方法を採ることが可能である。
【０１０９】
また、上記実施の形態では、原材料基板として貼り合わせＳＯＱ基板を用い、石英基板と埋込酸化膜との間が貼り合わせ界面である例を挙げたが、貼り合わせＳＯＱ基板の場合に限らず、下地酸化膜の成膜方法によっては基板と下地酸化膜の界面へのエッチング液の染み込みが問題になることもあり、例えば多結晶シリコンＴＦＴ型液晶装置用の基板などに対しても、本発明の構成を有効に適用することができる。
【０１１０】
さらに本発明の適用範囲としては、液晶装置用基板に限らず、エレクトロルミネッセンス、プラズマディスプレイ等、種々の電気光学装置に適用可能である。また、ＳＯＩ基板を用いて、例えば高周波用半導体デバイスを製造する場合等、半導体装置にも適用可能である。
【０１１１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、短絡用配線と下地酸化膜との間にエッチング停止層が介在し、このエッチング停止層が短絡用配線表面に形成された酸化膜のエッチングに対する耐性を有しているので、酸化膜エッチングはエッチング停止層のところで止まり、下地酸化膜と基板との貼り合わせ界面まではエッチングが進行することがない。これにより、短絡用配線の切断工程に伴う絶縁膜のクラックや剥がれの発生が確実に防止され、製造工程中の静電気や電荷から基板を保護することができる。さらに、このような静電気対策を行っても、製造プロセスがそれ程複雑化することがなく、製造コストやＴＡＴの増大を抑制することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態の液晶装置における画像表示領域の等価回路図である。
【図２】 同、液晶装置を構成するアクティブマトリクス基板（液晶装置用基板）の構成を模式的に示すブロック図である。
【図３】 同、アクティブマトリクス基板における画素部のコーナー部分を拡大して示す平面図である。
【図４】 同、アクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。
【図５】 同、アクティブマトリクス基板における端子部の平面図である。
【図６】 同、アクティブマトリクス基板をマザー基板に配列形成した様子を示す平面図である。
【図７】 図６に示すマザー基板における領域Ｄを拡大して示す平面図である。
【図８】 同、アクティブマトリクス基板上に形成した静電保護回路を示す回路図である。
【図９】 同、アクティブマトリクス基板の製造方法を示す工程断面図である。
【図１０】 同、工程断面図の続きである。
【図１１】 同、工程断面図の続きである。
【図１２】 同、工程断面図の続きである。
【図１３】 同、工程断面図の続きである。
【図１４】 同、工程断面図の続きである。
【図１５】 同、工程断面図の続きである。
【図１６】 アクティブマトリクス基板上に形成した短絡用配線の切断時の断面構造を示す図であって、（Ａ）本実施の形態の場合、（Ｂ）従来の場合、をそれぞれ示す。
【図１７】 本発明の第２実施形態の液晶装置を構成するアクティブマトリクス基板の構成を模式的に示すブロック図である。
【図１８】 同、アクティブマトリクス基板における画素部のコーナー部分を拡大して示す平面図である。
【図１９】 本発明の第３実施形態の液晶装置を構成するアクティブマトリクス基板の構成を模式的に示すブロック図である。
【図２０】 同、アクティブマトリクス基板における画素部のコーナー部分を拡大して示す平面図である。
【図２１】 本発明の液晶装置の全体構成を示す図であって、（Ａ）平面図、（Ｂ）（Ａ）のＨ−Ｈ’線に沿う断面図、である。
【図２２】 本発明の液晶装置を用いた電子機器のブロック図である。
【図２３】 本発明の液晶装置を用いた投射型液晶表示装置の光学系を示す模式図である。
【図２４】 従来の液晶装置のアクティブマトリクス基板における画素部のコーナー部分を拡大して示す平面図である。
【図２５】 同、アクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。
【図２６】 同、アクティブマトリクス基板における端子部の平面図である。
【図２７】 同、アクティブマトリクス基板の製造方法を示す工程断面図である。
【図２８】 同、工程断面図の続きである。
【図２９】 同、工程断面図の続きである。
【図３０】 図２７〜図２９に示す工程のうち、短絡用配線の切断工程の説明図である。
【符号の説明】
１ 画素電極
２ 薄膜トランジスタ（ＴＦＴ）
３ データ線（信号線）
４ 走査線（信号線）
７ アクティブマトリクス基板（液晶装置用基板）
８ 画素
１６，１７ 信号配線
２１ 第１層間絶縁膜
２２ 第２層間絶縁膜
３３ 短絡用配線
３７ 切断用孔（孔）
３８ エッチング停止層
４１ 第１の短絡用配線
４２ 第２の短絡用配線
４３ 第３の短絡用配線
４４ 静電気対策配線
６１ 単結晶シリコン層
６２ 埋込酸化膜（下地酸化膜）
６３ 石英基板（基板）
Claims (6)
- 一対の基板間に液晶が挟持されてなる液晶装置の一方の基板を構成し、基板と、該基板上に設けられた下地酸化膜と、複数の信号線と、前記下地酸化膜上に設けられ、製造工程中に前記複数の信号線間を電気的に接続する短絡用配線と、シリコン膜を半導体能動膜とする薄膜トランジスタとを有する液晶装置用基板の製造方法であって、
表面に酸化膜を形成したシリコン基板の該酸化膜側と前記基板とを貼り合せ、前記基板上に前記下地酸化膜及び前記シリコン膜を形成する工程と、
前記下地酸化膜上の前記シリコン膜をパターニングすることにより、前記薄膜トランジスタの前記半導体能動膜を形成すると同時に、前記信号線間に、島状にエッチング停止層を形成する工程と、
前記半導体能動膜の表面にゲート絶縁膜を形成すると同時に前記エッチング停止層の表面にシリコン酸化膜を形成する工程と、
前記下地酸化膜上に前記エッチング停止層上を横断するように前記短絡用配線を形成する工程と、
前記短絡用配線を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記短絡用配線を切断するための孔を前記エッチング停止層の形成領域上に形成する工程と、
前記短絡用配線の表面に形成された酸化膜を前記孔を通してウェットエッチングして除去する工程と、
前記短絡用配線を前記孔を通して切断すると共に前記エッチング停止層をエッチングする工程とを有し、
前記半導体能動膜を形成すると同時に前記エッチング停止層を形成する工程において、前記エッチング停止層を、前記ウェットエッチングして除去する工程におけるエッチング液が前記下地酸化膜に達しないように前記孔の外形よりも大きく形成し、
前記短絡用配線を前記孔を通して切断すると共に前記エッチング停止層をエッチングする工程において、前記エッチング停止層と該エッチング停止層の表面に形成されたシリコン酸化膜とを前記孔の外形に沿って前記下地酸化膜上に残すことを特徴とする液晶装置用基板の製造方法。 - 前記エッチング停止層を、単結晶シリコン膜で形成することを特徴とする請求項１に記載の液晶装置用基板の製造方法。
- 一対の基板間に液晶が挟持されてなる液晶装置の一方の基板を構成し、基板と、該基板上に設けられた下地酸化膜と、複数の信号線と、これら複数の信号線の各々に接続された複数の画素電極と、前記下地酸化膜上に設けられ、製造工程中に前記複数の信号線間を電気的に接続する短絡用配線と、シリコン膜を半導体能動膜とする薄膜トランジスタとを有する液晶装置用基板の製造方法であって、
表面に酸化膜を形成したシリコン基板の該酸化膜側と前記基板とを貼り合せ、前記基板上に前記下地酸化膜及び前記シリコン膜を形成する工程と、
前記下地酸化膜上の前記シリコン膜をパターニングすることにより、前記薄膜トランジスタの前記半導体能動膜を形成すると同時に、前記信号線間に、島状にエッチング停止層を形成する工程と、
残存した前記シリコン膜の表面にシリコン酸化膜を形成し、前記半導体能動膜の表面にゲート絶縁膜を形成すると同時に前記エッチング停止層の表面にシリコン酸化膜を形成する工程と、
全面に前記薄膜トランジスタのゲート電極材料膜を成膜してこれをパターニングすることにより、前記信号線をなす走査線および前記薄膜トランジスタのゲート電極を形成すると同時に前記エッチング停止層上を横断するように前記短絡用配線を形成する工程と、
前記薄膜トランジスタの前記半導体能動膜中に不純物を導入してソース領域およびドレイン領域を形成する工程と、
前記薄膜トランジスタおよび前記短絡用配線を覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜をパターニングすることにより、該第１層間絶縁膜を貫通して前記薄膜トランジスタのソース領域に達するソースコンタクトホールを形成する工程と、
導電膜を成膜してこれをパターニングすることにより、前記ソースコンタクトホールを通じて前記ソース領域と電気的に接続される前記信号線をなすデータ線を形成すると同時に端子を形成する工程と、
前記データ線および前記端子を覆う第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜および前記第１層間絶縁膜をパターニングすることにより、これら層間絶縁膜を貫通して薄膜トランジスタのドレイン領域に達するドレインコンタクトホールを形成すると同時に前記短絡用配線を切断するための孔を前記エッチング停止層の形成領域上に形成する工程と、
前記ドレインコンタクトホールを通じて前記ドレイン領域と電気的に接続される前記画素電極を形成する工程と、
前記第２層間絶縁膜上にマスクパターンを形成して該第２層間絶縁膜のウェットエッチングを行うことにより、前記端子表面を露出させると同時に前記孔を通して前記短絡用配線表面に形成された自然酸化膜を除去する工程と、
前記孔を通して前記短絡用配線のエッチングを行うことにより、前記短絡用配線を切断すると共に前記エッチング停止層をエッチングする工程とを有し、
前記半導体能動膜を形成すると同時に前記エッチング停止層を形成する工程において、前記エッチング停止層を、前記ウェットエッチングを行う工程におけるエッチング液が前記下地酸化膜に達しないように前記孔の外形よりも大きく形成し、
前記孔を通して前記短絡用配線のエッチングを行うことにより、前記短絡用配線を切断すると共に前記エッチング停止層をエッチングする工程において、前記エッチング停止層と該エッチング停止層の表面に形成されたシリコン酸化膜とを前記孔の外形に沿って前記下地酸化膜上に残すことを特徴とする液晶装置用基板の製造方法。 - 前記薄膜トランジスタの半導体能動膜およびエッチング停止層をなすシリコン膜が単結晶シリコン膜であることを特徴とする請求項３に記載の液晶装置用基板の製造方法。
- 前記第２層間絶縁膜は、ＢＰＳＧ膜とＮＳＧ膜との積層構造からなることを特徴とする請求項４に記載の液晶装置用基板の製造方法。
- 前記短絡用配線を、多結晶シリコン膜から形成することを特徴とする請求項１ないし５のいずれかに記載の液晶装置用基板の製造方法。
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