KR100398293B1 - 활성매트릭스액정디스플레이및이의제조방법 - Google Patents

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준 코야마
요시타카 야마모토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
샤프 가부시키가이샤
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Abstract

소형이며 높은 신뢰도를 갖는 활성 매트릭스 액정 디스플레이가 개시된다. 액정 디스플레이는 TFT 기판, 대향 기판 및 이 들 두 기판 사이에 놓이는 액정 재료의 한 층을 포함한다. 다수의 픽셀 TFT들이 TFT 기판 상의 열과 행으로 배열된다. 픽셀 TFT들을 구동하기 위한 구동 회로를 형성하는 구동 TFT들 또한 TFT 기판 위에 형성된다. 모든 이들 TFT는 보호를 위하여 직접 또는 박막을 통해 액정 재료에 의해 덮인다. 단선 링은 마찰 공정 이후 및 기판의 접착 이전에 커팅된다. 그러므로 제조 중 상기 TFT들은 정전기 대전으로부터 보호된다. 또한 커팅 공정이 사용된다.

Description

활성 매트릭스 액정 디스플레이 및 이의 제조 방법{Active matrix liquid crystal display and Method of fabricating same}
발명의 배경
1. 발명 분야
본 발명은 활성 매트릭스 액정 디스플레이에 관한 것으로, 특히 높은 신뢰도를 갖는 극소화된 활성 매트릭스 액정 디스플레이에 관한 것이다.
2. 관련 기술의 설명
활성 매트릭스 액정 디스플레이는 디스플레이 매체로서 액정을 사용한다. 픽셀은 매트릭스 구성 내의 각 교차점에 배치된다. 모든 픽셀은 스위칭 소자를 구비한다. 픽셀에 대한 정보는 상기 스위칭 소자들을 턴 온 및 오프시킴에 의해 표현된다. 게이트, 소스 및 드레인을 갖는 박막 트랜지스터들인 세 개 단자의 소자는 스위칭 소자들로서 가장 흔하게 사용된다. 박막 트랜지스터들을 이후로 TFT들로 언급한다.
매트릭스 구성에 있어서, 열에 평행하게 확장되는 주사 라인들(게이트 라인들)은 이 열에서 TFT들의 게이트 전극들과 접속된다. 행에 평행하게 가는 신호 라인들(소스 라인들)은 이 행에서 TFT들의 소스(또는 드레인) 전극들과 연결된다. 또한, 주사 라인들을 구동하기 위한 회로와 신호 라인들을 구동하기 위한 회로 제공된다.
도 2는 종래의 한 활성 매트릭스 액정 디스플레이를 도시한다. 신호 라인들을 구동하기 위한 신호 라인 구동 회로(221)는 이 활성 매트릭스 액정 디스플레이의 픽셀 매트릭스(220) 위에 패킹된다. 주사 라인들을 구동하기 위한 주사 라인 구동 회로는 왼쪽에 배치된다. 참조번호 223으로 지시된 것은 시일링 재료 영역이다.
도 3은 도 2의 단면도이다. 픽셀 TFT들(311)은 액정 재료(304)에 의해 덮인다. 액정 재료(304)는 TFT 기판(301)과 대향 기판(302) 사이에 놓인다. 한편, 신호 라인 구동 회로(221)와 주사 라인 구동 회로(222)는 산화물 또는 질화물의 박막(309)에 의해서만 보호된다. 그러므로 이들 구동 회로를 구성하는 TFT들은 액정 재료 내부에 위치한 픽셀 TFT들(311)보다 거친 환경에 놓인다.
상술한 문제점들을 해결하고 긴-시간의 신뢰도를 얻기 위한 시도에 있어서, 개선된 신뢰도를 갖는 디스플레이 장치 구조가 고안되었다. 이 구조에 있어서, 신호 라인 구동 회로와 주사 라인 구동 화로는 픽셀 TFT들 뿐만 아니라, 액정 재료 내에 배치된다.
도 4는 이 개선된 구조의 공지된 장치를 도시한다. 이 공지된 구조에 있어서, 시일링 재료 또는 시일링 재료(423)의 영역은 신호 라인 구동 회로(421)와 주사 라인 구동 회로(422)밖에 배치된다. 그러므로 구동 회로 TFT들은 액정 재료와 픽셀 TFT들에 의해 덮인다. 더욱이, 액정 디스플레이를 극소화시키기 위하여, 대향 기판의 세 단부 표면(도 4에서 상부 단부 표면, 바닥 단부 표면 및 우측 단부 표면)이 TFT 기판의 세 단부 표면과 일치되게 제조된다. 참조번호 420으로 표시된 것은 픽셀 매트릭스이다.
이들 두 종래의 구조는 다음의 문제점들을 갖는다.
도 5에 도시된 바와 같이, 종래의 활성 매트릭스 액정 디스플레이에 있어서, 쇼트링(short ring;506)은 정전 대전으로부터 TFT들을 보호하기 위하여 픽셀 매트릭스 주위에 형성된다, 픽셀 TFT들(511)과 접속된 신호 라인(530)과 주사 라인(531)은 모두 단선 되고, 제조 단계, 특히 마찰 단계 중에 생성된 액정 디스플레이에 대한 정전 대전은 각 픽셀 TFT들(511)의 단자 양단에 인가되는 것으로부터 예방된다.
도 2 및 또 3에 도시된 제 1의 종래의 구조에 있어서, 액정 디스플레이의 최종 제조 단계에서 레이저 빔 또는 이와 유사한 것으로 유리 기판과 함께 쇼트링을 공통적으로 커팅한다.
발명의 요약
그러나, 제 2의 종래의 구조에서 액정 디스플레이의 크기를 최소화하는 시도에 있어서, 대향 기판과 TFT 기판은 단자가 나오지 않는 공통의 평면(도 4에서 각 기판의 상부 단부 표면, 바닥 단부 표면 및 우측 단부 표면)을 따라 양호하게 커팅된다. 따라서 최종 단계에서 레이저 빔으로 쇼트링을 커팅하기는 어렵다. 특히 쇼트링은 공통의 평면을 따라 기판과 함께 커팅된다. 도 6에 도시된 바와 같이, 커팅 후, TFT 기판(101)의 단부 표면이 노출된다. 커팅 후, 노출된 단부 표면상에 정전대전이 생성되면, 내부 픽셀 TFT들은 파괴되고, 이는 디스플레이 장치의 결함을 야기한다.
본 발명에 따른 활성 매트릭스 액정 디스플레이의 제조 방법은 이후에 설명될 이전의 문제점을 해결하기 위한 단계를 포함한다.
도 1(A) 내지 도 1(E)은 본 발명에 따른 활성 매트릭스 액정 디스플레이를 조립하기 위한 단계를 도시하는 단면도.
도 2는 종래의 활성 매트릭스 액정 디스플레이의 구성 다이어그램.
도 3은 도 2에 도시된 종래의 활성 매트릭스 액정 디스플레이의 단면도.
도 4는 다른 종래의 활성 매트릭스 액정 디스플레이의 다이어그램.
도 5는 공지된 활성 매트릭스 액정 디스플레이에서 사용되는 쇼트링(short ring)의 다이어그램.
도 6은 도 4에 도시된 종래의 활성 매트릭스 액정 디스플레이의 단면도.
도 7(A) 내지 도 7(D) 및 도 8(A) 내지 도 8(B)은 제조 순서를 도시하는 본 발명의 제 1의 실시예에 따른 단색 활성 매트릭스 회로의 단면도.
도 9는 본 발명의 제 2의 실시예에 따른 활성 매트릭스 액정 디스플레이의 단면도.
<도면의 주요부분에 대한 부호의 설명>
701 : 유리 기판 702 : 버퍼층
703-705 : 활성층 706 : 게이트 절연막
707-709 : 게이트 전극 710-712 : 양극 산화막
713, 716 : 포토레지스트 718,724 : 층간 유전체
725 : 픽셀 전극
바람직한 실시예들의 상세한 설명
상기의 구조를 사용하여 얻어진 활성 매트릭스 액정 디스플레이 구성의 특정 실시예가 도 1(E)에 도시되고, 여기에서 다수의 픽셀 TFT들이 TFT 기판(101)의 열과 행에 배열되었다. 픽셀 TFT들을 구동하기 위한 구동 회로를 구성하는 구동 TFT들이 상기 TFT 기판 상에 형성된다. 대향 기판(102)과 TFT 기판(101) 사이의 액정 재료(104)은 시일링 재료(103)에 의해 시일링된다. 구동 TFT들은 픽셀 TFT들을 따라 액정 재료 내에 존재하기 때문에, 구동 TFT들은 보호될 수 있다. 픽셀 TFT들과 접속된 버스 라인(105)은 쇼트링(106)으로부터 픽셀 TFT들을 정전 대전으로부터 보호하는 작용을 한다.
본 발명에 있어서, 도 1(B)에 도시된 바와 같이, 쇼트링(106)을 커팅하는 단계는 정전 대전이 유도되는 마찰 단계 이후에 수행된다. 그러므로, 이 단계 중, 픽셀 TFT들은 정전 대전으로부터 보호될 수 있다. 더욱이, 쇼트링(106)을 커팅하는 단계는 대향 기판(102)과 TFT 기판(101)을 함께 접합하는 단계에 선행하여 수행된다. 결과적으로 쇼트링(106)을 커팅하기가 쉽다.
본 발명에 따른 활성 매트릭스 회로를 사용하여 LCD(액정 디스플레이) 패널을 제조하는 방법이 이후의 실시예 1 및 2를 통해 설명된다.
실시예 1
본 발명의 단색 활성 매트릭스 회로를 얻기 위한 제조 단계는 도 7(A) 내지 도 7(D)을 참조하여 설명한다. 이들은 저온 폴리실리콘 공정이다. 각 도면의 좌측 반은 구동 회로를 구성하는 TFT들을 제조하는 단계를 도시한다. 우측 반은 활성 매트릭스를 구성하는 TFT들을 제조하는 단계를 도시한다.
도 7(A)에 도시된 바와 같이, 실리콘 산화막이 먼저 버퍼층(702)으로서 유리 기판(701)상에 1000 내지 3000 Å의 두께로 형성된다. 실리콘 산화막은 스퍼터링 또는 플라즈마 CVD에 의해 산소 환경에서 형성될 수 있다. 그후, 비결정 실리콘막이 300 내지 1500Å의 두께 양호하게는 500-1000Å의 두께로 플라즈마 CVD 또는 LPCVD에 의해 형성된다.
비결정 실리콘막이 500℃ 이상의 온도 양호하게는 500-600℃에서 열적으로 어닐링되어 상기 막을 결정화 또는 그 결정화를 증대시킨다. 이 결정화 이후, 결정화는 레이저 광 또는 이와 유사한 것을 사용하는 광 어닐링을 수행함으로써 보다 더 증대될 수 있다. 더욱이 결정화가 열 어닐링을 사용하는 도중에, 일본 특허 공보(244103/1994 및 244104/1994)에 설명된 바와 같이, 실리콘의 결정화를 촉진시키기 위한 니켈과 같은 소자(또는 결정 소자)가 첨가될 수 있다.
그후, 결정화된 실리콘막은 구동 회로를 형성하는 P-채널 TFT들을 위한 활성층(703)의 섬(island), 구동 회로를 형성하는 N-채널 TFT들을 위한 활성층(704)의 섬 및 매트릭스 회로를 형성하는 픽셀 TFT들을 위한 활성층(705)의 섬을 형성하기위하여 에칭된다. 더욱이, 실리콘 산화물의 게이트 절연막(706)이 산소 대기 내에서 스퍼터링에 의해 500-2000Å의 두께로 형성된다. 게이트 절연막(706)은 플라즈마 CVD에 의해 형성될 수도 있다. 실리콘 산화막이 플라즈마 CVD에 의해 형성될 때, 가스 재료로서 모노실란(SiH4) 및 산호(O2) 또는 일산화 질소(N2O)를 사용할 필요가 있다.
후속하여, 2000-6000Å의 두께를 갖는 알루미늄층이 스퍼터링에 의해 적층의 전체 표면 위에 형성된다. 이후에 처리될 열처리 단계에서 힐록(hillock)의 발생을 방지하기 위하여, 알루미늄은 실리콘, 스칸디움, 팔라디움 또는 다른 재료를 포함할 수 있다. 알루미늄층은 게이트 전극(707,708,709(도 7(A))를 형성하기 위하여 에칭된다.
그후, 알루미늄으로 구성된 게이트 전극들(707,708,709)은 산화 피막처리된다. 결과적으로 게이트 전극들(707,708,709)의 표면은 산화 알루미늄들(710,711,712)로 바뀐다. 이들 산화 알루미늄 영역은 절연체(도 7(B))로 작용한다.
그후, P-채널 TFT들의 활성층(703)을 덮는 포토레지스트 마스크(713)가 형성된다. 인 이온이 인화수소를 불순물 가스로 사용하면서 이온 주입에 의해 활성층(704,705)에 주입된다. 주입 량은 1× 1012-5×1013atoms/cm2이다. 결과적으로 무겁게 도핑된 N-형 영역 즉 소스(714)와 드레인(715)이 활성층(704,705)에 형성된다(도 7(C)).
이 후, h-채널 TFT들을 위한 활성층(704)과 픽셀 TFT들을 위한 활성층(705)을 덮기 위한 포토레지스트 마스크(716)가 형성된다. 불순물 가스로서 디보란(B2H6)을 사용하는 이온 도핑에 의해 붕소 이온이 다시 활성층(703)내로 주입된다. 주입 량은 5×1014-8×1015atoms/cm2이다. 결과적으로 무겁게 도핑된 P-형 영역(717)이 활성층(703)에 형성된다. 지금까지 설명된 도핑 단계로 인한, 무겁게 도핑된 N-형 영역(714,715(소스,드레인)) 및 무겁게 도핑된 P-형 영역(717(소스,드레인))이 형성된다(도 7(D)).
그후, 적층은, 불순물을 활성화시키고 도핑에 의해 생성된 손상을 정정하기 위하여, 450-850℃에서 0.5-3 시간 동안 열적으로 어닐링된다. 이 방법에서 불순물은 활성화된다, 동시에 실리콘의 결정화가 회복된다.
이후, 도 8(A)에 도시된 바와 같이, 3000-6000Å의 두께를 갖는 산화 실리콘막이 플라즈마 CVD에 의해 전체 표면 위에 층간 유전체(718)로서 형성된다. 이 층간 유전체(718)는 질화 실리콘의 단일층 또는 산화 실리콘과 질화 실리콘의 복합막이 될 수 있다. 층간 유전체(718)는 소스/드레인 영역에서 콘택트를 형성하기 위하여 습식 에칭 공정 또는 건식 에칭 공정에 의해 에칭된다.
그후, 알루미늄막 또는 티타늄과 알루미늄의 복합막이 2000-6000Å의 두께로 스퍼터링 기술에 의해 형성된다. 이 막은, 주변 회로를 위한 전극/내부접속(719,720,721) 및 픽셀 TFT들을 위한 전극/내부 접속(722,723)을 생성하도록 에칭된다(도 8(A)).
연속하여, 질화 실리콘막(724)은 플라즈마 CVD에 의해 1000-3000Å의 두께를 갖는 패시베이션막으로서 형성된다. 이 질화 실리콘막은 픽셀 TFT들의 전극(723)까지 확장되는 콘택트 홀을 형성하도록 에칭된다. 500-1500Å의 두께를 갖는 ITO(산화 인듐-주석)막이 스퍼터링에 의해 형성된다. 최종적으로 ITO막은 픽셀 전극(725)을 형성하도록 에칭된다. 이 방법에 있어서, 주변 구동 회로와 활성 매트릭스 회로가 집적되어 형성된다(도 8(B)).
활성 매트릭스 액정 디스플레이를 조립하기 위한 단계가 도 1(A) 내지 도 1(E)을 참조로 설명된다. TFT 기판(101)과 대향 기판(102)은 화학물 등을 제거하기 위하여 세척된다.
그후, TFT 기판(101)과 대향 기판(102)의 각각에 부착되도록 배향막이 생성된다. 배향막에 주어진 방향으로 놓이는 그루브가 제공된다. 액정 분자가 그루브를 따라 단일하게 배향된다. 배향막 재료는 부틸 셀로솔브(cellosolve) 또는 n-메틸-피롤리돈(pyrrolidone)을 준비하고 솔벤트에 폴리이미드를 약 10 중량%로 용해시킴으로써 생성된다. 이것은 폴리이미드 바니시(varnish)라고 불리고, 플렉소(flexo) 인쇄 기계에 의해 인쇄된다.
TFT 기판(101)과 대향 기판(102)에 각각 부착되는 배향막은 이를 경화시키기 위하여 가열된다. 이것은 베이킹(baking)으로 공지되어 있다. 이 목적을 위하여, 최대 300℃의 온도를 갖는 뜨거운 공기가 배향막을 향해 가해지고, 이를 가열한다. 결과적으로 폴리이미드 바니시는 소결되고 경화된다.
그후, 도 1(A)에 도시된 바와 같이 마찰 단계가 수행된다. 부착된 배향막을갖는 각 유리 기판은 미세한 그루브를 형성하기 위하여 레이욘, 나일론 또는 2-3 mm의 길이를 갖는 섬유로 구성된 버프포(buff布)로 주어진 방향으로 마찰시킨다.
그후, 도 1(B)에 도시된 바와 같이, TFT 기판(101) 상의 버스 라인(105)에 접속된 쇼트링이 레이저 빔으로 커팅된다. 본 실시예에 있어서, YAG 레이저가 사용된다. 방사 강도는 펄스당 1×1017/cm2로 설정된다. 이 값은 버스 라인(105)을 커팅하기에 충분하다.
중합체, 유리 또는 이산화 규소에 기초한 재료의 구형 스페이서가 TFT 기판(101)또는 대향 기판(102)에 분무된다. 스페이서를 분무하는 방법은, 스페이서가 순수 또는 알코올과 같은 솔벤트에 혼합되어 솔벤트가 유리 기판상에 분무되는, 습식 공정이 될 수 있다. 상기 방법은 또한 솔벤트가 전혀 사용되지 않는 건식 공정이 될 수도 있다. 기판 영역에서의 증가는 시일링 재료(103)가 위치하는 곳에서 쇼트링을 커팅함에 의해 예방될 수 있다.
그후, 도 1(C)에 도시된 바와 같이, 시일링 재료(103)는, TFT 기판(101)과 대향 기판(102)을 함께 결합시키고 주입된 액정 재료(104)가 흐르지 않게 하기 위하여, TFT 기판의 픽셀 영역의 외측 프레임에 인가된다. 사용된 시일링 재료는 에틸 셀로솔브의 솔벤트 내에서 용해 에폭시 수지 및 페놀 경화제에 의해 준비된다. 시일링 재료를 삽입한 후, 두 개의 유리 기판은, 시일링 재료(103)가 약 3 시간 정도 경화되도록, 160℃에서의 고온 압착 공정에 의해 서로 접착된다.
그후, 도 1(D)에 도시된 바와 같이, TFT 기판(101)과 대향 기판(102)은 서로접착된다. 액정 재료(104)는 액정 주입 포트를 통해 주입되고, 포트의 시일링이 뒤따른다. 시일링의 종료 후, 유리 기판, 즉 TFT 기판과 대향 기판은 세 방향(도 2에 도시된 디스플레이 장치의 상부 측, 바닥 측, 및 우측)에 놓이는 공통의 평면을 따라 커팅된다.
후속적으로, 비도전성 또는 약간의 도전성 수지가 커팅 표면에 인가된다. 예컨대 에폭시 수지가 인가된다. 지금까지 설명된 제조 단계의 결과로서, 본 발병의 실시예에 따른 액정 디스플레이가 완성된다.
실시예 2
본 발명의 제 2의 실시예가 도 9에 도시되었다. 이 실시예에 있어서. TFT들로 이루어진 구동 회로를 제어하기 위한 제어 회로(907)가 패킹 면적을 줄이고 신뢰도를 증대시키기 위하여 시일링 재료(903) 하부에 배치된다. 통상적으로 제어 회로(907)는 단결정 실리콘 칩에 의해 구성되고, 액정 재료(904)의 층보다 두껍다. 그러므로, 그대로 시일링 재료(903) 내에 제어 회로를 위치시키는 것은 불가능하다. 따라서 본 실시예에 있어서는, 이 문제를 해결하기 위하여 도 9에 도시된 바와 같이, 대향 기판(902)은 기판 갭 위로 제어 회로의 튀어나온 부분의 높이와 동일한 만큼 얇게 제조된다.
대향 기판의 두께를 줄이는 대신에, TFT 기판(901)의 두께가 감소될 수 있다. 선택적으로 대향 기판(102)과 TFT 기판(101)의 두께가 감소될 수 있다.
이전에 언급한 구동 회로를 제어하기 위한 제어 회로는 COG(chip-on-glass) 기술에 의해 TFT 기판 상에 패킹된다. 이 COG 기술은, 제어 회로 칩의 후면 표면이TFT 기판에 접착되고 TFT 기판 상의 도체와 와이어 본딩에 의해 전기적으로 접속되는 와이어 본딩 방식, 또는 칩을 뒤집어 칩 상의 패드를 도전 페이스트(paste) 등에 의해 TFT 기판 상의 도체와 접속시키는 페이스-다운(face-down) 방식에 의해 수행된다.
TFT 기판과 대향 기판은, 해당 대향 기판의 부분을 이전의 기계적인 그라인딩 제거하거나 또는 화학 에칭 제거하여, 부분적으로 얇아질 수 있다.
본 발명에 있어서, 구동 TFT들은 상기의 설명과 같이 액정 및 픽셀 TFT들 내에서 밀봉된다. 그러므로 구동 TFT들의 온도에 대한 내성 및 오염에 대한 내성은 개선된다.
더욱이, 쇼트링은 마찰 공정 이후 및 기판 접착 공정 이전에 커팅되어, 신뢰도 특히 정전기 손상에 대한 신뢰도가 증대된다. 부가적으로, 쇼트링을 커팅하기가 쉽다.
게다가, 본 발명에 있어서, 구동 회로를 위한 제어 회로를 포함하는 필요한 모든 회로는, TFT들 및 대향 기판 중 최소한 하나를 부분적으로 얇게함으로써, 기판의 쌍 사이에 위치할 수 있다, 또한 활성 매트릭스 액정 디스플레이는 이들 회로를 액정 재료 내에 시일링시킴으로써 크기면에서 감소될 수 있다. 또한 신뢰도가 개선된다.

Claims (80)

  1. 활성 매트릭스 액정 디스플레이에 있어서,
    TFT 기판 위에 제공된 픽셀 박막 트랜지스터,
    상기 TFT 기판 위에 형성되고, 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터들,
    상기 TFT 기판 위에 제공되고, 상기 픽셀 박막 트랜지스터에 연결된 버스 라인으로서, 상기 버스 라인의 단부는 상기 TFT 기판의 인접 단부 표면으로부터 떨어져있고 그로부터 상기 TFT 기판의 내부를 향하는, 상기 버스 라인,
    상기 TFT 기판에 대향하게 배치된 카운터 기판,
    상기 픽셀 박막 트랜지스터 및 구동 박막 트랜지스터들에 직접 또는 박막을 통해 접촉되고 상기 TFT 기판과 상기 카운터 기판 사이에 제공되는 액정 재료층, 및
    상기 버스 라인과 동일한 재료를 포함하고, 상기 버스 라인과 동일한 층의 상기 TFT 기판 위에 상기 TFT 기판의 상기 단부 표면에 형성되는 패턴을 포함하고, 여기에서 상기 버스 라인의 상기 단부는 상기 TFT 기판의 내부를 향하는 상기 패턴으로부터 떨어져 있는, 활성 매트릭스 액정 디스플레이.
  2. 제 1 항에 있어서,
    상기 구동 박막 트랜지스터들로 구성된 상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 제어 회로는 상기 TFT 기판 위에 패킹되며, 상기 TFT 기판 위에 배치된 상기 액정 재료의 시일링 재료 내에 시일링되는, 활성 매트릭스 액정 디스플레이.
  3. 제 1 항에 있어서,
    상기 TFT 기판의 제어 회로 수용 부분에 배치된 제어 회로를 더 포함하며,
    상기 제어 회로 수용 부분은 상기 TFT 기판의 다른 부분들보다 더 얇은, 활성 매트릭스 액정 디스플레이.
  4. 제 1 항에 있어서,
    상기 카운터 기판의 제어 회로 수용 부분에 배치된 제어 회로를 더 포함하며,
    상기 제어 회로 수용 부분은 상기 카운터 기판의 다른 부분들보다 더 얇은, 활성 매트릭스 액정 디스플레이.
  5. 제 2 항에 있어서,
    상기 제어 회로는 COG(chip-on-glass) 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이.
  6. 제 3 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이.
  7. 제 4 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이.
  8. 활성 매트릭스 액정 디스플레이에 있어서,
    TFT 기판 위 및 활성 매트릭스 회로 내에 제공된 픽셀 박막 트랜지스터,
    상기 TFT 기판 위에 형성되고, 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터들,
    상기 TFT 기판 위에 제공되고, 상기 픽셀 박막 트랜지스터에 연결된 버스 라인으로서, 상기 버스 라인의 단부는 상기 TFT 기판의 인접 단부 표면으로부터 떨어져있고 그로부터 상기 TFT 기판의 내부를 향하는, 상기 버스 라인,
    상기 TFT 기판에 대향하는 배치된 카운터 기판,
    상기 TFT 기판과 상기 카운터 기판 사이에 제공된 시일링 재료,
    상기 픽셀 박막 트랜지스터 및 구동 박막 트랜지스터들에 직접 또는 박막을 통해 접촉되고 상기 TFT 기판과 상기 카운터 기판 사이에 제공되는, 상기 TFT 기판과 상기 카운터 기판 사이에 상기 시일링 재료에 의해 시일링되는 액정 재료층, 및
    상기 버스 라인과 동일한 재료를 포함하고, 상기 버스 라인과 동일한 층의상기 TFT 기판 위에 상기 TFT 기판의 상기 단부 표면에 형성되는 패턴을 포함하고, 여기에서 상기 버스 라인의 상기 단부는 상기 TFT 기판의 내부를 향하는 상기 패턴으로부터 떨어져 있는, 활성 매트릭스 액정 디스플레이.
  9. 제 8 항에 있어서,
    상기 구동 박막 트랜지스터들로 구성된 상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 구동 회로는 상기 TFT 기판 위에 패킹되고, 상기 TFT 기판 위에 배치된 상기 시일링 재료 내에 시일링되는, 활성 매트릭스 액정 디스플레이.
  10. 제 8 항에 있어서,
    상기 TFT 기판의 제어 회로 수용 부분에 배치된 제어 회로를 더 포함하며,
    상기 제어 회로 수용 부분은 상기 TFT 기판의 다른 부분들보다 더 얇은, 활성 매트릭스 액정 디스플레이.
  11. 제 8 항에 있어서,
    상기 카운터 기판의 제어 회로 수용 부분에 배치된 제어 회로를 더 포함하며,
    상기 제어 회로 수용 부분은 상기 카운터 기판의 다른 부분들보다 더 얇은, 활성 매트릭스 액정 디스플레이.
  12. 제 9 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이.
  13. 제 10 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이.
  14. 제 11 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이.
  15. TFT 기판 위의 픽셀 박막 트랜지스터, 상기 TFT 기판 위에 형성되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터들, 상기 TFT 기판 위에 제공되고 상기 픽셀 박막 트랜지스터에 연결된 버스 라인, 상기 TFT 기판에 대향하게 배치된 카운터 기판, 상기 픽셀 박막 트랜지스터와 구동 박막 트랜지스터들에 직접 또는 박막을 통해 접촉되고 상기 TFT 기판과 상기 카운터 기판 사이에 제공되는 액정 재료층을 구비하는 활성 매트릭스 액정 디스플레이 제조 방법에 있어서,
    러빙 동작(rubbing operation)을 실행하는 단계,
    그 뒤, 상기 TFT 기판의 단부 표면과 쇼트링(short ring)은 커팅되지 않은 상태로 남겨두면서, 상기 쇼트링으로부터 상기 버스 라인을 커팅함으로써, 상기 TFT 기판의 단부 표면에 제공된 쇼트링을 상기 버스 링으로부터 분리하는 단계,
    상기 분리하는 단계 이후 상기 TFT 기판과 상기 카운터 기판 중 적어도 하나 위에 시일링 재료를 프린팅하는 단계, 및
    그 뒤, 상기 TFT 기판이 상기 TFT 기판의 상기 단부 표면과 상기 분리된 쇼트링을 갖는 동안, 상기 프린팅하는 단계 이후 상기 TFT 기판과 상기 카운터 기판을 함께 본딩하는 단계를 포함하는, 활성 매트릭스 액정 디스플레이 제조 방법.
  16. 제 15 항에 있어서,
    상기 구동 박막 트랜지스터들로 구성된 상기 구동 회로를 제어하기 위해 제어 회로를 상기 TFT 기판 위에 패킹하는 단계, 및
    상기 액정 재료를 시일링하는 시일링 재료 내에 상기 구동 박막 트랜지스터들로 구성된 상기 구동 회로를 제어하기 위한 상기 제어 회로를 시일링하는 단계를 포함하는, 활성 매트릭스 액정 디스플레이 제조 방법.
  17. 제 15 항에 있어서,
    상기 구동 박막 트랜지스터들로 구성된 상기 구동 회로를 제어하기 위한 제어 회로를 상기 TFT 기판의 제어 회로 수용 부분에 설치하기 위해 상기 TFT 기판의상기 제어 회로 수용 부분을 박막화하는 단계를 더 포함하는, 활성 매트릭스 액정 디스플레이 제조 방법.
  18. 제 15 항에 있어서,
    상기 구동 회로를 제어하기 위한 제어 회로를 상기 TFT 기판의 제어 회로 수용 부분에 설치하기 위해, 상기 TFT 기판의 제어 회로 수용 부분에 대향하여 배치된 상기 카운터 기판의 부분을 박막화하는 단계를 더 포함하는, 활성 매트릭스 액정 디스플레이 제조 방법.
  19. 제 16 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이 제조 방법.
  20. 제 17 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이 제조 방법.
  21. 제 18 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이 제조 방법.
  22. TFT 기판 위의 픽셀 박막 트랜지스터, 상기 TFT 기판 위에 형성되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터들, 상기 TFT 기판 위에 제공되고 상기 픽셀 박막 트랜지스터에 연결된 버스라인, 상기 TFT 기판의 단부 표면에 제공된 쇼트링, 상기 TFT 기판에 대향하게 배치된 카운터 기판, 상기 픽셀 박막 트랜지스터와 구동 박막 트랜지스터들에 직접 또는 박막을 통해 접촉되고 상기 TFT 기판과 상기 카운터 기판 사이에 제공되는 액정 재료층을 구비하는 활성 매트릭스 액정 디스플레이 제조 방법에 있어서,
    상기 쇼트링과 상기 버스 라인이 상기 쇼트링으로부터 상기 버스 라인까지 연속적인 형태로 서로 연결되어 있는 동안, 적어도 상기 TFT 기판 위에 제공된 배향막 상에 러빙 동작을 실행하는 단계,
    상기 TFT 기판의 단부 표면과 쇼트링은 커팅되지 않은 상태로 남겨두면서, 상기 러빙 동작 이후, 상기 쇼트링으로부터 상기 버스 라인을 레이저 절담함으로써, 상기 픽셀 박막 트랜지스터에 연결된 상기 버스 라인으로부터 상기 쇼트링을 분리하는 단계,
    상기 분리하는 단계 이후 상기 TFT 기판과 상기 카운터 기판 중 적어도 하나 위에 시일링 재료를 프린팅하는 단계, 및
    그 뒤, 상기 TFT 기판이 상기 TFT 기판의 상기 단부 표면과 상기 분리된 쇼트링을 갖는 동안, 상기 TFT 기판과 상기 카운터 기판을 함께 본딩하는 단계를 포함하는, 활성 매트릭스 액정 디스플레이 제조 방법.
  23. 제 22 항에 있어서,
    상기 구동 박막 트랜지스터들로 구성된 상기 구동 회로를 제어하기 위한 제어 회로를 상기 TFT 기판 위에 패킹하는 단계, 및
    상기 구동 박막 트랜지스터들로 구성된 상기 구동 회로를 제어하기 위한 제어 회로를 상기 액정 재료를 시일링하는 시일링 재료에 시일링하는 단계를 더 포함하며,
    상기 시일링 재료는 상기 TFT 기판 위에 배치되는, 활성 매트릭스 액정디스플레이 제조 방법.
  24. 제 22 항에 있어서,
    상기 구동 TFT들로 구성된 상기 구동 회로를 제어하기 위한 제어 회로를 상기 제어 회로 수용 부분에 설치하기 위하여 상기 TFT 기판의 제어 회로 수용 부분을 박막화하는 단계를 더 포함하는, 활성 매트릭스 액정 디스플레이 제조 방법.
  25. 제 22 항에 있어서,
    상기 구동 회로를 제어하기 위한 제어 회로를 상기 제어 회로 수용 부분 내에 설치하기 위하여, 상기 TFT 기판의 제어 회로 수용 부분에 대향되게 배치된 상기 카운터 기판의 부분을 박막화하는 단계를 더 포함하는, 활성 매트릭스 액정 디스플레이 제조 방법.
  26. 제 23 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이 제조 방법.
  27. 제 24 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이 제조 방법.
  28. 제 25 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 상에 패킹되는, 활성 매트릭스 액정 디스플레이 제조 방법.
  29. TFT 기판 위에 픽셀 박막 트랜지스터, 상기 TFT 기판 위에 형성되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터들, 상기 TFT 기판 위에 제공되고 상기 픽셀 박막 트랜지스터에 연결된 버스 라인, 상기 TFT 기판의 단부 표면에 제공된 쇼트링, 상기 구동 회로를 제어하기 위한 상기 TFT 기판 위에 제공된 제어 회로, 상기 TFT 기판에 대향하여 배치된 카운터 기판, 및 상기 픽셀 박막 트랜지스터와 구동 박막 트랜지스터들이 직접 또는 박막을 통해 접촉되고 상기 TFT 기판과 상기 카운터 기판 사이에 제공되는 액정 재료층을구비하는 활성 매트릭스 액정 디스플레이 제조 방법에 있어서,
    상기 쇼트링과 상기 버스 라인이 상기 쇼트링으로부터 상기 버스 라인까지 연속적인 형태로 서로 연결되어 있는 동안, 적어도 상기 TFT 기판 위에 제공된 배향 박막 상에 러빙 동작을 실행하는 단계,
    상기 TFT 기판의 단부 표면파 쇼트링은 커팅되지 않은 상태로 남겨두면서, 상기 러빙 동작 이후, 상기 제어 회로로부터 떨어진 상기 TFT 기판의 일측에서 쇼트링으로부터 상기 버스 라인을 절담함으로써, 상기 픽셀 박막 트랜지스터에 연결된 상기 버스 라인으로부터 상기 쇼트링을 분리하는 단계,
    상기 분리하는 단계 이후 상기 TFT 기판과 상기 카운터 기판 중 적어도 하나 위에 시일링 재료를 프린팅하는 단계, 및
    그 뒤, 상기 TFT 기판이 상기 TFT 기판의 상기 단부 표면과 상기 분리된 쇼트링을 갖는 동안, 상기 TFT 기판과 상기 카운터 기판을 함께 본딩하는 단계를 포함하는, 활성 매트릭스 액정 디스플레이 제조 방법.
  30. 제 29 항에 있어서,
    상기 커팅이 레이저 커팅인, 활성 매트릭스 액정 디스플레이 제조 방법.
  31. 제 1 항에 있어서,
    상기 TFT 기판 위에 제공된 다른 픽셀 박막 트랜지스터들과 다른 버스 라인들을 더 포함하며,
    상기 다른 버스 라인들은 상기 다른 픽셀 박막 트랜지스터들 각각에 연결되고, 상기 버스 라인 및 상기 다른 버스 라인들은 상기 쇼트링에 의해 서로 연결되는, 활성 매트릭스 액정 디스플레이.
  32. 제 8 항에 있어서,
    상기 TFT 기판 위에 제공된 다른 픽셀 박막 트랜지스터들과 다른 버스 라인들을 더 포함하며,
    상기 다른 버스 라인들은 상기 다른 픽셀 박막 트랜지스터들 각각에 연결되고, 상기 버스 라인 및 상기 다른 버스 라인들은 상기 쇼트링에 의해 서로 연결되는, 활성 매트릭스 액정 디스플레이.
  33. 제 15 항에 있어서,
    상기 활성 매트릭스 액정 디스플레이는 상기 TFT 기판 위에 제공된 다른 픽셀 박막 트랜지스터들과 상기 다른 버스 라인들을 더 포함하며, 상기 다른 버스 라인들은 상기 다른 픽셀 박막 트랜지스터들 각각에 연결되고, 상기 버스 라인 및 상기 버스 라인들은 상기 쇼트링에 의해 서로 연결되는, 활성 매트릭스 액정 디스플레이 제조 방법.
  34. 제 1 항에 있어서,
    상기 패턴은 적어도 쇼트링의 일부의 형상을 갖는, 활성 매트릭스 액정 디스플레이.
  35. 제 8 항에 있어서,
    상기 패턴은 적어도 쇼트링의 일부의 형상을 갖는, 활성 매트릭스 액정 디스플레이.
  36. 제 1 항에 있어서,
    상기 패턴으로부터 떨어진 상기 TFT 기판의 일 측면 상의 상기 TFT 기판 위에 제공된 제어 회로를 더 포함하는, 활성 매트릭스 액정 디스플레이.
  37. 제 8 항에 있어서,
    상기 패턴으로부터 떨어진 상기 TFT 기판의 일 측면 상의 상기 TFT 기판 위에 제공된 제어 회로를 더 포함하는, 활성 매트릭스 액정 디스플레이.
  38. 반도체 디바이스에 있어서,
    기판,
    상기 기판 위에 제공된 픽셀 박막 트랜지스터,
    상기 기판 위에 제공되고 상기 픽셀 박막 트랜지스터에 연결된 버스 라인, 및
    상기 버스 라인과 동일한 재료를 포함하고 상기 버스 라인과 동일한 층에 제공되는 패턴을 포함하며,
    상기 패턴은 상기 기판의 에지측에 인접하여 제공되며,
    상기 버스 라인은 상기 패턴 및 상기 기판의 에지측으로부터 떨어져있는 반도체 디바이스.
  39. 반도체 디바이스에 있어서,
    기판,
    상기 기판 위에 제공된 픽셀 박막 트랜지스터,
    상기 기판 위에 제공되고 상기 픽셀 박막 트랜지스터에 연결된 버스 라인,
    상기 버스 라인과 동일한 재료를 포함하고 상기 버스 라인과 동일한 층에 제공된 패턴, 및
    상기 기판 위에 제공되고 상기 라인과 상기 패턴 사이에 배치된 영역 위에 제공된 시일링 재료를 포함하며,
    상기 패턴은 상기 기판의 에지측에 인접하여 제공되며,
    상기 버스 라인은 상기 패턴 및 상기 기판의 에지1측으로부터 떨어져있는, 반도체 디바이스.
  40. 반도체 디바이스에 있어서,
    TFT 기판,
    상기 TFT 기판 위에 제공된 픽셀 박막 트랜지스터,
    상기 TFT 기판 위에 제공되고 상기 픽셀 박막 트랜지스터에 연결된 버스라인,
    상기 버스 라인과 동일한 재료를 포함하고 상기 버스 라인과 동일한 층에 제공된 패턴, 및
    상기 TFT 기판에 대향하는 카운터 기판을 포함하며,
    상기 패턴은 상기 TFT 기판의 에지측에 인접하여 제공되며,
    상기 버스 라인은 상기 패턴과 상기 TFT층의 상기 에지측으로부터 떨어져 있고,
    상기 TFT 기판의 상기 에지측은 상기 카운터 기판의 에지측과 정렬된, 반도체 디바이스.
  41. 제 38 항에 있어서,
    상기 기판 위에 제공되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터, 및
    상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 제어 회로는 상기 기판의 제어 회로 수용 부분에 배치되며, 상기 제어 회로 수용 부분은 상기 기판의 다른 부분보다 더 얇은, 반도체 디바이스.
  42. 제 41 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 기판 위에 패킹되는, 반도체 디바이스.
  43. 제 38 항에 있어서,
    상기 패턴은 적어도 쇼트링의 일부의 형상을 갖는, 반도체 디바이스.
  44. 제 38 항에 있어서,
    상기 반도체 디바이스는 활성 매트릭스 액정 디스플레이인, 반도체 디바이스.
  45. 제 38 항에 있어서,
    상기 기판 위에 제공되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터, 및
    상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 제어 회로는 상기 기판 위에 제공되고 상기 패턴에 대하여 상기 기판의 대향하는 에지측에 인접한, 반도체 디바이스.
  46. 제 38 항에 있어서,
    상기 버스 라인 위에 제공된 시일링 재료를 더 포함하는, 반도체 디바이스.
  47. 제 39 항에 있어서,
    상기 기판 위에 제공되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터, 및
    상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 제어 회로는 상기 시일링 재료 내에 제공되는, 반도체 디바이스.
  48. 제 39 항에 있어서,
    상기 기판 위에 제공되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터, 및
    상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 제어 회로는 상기 기판의 제어 회로 수용 부분에 배치되고, 상기 제어 회로 수용 부분은 상기 기판의 다른 부분들 보다 더 얇은, 반도체 디바이스.
  49. 제 48 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 기판 위에 패킹되는, 반도체 디바이스.
  50. 제 39 항에 있어서,
    상기 패턴은 적어도 쇼트링의 일부의 형상을 갖는, 반도체 디바이스.
  51. 제 39 항에 있어서,
    상기 반도체 디바이스는 활성 매트릭스 액정 디스플레이인, 반도체 디바이스.
  52. 제 39 항에 있어서,
    상기 기판 위에 제공되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터, 및
    상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 제어 회로는 상기 기판 위에 제공되고 상기 패턴에 대하여 상기 기판의 대향하는 에지측에 인접한, 반도체 디바이스.
  53. 제 40 항에 있어서,
    상기 TFT 기판 위에 제공되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터, 및
    상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 제어 회로는 상기 TFT 기판의 제어 회로 수용 부분에 배치되고, 상기 제어 회로 수용 부분은 상기 TFT 기판의 다른 부분들 보다 더 얇은, 반도체 디바이스.
  54. 제 53 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 위에 패킹되는, 반도체 디바이스.
  55. 제 40 항에 있어서,
    상기 패턴은 적어도 쇼트링의 일부의 형상을 갖는, 반도체 디바이스.
  56. 제 40 항에 있어서,
    상기 반도체 디바이스는 활성 매트릭스 액정 디스플레이인, 반도체 디바이스.
  57. 제 40 항에 있어서,
    상기 TFT 기판 위에 형성되고 상기 픽셀 박막 트랜지스터를 구동하기 위한 구동 회로를 형성하는 구동 박막 트랜지스터, 및
    상기 구동 회로를 제어하기 위한 제어 회로를 더 포함하며,
    상기 제어 회로는 상기 TFT 기판 위에 제공되고, 상기 패턴에 대하여 상기 TFT 기판의 대향하는 에지측에 인접한, 반도체 디바이스.
  58. 제 40 항에 있어서,
    상기 TFT 기판과 상기 카운터 기판 사이에 제공된 시일링 재료를 더 포함하는, 반도체 디바이스.
  59. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 픽셀 박막 트랜지스터와 버스 라인을 형성하는 형성 단계로서 상기 버스 라인은 상기 픽셀 박막 트랜지스터에 연결되고, 상기 버스 라인은 상기 기판의 에지측에 인접한 상기 기판 위에 제공된 쇼트링에 연결되는, 상기 형성 단계, 및
    상기 기판 위에서 패턴을 뒤에 남기기 위해 상기 기판을 커팅하지 않고 상기 쇼트링으로부터 상기 버스 라인을 커팅하는 커팅 단계로서, 상기 패턴은 상기 패턴이 단선 기능(shorting function)이 없는 동안 적어도 상기 쇼트링의 일부와 동일한, 상기 커팅 단계를 포함하며,
    상기 쇼트링으로부터 커팅된 상기 버스 라인은 상기 기판의 상기 에지측과 상기 패턴으로부터 떨어져있는, 반도체 디바이스 제조 방법.
  60. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 픽셀 박막 트랜지스터와 버스 라인을 형성하는 형성 단계로서, 상기 버스 라인은 상기 픽셀 박막 트랜지스터에 연결되고, 상기 버스 라인은 상기 기판의 에지측에 인접한 상기 기판 위에 제공되는 쇼트링에 연결되는, 상기 형성 단계,
    상기 기판 위에서 패턴을 뒤에 남기기 위해 상기 기판을 커팅하지 않고 상기 쇼트링으로부터 상기 버스 라인을 커팅하는 커팅 단계로서, 상기 패턴은 상기 패턴이 단선 기능이 없는 동안 적어도 상기 쇼트링의 일부와 동일한, 상기 커팅 단계,및
    상기 커팅 단계 이후 상기 기판 위에 시일링 재료를 형성하는 단계를 포함하며,
    상기 쇼트링으로부터 커팅된 상기 버스 라인은 상기 기판의 상기 에지측과 상기 패턴으로부터 떨어져있는, 반도체 디바이스 제조 방법.
  61. 반도체 디바이스 형성 방법에 있어서,
    TFT 기판위에 픽셀 박막 트랜지스터와 버스 라인을 형성하는 형성 단계로서, 상기 버스 라인은 상기 픽셀 박막 트랜지스터에 연결되고, 상기 버스 라인은 상기 TFT 기판의 에지측에 인접한 상기 TFT 기판 위에 제공되는 쇼트링에 연결되는, 상기 형성 단계,
    상기 TFT 기판 위에서 패턴을 뒤에 남기기 위해 상기 TFT 기판을 커팅하지 않고 상기 쇼트링으로부터 상기 버스 라인을 커팅하는 커팅 단계로서, 상기 패턴은 상기 패턴이 단선 기능이 없는 동안 적어도 상기 쇼트링의 일부와 동일한, 상기 커텅 단계, 및
    상기 TFT 기판과 카운터 기판을 함께 본딩하는 단계,
    공통 평면을 따라 상기 TFT 기판과 상기 카운터 기판을 커팅하는 단계를 포함하며,
    상기 쇼트링으로부터 커팅된 상기 버스 라인은 상기 패턴과 상기 TFT 기판의 상기 에지측으로부터 떨어져있는, 반도체 디바이스 제조 방법.
  62. 제 59 항에 있어서,
    구동 박막 트랜지스터로 구성된 구동 회로를 제어하기 위해 제어 회로를 상기 기판 위에 패킹하는 패킹 단계로서, 상기 구동 회로는 상기 픽셀 박막 트랜지스터를 구동하기 위한 상기 기판 위에 형성되는, 상기 패킹 단계, 및
    액정 재료를 시일링하는 시일링 재료 내에 상기 제어 회로를 시일링하는 단계를 포함하며,
    상기 시일링 재료는 상기 기판 위에 배치되는, 반도체 디바이스 제조 방법.
  63. 제 59 항에 있어서,
    구동 박막 트랜지스터로 구성된 구동 회로를 제어하기 위한 제어 회로를 그 안에 설치하기 위해 상기 기판의 제어 회로 수용 부분을 박막화하는 단계를 더 포함하며,
    상기 구동 박막 트랜지스터는 상기 픽셀 박막 트랜지스터를 구동하기 위해 상기 기판 위에 형성되는, 반도체 디바이스 제조 방법.
  64. 제 62 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 기판 위에 패킹되는, 반도체 디바이스 제조 방법.
  65. 제 59 항에 있어서,
    상기 커팅 단계가 레이저 커팅인, 반도체 디바이스 제조 방법.
  66. 제 59 항에 있어서,
    상기 패턴은 적어도 한 쌍의 상기 쇼트링의 형상을 갖는, 반도체 디바이스 제조 방법.
  67. 제 59 항에 있어서,
    상기 반도체 디바이스는 활성 매트릭스 액정 디스플레이인, 반도체 디바이스 제조 방법.
  68. 제 60 항에 있어서,
    구동 박막 트랜지스터로 구성된 구동 회로를 제어하기 위해 제어 회로를 상기 기판 위에 패킹하는 패킹 단계로서, 상기 구동 박막 트랜지스터는 상기 픽셀 박막 트랜지스터를 구동하기 위해 상기 기판 위에 형성되는, 상기 패킹 단계, 및
    상기 시일링 재료 내에 상기 제어 회로를 시일링하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  69. 제 60 항에 있어서,
    구동 박막 트랜지스터로 구성된 구동 회를 제어하기 위한 제어 회로를 그 안에 설치하기 위해 상기 기판의 제어 회로 수용 부분을 박막화하는 단계를 더 포함하며,
    상기 구동 박막 트랜지스터는 상기 픽셀 구동 트랜지스터를 구동하기 위해 상기 기판 위에 형성되는, 반도체 디바이스 제조 방법.
  70. 제 69 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 기판 위에 패킹되는, 반도체 디바이스 제조 방법.
  71. 제 60 항에 있어서,
    상기 커팅 단계가 레이저 커팅인, 반도체 디바이스 제조 방법.
  72. 제 60 항에 있어서,
    상기 패턴은 적어도 상기 쇼트링의 일부의 현상을 갖는, 반도체 디바이스 제조 방법.
  73. 제 60 항에 있어서,
    상기 반도체 디바이스가 활성 매트릭스 액정 디스플레이인, 반도체 디바이스 제조 방법.
  74. 제 61 항에 있어서,
    구동 박막 트랜지스터로 구성된 구동 회로를 제어하기 위해 상기 TFT 기판 위에 제어 회로를 패킹하는 패킹 단계로서, 상기 구동 박막 트랜지스터는 상기 픽셀 박막 트랜지스터를 구동하기 위해 상기 TFT 기판 위에 형성하는, 상기 패킹 단계, 및
    액정 재료를 시일링하는 시일링 재료 내에 상기 제어 회로를 시일링하는 단계를 더 포함하며,
    상기 시일링 재료는 상기 TFT 기판과 상기 카운터 기판 사이에 배치되는, 반도체 디바이스 제조 방법.
  75. 제 61 항에 있어서,
    구동 박막 트랜지스터로 구성된 구동 회로를 제어하기 위한 제어 회로를 그 안에 설치하기 위해 상기 TFT 기판의 제어 회로 수용 부분을 박막화하는 단계를 더 포함하며,
    상기 구동 박막 트랜지스터는 상기 픽셀 박막 트랜지스터를 구동하기 위해 상기 TFT 기판 위에 형성되는, 반도체 디바이스 제조 방법.
  76. 제 75 항에 있어서,
    상기 제어 회로는 COG 기술에 의해 상기 TFT 기판 위에 패킹되는, 반도체 디바이스 제조 방법.
  77. 제 61 항에 있어서,
    상기 커팅 단계가 레이저 커팅인, 반도체 디바이스 제조 방법.
  78. 제 61 항에 있어서,
    상기 패턴은 적어도 상기 쇼트링의 일부의 형상을 갖는, 반도체 디바이스 제조 방법.
  79. 제 61 항에 있어서,
    상기 반도체 디바이스는 활성 매트릭스 액정 디스플레이인, 반도체 디바이스 제조 방법.
  80. 제 61 항에 있어서,
    상기 TFT 기판의 상기 제어 회로 수용 부분 내에 구동 회로를 제어하기 위한 제어 회로를 설치하기 위해, 상기 TFT 기판의 제어 회로 수용 부분에 대향하여 배치된 상기 카운터 기판의 일부를 박막화하는 단계를 더 포함하며,
    상기 구동 회로는 상기 픽셀 박막 트랜지스터를 제어하기 위해 구동 박막 트랜지스터로 구성되는, 반도체 디바이스 제조 방법.
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