JP3390633B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
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Description
【０００１】
【発明が属する技術分野】本発明はアクティブマトリク
ス型の液晶表示装置（ＬＣＤ）の作製方法に関し、薄膜
トランジスタを用いたアクティブマトリクス表示装置の
表示画面の画質向上をはかる半導体装置の作製方法に関
する。
ス型の液晶表示装置（ＬＣＤ）の作製方法に関し、薄膜
トランジスタを用いたアクティブマトリクス表示装置の
表示画面の画質向上をはかる半導体装置の作製方法に関
する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
は、マトリクス状に配置された複数の画素のそれぞれに
薄膜トランジスタ（ＴＦＴ）を配置し、各画素電極に出
入りする電荷をＴＦＴのスイッチング機能により制御す
るものである。
は、マトリクス状に配置された複数の画素のそれぞれに
薄膜トランジスタ（ＴＦＴ）を配置し、各画素電極に出
入りする電荷をＴＦＴのスイッチング機能により制御す
るものである。
【０００３】アクティブマトリクス型の液晶表示装置の
基本的な構成は、２つの対向する基板からなり、一方は
画素領域を有するＴＦＴ基板と呼ばれ、他方は対向基板
と呼ばれている。ＴＦＴ基板は数十〜数百万個の画素ス
イッチングＴＦＴ（画素ＴＦＴと呼ぶ）を含む画素領域
と、それらを駆動する複数のＴＦＴを含む周辺駆動回路
領域とによって構成される。
基本的な構成は、２つの対向する基板からなり、一方は
画素領域を有するＴＦＴ基板と呼ばれ、他方は対向基板
と呼ばれている。ＴＦＴ基板は数十〜数百万個の画素ス
イッチングＴＦＴ（画素ＴＦＴと呼ぶ）を含む画素領域
と、それらを駆動する複数のＴＦＴを含む周辺駆動回路
領域とによって構成される。
【０００４】ＴＦＴ基板および対向基板には、配向膜を
形成し、液晶材料の配向性を整えるためのラビングなど
の配向処理が行われる。配向膜を形成する直前のＴＦＴ
基板および対向基板表面は、液晶の配向に関係するので
可能な限り平坦な面を有していることが望ましい。
形成し、液晶材料の配向性を整えるためのラビングなど
の配向処理が行われる。配向膜を形成する直前のＴＦＴ
基板および対向基板表面は、液晶の配向に関係するので
可能な限り平坦な面を有していることが望ましい。
【０００５】その後、ＴＦＴ基板と対向基板との基板間
隔を維持するために、ＴＦＴ基板又は対向基板のいずれ
か一方に球形のスペーサが均一に散布される。次に、シ
ール材によって２つの基板が貼り合わせ、分断した後
に、ＴＦＴ基板と対向基板との間に液晶材料が充填さ
れ、液晶注入口が封止材で封止される。
隔を維持するために、ＴＦＴ基板又は対向基板のいずれ
か一方に球形のスペーサが均一に散布される。次に、シ
ール材によって２つの基板が貼り合わせ、分断した後
に、ＴＦＴ基板と対向基板との間に液晶材料が充填さ
れ、液晶注入口が封止材で封止される。
【０００６】上記工程において、行われる主な加熱処理
には、 ・配向膜の焼成（１８０℃で１時間保持した後、常温ま
で徐冷） ・基板貼り合わせ時の熱プレス（１６０℃で３時間保持
した後、２時間徐々に温度を１００℃に下げ、２時間徐
々に温度を常温に下げる） ・再配向処理させるための焼成（１２０℃で３０分間保
持した後、常温まで徐冷）がある。
には、 ・配向膜の焼成（１８０℃で１時間保持した後、常温ま
で徐冷） ・基板貼り合わせ時の熱プレス（１６０℃で３時間保持
した後、２時間徐々に温度を１００℃に下げ、２時間徐
々に温度を常温に下げる） ・再配向処理させるための焼成（１２０℃で３０分間保
持した後、常温まで徐冷）がある。
【０００７】画素電極に金属材料を用いるような反射型
ＬＣＤを作製する場合、上記加熱処理により、電極表面
の光反射率が下がる。反射型ＬＣＤには様々な液晶の表
示モードがあり、例えば、ＥＣＢ（電界制御複屈折）モ
ードのように、光の偏光成分を画素電極で反射させるこ
とを重視するものもある。従って、光反射率の低下が僅
かなものであっても、光の偏光成分に影響を与え、さら
には表示に悪影響を及ぼしていた。このように、反射型
ＬＣＤにおいては、画素電極の反射率が重要なため、加
熱処理により反射率が低下することが問題となってい
た。電極表面の光反射率が下がる原因について以下に説
明する。
ＬＣＤを作製する場合、上記加熱処理により、電極表面
の光反射率が下がる。反射型ＬＣＤには様々な液晶の表
示モードがあり、例えば、ＥＣＢ（電界制御複屈折）モ
ードのように、光の偏光成分を画素電極で反射させるこ
とを重視するものもある。従って、光反射率の低下が僅
かなものであっても、光の偏光成分に影響を与え、さら
には表示に悪影響を及ぼしていた。このように、反射型
ＬＣＤにおいては、画素電極の反射率が重要なため、加
熱処理により反射率が低下することが問題となってい
た。電極表面の光反射率が下がる原因について以下に説
明する。
【０００８】画素電極を反射率が高く、低抵抗な材料で
あるアルミニウムで形成した場合、画素電極形成後の熱
処理、またはセル組み工程における熱処理の影響で、電
極表面にアルミニウムの異常成長に起因するヒロックや
ウィスカーが発生する。これが、加熱処理による光反射
率低下の主な原因である。
あるアルミニウムで形成した場合、画素電極形成後の熱
処理、またはセル組み工程における熱処理の影響で、電
極表面にアルミニウムの異常成長に起因するヒロックや
ウィスカーが発生する。これが、加熱処理による光反射
率低下の主な原因である。
【０００９】ここで、ヒロックとは、アルミニウムの成
長成分がぶつかりあうことで盛り上がりが生じてしまう
現象をいう。また、ウィスカーは、アルミの異常成長に
よって刺状の成長が行われてしまう現象をいう。これら
ヒロックやウィスカーの成長距離は数μｍにも達する。
長成分がぶつかりあうことで盛り上がりが生じてしまう
現象をいう。また、ウィスカーは、アルミの異常成長に
よって刺状の成長が行われてしまう現象をいう。これら
ヒロックやウィスカーの成長距離は数μｍにも達する。
【００１０】そこで、加熱処理（加熱処理時間＝１時
間）により、アルミニウム合金の反射率がどのように変
化するか実験を行った。実験には、スパッタ法を用い
て、Ａｌ−Ｔｉ（１％）の膜を室温で成膜したものを用
いた。成膜時の条件は０．４Ｐａ下において、３０００
ｗの電力、Ｔ−Ｓ＝１５０ｍｍである。この実験で得ら
れた４００ｎｍ〜８００ｎｍの波長領域における反射率
の平均値をＡｌ−Ｔｉ（１％）の膜の光反射率─ベーク
温度依存性として、図１０に示した。Ａｌ−Ｔｉ（１
％）成膜時（室温）では、８８〜９０％に近い光反射率
を有しているが、加熱処理温度（ベーク温度）が上がる
につれて電極表面にヒロックやウィスカーが発生するた
め、光反射率が下がっていることが図１０から読み取れ
る。
間）により、アルミニウム合金の反射率がどのように変
化するか実験を行った。実験には、スパッタ法を用い
て、Ａｌ−Ｔｉ（１％）の膜を室温で成膜したものを用
いた。成膜時の条件は０．４Ｐａ下において、３０００
ｗの電力、Ｔ−Ｓ＝１５０ｍｍである。この実験で得ら
れた４００ｎｍ〜８００ｎｍの波長領域における反射率
の平均値をＡｌ−Ｔｉ（１％）の膜の光反射率─ベーク
温度依存性として、図１０に示した。Ａｌ−Ｔｉ（１
％）成膜時（室温）では、８８〜９０％に近い光反射率
を有しているが、加熱処理温度（ベーク温度）が上がる
につれて電極表面にヒロックやウィスカーが発生するた
め、光反射率が下がっていることが図１０から読み取れ
る。
【００１１】アルミニウムは可視光領域における反射率
が他の金属または合金と比べて非常に高く（純粋なアル
ミニウムの反射率は９２〜９３％）、反射型ＬＣＤの画
素電極として用いるのに適している。純粋なアルミニウ
ムでは、１００℃以上の熱処理でヒロックが発生する。
そのため、従来ではアルミニウムに０．５％以上、好ま
しくは２％以上のチタンまたはスカンジウムまたはシリ
コンを添加して、ヒロック発生を抑制する材料を用いて
いる。このように、アルミニウムにＴｉ等を含有させる
と、ヒロックが発生しにくくなる一方、純粋なアルミニ
ウムに比べて、アルミニウム合金は反射率が数％下が
り、さらに抵抗も高くなるという問題が生じていた。
が他の金属または合金と比べて非常に高く（純粋なアル
ミニウムの反射率は９２〜９３％）、反射型ＬＣＤの画
素電極として用いるのに適している。純粋なアルミニウ
ムでは、１００℃以上の熱処理でヒロックが発生する。
そのため、従来ではアルミニウムに０．５％以上、好ま
しくは２％以上のチタンまたはスカンジウムまたはシリ
コンを添加して、ヒロック発生を抑制する材料を用いて
いる。このように、アルミニウムにＴｉ等を含有させる
と、ヒロックが発生しにくくなる一方、純粋なアルミニ
ウムに比べて、アルミニウム合金は反射率が数％下が
り、さらに抵抗も高くなるという問題が生じていた。
【００１２】このように、従来では、アルミニウムから
なる画素電極成膜後の熱処理工程（保護膜成膜、セル組
み）により、画素電極の表面に、ヒロックが生じ、光反
射率の低下が見られた。
なる画素電極成膜後の熱処理工程（保護膜成膜、セル組
み）により、画素電極の表面に、ヒロックが生じ、光反
射率の低下が見られた。
【００１３】
【発明が解決しようとする課題】従来では、画素電極に
アルミニウムを用いた場合、画素電極成膜後の熱処理工
程（保護膜成膜、セル組み）により、画素電極の光反射
面に、ヒロックやウィスカーが生じ、光反射率の低下と
いう問題を引き起こしていた。
アルミニウムを用いた場合、画素電極成膜後の熱処理工
程（保護膜成膜、セル組み）により、画素電極の光反射
面に、ヒロックやウィスカーが生じ、光反射率の低下と
いう問題を引き起こしていた。
【００１４】
【課題を解決するための手段】すなわち、本発明は、画
素電極形成後に、熱処理を施して発生させたヒロックや
ウィスカーをＣＭＰ技術で代表される機械研磨により除
去することで、平坦、且つ、高い反射率を有する画素電
極を形成し、画質の良好な反射型液晶表示装置の作製方
法を提供するものである。
素電極形成後に、熱処理を施して発生させたヒロックや
ウィスカーをＣＭＰ技術で代表される機械研磨により除
去することで、平坦、且つ、高い反射率を有する画素電
極を形成し、画質の良好な反射型液晶表示装置の作製方
法を提供するものである。
【００１５】本発明は、層間絶縁膜上に複数の電極を形
成する工程と、前記複数の電極を加熱処理して、前記複
数の電極の表面に突起物を形成する工程と、前記複数の
電極の表面の突起物を除去して平坦化する工程とを有す
ることを特徴とした半導体装置の作製方法を提供するも
のである。
成する工程と、前記複数の電極を加熱処理して、前記複
数の電極の表面に突起物を形成する工程と、前記複数の
電極の表面の突起物を除去して平坦化する工程とを有す
ることを特徴とした半導体装置の作製方法を提供するも
のである。
【００１６】また、本発明の他の構成は、マトリクス状
に形成された複数の半導体素子及び該複数の半導体素子
の各々に接続された複数の画素電極を有する基板と、前
記基板上に保持された液晶層と、を少なくとも含む半導
体装置の作製方法であって、層間絶縁膜上に複数の画素
電極を形成する工程と、前記複数の画素電極を加熱処理
して、前記複数の画素電極の表面に突起物を形成する工
程と、前記複数の画素電極の表面の突起物を除去して平
坦化する工程と、を少なくとも含むことを特徴とした半
導体装置の作製方法である。
に形成された複数の半導体素子及び該複数の半導体素子
の各々に接続された複数の画素電極を有する基板と、前
記基板上に保持された液晶層と、を少なくとも含む半導
体装置の作製方法であって、層間絶縁膜上に複数の画素
電極を形成する工程と、前記複数の画素電極を加熱処理
して、前記複数の画素電極の表面に突起物を形成する工
程と、前記複数の画素電極の表面の突起物を除去して平
坦化する工程と、を少なくとも含むことを特徴とした半
導体装置の作製方法である。
【００１７】また、本発明を具体的に詳述すると、第１
の層間絶縁膜上に複数の電極を形成する工程と、前記複
数の電極を加熱処理して、前記複数の電極の表面に突起
物を形成する工程と、前記複数の電極を覆う第２の層間
絶縁膜を形成する工程と、前記複数の電極の表面および
前記第２の層間絶縁膜の表面を両表面が同一平面をなす
様に平坦化する工程と、を有することを特徴とした半導
体装置の作製方法を提供するものである。
の層間絶縁膜上に複数の電極を形成する工程と、前記複
数の電極を加熱処理して、前記複数の電極の表面に突起
物を形成する工程と、前記複数の電極を覆う第２の層間
絶縁膜を形成する工程と、前記複数の電極の表面および
前記第２の層間絶縁膜の表面を両表面が同一平面をなす
様に平坦化する工程と、を有することを特徴とした半導
体装置の作製方法を提供するものである。
【００１８】また、前記平坦化する工程は、前記複数の
電極の表面の突起物を除去し、且つ、前記複数の電極の
境界部を前記第２の層間絶縁膜で埋め込む工程であるこ
とを特徴とした半導体装置の作製方法を提供するもので
ある。
電極の表面の突起物を除去し、且つ、前記複数の電極の
境界部を前記第２の層間絶縁膜で埋め込む工程であるこ
とを特徴とした半導体装置の作製方法を提供するもので
ある。
【００１９】また、本発明の他の構成は、第１の層間絶
縁膜上に複数の電極を形成する工程と、前記複数の電極
を覆う第２の層間絶縁膜を形成する工程と、前記複数の
電極の表面および前記第２の層間絶縁膜の表面を両表面
が同一平面をなす様に平坦化し、前記複数の電極の境界
部を前記絶縁膜で埋め込む工程と、前記複数の電極を加
熱処理して、前記複数の電極の表面に突起物を形成する
工程と、前記複数の画素電極の表面の突起物を除去して
平坦化する工程と、を有することを特徴とした半導体装
置の作製方法である。
縁膜上に複数の電極を形成する工程と、前記複数の電極
を覆う第２の層間絶縁膜を形成する工程と、前記複数の
電極の表面および前記第２の層間絶縁膜の表面を両表面
が同一平面をなす様に平坦化し、前記複数の電極の境界
部を前記絶縁膜で埋め込む工程と、前記複数の電極を加
熱処理して、前記複数の電極の表面に突起物を形成する
工程と、前記複数の画素電極の表面の突起物を除去して
平坦化する工程と、を有することを特徴とした半導体装
置の作製方法である。
【００２０】本発明における電極の加熱処理温度及びそ
の処理時間は、画素電極形成後の加熱処理温度及びその
処理時間を考慮して、決定する。ただし、薄膜トランジ
スタの特性に影響を与えない範囲の温度であればよいこ
とは、言うまでもない。高温での処理時間は、基板貼り
合わせ時の熱プレス（１６０℃で３時間）が最長であ
り、最高加熱温度は配向膜の焼成時の１８０℃（１時
間）である。また、図１０から、高温処理になるにつれ
て反射率が下がり、２５０℃付近から反射率が一定の値
になり、３００℃付近では、ヒロック発生がストップし
ていることが読み取れる。
の処理時間は、画素電極形成後の加熱処理温度及びその
処理時間を考慮して、決定する。ただし、薄膜トランジ
スタの特性に影響を与えない範囲の温度であればよいこ
とは、言うまでもない。高温での処理時間は、基板貼り
合わせ時の熱プレス（１６０℃で３時間）が最長であ
り、最高加熱温度は配向膜の焼成時の１８０℃（１時
間）である。また、図１０から、高温処理になるにつれ
て反射率が下がり、２５０℃付近から反射率が一定の値
になり、３００℃付近では、ヒロック発生がストップし
ていることが読み取れる。
【００２１】よって、本発明における電極の加熱処理温
度及びその処理時間は、１６０℃〜３００℃の温度で加
熱したまま１〜５時間またはそれ以上保持して、ヒロッ
クやウィスカーを十分発生させることが望ましい。
度及びその処理時間は、１６０℃〜３００℃の温度で加
熱したまま１〜５時間またはそれ以上保持して、ヒロッ
クやウィスカーを十分発生させることが望ましい。
【００２２】本発明における複数の電極はアルミニウム
を主成分とする材料からなることが望ましい。
を主成分とする材料からなることが望ましい。
【００２３】また、本発明におけるヒロックやウィスカ
ーを除去し、平坦化する工程は機械的な研磨により行わ
れることが望ましい。
ーを除去し、平坦化する工程は機械的な研磨により行わ
れることが望ましい。
【００２４】上記加熱処理によって発生させたヒロック
やウィスカーをＣＭＰ技術で代表される機械研磨により
除去することで、反射率が高く、且つ、平坦な画素電極
を有する、画質の良好な反射型液晶表示装置を得ること
ができる。
やウィスカーをＣＭＰ技術で代表される機械研磨により
除去することで、反射率が高く、且つ、平坦な画素電極
を有する、画質の良好な反射型液晶表示装置を得ること
ができる。
【００２５】画素電極形成後の最高加熱温度である１８
０℃（１時間）で加熱処理し、ヒロックを十分発生させ
て、機械研磨により除去することで、少なくとも画素電
極研磨後、加熱処理によるヒロックは殆ど発生せず、反
射率低下を防ぐことができる。
０℃（１時間）で加熱処理し、ヒロックを十分発生させ
て、機械研磨により除去することで、少なくとも画素電
極研磨後、加熱処理によるヒロックは殆ど発生せず、反
射率低下を防ぐことができる。
【００２６】また、本発明においては、なるべく薄膜ト
ランジスタの特性に影響を与えないように１６０℃以下
の低い温度で加熱処理しヒロックを発生させた後、ＣＭ
Ｐ技術で代表される機械研磨によりヒロックを除去した
としても、従来と比べて反射率が高い平坦な画素電極を
得ることができる。
ランジスタの特性に影響を与えないように１６０℃以下
の低い温度で加熱処理しヒロックを発生させた後、ＣＭ
Ｐ技術で代表される機械研磨によりヒロックを除去した
としても、従来と比べて反射率が高い平坦な画素電極を
得ることができる。
【００２７】加えて、本発明の他の効果として、加熱処
理してヒロックやウィスカーを形成することで、電極膜
の内部応力を緩和し、金属を焼き鈍した場合と同じ効果
を得ることができる。焼き鈍しとは、金属、合金、ガラ
スを軟化したり、冷間加工性を賦与する目的で熱処理
し、冷却することにより、内部応力を除去して材質を耐
脆性にすることである。この効果を十分発揮させるため
には、２５０℃以上の高い温度で加熱処理して、徹底的
にヒロックを発生させることが望ましい。そうすること
で、画素電極の内部応力を完全に除去して、良好な耐脆
性を有する画素電極を得ることができる。
理してヒロックやウィスカーを形成することで、電極膜
の内部応力を緩和し、金属を焼き鈍した場合と同じ効果
を得ることができる。焼き鈍しとは、金属、合金、ガラ
スを軟化したり、冷間加工性を賦与する目的で熱処理
し、冷却することにより、内部応力を除去して材質を耐
脆性にすることである。この効果を十分発揮させるため
には、２５０℃以上の高い温度で加熱処理して、徹底的
にヒロックを発生させることが望ましい。そうすること
で、画素電極の内部応力を完全に除去して、良好な耐脆
性を有する画素電極を得ることができる。
【００２８】このように、本発明によれば、光反射率が
高く、高い耐脆性を有する画素電極を得ることができ、
より表示画面の信頼性及び画質向上をはかることができ
た。
高く、高い耐脆性を有する画素電極を得ることができ、
より表示画面の信頼性及び画質向上をはかることができ
た。
【００２９】
〔実施例１〕以下、本発明の実施例を説明するが、この
実施例に限定されないことは勿論である。本実施例では
本発明を利用して反射型ＬＣＤの画素マトリクス回路を
作製する工程例を図１〜３を用いて説明する。なお、本
発明は画素の平坦化に関する技術であるため、ＴＦＴ構
造自体は本実施例に限定されるものではない。
実施例に限定されないことは勿論である。本実施例では
本発明を利用して反射型ＬＣＤの画素マトリクス回路を
作製する工程例を図１〜３を用いて説明する。なお、本
発明は画素の平坦化に関する技術であるため、ＴＦＴ構
造自体は本実施例に限定されるものではない。
【００３０】まず、絶縁表面を有する基板１０１、本実
施例ではガラス基板上に下地膜として酸化珪素膜（図示
せず）を形成する。基板１０１の上には結晶性珪素膜で
なる活性層１０２〜１０４を形成する。なお、本実施例
では３つのＴＦＴのみ記載することになるが実際には１
００万個以上のＴＦＴが画素マトリクス回路内に形成さ
れる。
施例ではガラス基板上に下地膜として酸化珪素膜（図示
せず）を形成する。基板１０１の上には結晶性珪素膜で
なる活性層１０２〜１０４を形成する。なお、本実施例
では３つのＴＦＴのみ記載することになるが実際には１
００万個以上のＴＦＴが画素マトリクス回路内に形成さ
れる。
【００３１】本実施例では非晶質珪素膜を熱結晶化させ
て結晶性珪素膜を得ている。そして、その結晶性珪素膜
を通常にフォトリソ工程でパターニングして活性層１０
２〜１０４を得る。なお、本実施例では結晶化の際に結
晶化を助長する触媒元素（ニッケル）を添加している。
この技術については特開平7-130652号公報に詳細に記載
されている。
て結晶性珪素膜を得ている。そして、その結晶性珪素膜
を通常にフォトリソ工程でパターニングして活性層１０
２〜１０４を得る。なお、本実施例では結晶化の際に結
晶化を助長する触媒元素（ニッケル）を添加している。
この技術については特開平7-130652号公報に詳細に記載
されている。
【００３２】次に、ゲイト絶縁膜１０５として150 nmの
厚さの酸化珪素膜を形成し、その上に0.2wt%のスカンジ
ウムを含有させたアルミニウム膜（図示せず）を成膜
し、パターニングによりゲイト電極の原型となる島状パ
ターンを形成する。
厚さの酸化珪素膜を形成し、その上に0.2wt%のスカンジ
ウムを含有させたアルミニウム膜（図示せず）を成膜
し、パターニングによりゲイト電極の原型となる島状パ
ターンを形成する。
【００３３】まず、上記島状パターン上にパターニング
で使用したレジストマスクを残したまま、３％のシュウ
酸水溶液中で陽極酸化を行う。この時、白金電極を陰極
として２〜３ｍＶの化成電流を流し、到達電圧は８Ｖと
する。こうして、多孔質状の陽極酸化膜１０６〜１０８
が形成される。
で使用したレジストマスクを残したまま、３％のシュウ
酸水溶液中で陽極酸化を行う。この時、白金電極を陰極
として２〜３ｍＶの化成電流を流し、到達電圧は８Ｖと
する。こうして、多孔質状の陽極酸化膜１０６〜１０８
が形成される。
【００３４】その後、レジストマスクを除去した後に３
％の酒石酸のエチレングリコール溶液をアンモニア水で
中和した溶液中で陽極酸化を行う。この時、化成電流は
５〜６ｍＶとし、到達電圧は１００Ｖとすれば良い。こ
うして、緻密な陽極酸化膜１０９〜１１１が形成され
る。
％の酒石酸のエチレングリコール溶液をアンモニア水で
中和した溶液中で陽極酸化を行う。この時、化成電流は
５〜６ｍＶとし、到達電圧は１００Ｖとすれば良い。こ
うして、緻密な陽極酸化膜１０９〜１１１が形成され
る。
【００３５】そして、上記工程によってゲイト電極１１
２〜１１４が画定する。なお、画素マトリクス回路では
ゲイト電極の形成と同時に１ライン毎に各ゲイト電極を
接続するゲイト線も形成されている。（図１（Ａ））
２〜１１４が画定する。なお、画素マトリクス回路では
ゲイト電極の形成と同時に１ライン毎に各ゲイト電極を
接続するゲイト線も形成されている。（図１（Ａ））
【００３６】次に、ゲイト電極１１２〜１１４をマスク
としてゲイト絶縁膜１０５をエッチングする。エッチン
グはＣＦ4 ガスを用いたドライエッチング法により行
う。これにより１１５〜１１７で示される様な形状のゲ
イト絶縁膜が形成される。
としてゲイト絶縁膜１０５をエッチングする。エッチン
グはＣＦ4 ガスを用いたドライエッチング法により行
う。これにより１１５〜１１７で示される様な形状のゲ
イト絶縁膜が形成される。
【００３７】そして、この状態で一導電性を付与する不
純物イオンをイオン注入法またはプラズマドーピング法
により添加する。この場合、画素マトリクス回路をＮ型
ＴＦＴで構成するならばＰ（リン）イオンを、Ｐ型ＴＦ
Ｔで構成するならばＢ（ボロン）イオンを添加すれば良
い。
純物イオンをイオン注入法またはプラズマドーピング法
により添加する。この場合、画素マトリクス回路をＮ型
ＴＦＴで構成するならばＰ（リン）イオンを、Ｐ型ＴＦ
Ｔで構成するならばＢ（ボロン）イオンを添加すれば良
い。
【００３８】なお、上記不純物イオンの添加工程は２度
に分けて行う。１度目は８０ｋｅＶ程度の高加速電圧で
行い、ゲイト絶縁膜１１５〜１１７の端部（突出部）の
下に不純物イオンのピークがくる様に調節する。そし
て、２度目は５ｋｅＶ程度の低加速電圧で行い、ゲイト
絶縁膜１１５〜１１７の端部（突出部）の下には不純物
イオンが添加されない様に調節する。
に分けて行う。１度目は８０ｋｅＶ程度の高加速電圧で
行い、ゲイト絶縁膜１１５〜１１７の端部（突出部）の
下に不純物イオンのピークがくる様に調節する。そし
て、２度目は５ｋｅＶ程度の低加速電圧で行い、ゲイト
絶縁膜１１５〜１１７の端部（突出部）の下には不純物
イオンが添加されない様に調節する。
【００３９】こうしてＴＦＴのソース領域１１８〜１２
０、ドレイン領域１２１〜１２３、低濃度不純物領域
（ＬＤＤ領域とも呼ばれる）１２４〜１２６、チャネル
形成領域１２７〜１２９が形成される。（図１（Ｂ））
０、ドレイン領域１２１〜１２３、低濃度不純物領域
（ＬＤＤ領域とも呼ばれる）１２４〜１２６、チャネル
形成領域１２７〜１２９が形成される。（図１（Ｂ））
【００４０】この時、ソース／ドレイン領域は 300〜50
0 Ω／□のシート抵抗が得られる程度に不純物イオンを
添加することが好ましい。また、低濃度不純物領域はＴ
ＦＴの性能に合わせて最適化を行う必要がある。また、
不純物イオンの添加工程が終了したら熱処理を行い、不
純物イオンの活性化を行う。
0 Ω／□のシート抵抗が得られる程度に不純物イオンを
添加することが好ましい。また、低濃度不純物領域はＴ
ＦＴの性能に合わせて最適化を行う必要がある。また、
不純物イオンの添加工程が終了したら熱処理を行い、不
純物イオンの活性化を行う。
【００４１】次に、層間絶縁層１３０として酸化珪素膜
を 400nmの厚さに形成し、その上にソース電極１３１〜
１３３、ドレイン電極１３４〜１３６を形成する。（図
１（Ｃ））
を 400nmの厚さに形成し、その上にソース電極１３１〜
１３３、ドレイン電極１３４〜１３６を形成する。（図
１（Ｃ））
【００４２】次に、第１の層間絶縁膜２３７として酸化
珪素膜を 0.5〜1 μｍの厚さに形成する。本実施例での
第１の層間絶縁膜は、絶縁性を有する膜の積層膜であっ
てもよく、絶縁性を有する膜または積層膜であれば特に
限定されない。なお、高密度プラズマソース等を利用し
て緻密な酸化珪素膜を形成すると、後のＣＭＰ研磨の際
の平坦度が向上するので好ましい。また、第１の層間絶
縁膜２３７として有機性樹脂膜を用いることも可能であ
る。有機性樹脂膜としては、ポリイミド、ポリアミド、
ポリイミドアミド、アクリル等を用いることができる。
珪素膜を 0.5〜1 μｍの厚さに形成する。本実施例での
第１の層間絶縁膜は、絶縁性を有する膜の積層膜であっ
てもよく、絶縁性を有する膜または積層膜であれば特に
限定されない。なお、高密度プラズマソース等を利用し
て緻密な酸化珪素膜を形成すると、後のＣＭＰ研磨の際
の平坦度が向上するので好ましい。また、第１の層間絶
縁膜２３７として有機性樹脂膜を用いることも可能であ
る。有機性樹脂膜としては、ポリイミド、ポリアミド、
ポリイミドアミド、アクリル等を用いることができる。
【００４３】こうして、平坦な第１の層間絶縁膜２３７
を形成する。さらに、平坦化処理工程を行ってもよい。
（図２（Ａ））
を形成する。さらに、平坦化処理工程を行ってもよい。
（図２（Ａ））
【００４４】次に、 1wt% のチタンを添加したアルミニ
ウム膜を 100nmの厚さに成膜し、パターニングにより画
素電極２３８〜２４０を形成する。勿論、他の金属材料
を用いても構わない。（図２（Ｂ））
ウム膜を 100nmの厚さに成膜し、パターニングにより画
素電極２３８〜２４０を形成する。勿論、他の金属材料
を用いても構わない。（図２（Ｂ））
【００４５】次に、画素電極の加熱処理を行う。電極の
加熱処理温度及びその処理時間は、１８０℃の温度で加
熱したまま１時間保持して、ヒロックやウィスカーを発
生させる。本実施例では１８０℃で１時間保持したが、
１６０℃〜３００℃の温度で１時間以上好ましくは１〜
５時間の熱処理を施すのであれば特に限定されない。こ
の熱処理により、十分突起物が発生する。第１の層間絶
縁膜として有機樹脂膜を用いる場合は、この熱処理の温
度を樹脂膜が変質または融解する温度以下とすることは
いうまでもない。
加熱処理温度及びその処理時間は、１８０℃の温度で加
熱したまま１時間保持して、ヒロックやウィスカーを発
生させる。本実施例では１８０℃で１時間保持したが、
１６０℃〜３００℃の温度で１時間以上好ましくは１〜
５時間の熱処理を施すのであれば特に限定されない。こ
の熱処理により、十分突起物が発生する。第１の層間絶
縁膜として有機樹脂膜を用いる場合は、この熱処理の温
度を樹脂膜が変質または融解する温度以下とすることは
いうまでもない。
【００４６】こうして図３（Ａ）に示す状態が得られ
る。図中にも示したが、前記加熱処理により、画素電極
表面に突起物３５０が生じる。この突起物（ヒロックや
ウィスカー）を除去するために、後の工程でＣＭＰ研磨
工程を行う。
る。図中にも示したが、前記加熱処理により、画素電極
表面に突起物３５０が生じる。この突起物（ヒロックや
ウィスカー）を除去するために、後の工程でＣＭＰ研磨
工程を行う。
【００４７】上記加熱処理により突起物を形成した後に
ＣＭＰ研磨工程を施した段階において、画素マトリクス
回路を完成させた構成としてもよい。しかし、本実施例
では、絶縁層を積層した後、ＣＭＰ研磨工程を行い、画
素電極２３８〜２４０の隙間に絶縁層を埋め込む構成と
した。
ＣＭＰ研磨工程を施した段階において、画素マトリクス
回路を完成させた構成としてもよい。しかし、本実施例
では、絶縁層を積層した後、ＣＭＰ研磨工程を行い、画
素電極２３８〜２４０の隙間に絶縁層を埋め込む構成と
した。
【００４８】画素電極２３８〜２４０を覆って第２の層
間絶縁膜３４１を形成する。 本実施例での第２の層間
絶縁膜は、絶縁性を有する膜の積層膜であってもよく、
絶縁性を有する膜または積層膜であれば特に限定されな
い。また、第２の層間絶縁膜３４１として有機性樹脂膜
を用いることも可能である。有機性樹脂膜としては、ポ
リイミド、ポリアミド、ポリイミドアミド、アクリル等
を用いることができる。なお、本実施例の様にソース配
線２３１〜２３３上に境界部が形成される様に画素電極
を形成すると、ソース配線２３１〜２３３がブラックマ
スクとして機能するので、絶縁層３４１が透光性であっ
ても構わない。
間絶縁膜３４１を形成する。 本実施例での第２の層間
絶縁膜は、絶縁性を有する膜の積層膜であってもよく、
絶縁性を有する膜または積層膜であれば特に限定されな
い。また、第２の層間絶縁膜３４１として有機性樹脂膜
を用いることも可能である。有機性樹脂膜としては、ポ
リイミド、ポリアミド、ポリイミドアミド、アクリル等
を用いることができる。なお、本実施例の様にソース配
線２３１〜２３３上に境界部が形成される様に画素電極
を形成すると、ソース配線２３１〜２３３がブラックマ
スクとして機能するので、絶縁層３４１が透光性であっ
ても構わない。
【００４９】しかしながら、より確実な遮光機能を確保
するために、第２の層間絶縁膜３４１としては黒色顔料
またはカーボンを分散させた有機性樹脂膜（ＰＳＧ等の
溶液塗布系酸化珪素膜でも良い）等の様に遮光性を有す
る層間絶縁膜を用いることが望ましい。こうすることで
ソース配線が細くなった場合や斜め方向からの光に対し
ても確実な遮光機能を果たすことができる。
するために、第２の層間絶縁膜３４１としては黒色顔料
またはカーボンを分散させた有機性樹脂膜（ＰＳＧ等の
溶液塗布系酸化珪素膜でも良い）等の様に遮光性を有す
る層間絶縁膜を用いることが望ましい。こうすることで
ソース配線が細くなった場合や斜め方向からの光に対し
ても確実な遮光機能を果たすことができる。
【００５０】また、使用する液晶材料よりもできるだけ
比誘電率の低い材料を用いることで、画素電極間におけ
る横方向電界の形成を抑制することもできる。
比誘電率の低い材料を用いることで、画素電極間におけ
る横方向電界の形成を抑制することもできる。
【００５１】こうして図３（Ｂ）に示す状態が得られ
る。図３（Ｂ）に示す状態が得られたら、ＣＭＰ研磨工
程を行い、画素電極２３８〜２４０の隙間に埋め込まれ
た埋め込み絶縁層３４２〜３４４を形成する。この時、
画素電極３３８〜３４０の表面と埋め込み絶縁層３４２
〜３４４の表面とがほぼ一致するので、優れた平坦面を
得ることができる。（図３（Ｃ））このＣＭＰ研磨工程
では、電極側面に生じた突起物を除去することはできな
いため、隣合う電極とショートが起きない程度にヒロッ
クを発生させるように加熱処理温度を調節することが望
ましい。
る。図３（Ｂ）に示す状態が得られたら、ＣＭＰ研磨工
程を行い、画素電極２３８〜２４０の隙間に埋め込まれ
た埋め込み絶縁層３４２〜３４４を形成する。この時、
画素電極３３８〜３４０の表面と埋め込み絶縁層３４２
〜３４４の表面とがほぼ一致するので、優れた平坦面を
得ることができる。（図３（Ｃ））このＣＭＰ研磨工程
では、電極側面に生じた突起物を除去することはできな
いため、隣合う電極とショートが起きない程度にヒロッ
クを発生させるように加熱処理温度を調節することが望
ましい。
【００５２】画素電極はマトリクス状に配置され、その
隙間（境界部）が埋め込み絶縁層３４２〜３４４で埋め
込まれる。従って、埋め込み絶縁層３４２〜３４４はそ
れぞれ符号を付けてあるが、実際にはマトリクス状に一
体化している。
隙間（境界部）が埋め込み絶縁層３４２〜３４４で埋め
込まれる。従って、埋め込み絶縁層３４２〜３４４はそ
れぞれ符号を付けてあるが、実際にはマトリクス状に一
体化している。
【００５３】以上の様にして、画素マトリクス回路が完
成する。実際には画素ＴＦＴを駆動する駆動回路等も同
一基板上に同時形成される。この様な基板は通常ＴＦＴ
側基板またはアクティブマトリクス基板と呼ばれる。本
明細書中ではアクティブマトリクス基板のことを第１の
基板と呼ぶことにする。
成する。実際には画素ＴＦＴを駆動する駆動回路等も同
一基板上に同時形成される。この様な基板は通常ＴＦＴ
側基板またはアクティブマトリクス基板と呼ばれる。本
明細書中ではアクティブマトリクス基板のことを第１の
基板と呼ぶことにする。
【００５４】第１の基板が完成したら、透光性基板４４
５に対向電極４４６を形成した対向基板（本明細書中で
はこの基板を第２の基板と呼ぶことにする）を貼り合わ
せ、それらの間に液晶層４４７を挟持する。こうして図
４に示す様な反射型ＬＣＤが完成する。
５に対向電極４４６を形成した対向基板（本明細書中で
はこの基板を第２の基板と呼ぶことにする）を貼り合わ
せ、それらの間に液晶層４４７を挟持する。こうして図
４に示す様な反射型ＬＣＤが完成する。
【００５５】なお、このセル組み工程は公知の方法に従
って行えば良い。また、液晶層に二色性色素を分散させ
たり、対向基板にカラーフィルターを設けたりすること
も可能である。その様な液晶層の種類、カラーフィルタ
ーの有無等はどの様なモードで液晶を駆動するかによっ
て変化するので実施者が適宜決定すれば良い。
って行えば良い。また、液晶層に二色性色素を分散させ
たり、対向基板にカラーフィルターを設けたりすること
も可能である。その様な液晶層の種類、カラーフィルタ
ーの有無等はどの様なモードで液晶を駆動するかによっ
て変化するので実施者が適宜決定すれば良い。
【００５６】〔実施例２〕実施例１においては、画素電
極形成後に、加熱処理を行っているので、画素電極側面
に突起物が形成されていたが、本実施例においては、電
極側面に突起物が形成されにくい構成とした。
極形成後に、加熱処理を行っているので、画素電極側面
に突起物が形成されていたが、本実施例においては、電
極側面に突起物が形成されにくい構成とした。
【００５７】実施例１とは、画素電極２３８〜２４０を
形成する工程まで全く同じである。
形成する工程まで全く同じである。
【００５８】そして、画素電極２３８〜２４０を覆って
第２の層間絶縁膜２４１を形成する。本実施例での第２
の層間絶縁膜は、絶縁性を有する膜の積層膜であっても
よく、絶縁性を有する膜または積層膜であれば特に限定
されない。また、第２の層間絶縁膜２４１として有機性
樹脂膜を用いることも可能である。有機性樹脂膜として
は、ポリイミド、ポリアミド、ポリイミドアミド、アク
リル等を用いることができる。なお、本実施例の様にソ
ース配線２３１〜２３３上に境界部が形成される様に画
素電極を形成すると、ソース配線２３１〜２３３がブラ
ックマスクとして機能するので、第２の層間絶縁膜２４
１が透光性であっても構わない。
第２の層間絶縁膜２４１を形成する。本実施例での第２
の層間絶縁膜は、絶縁性を有する膜の積層膜であっても
よく、絶縁性を有する膜または積層膜であれば特に限定
されない。また、第２の層間絶縁膜２４１として有機性
樹脂膜を用いることも可能である。有機性樹脂膜として
は、ポリイミド、ポリアミド、ポリイミドアミド、アク
リル等を用いることができる。なお、本実施例の様にソ
ース配線２３１〜２３３上に境界部が形成される様に画
素電極を形成すると、ソース配線２３１〜２３３がブラ
ックマスクとして機能するので、第２の層間絶縁膜２４
１が透光性であっても構わない。
【００５９】しかしながら、より確実な遮光機能を確保
するために、第２の層間絶縁膜２４１としては黒色顔料
またはカーボンを分散させた有機性樹脂膜（ＰＳＧ等の
溶液塗布系酸化珪素膜でも良い）等の様に遮光性を有す
る第２の層間絶縁膜を用いることが望ましい。こうする
ことでソース配線が細くなった場合や斜め方向からの光
に対しても確実な遮光機能を果たすことができる。
するために、第２の層間絶縁膜２４１としては黒色顔料
またはカーボンを分散させた有機性樹脂膜（ＰＳＧ等の
溶液塗布系酸化珪素膜でも良い）等の様に遮光性を有す
る第２の層間絶縁膜を用いることが望ましい。こうする
ことでソース配線が細くなった場合や斜め方向からの光
に対しても確実な遮光機能を果たすことができる。
【００６０】また、使用する液晶材料よりもできるだけ
比誘電率の低い材料を用いることで、画素電極間におけ
る横方向電界の形成を抑制することもできる。
比誘電率の低い材料を用いることで、画素電極間におけ
る横方向電界の形成を抑制することもできる。
【００６１】こうして図５（Ｂ）に示す状態が得られ
る。図５（Ｂ）に示す状態が得られたら、第１のＣＭＰ
研磨工程を行い、画素電極２３８〜２４０の隙間に埋め
込まれた埋め込み絶縁層３４２〜３４４を形成する。こ
の時、画素電極３３８〜３４０の表面と埋め込み絶縁層
３４２〜３４４の表面とがほぼ一致するので、優れた平
坦面を得ることができる。（図６（Ａ））
る。図５（Ｂ）に示す状態が得られたら、第１のＣＭＰ
研磨工程を行い、画素電極２３８〜２４０の隙間に埋め
込まれた埋め込み絶縁層３４２〜３４４を形成する。こ
の時、画素電極３３８〜３４０の表面と埋め込み絶縁層
３４２〜３４４の表面とがほぼ一致するので、優れた平
坦面を得ることができる。（図６（Ａ））
【００６２】画素電極はマトリクス状に配置され、その
隙間（境界部）が埋め込み絶縁層３４２〜３４４で埋め
込まれる。従って、埋め込み絶縁層２４２〜２４４はそ
れぞれ符号を付けてあるが、実際にはマトリクス状に一
体化している。
隙間（境界部）が埋め込み絶縁層３４２〜３４４で埋め
込まれる。従って、埋め込み絶縁層２４２〜２４４はそ
れぞれ符号を付けてあるが、実際にはマトリクス状に一
体化している。
【００６３】次に、画素電極の加熱処理を行う。電極の
加熱処理温度及びその処理時間は、１８０℃の温度で１
時間保持して、ヒロックやウィスカーを発生させる。実
施例１とは異なり、埋め込み絶縁層が存在しているの
で、電極側面にはほとんど突起物は生じず、加熱処理温
度が高くても電極間ショートは起きない。本実施例では
１８０℃で１時間保持したが、１６０℃〜３００℃の温
度で１時間、好ましくは１〜〜５時間の熱処理を行うの
であれば特に限定されない。この熱処理により、十分突
起物が発生する。第１の層間絶縁膜として有機樹脂膜を
用いる場合は、この熱処理の温度を樹脂膜が変質または
融解する温度以下とすることはいうまでもない。
加熱処理温度及びその処理時間は、１８０℃の温度で１
時間保持して、ヒロックやウィスカーを発生させる。実
施例１とは異なり、埋め込み絶縁層が存在しているの
で、電極側面にはほとんど突起物は生じず、加熱処理温
度が高くても電極間ショートは起きない。本実施例では
１８０℃で１時間保持したが、１６０℃〜３００℃の温
度で１時間、好ましくは１〜〜５時間の熱処理を行うの
であれば特に限定されない。この熱処理により、十分突
起物が発生する。第１の層間絶縁膜として有機樹脂膜を
用いる場合は、この熱処理の温度を樹脂膜が変質または
融解する温度以下とすることはいうまでもない。
【００６４】こうして図６（Ｂ）に示す状態が得られ
る。図中にも示したが、前記加熱処理により、画素電極
表面に突起物３５０が生じる。この突起物（ヒロックや
ウィスカー）を除去するために、２回目のＣＭＰ研磨工
程を行う。（図６（Ｃ））この後、平坦化膜または保護
膜をさらに積層した構成としてもよい。
る。図中にも示したが、前記加熱処理により、画素電極
表面に突起物３５０が生じる。この突起物（ヒロックや
ウィスカー）を除去するために、２回目のＣＭＰ研磨工
程を行う。（図６（Ｃ））この後、平坦化膜または保護
膜をさらに積層した構成としてもよい。
【００６５】以上の様にして、画素マトリクス回路が完
成する。実際には画素ＴＦＴを駆動する駆動回路等も同
一基板上に同時形成される。この様な基板は通常ＴＦＴ
側基板またはアクティブマトリクス基板と呼ばれる。本
明細書中ではアクティブマトリクス基板のことを第１の
基板と呼ぶことにする。
成する。実際には画素ＴＦＴを駆動する駆動回路等も同
一基板上に同時形成される。この様な基板は通常ＴＦＴ
側基板またはアクティブマトリクス基板と呼ばれる。本
明細書中ではアクティブマトリクス基板のことを第１の
基板と呼ぶことにする。
【００６６】第１の基板が完成したら、透光性基板４４
５に対向電極４４６を形成した対向基板（本明細書中で
はこの基板を第２の基板と呼ぶことにする）を貼り合わ
せ、それらの間に液晶層４４７を挟持する。こうして図
７に示す様な反射型ＬＣＤが完成する。
５に対向電極４４６を形成した対向基板（本明細書中で
はこの基板を第２の基板と呼ぶことにする）を貼り合わ
せ、それらの間に液晶層４４７を挟持する。こうして図
７に示す様な反射型ＬＣＤが完成する。
【００６７】〔実施例３〕本実施例では、アクティブマ
トリクス駆動を行うための半導体素子として、実施例１
で示したＴＦＴとは異なる構造のＴＦＴを利用する場合
の例について説明する。
トリクス駆動を行うための半導体素子として、実施例１
で示したＴＦＴとは異なる構造のＴＦＴを利用する場合
の例について説明する。
【００６８】実施例１では代表的なトップゲイト型ＴＦ
Ｔであるコプレナー型ＴＦＴを一例として記載したが、
ボトムゲイト型ＴＦＴであっても構わない。図８に示す
のはボトムゲイト型ＴＦＴの代表例である逆スタガ型Ｔ
ＦＴを用いた例である。
Ｔであるコプレナー型ＴＦＴを一例として記載したが、
ボトムゲイト型ＴＦＴであっても構わない。図８に示す
のはボトムゲイト型ＴＦＴの代表例である逆スタガ型Ｔ
ＦＴを用いた例である。
【００６９】図８において、５０１はガラス基板、５０
２、５０３はゲイト電極、５０４はゲイト絶縁膜、５０
５、５０６は活性層である。活性層５０５、５０６は意
図的に不純物を添加しない珪素膜で構成される。
２、５０３はゲイト電極、５０４はゲイト絶縁膜、５０
５、５０６は活性層である。活性層５０５、５０６は意
図的に不純物を添加しない珪素膜で構成される。
【００７０】また、５０７、５０８はソース電極、５０
９、５１０はドレイン電極であり、５１１、５１２はチ
ャネルストッパー（またはエッチングストッパー）とな
る窒化珪素膜である。即ち、活性層５０５、５０６のう
ち、チャネルストッパー５１１、５１２の下に位置する
領域が実質的にチャネル形成領域として機能する。
９、５１０はドレイン電極であり、５１１、５１２はチ
ャネルストッパー（またはエッチングストッパー）とな
る窒化珪素膜である。即ち、活性層５０５、５０６のう
ち、チャネルストッパー５１１、５１２の下に位置する
領域が実質的にチャネル形成領域として機能する。
【００７１】以上までが逆スタガ型ＴＦＴの基本構造で
ある。本実施例では、この様な逆スタガ型を有機性樹脂
膜でなる層間絶縁膜５１３で覆って平坦化し、その上に
画素電極５１４、５１５を形成する構成とする。また、
画素電極間の隙間は埋め込み絶縁層５１６、５１７によ
って埋め込まれる。勿論、本発明の加熱処理を施し、突
起物（ヒロックやウィスカー）を発生させる。その後、
突起物を除去し、画素電極を平坦化する。
ある。本実施例では、この様な逆スタガ型を有機性樹脂
膜でなる層間絶縁膜５１３で覆って平坦化し、その上に
画素電極５１４、５１５を形成する構成とする。また、
画素電極間の隙間は埋め込み絶縁層５１６、５１７によ
って埋め込まれる。勿論、本発明の加熱処理を施し、突
起物（ヒロックやウィスカー）を発生させる。その後、
突起物を除去し、画素電極を平坦化する。
【００７２】〔実施例４〕また、次に本発明の半導体素
子として絶縁ゲイト型電界効果トランジスタ（ＩＧＦＥ
Ｔ）を形成した場合の例について説明する。なお、ＩＧ
ＦＥＴはＭＯＳＦＥＴとも呼ばれ、シリコンウェハー上
に形成されたトランジスタを指す。
子として絶縁ゲイト型電界効果トランジスタ（ＩＧＦＥ
Ｔ）を形成した場合の例について説明する。なお、ＩＧ
ＦＥＴはＭＯＳＦＥＴとも呼ばれ、シリコンウェハー上
に形成されたトランジスタを指す。
【００７３】図９において、６０１はガラス基板、６０
２、６０３はソース領域、６０４、６０５はドレイン領
域である。ソース／ドレイン領域はイオン注入で不純物
を添加し、熱拡散させることで形成できる。なお、６０
６は素子分離用の酸化物であり、通常のＬＯＣＯＳ技術
を用いて形成できる。
２、６０３はソース領域、６０４、６０５はドレイン領
域である。ソース／ドレイン領域はイオン注入で不純物
を添加し、熱拡散させることで形成できる。なお、６０
６は素子分離用の酸化物であり、通常のＬＯＣＯＳ技術
を用いて形成できる。
【００７４】次に、６０７はゲイト絶縁膜、６０８、６
０９はゲイト電極、６１０は第１の層間絶縁膜、６１
１、６１２はソース電極、６１３、６１４はドレイン電
極である。その上を第２の層間絶縁膜６１５で平坦化
し、その平坦面上に画素電極６１６、６１７を形成す
る。画素電極間の隙間は本発明を利用して埋め込み絶縁
層６１８、６１９によって埋め込まれる。勿論、本発明
の加熱処理を施し、突起物（ヒロックやウィスカー）を
発生させる。その後、突起物を除去し、画素電極を平坦
化する。
０９はゲイト電極、６１０は第１の層間絶縁膜、６１
１、６１２はソース電極、６１３、６１４はドレイン電
極である。その上を第２の層間絶縁膜６１５で平坦化
し、その平坦面上に画素電極６１６、６１７を形成す
る。画素電極間の隙間は本発明を利用して埋め込み絶縁
層６１８、６１９によって埋め込まれる。勿論、本発明
の加熱処理を施し、突起物（ヒロックやウィスカー）を
発生させる。その後、突起物を除去し、画素電極を平坦
化する。
【００７５】なお、本実施例で示したＩＧＦＥＴ、トッ
プゲイト型またはボトムゲイト型ＴＦＴ以外にも、薄膜
ダイオード、ＭＩＭ素子、バリスタ素子等を用いたアク
ティブマトリクスディスプレイに対しても本発明は適用
できる。
プゲイト型またはボトムゲイト型ＴＦＴ以外にも、薄膜
ダイオード、ＭＩＭ素子、バリスタ素子等を用いたアク
ティブマトリクスディスプレイに対しても本発明は適用
できる。
【００７６】特に、反射型液晶ＬＣＤは半導体素子上を
平坦化してその上に画素電極を形成することで、画素面
積を最大限に活用できる利点を有する。本発明はその利
点をさらに効果的に利用する上で有効な技術である。そ
のため、本発明を利用した反射型ＬＣＤは高い解像度と
高い開口率を実現することができる。
平坦化してその上に画素電極を形成することで、画素面
積を最大限に活用できる利点を有する。本発明はその利
点をさらに効果的に利用する上で有効な技術である。そ
のため、本発明を利用した反射型ＬＣＤは高い解像度と
高い開口率を実現することができる。
【発明の効果】このように、本発明によれば、画素電極
を形成し、画素電極研磨後の加熱処理（セル組み工程
等）における最高加熱温度で加熱処理し、故意にヒロッ
クを発生させて、その上に層間絶縁膜を形成し、機械研
磨により突起物を除去するとともに、層間絶縁膜と画素
電極を平坦化することで、画素電極研磨後の加熱処理
（セル組み工程等）によるヒロックの発生を防止するこ
とができる。
を形成し、画素電極研磨後の加熱処理（セル組み工程
等）における最高加熱温度で加熱処理し、故意にヒロッ
クを発生させて、その上に層間絶縁膜を形成し、機械研
磨により突起物を除去するとともに、層間絶縁膜と画素
電極を平坦化することで、画素電極研磨後の加熱処理
（セル組み工程等）によるヒロックの発生を防止するこ
とができる。
【００７７】加えて、本発明の他の効果として、画素電
極を加熱処理してヒロックやウィスカーを形成すること
で、電極膜の内部応力を除去し、金属を焼き鈍した場合
と同じ効果（材質を耐脆性にすること）を得ることがで
きる。
極を加熱処理してヒロックやウィスカーを形成すること
で、電極膜の内部応力を除去し、金属を焼き鈍した場合
と同じ効果（材質を耐脆性にすること）を得ることがで
きる。
【００７８】このように、本発明によれば、光反射率が
高く、高い耐脆性を有する画素電極を得ることができ、
より表示画面の信頼性及び画質向上をはかることができ
る。
高く、高い耐脆性を有する画素電極を得ることができ、
より表示画面の信頼性及び画質向上をはかることができ
る。
【図１】 反射型ＬＣＤの作製工程を示す図
【図２】 反射型ＬＣＤの作製工程を示す図
【図３】 反射型ＬＣＤの作製工程を示す図
【図４】 反射型ＬＣＤ装置を示す図
【図５】 実施例２における反射型ＬＣＤの作製工程を
示す図
示す図
【図６】 実施例２における反射型ＬＣＤの作製工程を
示す図
示す図
【図７】 実施例２における反射型ＬＣＤ装置を示す図
【図８】 ボトムゲイト型ＴＦＴの作製工程を示す図
【図９】 ＩＧＦＥＴの作製工程を示す図
【図１０】 光反射率─ベーク温度依存性を示す図
１０１ 基板
１０２〜１０４ 活性層
１０５ ゲイト絶縁膜
１０６〜１０８ 多孔質状の陽極酸化膜
１０９〜１１１ 緻密な陽極酸化膜
１１２〜１１４ ゲイト電極
１１５〜１１７ ゲイト絶縁膜
１１８〜１２０ ソ─ス領域
１２１〜１２３ ドレイン領域
１２４〜１２６ ＬＤＤ領域
１２７〜１２９ チャネル領域
１３０ 層間絶縁層
１３１〜１３３ ソース電極
１３４〜１３６ ドレイン電極
２３７ 第１の層間絶縁膜
２３８〜２４０ 画素電極
２４１ 第２の層間絶縁膜
３４１ 第２の層間絶縁膜
３４２〜３４４ 埋め込み絶縁層
３５０ 突起物（ウィスカーやヒロック）
４４５ 透光性基板
４４６ 対向電極
４４７ 液晶層
５０１ ガラス基板
５０２、５０３ ゲイト電極
５０４ ゲイト絶縁膜
５０５、５０６ 活性層
５０７、５０８ ソース電極
５０９、５１０ ドレイン電極
５１１、５１２ チャネルストッパー（またはエッチ
ングストッパー） ５１３ 層間絶縁膜 ５１４、５１５ 画素電極 ５１６、５１７ 埋め込み絶縁層 ６０１ ガラス基板 ６０２、６０３ ソース領域 ６０４、６０５ ドレイン領域 ６０６ 素子分離用の酸化物 ６０７ ゲイト絶縁膜 ６０８、６０９ ゲイト電極 ６１０ 第１の層間絶縁膜 ６１１、６１２ ソース電極 ６１３、６１４ ドレイン電極 ６１５ 第２の層間絶縁膜 ６１６、６１７ 画素電極 ６１８、６１９ 埋め込み絶縁層
ングストッパー） ５１３ 層間絶縁膜 ５１４、５１５ 画素電極 ５１６、５１７ 埋め込み絶縁層 ６０１ ガラス基板 ６０２、６０３ ソース領域 ６０４、６０５ ドレイン領域 ６０６ 素子分離用の酸化物 ６０７ ゲイト絶縁膜 ６０８、６０９ ゲイト電極 ６１０ 第１の層間絶縁膜 ６１１、６１２ ソース電極 ６１３、６１４ ドレイン電極 ６１５ 第２の層間絶縁膜 ６１６、６１７ 画素電極 ６１８、６１９ 埋め込み絶縁層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/135
H01L 21/336
H01L 29/786
Claims (6)
- 【請求項１】第１の層間絶縁膜上に複数の画素電極を形
成し、 前記複数の画素電極を覆う第２の層間絶縁膜を形成し、 前記複数の画素電極の表面および前記第２の層間絶縁膜
の表面が同一平面をなす様に平坦化し、 前記複数の画素電極を加熱処理して、前記複数の画素電
極の表面に突起物を形成し、 前記複数の画素電極の表面の突起物を除去して平坦化す
る半導体装置の作製方法であって、 前記複数の画素電極間は前記第２の絶縁膜で埋め込まれ
ていることを特徴とする半導体装置の作製方法。 - 【請求項２】第１の層間絶縁膜上に複数の画素電極を形
成し、 前記複数の画素電極を加熱処理して、前記複数の画素電
極の表面に突起物を形成し、 前記複数の画素電極を覆う第２の層間絶縁膜を形成し、 前記複数の画素電極の表面および前記第２の層間絶縁膜
の表面が同一平面をなす様に平坦化することを特徴とし
た半導体装置の作製方法。 - 【請求項３】 請求項２において、 前記平坦化は、前記複数の画素電極の表面の突起物を除
去し、且つ、前記複数の画素電極間を前記第２の層間絶
縁膜で埋め込むことを特徴とした半導体装置の作製方
法。 - 【請求項４】 前記加熱処理の温度が160〜300℃である
請求項１または請求項２に記載の半導体装置の作製方
法。 - 【請求項５】前記複数の画素電極は、アルミニウムを主
成分とする材料からなることを特徴とする請求項１また
は請求項２に記載の半導体装置の作製方法。 - 【請求項６】請求項１または請求項２において、 前記平坦化は、機械的な研磨により行われることを特徴
とする半導体装置の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20534497A JP3390633B2 (ja) | 1997-07-14 | 1997-07-14 | 半導体装置の作製方法 |
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| US09/477,668 US6468844B1 (en) | 1997-07-14 | 2000-01-05 | Preparation method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20534497A JP3390633B2 (ja) | 1997-07-14 | 1997-07-14 | 半導体装置の作製方法 |
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| JP2002233827A Division JP3927094B2 (ja) | 2002-08-09 | 2002-08-09 | 半導体装置の作製方法 |
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|---|---|
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ID=16505344
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| Application Number | Title | Priority Date | Filing Date |
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| JP3390633B2 (ja) * | 1997-07-14 | 2003-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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| JP4014710B2 (ja) | 1997-11-28 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
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