KR0131179B1 - 전자회로 제조프로세스 - Google Patents

전자회로 제조프로세스

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KR0131179B1
KR0131179B1 KR1019940003273A KR19940003273A KR0131179B1 KR 0131179 B1 KR0131179 B1 KR 0131179B1 KR 1019940003273 A KR1019940003273 A KR 1019940003273A KR 19940003273 A KR19940003273 A KR 19940003273A KR 0131179 B1 KR0131179 B1 KR 0131179B1
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aluminum
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gate electrode
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홍용 쟝
히데끼 우오찌
슌뻬이 야마자끼
야스히꼬 다께무라
미노루 미야자끼
아까네 무라까미
도시미쯔 고누마
아끼라 스가와라
유끼꼬 우에하라
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슌뻬이 야마자끼
가부시끼사이샤한도따이에네르기겐꾸쇼
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Abstract

알루미늄, 탄탈과 티타늄과 같은 금속상호 접속부의 주변을 산화하는 전자회로 제조 프로세스에 관한 것으로, 양극산화는 실온보다 높지않은, 적합하게는 10oC 또는 그 이하, 아주 양호하게는 0o또는 그 이하의 온도로 실시된다. 금속 상호 접속부의 표면 산화 속도는 일정하게 유지시킬 수 있으므로 불규칙한 표면을 제공하지 않는다.

Description

전자회로 제조프로세스
제1A도 내지 제1E도는 본 발명의 반도체 회로를 제조하기 위한 프로세스에 따른 프로세스 단계의 연속적 구조의 개략적인 단면도.
제2도는 오프셋 게이트 영역을 가지는 TFT의 구조를 도시하는 도면.
제3A도 내지 제3D 도는 실시예의 제조 프로세스를 도시하는 도면.
제4A도 내지 제4E 도는 실시예의 제조 프로세스를 도시하는 도면.
제5A도 내지 제5B 도는 양극 산화 프로세스에 의해 형성된 박막의 상태를 각각 도시하는 포토그래프.
＊ 도면의 주요 부분에 대한 부호의 설명
14a,14b : 상호 접속부, 10 : 기판,
15 : 폴리이미드 마스크, 16 : 양극 산화막,
16a,16b : 알루미늄 산화막, 17a,17b : 불순물 영역,
18 : 실리콘 산화막, 19a,19b : 상호 접속부,
206 : 실리콘 산화막, 207,209 : 게이트 전극,
208,210 : 산화층, 214,216 : N형 불순물 영역,
211,213 : P형 불순물 영역, 304 : 실리콘 산화막,
305 : 게이트 전극, 306 : 포토레지스터 마스크,
307,208 : 양극 산화물, 309 : N형 불순물 영역,
311 : 전극 접속부
[발명의 배경]
[발명의 분야]
본 발명은 미세전자 장치내에 사용하기에 적합한 전자회로의 금속 접속부에 관한 것으로,특히,반도체 영역상에 형성된 금속 상호 접속부에 관한 것이다. 또한 본 발명은 절연게이트 전계 효과 트랜지스터의 게이트 전극의 구조와 이들의 제조 프로세스에 관한 것이다. 또한 본 발명은 박막 트랜지스터를 이용하는 프로세스에 관한것이다.
[종래 기술]
종래에는, 금속 상호 접속부 사이의 양호한 절연은 금속상호 접속부의 주변(측면 및/또는 상면)을 양극 산화시키므로써 얻을 수 있다.(참조, 예,JP-A-55-18056, 여기서 JP-A는 비심사 청구된 일본 특허공개번호이다.)
예를들어, 탄탈, 알루미늄,티타늄,텅스텐, 몰리브덴과 이들의 산화물로 만든 금속접속부는 지금까지 널리 사용되고 있다. 금속 상호 접속부로 사용되는 것은 대부분은 알루미늄이다. 그러나, 250oC 또는 이상의 온도에서의 열처리시에는 순수 알루미늄 접속부가 소위 힐록 형성(formatiom of hillock)즉, 재결정화와 입자 성장을 받기 쉬우므로 상호 접속부의 구조에서 기계적 변형을 형성한다. 따라서, 실리콘 또는 구리는 일반적으로 5% 또는 그 이하의 량을 알루미늄내에 첨가하므로써, 힐록의 형성에 의해 부과되는 응력에 의한 불연결을 접속부상에서 일어나지 못하게 한다.
그러나, 양극 산화가 상기에 나열한 금속 첨가제를 포함하는 알루미늄 접속부내에 많은 홀을 형성하고 있는 것이 발견되었다. 이런 홀을 금속 상호 접속부 상에 발견되었다.
이런 홀은 금속 상호 접속부 상에 표면 불규칙의 형성을 가속화 한다. 이것은 중간층 절연체내에 핀홀을 형성할 가능서을 증가시킨다. 더우기, 이온을 고속으로 가속시키고 이런 금속상호 접속부를 사용함으로써 반도체 영역내로 불순 이온를 도입하는 경우에, 양극 산화법에 의해 형성된 홀을 통해 금속상호 접속부 아래의 부분으로 불순물을 주사하는 경우가 있다.
상기 문제점은 실리콘 또는 구리를 포함하는 알루미늄의 사용 뿐만 아니라 금속 상호 접속부의 다결정화 성질에서 기인한 것이다. 즉, 양극 산화의 속도가 다결정화 접속부의 이질의 구조에 의해서 한부분에서 다른 부분까지 차이나고, 이 산화 속도의 차이는 약간의 이유 또는 다른 이유에 의해서 과장될 수 있으므로 불규칙 표면을 가지는 산화막을 야기시킬 수 있다는 것이 본 발명자에 의해 발견되어 왔다.
이것은 특히 힐록이 쉽게 형성될 수 있는 박막 두께가 분명한 다른 계단형 부분상에서 일어난다.
절연 기판상에 형성된 박막 반도체를 사용하는 절연게이트 자계 효과 트랜지스터(후술에 간단히 TFT라 칭함)는 알려져 있다. 이 TFT는 활성 매트릭스 형태의 액정 디스플레이 장치의 픽셀(pixe1)에 대해 스위칭 장치로써 이용되거나, 주변 구동기 회로의 구동 장치로서 이용된다. 이 TFT는 또한 영상센서와 다른 집적 회로로써 이용된다.
제2도에 도시한 구조는 TFT 의 구조로서 도시한 것이다. 제2도는 비결정 또는 결정의 시리콘 박막을 포함하는 소오스(112), 드레인(114), 채널(113)을 가지는 활성층과, 주변에 알루미늄과 산화층(118)을 주로 포함하는 게이트 전극(117)과 막을 절연하는 중간층(119)과 소오스 전극(101)과 드레인 전극(102)이 제공된 TFT를 도시한 것이다. 여기서, 결정 실리콘 막은 규칙적인 구조를 가지는 마이크로-결정 실리콘막, 폴리결정 실리콘막과 같은 실리콘을 주로 포함하는 막을 의미한다.
제2도에 도시한 구조에서 중요한 점은 오프셋 게이트영역(115)이 게이트 전극(117)둘레에 제공된 산화층(118)의 두께를 이용함으로써 형성된다는 것이다. 제2도에 도시한 구조에 있어서, 소오스(112)와 드레인(114)은 이온 이식 프로세스 또는 이온 도핑 프로세스(ion implanting ion doping methed)에 의해 형성된다. 이 경우에, 게이트 전극(117)과 이들 둘레의 산화층(118)은 마스크로써 작용한다.
결국, 채널로써 기능하는 영역은 부분(113)의 양측면상에 도면부호 115로 도시되어 있다. 채널로써 기능하지 않거나 소오스/드레인으로써 기능하지 않거나, 또는 양 기능을 가지는 영역이 형성된다. 이 영역(115)은 오프셋 게이트영역이라고 불리어지며, 채널-드레인 또는 채널-소오스 사이의 필드(field)의 접속부를 느슨하게 하는 기능을 한다. 역 바이어스(reverse bias)가 가해지는 동안 OFF전류는 감소하고, ON-OFF비는 개선한다.
한편, 이 오프셋 게이트 영역(115)의 폭(103)(이것은 산화층(118)의 두께에 의해 결정된다.)에 있어서 TFT의 특성은 어느 정도 제어될 수 있다. 그러므로, 산화층(118)의 두께는 제어로 형성될 수 없다면, TFT의 특성은 변화된다.
산화층(118)은 알루미늄으로된 게이트 전극(117)을 형성한 후 3%주석산의 에틸렌 글리콜 용액(ethyiene giycohol solaton)내의 기판을 도핑하고(PH는 알루미나를 가진 중성으로써 제어된다), 1∼5V/분씩 예를들어 4V/분씩, 120V로 전압을 가하므로써 형성된다.
산화막(118)의 두께는 대개 1000∼2000 으로 설정된다. 즉, 오프셋 게이트 영역(115)의 폭(113)은 500 내지 1㎛, 예를들어 1000내지 2000 으로 설정된다. 오프셋 게이트 영역(115)의 폭이 필요에 따라 따르게 결정된다는 것은 말할 필요도 없다. 한편, TFT형성시에, 가열 프로세스, 방사프래시 램프광의 프로세스(process of irradiating flash Lamp light), 및 레이저 광의 프로세스가 필요하다. 이와 같은 프로세스에 있어서, 산화층(118)은 레지스턴스(레이저에 대한 레지스턴스,열에대한 레지스턴스)를 알 필요가 있다.
본 발명자와 다른 사람에 의한 많은 실험에 따라서, 순수 알루미늄 재료가 게이트 전극으로 사용된다면, 알루미늄은 비정상적인 프로세스(힐록)으로 성장된다. 이 프로세스으로 얻어진 알루미늄막의 표면상에 형성된 양극 산화물을 포함하는 구조에 있어서, 레이저 광과 같은 강한 광에 대한 레지스턴스(레이저에 대한 레지스턴스)은 약하고, 열에 대한 레지스턴스는 존재하지 않는다. 더우기, 여기에는 분명히 문제점이 있다. 즉, 힐록이 발생하고 양극 산화층은 파괴된다. 특히 350oC 또는 그 이상의 열처리에 의해, 힐록은 매우 많이 만들어진다.
상술한 문제점들은 큰 에너지가 주어질때 알루미늄 원자가 원자의 레벨에 있어서 한곳에서 다른 곳으로 쉽게 이동한다는 사실에 기인된다고 여겨진다. 이 문제를 해결하기 위해서, 알루미늄의 것보다 높은 용융점을 가진 재료를 추가하는 프로세스는 원자 레벨에 있어서 알루미늄의 이동을 제어할 수 있는 소량의 량으로 첨가된다. 여기서 알루미늄에Si 또는 Pd를 첨가하는 프로세스가 고려된다. 이런 원소를 첨가함으로써, 힐록의 발생은 제어되고 열 레지스턴스는 개선된다.
그러나, Si 과 Pd의 이온화 속도는 알루미늄의 것보다 낮기 때문에, 양극 산화물이 양극 산화의 과정동안 두껍게 형성될 수 없다는 문제점이 있다. 더우기, 1Vb족의 원소인 Si 과 V111 족 원소인 Pd 의 산화 속도는 알루미늄의 것과 비교해서 보다 빠르기 때문에, 산화는 균일하게 진행되지 않는다. 산화층의 두께는 동등하지 않고 미량의 산화층이 형성될 수 없다.(실시예 3 참조)는 문제가 있다. 제2도에 도시한 TFT는 이와 같은 알루미늄 재료를 이용함으로써 형성된다면, 양극 산화층(118)의 두께가 한곳에서 다른 곳으로 변화기 때문에, 오프셋 영역(115)의 폭이 고르지 못하다고 하는 문제도 있다.
[발명의 요약]
본 발명은 이런 상황에서 이루어진 것이며, 금속 상호 접속부상에 양극 산화를 균일하게 수행하기 위한 프로세스를 제공하는 것이다. 본 발명을 또한 반도체 집적 회로와 같은 전자 회로 제조 프로세스와 이와 동일한 프로세스를 양극 산화물을 만드는데 사용하는 것이다.
본 발명에 따른 제1실시예는 양극 산화물에 의해 전자 회로의 금속 상호 접속부의 주변을 산화하는 단계를 포함한다. 여기서 양극 산화물은 실온보다 낮은 온도에서 이루어진다.
본 발명에 따른 제2실시예는 반도체 회로 제조 프로세스에 제1실시예의 구성을 적용하는 단계를 포함한다. 특히 이것은 이들 사이에 절연체 코팅과 작용하는 반도체 영역상에 금속 상호 접속부를 형성하는 단계와, 10oC 또는 그 이하 양호하게는 0oC 또는 그 이하로 상기 금속 상호 접속부의 주변을 산화하는 단계와, 이런 후 반도체 영역에 고 에너지 이온을 방사하는 단계를 포함한다.
본 발명에 따른 제3실시예는 또한 반도체 회로 제조 프로세스에 제1실시예의 구성을 적용하는 단계를 포함한다. 이것은금속 상호 접속부를 형성하는 단계, 10oC 또는 그 이하, 양호하게는 0oC 도는 그 이하의 온도에서 금속 상호 접속부의 주변을 양극 산화하는 단계를 포함한다.
본 발명의 제1실시예에 따라서, 전자 회로에 사용하기 적합한 금속 상호 접속부의 주변은 실온보다 낮은온도, 즉, 20oC 또는 그 이하, 적합하게는 10oC 또는 그 이하이고 아주 적합하게는 0oC 또는 그 이하의 온도에서 양극산화에 의해 산화된다. 본 발명자는 양극 산화의 온도를 감소하므로써 보다 좋은 결과를 얻을 수 있다는 것을 알았으며, 그러나,한편, 양극 산화가 이런 저온에서 작용한다면 용매는 고체화 된다. 예를 들어 용매로써 물을 사용하는 경우, 양극 산화는 물용매의 냉각점보다 다소 낮을 수 있는 용질의 존재로 -5oC 또는 그 이하의 온도에서 효과적이지 못하다.
본 발명에 따른 프로세스는 낮은 고상화점을 가지는 용매를 사용하므로써 심지어 낮은 온도에서 양극 산화를 수행할 수 있는 것이다. 예를들면, 50% 또는 그 이상의 에틸렌 클리클을 포함하는 용매는 -5oC보다 훨씬 낮은 고상화점을 가지며, 양극 산화가 예를 들어 -11oC의 온도에서 일어날 수 있다.
저온에서의 양극 산화가 왜 효율적인지에 대해서 설명하면 다음과 같다. 일반적인 양극 산화 프로세스에서 약간의 이유에 의하여 어느 이질의 산화가 일어나면, 전류는 산화가 지체되는 부분(얇은 산화막을 가지는 부분)상에 지체를 보상하기 위해 집중된다. 이것은 레지스턴스가 낮은 레지스턴스를 가지는 비산화되거나 얇게 산화된 부분과 비교해서 산화된 부분이 높기 때문에 일어난다. 그러므로, 이상적으로, 양극 산화는 결국 균일하게 진행된다고 볼수 있다.
그러나, 실제로, 양극 산화는 다소 비균일 프로세스으로 진행된다. 본 발명자는 비균일 산화가 온도에 따라 일어날 수 있다고 확신한다. 양극 산화가 약간의 이유로 특징 부분상에 작동적으로 일어난다면, 이 부분의 온도는 발열성 화학 반응에 의해 발생된 열에 의해서 일어난다. 그리고나서, 이 특정부분내의 산화의 레지스턴스는 낮게된다. 활성 양극 산화하에서의 이 부분의 산화의 레지스턴스는 활성 양극 산화가 아닌 상태에서의 산화 부분의 것보다 낮게 된다면, 이 부분의 양극 산화는 더욱 가속적으로 진행되어 산화의 두께를 증가한다.
더우기, 전기 분해는 활발한 양극 산화에 의해 일어날수 있으므로 산화의 표면상에 산소 방울을 발생시킨다. 이들 방울은 열의 전도체를 약화시켜 양극 산화동안 이질의 반응을 일으킬 수 있게 한다.
위의 사실이 맞다면, 온도 분포가 반응열에 의해 발생되지 않은 프로세스으로 충분히 온화하게 양극 산화를 일으키므로써 양호한 결과를 얻을 수 있다. 사실, 불균일성을 가지지 않는 양호한 표면을 가지는 산화는 산화속도를 낮추므로써 얻을 수 있다. 그러나, 낮은 산화 속도는 프로세스이 지속 시간을 연장하는데 크게 작용하고 이것은 산업 프로세스에서의 양호한 조건과 모순된다.
상기 가설에 따라서 제안될 수 있는 문제점에 대한 다른 해결책은 본 발명이 제한 한 바와 같이, 저온에서 프로세스를 실시하는 것으로써, 반응 공간으로부터 반응열을 신속히 제거하는 것이다. 더우기, 저온에서 용매를 유지하므로써 반응 동안 발생하는 산소와 다른 가스는 용매로 쉽게 용해될 수 있다. 이 프로세스으로, 방울 발생은 억제될 수 있고 온도는 반응 동안 일정하게 유지될 수 있다.
상술한 바와 같이, 본 발명의 키요소(key factor)는 공간적으로 온도를 일정하게 유지하는 것이다. 따라서, 반응의 온도의 일시적인 변동(temporal flutuation)은 가능한한 방지될 수 있다. 온도의 변동은 적합하게 5oC 또는 그 이하이고, 아주 양호하게는 1oC 또는 그 이하로 억제된다. 양호하게, 주석산, 구연산, 수산과 같은 약 유기산(weak orgonic acids)은 본 발명에 따른 프로세스에서의 전해질로서 사용하는 황산과 염산과 같은 강산에 적합하다. 더우기, 이들 약산은 약 알칼리로 이들을 중화하여 사용된다.
본 발명의 제2실시예에 따라서, 상술한 제1실시예의 구성은 반도체 회로 제조 프로세스에 적용된다. 특히, 이들은 이들 사이의 절연 코팅을 사용하는 반도체 영역상에 금속 상호 접속부를 형성하는 제1단계와 10oC 또는 그 이하, 적합하게 0oC또는 그 이하의 온도에서 양극 산호에 의해 상기 금속 상호 접속부의 주변을 산화하는 제2단계와, 반도체 영역에 고 에너지 이온 비임을 방사하는 단계를 포함한다. 결국, 상술한 바와 같은 제1실시예에 따른 기술은 본 프로세스의 제2단계에 적용된다.
본 실시예에 따른 양극 산화된 막이, 매우 낮은 량의 표면 불균일성을 포함하므로, 금속 상호 접속부의 하층부내로 이온을 일시적으로 도입할 가능성은 상당히 낮아질 수 있다.
본 발명에 따른 제2실시예는 특히 금속 상호 접속부가 게이트 접점으로써 사용되어지는 탑 게이트형(top gate type)박막 트랜지스터(TFTs)의 제조에 유용하다.
본 발명의 제3실시예에 따른 프로세스는 또한 전자회로의 제조에 제1실시예의 구성을 적용하는 단계를 포함한다. 특히, 이것은 금속 상호 접속부를 형성하는 제1단계와, 합성구조를 250oC또는 그 이상으로 가열하는 제2단계와, 10oC또는 그 이하, 적합하게, 0oC또는 그 이하의 온도로 금속상호 접속부의 주변을 산화하는 제3단계를 포함한다.
본 발명의 제3실시예에 따른 프로세스는 양극 산화를 하기전, 예를 들어 막침착 또는 에칭 단계전에 약간의 열처리를 수행하는 단계를 포함하는 프로세스를 적용할 때 유용하다. 일반적으로, 순수 금속은 가열될때 재결정화와 입자 성장을 받는다. 그러므로, 힐록이 발생하는 결향이 있고 양극 산화가 비균일하게 진행하도록 한다. 힐록의 발생은 순수 금속에 불순물을 첨가하므로써 피할 수 있지만, 이것은 불균일 표면을 가지는 양극으로 산화된 막의 형성을 야기시킨다. 따라서, 본 발명에 따를 프로세스는 어는 열처리를 포함하는 경우에 유용하다는 겻을 알수 있다.
본 발명의 목적은 산화 프로세스가 가열 프로세스 동안 IIIa족의 원소를 추가함으로써 IIIb족의 원소를 주로 포함하는 재료의 비정상적인 성장을 방지하는 것이다. 여기서, IIIa족 원소는 Sc, Y, 란탄오이드(lanthanoid)또는 악틴오이드(actinoid) IIIb족의 원소는 B, Al, Ga, In 또는 TI이다. 특히 본 발명은 Sc(스칸듐)이 0.05wt% 내지 0.40wt% 적합하게 0.1wt% 또는 내지 0.25wt% 만큼 알루미늄내에 첨가되는 것이 특징이다.
특히, 이 량이 0.05wt% 또는 적합하게 0.1wt% 또는 그 이하이면, 힐록의 발생은 350oC에서 한시간 후 관찰된다. 이전처럼 이들 재료를 에칭하기 위해 습식 에칭과 건식 에칭을 이용하는 것이 가능하다. 건식 에칭을 하는 경우에, 첨가된 원소(스칸디듐과 같은)가 잔류물로써 남고 특별이 그것의 량이 0.40wt%, 적합하게 0.25wt% 또는 그 이상이다면, 때때로, 잔류물은 건식 에칭에 의해 표면에 남게된다. 이것은 순수물로 세척함으로써 제거될 수 있다.
양극 산화가 이런 불순물이 첨가된 알루미늄의 사용으로 수행되는 경우에, 미량이고 동등한 두께를 가진 양극 산화층을 얻을 수 있다. 알루미늄의 비정상적인 성장은 양극 산화 프로세스에 의해 방지 될 수 있다. Y, La또는 란탄오이드는 Sc외에 이용될 수 있다. 결국, 양극 산화 프로세스는 양호한 제어와 반복성으로 수행될 수 있다. 제2도에 도시한 오프셋 영역을 가지는 TFT가 이와같은 양극 산화 프로세스에 의해 형성된다면, 동등한 폭의 오프셋 영역을 가진 TFT(즉, 균질성한 특성)을 얻을 수 있다.
Sc는 알루미늄의 것보다 높은 이온화 속도를 가지며, 양극 산화 프로세스동안 알루미늄의 산화를 방해하지 않는다. 그러므로, 미량의 산화층이 형성될 수 있다. 원자의 레벨에서 알루미늄의 이동을 제어하는 효과는 효율적이기 때문에 가열 또는 양극 산화 프로세스 동안에 의한 힐록의 발생은 억제될 수 있다. 양극 산화층은 미소량이고 부드러운 표면을 가지기 때문에, 양극 산화층과 알루미늄 막 사이의 경계면의 표면의 상태가 거의 불균등하지 않으므로, 빛의 굴절은 양호하다.
결국, 레이저 레지스턴스는 개선된다.
1200 내지 300 또는 그 이하의 얇은 양극 산화가 형성될때의 경우에 상술한 것이 사실로 된다. Si 또는 Pd가 청가된 양극 산화층은 어는 정도(대개 2000 또는 그 이상)보다 큰 두께를 가지고 있지 않다면 양호한 열 레지스턴스와 레이저 레지스턴스를 가지지 않는다. 이것은 양극 산화의 표면이 불균일 하기 때문이고, 양극 산화의 두께에서 얇은 부분과 두꺼운 부분이 있기 때문이다. 양극 산화층은 가열 또는 레이저 방사에 의해 얇은 부분으로부터 파괴된다. 그러나, 본 발명의 IIIa족의 원소가 추가될때, 양극 산화 동등하게 진행되므로 상술한 불균등은 거의 발생되지 않는다. 그러므로, 300 내지 1200 만큼 얇은 양극 산화층 일지라도, 양호한 열 레지스턴스와 양호한 레이저 레지스턴스를 가진 것을 얻을 수 있다.
[상세한 설명]
본 발명은 아래의 비제한적인 예를 참조로 보다 상세히 설명된다. 그러나 본 발명은 여기에서 제한 된 것과 동일하게 구조되지 않을 수 있음이 이해되어야 한다.
(실시예)
본 실시예는 TFT를 포함하는 반도체 회로 제조 프로세스에 관한 것이다. 제1도를 참조로하여, 상기 프로세스는 하기에 상세히 설명된다. 2000 두께의 실리콘 산화막(oxide film)은 스퍼터링(sputtering)에 의하여 코닝(corning) #7059기판(10)의 표면상에 기초막(base film;11)으로써 침착된다. 그리고나서, 여기에 비결정(amorphous)실리콘 막이 500 내지 1500 의 두께, 예를들어 상기 경우에서는 1500 의 두께에서 플라즈마 CVD에 의하여 침착된다. 그래서 얻어진 구조는 48시간 동안 감압 하에서 600oC로 어닐링된다. 이 결정화 단계(acrystallization step)는 레이저와 같은 강렬한 빛을 사용함으로써 달성될 수 있다. 상기 발생된 결정 실리콘막은 아이런드 형상의(island-like) 실리콘 영역(12a,12b)내로 패턴화 된다.
1000 두께의 실리콘 산화막(13)은 스퍼터링에 의하여 게이트(gate)절연막으로써 침착되고, 여기에 실리콘 2%함유의 알루미늄막은 6000 내지 8000 예를들면, 6000 의 두께로 스퍼터링에 의하여 침착된다. 양호하게는, 실리콘 또는 구리(cooper)가 알루미늄 막에 첨가되는데, 실리콘의경우에는 0.5 내지 5%의 양으로, 동의 경우에는 0.2 내지 2%의 양이 첨가된다. 이들 불순물을 첨가함으로써, 250 내지 350oC온도 범위내에서 열처리하는 마지막 단계내에서 힐록(hillock)에 알루미늄 막상에서 발생하는 것을 방지한다. 실리콘 산화막과 알루미늄막을 연속적으로 수행하는 것이 양호하다. 결과적으로 발생한 알루미늄 막은 상호연결 접속부(14a,14b)를 제공하기 위하여 패턴화된다. 상호 접속부(14b)는 게이트 접점으로써 작용을 한다.
그런데, 합성 구조는 포토니스(photoneece;감광성 폴리이미드(photosensitive polyimide))로써 피복되고, 패턴화되며, 250oC 내지 350oC로 예를 들면 300oC로 굽혀진다. 상기 프로세스에서, 양극산화(anodic oxidation)에 사용되는 폴리이미드 마스크(15)는 선택적으로 형성될 수 있다. 상기 마스크는 후단계에서 접점을 형성하기 위한 부분과 상호 접속부를 분리하는 부분상에서 형성된다. 상기 합성 구조는 제1A도에 도시되어 있다.
양극 산화는 연속 단계로 수행된다. 주석산(Tartaricacid)은 1 내지 5%의 용액, 예를 들면 3%의 농축물을 얻기 위하여 에틸렌 글리콜(giycol)내에서 용해되고, 가스성 암모니아는 용액의 PH값을 약 7로 조정하기 위하여 여기에 첨가된다. 이 용액은 음극으로써 플라티늄 네트(net)전극과 양극으로써 기판(10)을 사용하여 상호 접속부(14a,14b)에 저류를 공급함으로써 기판(10)의 양극 산화르 하기 위해 -8 내지 +2oC 예를들면, -3oC의 온도 범위로 냉각된다.
양극 산화에서, 전류는 전압이 3내지 6V/min 예를 들면,4V/min범위의 비로써 증가되는 프로세스으로 적용되고, 전압은 200 내지 250V범위, 예를들면 220V의 값에 도달한 점에서 일정하게 유지된다. 그런데, 전압은 20A/cm2 전류밀도가 성취될 때까지 일정하게 유지된다. 상기 프로세스에서, 알루미늄 산화막(16a,16b)은 1500 내지 3000 의 범위의 두께, 예를들면 2000 의 두께에서 형성된다. 상기 양극 산화 단계의 기간은 40내지 70분의 범위내에 있으며, 대표적으로 이 단계는 55분의 기간이 걸린다. 상기 폴리이미드 마스크(15)를 가지는 부분은 마스크에 의하여 비산화된 상태로 남는다. 그래서 제1B도에 도시된 구조가 얻어진다.
그런데, 인(phosphorus)과 붕소(boron)와 같은 불순물은 마스크로써 상호 접속부(14b)를 사용하는 플르즈마 도핑(doping)에 의하여 실리콘 영역내로 분사된다. 인은 60내지 90kv, 예를들면 80 kv의 가속 전압에서 도핑 가스로써 인화수소(PH3)를 사용함으로써 분사될 수 있고, 붕소는 40 내지 70 kv,예를들면 65kv의 가속 전압에서 디보레인(diborane; B2H6)을 사용함으로써 분사된다. 이 상태에서, 불순물 영역(17a,17b)은 제1C도에 도시된 바와 같이 얻어진다.
그래서 상기 분사된 불순물은 레이저 어닐링에 의하여 활성화 된다. 레이저 어닐링은 248 nm의 파장과 20 nsec의 펄스폭에서 작동되는 KrF익사이머(exeimer)를 사용함으로써 수행되고, 방사된(irradiated)표면의 에너지 밀도는 200 내지 350 mJ/cm2 의 범위 보다 상세하는 300 mJ/cm2로 떨어져서 제어된다. 상기 레이저 방사시에, 기판은 200 내지 4000oC의 온도범위 예를들면, 300oC의 온도로써 가열될 수 있다. 353nm의 파장 작동되는 XeF 익사이머 레이저와 308 nm의 파장에서 작동되는 XeC1 익사이머와 같은 다른 레이저는 KrF익사이머 레이저를 대신하여 사용될 수 있다.
상기 폴리이미드 마스크(15)는 레이저 어닐링의 상기 단계가 완성될 때까지 남아있어야만한다. 반대로, 노출된 알루미늄 부는 200oC 또는 더높은 온도로 기판을 가열시 영향을 받는 레이저 방사에 의하여 심하게 손상이 될 수 있다. 상기 폴리이미드 막은 산소 플라즈마내에서 애싱(ashing)으로 쉽게 제거될 수 있다.
결과적으로, 3000 두께의 실리콘 산화막(18)은 플라즈마 CVD에 의하여 증간층(interlayer)의 절연체로써 형성되고, 접점구멍은 금속물질 예를 들면 티타늄 질화물과 알루미늄의 다층막을 사용하여 상호 접속부(19a,19b)를 설정하기 위하여 여기에 형성된다. 상호 접속부(19a)는 상호 접속부(14a)와 TFT의 불순물 영역(17a)의 하나와 연결된다.
그래서 반도체 회로로 완성되는 구조가 얻어진다. 양호한 전자 성질은 합성 양극 산화막(16)상에서 얻어진다. 2000 의 막은 100V 또는 그 이상의 전압을 생산한다. 막위에는 어떠한 결점이 발생되지 않는다. 균일한 알루미늄 산화막은 순수한 알루미늄을 사용하는 종래의 프로세스에 의하여 얻어지지만, 순수한 알루미늄은 100oC 이상의 온도에서 열처리에 노츨될 때 힐록(hillocks)을 쉽게 발생한다. 이것은 이러한 막이 가열단계(즉, 감광성 폴라이미드 필름을 굽는것(baking))를 포함하는 프로세스에 사용될 수 없다. 알루미늄상에서 힐록의 발생은 알루미늄내에 실리콘 또는 등을 첨가함으로써 방지될 수 있다. 그러나, 양호한 양극 산화는 상기와 같은 첨가물을 포함하는 아루미늄을 사용함으로써 얻어질 수 없다.
본 발명은 상기 문제가 없이 균일한 알루미늄 산화막을 제공한다. 또한, 본 발명에 따른 프로세스에 의하여 얻어진 TFT는 종래의 TFTs의 수율 특성과 비교하여 양호한 수율 특성을 나타낸다.
(실시예2)
본 실시예는 제3A도 내지 제3D도에 도시된 회로를 형성하는 예이다. P채널 TFT(PTFT로써 칭함)와 실리콘결정막을 사용하는 N채널 TFT(NTFT)가 유리기판(201)상에 형성되고, 상기 PTFT와 NTFT는 보청적인 구조로써 결합된다. 상기 실시예의 구조는 스위칭 요소 또는 활성0형의 액정 디스플레이 장치의 픽셀(pixel)의 주변 구동 회로에 적용가능하고, 또한 영상 센서와 3차원 집적 회로에 적용가능하다.
제3도는 본 실시예의 제조 프로세스의 단면도이다. 우선, 2000 두께의 실리콘 산화물의 기판막(202)은 스퍼터 프로세스에 의하여 기판(코닝 7059)(201)상에 형성된다. 이 기판은 변형(distortion)온도보다 더높은 온도에서 어닐링을 수행한후, 0.1 내지 1.0oC/분에서, 변형온도 또는 더낮은 온도에서, 점차적으로 냉각된다. 온도상승(예를들면, 후에 기술되는 적외선 방사가 포함된)과 관련된 프로세스에서 기판의 수축은 조금밖에 없고, 마스크 정렬은 쉽게 수행된다. 코딩 7059 기판을 사용하는 경우에, 이것은 1내지 4 시간 동안 620내지 660oC로 어닐링하고 0.03내지 0.3oC/분에서 점차적으로 냉각하며, 온도가 400내지 500oC로 냉각될 때 이것을 끄집어내는 것이 양호하다.
플라즈마 CVD 프로세스 또는 저압 CVD프로세스를 사용함으로써, 본래의(I형) 비결정질 실리콘막(203)은 300 내지 1500 두께 예를들면, 800 으로써 형성된다. 또한, 실리콘 산화막(204)또는 실리콘 질화물막(204)은 100 내지 800 두께 예를들면, 200 으로 플라즈마 CVD프로세스에 의하여 이곳상에 형성된다. 이것은 후술되는 가열 어닐링 프로세스에서 보호막이 될 것이고, 막의 불균일한 표면을 방지할 것이다.
가열 어닐링은 48 시간 동안 600oC에서 질소 대기(대기압)내에서 수행된다. 이 가열 어닐링은 실리콘 결정막이 되는 비결정질 실리콘 막(203)을 결정화시킨다. 이 결정 특성을 보다 향상시키기 위하여, 이 실리콘막에 1×1014 내지 1×1016cm-2양으로 이 실리콘막에 실리콘 이온을 이식시키는 것이 효과적일 수 있다.(제 3A도). 이결정 특성을 향상시키기 위한 프로세스으로써, 레이저 광 또는 RTP(급속 열처리(RTP)를 사용함으로써 이것을 결정화시키는 것이 효과적이다.
그다음에, 실리콘 막이 패턴화되고, 아일런드 형태의 TFT의 활성층(205)이 형성된다. 이 활성층(205)은 TFT의 채널 길이 및 채널폭을 고려함으로써 결정된다. 소형의 활성영역은 50㎛×20㎛ 이고, 대형의 활성 영역은 100㎛×1000㎛ 이다. 이와 같은 많은 활성층은 기판상에 형성된다.
0.6 내지 4㎛ 에서 여기에서는 0.8 내지 1.4㎛에서 피크를 갖는 적외선 광은 30 내지 180 초 동안 방사되고, 활성층의 결정화는 고양된다. 이때의 온도는 800oC내지 1300oC, 전형적으로는 900 내지 1200oC 예를들면 1100oC이다. 활성층의 표면조건을 양호하게 하기 위해서는, 방사는 H2의 분위기로 수행된다. 이 프로세스는 활성층을 선택적으로 가열하고, 그래서 유리기판의 가열은 최소가 된다. 이것은 또한 활성층에서 결점을 감소하고 결속을 묶는데 유효하다.
적외선 광의 광원으로써, 할로겐 램프가 사용된다. 가시 근 적외선 광 강도는 모니터내의 단 결정 실리콘 웨이퍼상의 온도가 800 내지 1300oC 전형적으로 900 내지 1200oC범위의 온도에 있도록 제어한다. 특히, 실리콘 웨이퍼내에 매립된 열전쌍의 온도는 모니터되고, 피드백은 적외선 광의 광원으로 수행된다. 유리 기판상에서 실리콘의 표면 온도는 이것의 약 2/3로 된다.
적외선 광의 방상시에, 표면상에서 보호막으로써 실리콘 산화물 또는 실리콘 질화물 막을 형성하는 것이 양호하다.
이것은 실리콘층(205)의 표면 상태를 향상시키기 위한 것이다. 본 발명에서는, 실리콘 막(205)의 표면 상태를 향상시키기 위해서는, H2 분위기에서 방사가 이루어지고, Hc1, 또는 하이드로겐 할로겐화합물(hydrogen halide), 불소(fluorine), 염소의 합성물, 또는 0.1 내지 10 부피(%)의 브롬(bromine)이 H2 분위기에서 혼합될 수 있다.
상기 가시 근 적외선 광의 방사는 결정화된 실리콘막을 선택적을로 가열하고, 그 결과 유리 기판의 가열은 최소로 억제된다. 또한 실리콘 막에서 결점을 감소하고 결속을 묶는데 매우 효과적이다. 또한, RTA 프로세스가 끝난후에, 결점을 감소시키기 위하여, 200 내지 500oC에서, 전형적으로는 350oC에서 할로겐 어닐링을 수행하는 것이 효과적이다. 1×1013 내지 1×105cm-2의 양에서 할로겐의 이온 도핑이 실행되고, 200 내지 300oC에서 가열된다면, 똑같은 결과가 얻어진다.
RTA프로세스가 종료된 후, 플라즈마 CVD법에 의해 1000 A 두께의 실리콘 산화막(206)이 게이트 절연막으로 침착된다. CVD원료 가스로서 TEOS(테트라 에톡시 실란, Si(OC2H5)4)및 산소가 이용된다. 침착중의 기판의 온도는 300 내지 550oC, 예컨대 400oC 이다.
게이트 절연막이될 실리콘 산화막(206)의 침착후, 가시 근 적외선광의(Visible near infrared light)방사에 의한 포토어닐링이 N2O 나 NH3 분위기중에서, 또 전술된 RT 에 프로세스과 같은 조건에서 수행된다. 주로 실리콘 산화막(206)과 실리콘막(205)간의 경계면과 그들 주변 부분상에서 레벨(level)이 분산될 수 있다. 이는, 게이트 절연막과 채널 형성 영역간의 경계면 특성이 매우 향상되기 때문에 절연 게이트형 전계효과 트랜지스터의 경우 매우 유리하다.
스퍼터링법을 이용함으로써 3000 내지 8000 의 두께 예컨대 6000 의 알루미늄이 침착된다. 이 알루미늄에 0.2 중량 %의 Sc가 혼입된다. 이 알루미늄에 혼입될 재료로서 IIIa족의 희토류 원소가 이용될 수 있다. 그 함량은 0.05 내지 0.4 중량%, 바람직하기로는 0.1 내지 0.25중량%이다.
게이트 전극(207,209)은 알루미늄막을 패턴 에칭함르로써 형성된다. 이 에칭을 위해 건식 에칭법이 이용된다. 알루미늄 전극 표면에 양극 산화(anodic oxidization)가 실행된다. 그 표면상에 산화층(208,210)이 형성된다. 이 양극 산화는 1 내지 5%의 주석산을 함유하는 에틸렌 글리콜 용액내에서 실행된다. 여기서, 양그 산화는 전압을 분당 4V로 150V까지 승압시킴에 의해 실행된다.
얻어진 산화층(209,210)의 두께는 2000 이다. 여기서, 이들 산화물(208,210)은 후의 이온 도핑 프로세스에서 오프셋 게이트 영역을 형성하기에 충분한 두께로 된다. 오프셋 게이트 영역의 길이는 전술된 양극 산화 프로세스에 의해 결정될 수 있다.
이온 도핑법(플라즈마 도핑법)이라고도 불린다)을 실행함으로써, 자기 정렬법으로 P혹은 N도전형을 제공하는 불순물이 실리콘 막(205)에 부가되는바, 이때, 게이트 전극부분(게이트 전극(207) 및 그 둘레의 산화층(210), 게이트 전극(209)및 그 둘레의 산화층(210)를 마스크로 한다. 도핑 가스로서, 포스핀(PH3)이나 디보란 (B2H6)이 이용된다.
포스핀이 이용되는 경우, 가속 전압이 60 내지 90KV, 예컨대 80KV로 된다. 주입량은 1×1014 내지 6×1015cm-2예컨대, 2×1015cm-2의 인과 5×1015의 붕소이다.
도핑과 관련하여, 다른 영역을 포토레지스트로 덮음으로써, 각각의 원소가 선택적으로 도핑된다. 결과적으로, N형 불순물 영역(214,216)및, P형 불순물 영역(211,213)이 형성된다.
그러므로, P채널형 TFT(PTFT)영역 및 N채널 TFT(NTFT)영역이 형성될 수 있다.
이어서, 레이저 광 방사에 의해 어닐링이 수행된다. 레이저 광으로서, KrF 익사이머 레이저(파장 248 nm, 펄스폭 20 nsec)가 이용되지만, 다른 종류의 레이저도 이용될 수 있다.
레이저 광의 방사 조건은 에너지 밀도가 200 내지 400mJ/cm2, 예컨대 250 mJ/cm2이다. 2 내지 10 숏(shot) , 예컨대 2 숏이 소정위치에 방사된다. 이 레이저 광의 방사중에 기판을 약 200 내지 450oC로 가열함으로써 효과가 향상될 수 있다(제3C도).
이 프로세스는 가시 근적외선 광에 의한 램프 어닐링법일 수 있다. 가시 근적외선광은 결정화된 실리콘이나 1017 내지 1021cm-3의 인이나 붕소가 부가된 비결정 실리콘에 흡수될 수 있고, 약 1000oC이상에서 열간 어닐링하는 만큼 효과적인 어닐링이 수행될 수 있다. 인이나 붕소가 부가되는 경우, 이 불순물이 산란하기 때문에, 근적외선 광이 이용되는 경우에도 충분한 광이 흡수될 수 있다. 이 부분은 검기 때문에 육안으로 관찰하더라도 층분히 예견된다. 다른 한편으로, 광은 유리 기판에 흡수되지 않는다. 유리기판의 수축이 문제인 프로세스에 있어서, 이 프로세스는 유리 기판을 고온으로 가열하지 않고 실행되며 프로세스 시간이 짧기 때문에 가장 적절하다.
플라즈마 CVD법에 의해 6000 두께의 실리콘 산화막(217)이 층간 절연막으로 형성된다. 이 층간 절연막으로서, 플리이미드막이나 실리콘 산화물과 폴리이미듸 2층막이 이용될 수 있다. 아울러,접촉 홀이 형성되고, TFT(218,220,219)의 전극 접속부가 다층 티타늄 질화물 및 알루미늄과 같은 금속 재료로 형성된다. 마지막으로, 350oC, 1기압의 수소 분위기중에서 30분동안 어닐링이 수행되며, 상보형 구조의 TFT 를 갖는 반도체 회로가 완료된다(제3D도).
전술된 구조가 PTFT 및 NTFT를 상보적으로 제공하는 CMOS구조이지만, 2개의 TFT를 동시적으로 형성하고, TFT의 중심을 절단함으로써 2개의 독립된 TFT를 형성하는 것도 가능하다.
(실시예3)
제4도는 본 실시예의 제조 프로세스의 단면을 보여준다. 무엇보다 먼저, 스퍼터링법에 의해2000 두께의 알루미늄질화물 및 위에 200 의 실리콘 산화물막을 포함하는 기층막(302)이 기판(코닝 7059)상에 형성된다. 플라즈마 CVD법에 의해, 500 내지 1500 두께, 예컨대, 1500 의 진성(I형)비결정 실리콘 막이 형성된다. 200 두께의 실리콘 산화물막은 스퍼터링법에 의해 비결정 실리콘막 위에 형성된다.
이 비결정 실리콘 막은 600oC의 질소 분위기에서 48시간동안 어닐링함으로써 결정화된다. 어닐링후, 실리콘막이 패턴으로 형성되고, 아일런드 실리콘 영역(303; island silicon region)이 형성된다. 또한 스퍼터링법에 의해 게이트 절연막으로서 실리콘 산화물막(304)이 1000 의 두께까지 형성된다. 스퍼터링을 위해서, 실리콘 산화물이 타겟(target)으로 이용된다. 기판의 온도는 200 내지 400oC, 예컨대 250oC이다. 스퍼터링 분위기는 산소와 아르곤으로서 아르곤/산소가 0 내지 0.5, 예컨대 0.1이하이다.
스퍼터링법에 의해, 알루미늄 막이 3000 내지 8000 의 두께, 예컨대 4000 까지 참착된다. 0.05 내지 0.4중량%, 예컨대 0.15 중량 % 스칸둠(Sc)이 알루미늄막에 부가된다. 아우러, 두께 약 1㎛의 포토레지스트가 스핀 코트법(spin coat method)에 의해 이 알루미늄막상에 형성된다. 이 포토레지스트는 시플리 주식회사가 제조한 AZ 1350 처럼 양호한 내압성(pressure resistance)을 갖는다. 공기의 포토리소그래피법에 의해 게이트 전극(305)이 패터닝된다. 에칭을 위해 습식 에칭법이 이용되며, 에칭제로서 혼합된 인산과 질산이 이용된다. 결과적으로, 게이트 전극상에 포토레지스트 마스크(306)가 남는다. 포토레지스트 대신에, 도꾜 레이오이 제조한 R3800 같은 감광성 폴리이미드(포토와니스)를 이용함으로써, 같은 종류의 구조가 형성될 수 있다.(제4A도).
기판은 10%시프트르산 용액에 침지되어 10 내지 50V, 예컨대 10V 의 일정 전압에서 10 내지 50분, 예컨대 30분동안 양극 산화가 실행된다. 게이트 전극의 측면에는 다공성 양극 산화물(307)이 4000 내지 10000 (1㎛)두께, 여기서는 ±200 의 정밀도로서 약 5000 의 두께로 형성된다. 양극산화는 8%옥살산 용액중에서 30 내지 40V로서 수행될 수 있다. 게이트 전극의 표면상에는 마스크 재료가 있기 때문에 양극산화는 거의 진전되지 않는다(제4B도)
마스크 재료를 제거함르로써, 게이트 전극 표면이 노출되며, 그 기판은 3% 주석산 에틸렌 글리콘 용액(암모니아를 이용하여 pH가 중성으로 조절됨)에 침지된다. 여기에 전류가 흘려지고, 전압이 분당 1 내지 5V, 예컨대, 분당 4V 로 80V 까지 승압된다. 여기서, 양극 산화는 게이트 전극의 표면뿐 아니라 게이트 전극의 측면에도 수행되며, 미소한 양극 산화물(308)이 두께1000 까지 형성된다. 이 양극 산화물의 내압성은 50V 이상이다.(제4C도).
실리콘 영역(303)에는 게이트 전극을 마스크로 하여 플라스마 도핑법에 의해 불순물(인)이 주입된다. 포스핀(PH3)이 도핑 가스로서 이용되고, 가속 전압은 60 내지 90kv, 예컨대, 80kv이다. 주입랑은 1×1014 내지 8×1015cm-2, 예컨대, 2×1015cm-2이다. 결과적으로, N형 불순물 영역(309)이 형성된다.(제4D도).
레이저 광이 위로부터 방사되어 레이저 어닐링이 수행된다. 그러므로, 도핑된 불순물이 활성화된다. 레이저로서, KrF 익사이머 레이저(파장 248nm, 펄스폭 30nsec)가 이용된다. XeC1 익사이머 레이저(파장 308 nm), ArF익사이머 레지저(파장 193 nm), XeF익사이머 레이저(파장 353 nm)도 이용될 수 있다.
레이저의 에너지 밀도는 200 내지 400mJ/cm2, 예컨대 250mJ/cm2이며, 2 내지 10 숏, 예컨대, 2 솟이 방사된다. 그 기판은 레이저 방사중에 200 내지 300oC, 예컨대 250oC로 가열된다.
제4D도에서, 다공성 양극 산화물(307)이 남는다. 이 산화물(307)은 후에 제거될 수 있다. 게이트 전극 아래의 게이트 절연막(304)이 제거될 수 있다. 그후, 다공성 양극 산화물(307)은 전하를 억류하지 않으며 불안정성을 발생시킨다.
6000 두께의 실리콘 산화층(310)은 플라즈마 CVD법에 의해서 층간 절연체로서 형성된다. 여기에 접촉홀이 형성되고, 다층 티타늄 질화물과 알루미늄 같은 금속 재료를 이용하여 TFT의 소오스 영역가 드레인 영역의 전극 접속부(311)가 형성된다. 마지막으로, 1기압, 350oC위 수소 분위기중에서 30분간 어닐링이 수행된다. 전술된 프로세스에서 박막 트랜지스터가 형성된다(제4E도).
실시예 2와는 달리, 본 실시예에서는 TFT의 오프셋(게이트 전극(305)과 소오스/드레인 영역(307)의 단부간 거리)가 약 5000 정도(다공성 양극 산화물 3000 +비다공성 양극 산화물 1000 )이며, 그결과, 누설전류(IOFF)가 매우 낮게 억제된다.
양극 산화중에 게이트 절연막에는 과도한 전압이 인가되지 않기 때문에, 게이트 절연막의 경계면 상태 밀도는 작다. 그러므로, TFT 의 아한계(subthreshold)특성(값S)는 매주 작다. 결과적으로, 온셋(onset)이 신속한 특성이 얻어진다. 이러한 프로세스으로, 이 실시예에서 형성된 TFT가 큰 온/오프 비와 작은 누설 전류를 가진다. 그것은, 능동 매트릭스형 액정 디스플레이의 픽셀 트랜지스터에 적합하다.
(실시예4)
이 실시예는 양극 산화 프로세스에 의해 0.2 중량%까지 Si가 부가된 알루미늄막상에 2000 의 두께까지 산화물층을 형성하는 경우와, 같은 조건에서 0.2 중량%까지 Sc가 부가된 알루미늄막상에 산화층을 형성하는 경우 사이의 비교예이다.
알루미늄막의 두께는 6000 으로서, 스퍼터링법에 의해 형성된다. 양극 산화 프로세스는 실시예2에서 보여진 것과 같은 것이다. 산화물층은 전압을 분당 4v 씩 150v까지 승압시킴으로써 주석산이 1 내지 5%부가된 에틸렌글리콜 용액중에서 2000 의 두께까지 형성된다.
제5A도 및 제5B도는 알루미늄을 주로 함유하는 막 아일런드(film islaand)과 양극 산화 프로세스에 의해 그 막 아일런드 둘레에 형성된 산화층의 조건을 보여준다.
제5A도는 Si가 알루미늄막 아이런드에 부가되어 있는 경우의 단면을 보여주는 전자 현미경 사진다. 제5A도에서 볼 수 있는 바와 같이, 산화층은 미소하며, 그 표면상에는 비정상적 성장이 보이지 않는다. 앞서 설명한 바와 같이, 알루미늄에 Sc을 부가함으로써, 산화층은 양극 산화프로세스에 의해 미소하게, 그리고, 알루미늄 막 아일런드에 Si가 부가되는 경우와 비교하여 양호한 조절성(controllability)을 갖도로 형성될 수 있다.
(실시예5)
본 실시예는 TFT를 포함하는 반도체 회로를 제조하는 프로세스에 관한 것이다. 제1도의 단면도를 참조하여, 상기 제조 프로세스가 상세히 후술된다. 2000 두께의 실리콘 산화막은 스퍼터링에 의해 코닝 #7059기판의 표면상의 기초막(11)으로서 침착된다. 비결정 실리콘막은 500 내지 1500 예를 들면 본 실시예의 경우 1500 의 두께로 플라즈마 CVD로 침착된다.
그래서, 얻어진 구조는 48시간 동안 감소하는 대기하에서 500oC에서 어닐링된다. 결정화 단계는 레이저 같은 강렬한 광을 사용하여 실행될 수 있다. 결정화 실리콘막은 아일런드 실리콘 영역(12a,12b)으로 패턴형성된다. 1000 두께의 실리콘 산화막(13)은 스퍼터링에 의해 게이트 인슐레이터막으로서 침착되고 실리콘을 2%함유하는 알루미늄 막은 6000 내지 8000 예를들면 6000 의 두께로 스퍼터링에 의해 침착된다.주기 표의 IIIa족 원소, 즉 스컨듐은 0.05 내지 0.40wt%양호하게는, 0.1 내지 0.25wt%의 양으로 알루미늄막에 첨가된다. 이러한 불순물을 첨가함으로써, 250 내지 350oC의 온도 범위에서 최종단계의 열처리시에 알루미늄 막에 발생되는 힐록(hillock)을 예방항 수 있다. 실리콘 산화막과 알루미늄 막의 침착을 연속적으로 실행하는 것이 바람직하다.
합성 알루미늄 막은 상호접속부(14a,14b)를 제공하도록 패턴 형성된다. 상호접속부(14b)는 게이트 접점으로서 가능한다. 초래된 구조는 포토니스(감광성 폴리이미드)로 피복되고 패턴 형성되어 250 내지 350oC에서 구워진다.
이러한 프로세스에서, 약국 산화에 사용되는 폴리이미드 마스크(15)는 선택적으로 형성될 수 있다. 마스크는 다음 단계에서 접점을 형성하는 부분과 상호 접속부를 분리하는 부분위에 형성될 수 있다. 이러한 구조는 제1A도에 도시되어 있다.
양극 산화는 다음 단계에서 실행된다. 주석산(Tarrtaricacid)은 농도가 1 내지 5%예를들면 3%인 용액을 얻기 위해 에틸렌 글리콜로 용해되고, 암모니아수(aqueous ammonia)가 용액의 pH값을 약 7로 조절되도록 첨가된다. 그다음, 용액은 양극으로서 기판(10)과 음극으로서 플라티늄 네트 전극을 사용하여 상호접속부(14a,14b)에 전류를 적용시킴으로써 기판의 양극신화를 효과적으로 이행되도록, 실온 이하의 온도 양호하게는, -8 내지 +2oC 예를들면 -3oC로 냉각된다.
양극산화중에, 전류는 전압이 3 내지 6V/분의 범위 예를들면, 4V/분의 비율로 증가되고 전압이 포인트에서 200내지 250V범위 예를들면 220V의 값에 도달된 전압으로 일정하에 유지되는 방식으로 적용된다. 그래서, 전압은 20A/cm2의 전류밀도가 성취될 때까지 일정하게 유지된다.
상기 프로세스에서, 산화알루미늄 막(16a,16b)은 1500 내지 3000 의 범위 예를들면, 2000 의 두께로 형성된다. 상기 단계의 양극 산화 기간은 40 내지 70분이며 상기 단계는 약 55분이 걸린다. 그위에 잔유된 폴리이미드 마스크(15)를 가진 부분은 마스크에 의해 비산화된다. 그래서 제1B도에 도시된 구조가 얻어지게 된다. 양극산화는 10% 시트르산 수용액이나 8% 옥실산 수용액에서 실행된다.
다음에, 인과 붕소같은 불순물은 마스크로서 상호접속부(14b)를 사용하여 플라즈마 도핑에 의해 실리콘 영역으로 분사된다. 인은 60 내지 90 KV 예를들면 80KV의 가속전압에서 도핑 가스로서 포스핀(PH3)을 사용하여 분사될 수 있다. 붕소는 40 내지 70 KV 예를들면, 65 KV의 가속전압에서 디보란(B2H6)를 사용하여 분사될 수 있다. 상기 프로세스에서, 불순물 영역(17a,17b)은 제1C도에 도시된 바와 같이 얻어진다.
그래서 분사된 불순물은 레이저 어닐링에 의해 활성화된다. 레이저 어닐링은 20nsec의 펄스 폭과 248nm의 파장에서 작동된 KrF익사이머 레이저를 사용하여 실행되고, 방사된 표면상의 에너지 밀도는 200 내지 350 mJ/cm2 로 떨어지도록 제어된다. 레이저 방사중, 기판은 200 내지 400oC 예를들면, 300oC의 온도로 가열된다. 308nm의 파장에서 작동하는 XeC1익사이머와 353nm의 파장에서 작동하는 XeF익사이머 레이저와 같은 다른 레이저가 KrF익사이머 레이저 대신에 사용될 수 있다.
폴리이미드 마스크(15)는 상기 레이저 어닐링 단계가 완성될 때까지 남아있어야 한나다. 그렇지 않다면, 노출된 알루미늄 부분은 기판이200o 이상으로 가열되는 동안 행해지는 레이저 방사에 의해 많은 손상을 받게될 수 있다. 폴리이미드 막은 산소 플라즈마에서 애싱(ashing)에 의해 쉽게 제거된다.
그결과 3000 두께의 산화 실리콘 막(18)이 플라즈마 CVD에 의해 중간층 절연체로서 형성되고, 접촉 구멍이 금속재료 예를들면, 티타늄 질화물 및 알루미늄의 복합층 형상막을 사용하여 상호 접속부(19a,19b)를 형성하도록 제공된다. 상호 접속부(19a)는 하나의 TFT의 불순물 영역(17a)과 상호 접속부(14a)와 연결되어 있다. 그래서, 반도체 회로로 완성된 구조물이 얻어지게 된다.
최정 양극 산화막(16)상에 양호한 전기 성질이 얻어졌다. 2000 두께의 막은 100V이상의 레지스턴스 전압을 가지며, 막에는 결함을 거의 찾아볼 수 없었다. 본 발명에 따른 프로세스는 균일한 양극 산화막을 제공한다. 더 나아가 본 발명에 따라 얻어진 양극 산화막의 전기 성질은 전술된 예에 의해 우수하게 나타난다. 상기 예에서, 지금까지 알루미늄을 사용하는 특정 경우만으로 설명되었지만, 탄탈, 티타늄, 텅스텐, 몰리브덴, 이들의 규소물 또는 이들의 질화물 같은 다른 금속재료를 사용해도 동일 한 효과가 얻어질 수 있다.
양극 산화 프로세스에 있어서, 알루미늄에 Sc를 0.05wt% 내지 0.40wt%양호하게는 0.1wt%내지 0.25wt%만큼 첨가하여 산화층을 알루미늄 표면상에 형성함르로써, (1)산화될 영역의 이상 성장(힐록)이 예방되고, (2)산화될 두께의 제어능력이 향상되고, (3) 균질의 산화층이 형성될 수 있고, (4)열레지스턴스가 향상되고, (5)레이저 레지스터가 향상되며, (6)TFT의 옴셋 영역이 형성되면 TFT의 특성이 동일하게 만들어질 수 있고, (7)이상 성장이 없고 미세한 산화층이 형성될 수 있기 때문에 박막 산화층이 형성될 수 있게된다.
지금까지, 본 발명이 특정 실시예를 참조로 상세히 설명되었지만, 본 발명의 정신 및 범위에 이탈함이 없이 본 기술분야의 기술자에 의해 다양한 변명이나 수정이 가능한 것으로 이해된다.

Claims (20)

  1. 양극 산화에 의해 전자 회로에 사용된 금속 상호 접속부의 주변을 산화하는 단계를 포함하며, 상기 양극 산화는 실온 이하의 온도에서 실행되는 것을 특징으로 하는 전자회로 제조 프로세스.
  2. 제1항에 있어서, 금속 상호 접속부는 알루미늄, 탄탈, 티타늄, 텅스텐, 몰리브덴, 이들의 규소물 및 질화물로 구성된 그룹에서 선택된 재료를 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  3. 제2항에 있어서, 금속 상호 접속부는 실리콘 및 구리로 구성된 그룹에서 선택된 원소를 부가로 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  4. 제1항에 있어서, 양극 산화를 발생시키기 위한 용액은 50%이상의 에틸렌 글리콜을 함유하는 것을 특징으로 하는 전자회로 제조 프로세스
  5. 제1항에 있어서, 금속 상호 접속부는 이들 사이에 합체된 인 절연체 막을 가진 아일런드(island)형상의 반도체 영역을 가로지르는 것을 특징으로 하는 전자회로 제조 프로세스.
  6. 제1항에 있어서, 금속 상호 접속부는 0.05 내지 0.40wt%의 스칸듐을 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  7. 제1항에 있어서, 양극 산화를 발생시키기 위한 용액은 유기산을 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  8. 제1항에 있어서, 양극 산화는 0oC이하의 온도에서 응고되지 않는 용액에서, 0oC이하의 온도에서 행해지는 것을 특징으로 하는 전자회로 제조 프로세스
  9. 절연체막을 가진 반도체 영역상에 금속상호 접속부를 형성하는 단계와, 양극 산화를 10oC이하의 온도에서 행함으로써 금속 상호 접속부의 주변을 산화시키는 단계와, 양극 산화 발생후 고 에너지 이온 빔을 반도체 영역에 방사하는 단계를 포함하는 전자 회로 제조 프로세스.
  10. 제9항에 있어서, 금속 상호 접속부는 알루미늄, 탄탈, 티타늄, 텅스텐, 몰리브덴, 이들의 규소물 및 질화물로 구성된 그룹에서 선택된 재료를 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  11. 제10항에 있어서, 금속 상호 접속부가 실리콘 과 구리로 이루어진 그룹에서 선택된 원소를 부가로 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  12. 제9항에 있어서, 금속 상호 접속부는 0.05 내지 0.40wt%의 스칸듐을 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  13. 금속 상호 접속부를 형성하는 단계와, 금속 상호 접속부 형성후 상기 접속부를 250oC이상으로 가열하는 단계와, 양극 산화를 10oC이하의 온도에서 발생시킴으로써 금속 상호 접속부의 주변을 산화시키는 단계를 포함하는 것을 특징으로 하는 전자 회로 제조 프로세스.
  14. 제13항에 있어서, 금속 상호 접속부는 알루미늄, 탄탈, 텅스텐, 몰리브덴, 이들의 규소물 및 질화물로 구성된 그룹에서 선택된 재료를 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  15. 제14항에 있어서, 상기 금속 상호 접속부는 실리콘 및 구리로 이루어진 그룹에서 선택된 원소를 부가로 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  16. 제13항에 있어서, 금속 상호 접속부는 0.05 내지 0.40wt%의 스칸듐을 포함하는 것을 특징으로 하는 전자회로 제조 프로세스.
  17. 전자 회로에 사용된 금속 상호 접속부의 주변을 산화하는 단계와, 양극 산화에 의해 스칸듐을 포함시키는 단계를 포함하는데, 상기 양극 산화는 실온보다 높지 않은 온도에서 이루어지는 것을 특징으로 하는 전자회로 제조 프로세스.
  18. 알루미늄, 탄탈, 티타늄, 텅스텐, 몰리브덴, 이들의 규소물 및 질화물로 이루어지는 그룹에서 선택된 재료를 포함하는 게이트 전극과, 상기 게이트 전극의 재료를 포함하고 상기 게이트 전극의 표면상에 제공된 산화물을 포함하는 반도체 장치에 있어서, 상기 게이트 전극은 0.05 내지 0.40wt%의 스칸듐을 포함하는 것을 특징으로 하는 반도체 장치.
  19. 주기표의 IV족 원소를 포함하는 게이트 전극과, 상기 게이트 전극의 재료를 포함하고 상기 게이트 전극의 표면상에 제공된 산화물을 포함하는 반도체 장치에 있어서, 상기 게이트 전극이 주기표의 IIIb족 원소도 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 산화물은 양극 산화물인 것을 특징으로 하는 반도체 장치.
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