JPH05299655A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH05299655A JPH05299655A JP8681292A JP8681292A JPH05299655A JP H05299655 A JPH05299655 A JP H05299655A JP 8681292 A JP8681292 A JP 8681292A JP 8681292 A JP8681292 A JP 8681292A JP H05299655 A JPH05299655 A JP H05299655A
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- Japan
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- electrode
- thin film
- gate electrode
- film transistor
- alloy
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
Abstract
(57)【要約】
【目的】ゲート電極をＡｌとＡｌ合金の２層で構成し、
工程数を増すことなく、ヒロックやマイグレーションに
よる断線のない高信頼性の配線を得る。 【構成】透明基板上にＡｌ合金１２とＡｌ１３を連続成
膜し、フォトリソグラフィ技術により１回のエッチング
でパターンを切りゲート電極を作る。次に陽極酸化処理
により、ゲート電極上の絶縁膜として緻密なＡｌ2 Ｏ3
膜を形成する。
工程数を増すことなく、ヒロックやマイグレーションに
よる断線のない高信頼性の配線を得る。 【構成】透明基板上にＡｌ合金１２とＡｌ１３を連続成
膜し、フォトリソグラフィ技術により１回のエッチング
でパターンを切りゲート電極を作る。次に陽極酸化処理
により、ゲート電極上の絶縁膜として緻密なＡｌ2 Ｏ3
膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに関
し、特にそのゲート配線・電極の構造に関する。
し、特にそのゲート配線・電極の構造に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ（以下ＴＦＴ）
は、図２（ａ）に示すように透明基板上２１上にゲート
配線・電極として低抵抗であるＡｌまたはＡｌを主成分
とする合金２２をスパッタ法で堆積しパターン化する。
次にＡｌまたはＡｌを主成分とする合金２２を陽極酸化
しＡｌ2 Ｏ3 ２３を形成する。次にプラズマＣＶＤ法に
よりシリコン窒化膜２５を透明基板２１全面に堆積しゲ
ート配線・電極とその上の絶縁膜が完成する（特開平２
−８５８２６号参照）。また従来例としてゲート配線・
電極にタンタルを用いる方法がある（特開平１−２１７
３２５号参照）。
は、図２（ａ）に示すように透明基板上２１上にゲート
配線・電極として低抵抗であるＡｌまたはＡｌを主成分
とする合金２２をスパッタ法で堆積しパターン化する。
次にＡｌまたはＡｌを主成分とする合金２２を陽極酸化
しＡｌ2 Ｏ3 ２３を形成する。次にプラズマＣＶＤ法に
よりシリコン窒化膜２５を透明基板２１全面に堆積しゲ
ート配線・電極とその上の絶縁膜が完成する（特開平２
−８５８２６号参照）。また従来例としてゲート配線・
電極にタンタルを用いる方法がある（特開平１−２１７
３２５号参照）。
【０００３】また、陽極酸化を用いない場合、図２
（ｂ）に示すように、透明基板２１上にゲート配線・電
極としてＣｒ２６を用いパターン化し、ゲート配線・電
極上の絶縁膜として酸化シリコン２４をスパッタ法又は
プラズマＣＶＤ法により堆積する。次に酸化シリコン上
にプラズマＣＶＤ法で窒化シリコン２５を堆積する。
（ｂ）に示すように、透明基板２１上にゲート配線・電
極としてＣｒ２６を用いパターン化し、ゲート配線・電
極上の絶縁膜として酸化シリコン２４をスパッタ法又は
プラズマＣＶＤ法により堆積する。次に酸化シリコン上
にプラズマＣＶＤ法で窒化シリコン２５を堆積する。
【０００４】なお、図２においては、絶縁膜上の半導体
層やソース・ドレイン電極等については図示していな
い。
層やソース・ドレイン電極等については図示していな
い。
【０００５】
【発明が解決しようとする課題】この従来のＴＦＴ構造
では、Ａｌをゲート配線・電極として用いた場合、ヒル
ロック・ストレスマイグレーション等による断線がおき
やすいという問題点があった。Ｔａをゲート配線・電極
として用いた場合、配線抵抗がＡｌの１０倍になるとい
う問題点があった。Ａｌ−Ｃｕ，Ａｌ−Ｔａ，Ａｌ−Ｔ
ｉ等、ヒルロック・ストレスマイグレーションを防止す
る不純物を添加した合金はＡｌに比べ配線抵抗値が２倍
以上になるという問題点があった。
では、Ａｌをゲート配線・電極として用いた場合、ヒル
ロック・ストレスマイグレーション等による断線がおき
やすいという問題点があった。Ｔａをゲート配線・電極
として用いた場合、配線抵抗がＡｌの１０倍になるとい
う問題点があった。Ａｌ−Ｃｕ，Ａｌ−Ｔａ，Ａｌ−Ｔ
ｉ等、ヒルロック・ストレスマイグレーションを防止す
る不純物を添加した合金はＡｌに比べ配線抵抗値が２倍
以上になるという問題点があった。
【０００６】
【課題を解決するための手段】本発明のＴＦＴのゲート
電極は、ＡｌとＡｌを主成分とする合金の２層で構成さ
れている。Ａｌに添加する金属としては、Ｓｉ，Ｃｕ，
Ｔｉ，Ｔａ，Ｈｆ，Ｚｒ，Ｓｒ，Ｓｃ，Ｍｇ，Ｚｎの中
から選ばれる。
電極は、ＡｌとＡｌを主成分とする合金の２層で構成さ
れている。Ａｌに添加する金属としては、Ｓｉ，Ｃｕ，
Ｔｉ，Ｔａ，Ｈｆ，Ｚｒ，Ｓｒ，Ｓｃ，Ｍｇ，Ｚｎの中
から選ばれる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明の第１の実施例のＴＦ
Ｔの製造工程を示す断面図である。ここでゲート電極及
び陽極酸化膜の形成方法はまず図１（ａ）のように透明
基板１１上に第１層として１０００オングストロームの
Ａｌ合金１２を、第２層として１５００オングストロー
ムのＡｌ１３をスパッタ法で連続成膜し、フォトリソグ
ラフィ技術により１回のエッチングでパターンを切ると
図１（ｂ）のようにゲート配線・電極が形成される。次
に１％のホウ酸溶液を用いて＋５０Ｖで約３０分室温で
陽極酸化処理を行うと、ＡｌはＡｌ2 Ｏ3 となり絶縁膜
として緻密な酸化膜が約７００オングストローム得られ
る。この時Ａｌ１３とＡｌ合金１２は約５００オングス
トロームが酸化され図１（ｃ）のようになる。Ａｌ合金
１２とＡｌ１３の陽極酸化の速度は同じであり、ゲート
配線及び電極の側面の形状は良好となる。これにより、
高信頼性の配線を工程数を増やさずに得ることができ
る。Ａｌ１３とＡｌ合金１２の成膜順序はどちらが先で
もよい。その後通常の方法で窒化シリコン１５，ａ−Ｓ
ｉ１６，ｎ+ ａ−Ｓｉ１７およびＣｒ１８を形成してＴ
ＦＴが完成する。
る。図１（ａ）〜（ｄ）は本発明の第１の実施例のＴＦ
Ｔの製造工程を示す断面図である。ここでゲート電極及
び陽極酸化膜の形成方法はまず図１（ａ）のように透明
基板１１上に第１層として１０００オングストロームの
Ａｌ合金１２を、第２層として１５００オングストロー
ムのＡｌ１３をスパッタ法で連続成膜し、フォトリソグ
ラフィ技術により１回のエッチングでパターンを切ると
図１（ｂ）のようにゲート配線・電極が形成される。次
に１％のホウ酸溶液を用いて＋５０Ｖで約３０分室温で
陽極酸化処理を行うと、ＡｌはＡｌ2 Ｏ3 となり絶縁膜
として緻密な酸化膜が約７００オングストローム得られ
る。この時Ａｌ１３とＡｌ合金１２は約５００オングス
トロームが酸化され図１（ｃ）のようになる。Ａｌ合金
１２とＡｌ１３の陽極酸化の速度は同じであり、ゲート
配線及び電極の側面の形状は良好となる。これにより、
高信頼性の配線を工程数を増やさずに得ることができ
る。Ａｌ１３とＡｌ合金１２の成膜順序はどちらが先で
もよい。その後通常の方法で窒化シリコン１５，ａ−Ｓ
ｉ１６，ｎ+ ａ−Ｓｉ１７およびＣｒ１８を形成してＴ
ＦＴが完成する。
【０００８】図３は本発明の第２の実施例の断面図であ
る。まず透明基板３１上にまずＡｌ３３、次にＡｌ合金
３２をスパッタ法により連続成膜をする。フォトリソグ
ラフィ技術でパターニングし、その上からＳｉＯ３４を
スパッタ法又はプラズマＣＶＤ法で堆積し、その後プラ
ズマＣＶＤ法でＳｉＮｘ３５を堆積する。これにより第
１の実施例と同様の効果が得られる。
る。まず透明基板３１上にまずＡｌ３３、次にＡｌ合金
３２をスパッタ法により連続成膜をする。フォトリソグ
ラフィ技術でパターニングし、その上からＳｉＯ３４を
スパッタ法又はプラズマＣＶＤ法で堆積し、その後プラ
ズマＣＶＤ法でＳｉＮｘ３５を堆積する。これにより第
１の実施例と同様の効果が得られる。
【０００９】なお、上記実施例のＡｌを主成分とする合
金の添加物としてはＳｉ，Ｃｕ，Ｔｉ，Ｔａ，Ｈｆ，Ｚ
ｒ，Ｓｒ，Ｓｃ，Ｍｇ，Ｚｎのうちから一種類以上選定
し組み合わせて用いる。
金の添加物としてはＳｉ，Ｃｕ，Ｔｉ，Ｔａ，Ｈｆ，Ｚ
ｒ，Ｓｒ，Ｓｃ，Ｍｇ，Ｚｎのうちから一種類以上選定
し組み合わせて用いる。
【００１０】図４は本発明と従来例のＴＦＴについて１
８０℃に保管したストレス時間と良品率の関係を示すグ
ラフである。ここで良品率とは１−｛断線本数／測定本
数｝のことである。この図からわかるように本発明のＴ
ＦＴは、５０００時間のストレス印加によっては良品率
は変わらない。
８０℃に保管したストレス時間と良品率の関係を示すグ
ラフである。ここで良品率とは１−｛断線本数／測定本
数｝のことである。この図からわかるように本発明のＴ
ＦＴは、５０００時間のストレス印加によっては良品率
は変わらない。
【００１１】
【発明の効果】以上説明したように、本発明は、ゲート
配線・電極をＡｌとＡｌ合金の２層で構成しているため
ヒロックやストレスマイグレーションにより断線のない
高信頼性の配線が得られるという効果を有する。
配線・電極をＡｌとＡｌ合金の２層で構成しているため
ヒロックやストレスマイグレーションにより断線のない
高信頼性の配線が得られるという効果を有する。
【図１】（ａ）〜（ｄ）は、本発明の第１の実施例の構
造および工程を示す断面図である。
造および工程を示す断面図である。
【図２】（ａ），（ｂ）は従来例を示す断面図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】ストレス時間と良品率の関係を示す図である。
【符号の説明】 １１，２１，３１ 透明基板 １２，３２ Ａｌ合金 １３，３３ Ａｌ １４，２３ Ａｌ2 Ｏ3 １５，２５，３５ ＳｉＮｘ １６ ａ−Ｓｉ １７ ｎ+ ａ−Ｓｉ １８，２６ Ｃｒ ２４，３４ ＳｉＯ ２２ ＡｌまたはＡｌを主成分とする合金
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/46 Ｌ 7738−4Ｍ
Claims (3)
- 【請求項１】 ゲート電極と、絶縁膜と、半導体層と、
ソース・ドレイン電極とを有する薄膜トランジスタにお
いて、前記ゲート電極がＡｌとＡｌを主成分とする合金
の２層で構成されることを特徴とする薄膜トランジス
タ。 - 【請求項２】 ゲート電極と、絶縁膜と、半導体層と、
ソース・ドレイン電極とを有する薄膜トランジスタにお
いて、前記ゲート電極がＡｌとＡｌを主成分とする合金
の２層から成り、ゲート電極上にある絶縁膜の少なくと
も一部がゲート電極を構成するＡｌとＡｌを主成分とす
る合金の陽極酸化膜で構成されていることを特徴とする
薄膜トランジスタ。 - 【請求項３】 上記Ａｌを主成分とする合金の添加物が
Ｓｉ，Ｃｕ，Ｔｉ，Ｈｆ，Ｚｒ，Ｓｒ，Ｓｃ，Ｍｇ，Ｚ
ｎのうちから選ばれる一種類以上の組み合わせで構成さ
れることを特徴とする請求項１または２記載の薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8681292A JPH05299655A (ja) | 1992-04-08 | 1992-04-08 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8681292A JPH05299655A (ja) | 1992-04-08 | 1992-04-08 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299655A true JPH05299655A (ja) | 1993-11-12 |
Family
ID=13897228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8681292A Pending JPH05299655A (ja) | 1992-04-08 | 1992-04-08 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299655A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181139A (ja) * | 1994-12-26 | 1996-07-12 | Nec Corp | 半導体装置及びその製造方法 |
| US5580800A (en) * | 1993-03-22 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of patterning aluminum containing group IIIb Element |
| US5830786A (en) * | 1993-02-22 | 1998-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating electronic circuits with anodically oxidized scandium doped aluminum wiring |
| US6008065A (en) * | 1995-11-21 | 1999-12-28 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| US6201281B1 (en) | 1993-07-07 | 2001-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
| US6455875B2 (en) | 1992-10-09 | 2002-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having enhanced field mobility |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR100642968B1 (ko) * | 1997-06-11 | 2007-04-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치및그제조방법 |
-
1992
- 1992-04-08 JP JP8681292A patent/JPH05299655A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6455875B2 (en) | 1992-10-09 | 2002-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having enhanced field mobility |
| US5830786A (en) * | 1993-02-22 | 1998-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating electronic circuits with anodically oxidized scandium doped aluminum wiring |
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| US6201281B1 (en) | 1993-07-07 | 2001-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
| US6784453B2 (en) | 1993-07-07 | 2004-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
| US6569719B2 (en) | 1993-07-07 | 2003-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
| JPH08181139A (ja) * | 1994-12-26 | 1996-07-12 | Nec Corp | 半導体装置及びその製造方法 |
| US6008065A (en) * | 1995-11-21 | 1999-12-28 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| US6661026B2 (en) | 1995-11-21 | 2003-12-09 | Samsung Electronics Co., Ltd. | Thin film transistor substrate |
| US6331443B1 (en) | 1995-11-21 | 2001-12-18 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| USRE41363E1 (en) * | 1995-11-21 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor substrate |
| KR100642968B1 (ko) * | 1997-06-11 | 2007-04-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치및그제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980818 |