JPH0620136B2 - 薄膜トランジスタ素子およびその製造方法 - Google Patents
薄膜トランジスタ素子およびその製造方法Info
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- JPH0620136B2 JPH0620136B2 JP3287184A JP3287184A JPH0620136B2 JP H0620136 B2 JPH0620136 B2 JP H0620136B2 JP 3287184 A JP3287184 A JP 3287184A JP 3287184 A JP3287184 A JP 3287184A JP H0620136 B2 JPH0620136 B2 JP H0620136B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Description
【発明の詳細な説明】 本発明は、薄膜トランジスタ素子およびその製造方法、
特に寄生容量および漏洩電流の小さい薄膜トランジスタ
素子およびその製造方法に関する。
特に寄生容量および漏洩電流の小さい薄膜トランジスタ
素子およびその製造方法に関する。
従来の薄膜トランジスタ素子の一例として第１図のもの
が知られている。これは絶縁性基板１の上に半導体層
２、ソース電極３とドレイン電極３′、ゲート絶縁層
４、ゲート電極５を順次積層して製造される。この薄膜
トランジスタを液晶スイッチング用非線型素子として使
用する場合、たとえば周辺回路に従来の液晶駆動用ＩＣ
を使用するためには、動作電圧を１０Ｖ以下程度に低く
する必要がある。これはゲート絶縁層の膜厚を、その誘
電率にもよるが、一般的に1000Å程度と薄くすることに
よって実現できる。しかし、ゲート絶縁層を薄くする
と、ゲート電極とソース電極およびドレイン電極との間
の寄生容量が大きくなるという欠点があった。また、一
方ソース電極とドレイン電極膜厚は、抵抗値を下げるた
め1000Å程度以上が好ましく、そのためゲート絶縁膜が
薄くなると、ソース電極とドレイン電極の端部の段階被
覆が悪くなりゲート電極とソース電極およびドレイン電
極との間の漏洩電流が増加するという欠点があった。こ
れらの欠点を改善する方法の一例として第２図の構造の
ものが知られている。これはゲート絶縁膜４の上にチャ
ンネル部を覆わないように、ソース電極３とドレイン電
極３′の上にさらに第２の絶縁膜６，６′を形成するも
のである。このようにすると、ゲート電極５とソース電
極３およびドレイン電極３′との間の絶縁膜厚が厚くな
り寄生容量を小さくすることができる。しかしながら第
２の絶縁膜とソース電極およびドレイン電極との位置合
わせが困難であるとい新たな欠点が生じ、またゲート絶
縁膜自体は薄くする必要があることからやはり漏洩電流
が多いという欠点が残るものだった。また他の改善方法
の一例として特許願５７−123862の構造のものが知られ
ている。これは第３図に示したように、半導体層２の表
面層を直接プラズマ酸化してゲート絶縁膜４および７を
形成すると同時にソース電極およびドレイン電極の表面
層を直接陽極プラズマ酸化して第２の絶縁体層８，８′
を形成するものである。このようにするとゲート絶縁膜
４と第２の絶縁膜８，８′の膜厚を独立に制御できるの
で寄生容量と漏洩電流を共に防ぐことができる。しかし
ながら、半導体層とソース電極およびドレイン電極の材
質がプラズマ酸化可能かどうかによって限定されるとい
う欠点があった。
が知られている。これは絶縁性基板１の上に半導体層
２、ソース電極３とドレイン電極３′、ゲート絶縁層
４、ゲート電極５を順次積層して製造される。この薄膜
トランジスタを液晶スイッチング用非線型素子として使
用する場合、たとえば周辺回路に従来の液晶駆動用ＩＣ
を使用するためには、動作電圧を１０Ｖ以下程度に低く
する必要がある。これはゲート絶縁層の膜厚を、その誘
電率にもよるが、一般的に1000Å程度と薄くすることに
よって実現できる。しかし、ゲート絶縁層を薄くする
と、ゲート電極とソース電極およびドレイン電極との間
の寄生容量が大きくなるという欠点があった。また、一
方ソース電極とドレイン電極膜厚は、抵抗値を下げるた
め1000Å程度以上が好ましく、そのためゲート絶縁膜が
薄くなると、ソース電極とドレイン電極の端部の段階被
覆が悪くなりゲート電極とソース電極およびドレイン電
極との間の漏洩電流が増加するという欠点があった。こ
れらの欠点を改善する方法の一例として第２図の構造の
ものが知られている。これはゲート絶縁膜４の上にチャ
ンネル部を覆わないように、ソース電極３とドレイン電
極３′の上にさらに第２の絶縁膜６，６′を形成するも
のである。このようにすると、ゲート電極５とソース電
極３およびドレイン電極３′との間の絶縁膜厚が厚くな
り寄生容量を小さくすることができる。しかしながら第
２の絶縁膜とソース電極およびドレイン電極との位置合
わせが困難であるとい新たな欠点が生じ、またゲート絶
縁膜自体は薄くする必要があることからやはり漏洩電流
が多いという欠点が残るものだった。また他の改善方法
の一例として特許願５７−123862の構造のものが知られ
ている。これは第３図に示したように、半導体層２の表
面層を直接プラズマ酸化してゲート絶縁膜４および７を
形成すると同時にソース電極およびドレイン電極の表面
層を直接陽極プラズマ酸化して第２の絶縁体層８，８′
を形成するものである。このようにするとゲート絶縁膜
４と第２の絶縁膜８，８′の膜厚を独立に制御できるの
で寄生容量と漏洩電流を共に防ぐことができる。しかし
ながら、半導体層とソース電極およびドレイン電極の材
質がプラズマ酸化可能かどうかによって限定されるとい
う欠点があった。
本発明の目的は、前記欠点を除去し、製造方法が簡単で
寄生容量および漏洩電流の少ない低電圧駆動可能な薄膜
トランジスタ素子およびその製造方法を提供することに
ある。
寄生容量および漏洩電流の少ない低電圧駆動可能な薄膜
トランジスタ素子およびその製造方法を提供することに
ある。
本第１の発明によれば、ドレイン電極およびソース電極
の上部のみを被覆する絶縁膜を含むことを特徴とする順
プレーナ型ないしは順スタガ型薄膜トランジスタ素子が
得られる。
の上部のみを被覆する絶縁膜を含むことを特徴とする順
プレーナ型ないしは順スタガ型薄膜トランジスタ素子が
得られる。
本第２の発明によれば、絶縁性基板上に半導体層を形成
する工程と、電極用金属を形成する工程と、該電極用金
属上に絶縁膜を形成する工程と、前記絶縁物および電極
用金属を順次エッチングして上部のみを絶縁膜で被覆し
たドレイン電極およびソース電極を形成する工程と、ゲ
ート絶縁膜を形成する工程と、ゲート電極を形成する工
程とを含むことを特徴とする順プレーナ型薄膜トランジ
スタ素子の製造方法が得られる。
する工程と、電極用金属を形成する工程と、該電極用金
属上に絶縁膜を形成する工程と、前記絶縁物および電極
用金属を順次エッチングして上部のみを絶縁膜で被覆し
たドレイン電極およびソース電極を形成する工程と、ゲ
ート絶縁膜を形成する工程と、ゲート電極を形成する工
程とを含むことを特徴とする順プレーナ型薄膜トランジ
スタ素子の製造方法が得られる。
本第３の発明によれば、絶縁基板上に電極用金属を形成
する工程と、該電極用金属上に絶縁膜を形成する工程
と、前記絶縁物および電極用金属を順次エッチングして
上部のみを絶縁膜で被覆したドレイン電極およびソース
電極を形成する工程と、半導体層を形成する工程と、ゲ
ート絶縁膜を形成する工程と、ゲート電極を形成する工
程とを含むことを特徴とする順スタガ型薄膜トランジス
タ素子の製造方法が得られる。
する工程と、該電極用金属上に絶縁膜を形成する工程
と、前記絶縁物および電極用金属を順次エッチングして
上部のみを絶縁膜で被覆したドレイン電極およびソース
電極を形成する工程と、半導体層を形成する工程と、ゲ
ート絶縁膜を形成する工程と、ゲート電極を形成する工
程とを含むことを特徴とする順スタガ型薄膜トランジス
タ素子の製造方法が得られる。
なお前記製造方法では、ドレイン電極およびソース電極
と半導体層がオーミック接触となるような中間層を形成
する工程を含んでも良い。
と半導体層がオーミック接触となるような中間層を形成
する工程を含んでも良い。
次に本発明を実施例をもって説明する。第４図は、本第
１の発明の薄膜トランジスタ素子の一実施例のものを製
造するための本第２の発明の製造方法の一実施例の工程
順の断面図で、第４図(a)に示すように絶縁ガラス基板
１上にアモルファスシリコン半導体層２をシランの低圧
グロー放電分解法により０．３μｍ形成し、オーミック
接触形成用にｎ＋アモルファスシリコン層９をホスフィ
ンを含むシランの低圧グロー放電分解法により０．０１
μｍ形成し、電極用金属３としてアルミを０．１μｍ蒸
着し、窒化シリコン絶縁体層６を窒素とシランの低圧プ
ラズマグロー放電分解法により１μｍ形成する。
１の発明の薄膜トランジスタ素子の一実施例のものを製
造するための本第２の発明の製造方法の一実施例の工程
順の断面図で、第４図(a)に示すように絶縁ガラス基板
１上にアモルファスシリコン半導体層２をシランの低圧
グロー放電分解法により０．３μｍ形成し、オーミック
接触形成用にｎ＋アモルファスシリコン層９をホスフィ
ンを含むシランの低圧グロー放電分解法により０．０１
μｍ形成し、電極用金属３としてアルミを０．１μｍ蒸
着し、窒化シリコン絶縁体層６を窒素とシランの低圧プ
ラズマグロー放電分解法により１μｍ形成する。
次に第４図(b)に示すように半導体層２上の０．３μｍ
以上の厚さの絶縁体層６、金属電極３、オーミック接触
形成用中間体層９を順次エッチングして上部のみ絶縁膜
で被覆したドレイン電極３およびソース電極３′を形成
する。
以上の厚さの絶縁体層６、金属電極３、オーミック接触
形成用中間体層９を順次エッチングして上部のみ絶縁膜
で被覆したドレイン電極３およびソース電極３′を形成
する。
次に第４図(c)に示すように、窒化シリコンゲート絶縁
膜４を窒素とシランの低圧プラズマグロー放電分解法に
より０．１μｍ形成し、ゲートアルミ電極５を０．１μ
ｍ形成する。このようにして形成した順プレーナ型薄膜
トランジスタは、ゲート電極５のドレイン電極３および
ソース電極３′との間の寄生容量および漏洩電流が少な
くかつ低電圧駆動でき良好な特性を示した。これは、ド
レイン電極３およびソース電極３′の上部のみを被覆す
る絶縁膜６，６′で被覆したため、ゲート絶縁膜４は0.
1μｍと薄いにもかかわらずゲート電極５とドレイン電
極３およびソース電極３′の間の絶縁膜は0.4μｍと厚
いためである。
膜４を窒素とシランの低圧プラズマグロー放電分解法に
より０．１μｍ形成し、ゲートアルミ電極５を０．１μ
ｍ形成する。このようにして形成した順プレーナ型薄膜
トランジスタは、ゲート電極５のドレイン電極３および
ソース電極３′との間の寄生容量および漏洩電流が少な
くかつ低電圧駆動でき良好な特性を示した。これは、ド
レイン電極３およびソース電極３′の上部のみを被覆す
る絶縁膜６，６′で被覆したため、ゲート絶縁膜４は0.
1μｍと薄いにもかかわらずゲート電極５とドレイン電
極３およびソース電極３′の間の絶縁膜は0.4μｍと厚
いためである。
第５図は本第１図の発明の薄膜トランジスタ素子の他の
実施例のものを製造するための、本第３の発明の製造方
法の一実施例の工程順の断面図で、第５図(a)に示すよ
うに絶縁ガラス基板１上に、オーミック接触形成用にｎ
＋アモルファスシリコン層９をホフフィンを含むシラン
の低圧グロー放電分解法により0.2μｍ形成し、電極用
金属３としてアルミを0.1μｍ形成し、窒化シリコン絶
縁体層６を、窒素とシランの低圧プラズマグロー放電分
解法により0.3μｍ形成する。
実施例のものを製造するための、本第３の発明の製造方
法の一実施例の工程順の断面図で、第５図(a)に示すよ
うに絶縁ガラス基板１上に、オーミック接触形成用にｎ
＋アモルファスシリコン層９をホフフィンを含むシラン
の低圧グロー放電分解法により0.2μｍ形成し、電極用
金属３としてアルミを0.1μｍ形成し、窒化シリコン絶
縁体層６を、窒素とシランの低圧プラズマグロー放電分
解法により0.3μｍ形成する。
次に第５図(b)に示すように、絶縁体層６、金属電極
３、オーミック接触用中間体層９を順次エッチングして
上部のみを絶縁膜で被覆したドレイン電極３およびソー
ス電極３′を形成する。
３、オーミック接触用中間体層９を順次エッチングして
上部のみを絶縁膜で被覆したドレイン電極３およびソー
ス電極３′を形成する。
次に第５図(c)に示すように、アモルファスシリコン半
導体層２をシランの低圧グロー放電分解法により0.3μ
ｍ形成し、窒化シリコンゲート絶縁体層４を窒素とシラ
ンの低圧グロー放電分解法により0.1μｍ形成し、ゲー
トアルミ電極５を0.1μｍ形成する。このようにして形
成した順スタガ型薄膜トランジスタは、ゲート電極５と
ドレイン電極３およびソース電極３′との間の寄生容量
および漏洩電流が少なくかつ低電圧駆動でき良好な特性
を示した。
導体層２をシランの低圧グロー放電分解法により0.3μ
ｍ形成し、窒化シリコンゲート絶縁体層４を窒素とシラ
ンの低圧グロー放電分解法により0.1μｍ形成し、ゲー
トアルミ電極５を0.1μｍ形成する。このようにして形
成した順スタガ型薄膜トランジスタは、ゲート電極５と
ドレイン電極３およびソース電極３′との間の寄生容量
および漏洩電流が少なくかつ低電圧駆動でき良好な特性
を示した。
以上詳細に説明したように本発明によれば、製造方法が
簡単で寄生容量および漏洩電流の少ない低電圧で駆動す
る薄膜トランジスタ素子を得ることができる。
簡単で寄生容量および漏洩電流の少ない低電圧で駆動す
る薄膜トランジスタ素子を得ることができる。
第１図，第２図，第３図はそれぞれ従来の薄膜トランジ
スタ素子の断面図、第４図(a)〜(c)、第５図(a)〜(c)は
それぞれ本発明による薄膜トランジスタ素子の製造方法
を工程順に説明するための断面図である。 １……絶縁基板、２……半導体層、３，３′……ドレイ
ン・ソース電極、４……ゲート絶縁体層、５……ゲート
電極、６，６′……絶縁膜、７，７′……半導体層をプ
ラズマ酸化して形成した絶縁膜、８，８′……ドレイン
・ソース電極を陽極プラズマ酸化して形成した絶縁膜、
９……オーミック接触用の中間体層。
スタ素子の断面図、第４図(a)〜(c)、第５図(a)〜(c)は
それぞれ本発明による薄膜トランジスタ素子の製造方法
を工程順に説明するための断面図である。 １……絶縁基板、２……半導体層、３，３′……ドレイ
ン・ソース電極、４……ゲート絶縁体層、５……ゲート
電極、６，６′……絶縁膜、７，７′……半導体層をプ
ラズマ酸化して形成した絶縁膜、８，８′……ドレイン
・ソース電極を陽極プラズマ酸化して形成した絶縁膜、
９……オーミック接触用の中間体層。
Claims (3)
- 【請求項１】順プレーナ型ないしは順スタガ型薄膜トラ
ンジスタにおいて、ドレイン電極およびソース電極の上
部のみを被覆する絶縁膜が設けられていることを特徴と
する薄膜トランジスタ素子。 - 【請求項２】薄膜トランジスタの製造において、絶縁基
板上に半導体層を形成する工程と、電極用金属を形成す
る工程と、該電極用金属上に絶縁膜を形成する工程と、
前記絶縁物および電極用金属を順次エッチングして上部
のみを絶縁膜で被覆したドレイン電極およびソース電極
を形成する工程と、ゲート絶縁膜を形成する工程と、ゲ
ート電極を形成する工程とを含むことを特徴とする順プ
レーナ型薄膜トランジスタ素子の製造方法。 - 【請求項３】薄膜トランジスタの製造において、絶縁基
板上に電極用金属を形成する工程と、該電極用金属上に
絶縁膜を形成する工程と、前記絶縁膜および電極用金属
を順次エッチングして上部のみを絶縁膜で被覆したドレ
イン電極およびソース電極を形成する工程と、半導体層
を形成する工程と、ゲート絶縁膜を形成する工程と、ゲ
ート電極を形成する工程とを含むことを特徴とする順ス
タガ型薄膜トランジスタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287184A JPH0620136B2 (ja) | 1984-02-23 | 1984-02-23 | 薄膜トランジスタ素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287184A JPH0620136B2 (ja) | 1984-02-23 | 1984-02-23 | 薄膜トランジスタ素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60177676A JPS60177676A (ja) | 1985-09-11 |
| JPH0620136B2 true JPH0620136B2 (ja) | 1994-03-16 |
Family
ID=12370924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287184A Expired - Lifetime JPH0620136B2 (ja) | 1984-02-23 | 1984-02-23 | 薄膜トランジスタ素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620136B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682797B2 (ja) * | 1994-03-14 | 1997-11-26 | 行政院国家科学委員会 | 多結晶質薄膜トランジスターの製造方法 |
| JP5182603B2 (ja) * | 2007-03-27 | 2013-04-17 | セイコーエプソン株式会社 | 有機トランジスタ及び有機トランジスタの製造方法 |
| KR101772639B1 (ko) | 2009-10-16 | 2017-08-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2012014786A1 (en) | 2010-07-30 | 2012-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Semicondcutor device and manufacturing method thereof |
| US8704230B2 (en) | 2010-08-26 | 2014-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8735231B2 (en) * | 2010-08-26 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of dual-gate thin film transistor |
| TWI552345B (zh) * | 2011-01-26 | 2016-10-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
-
1984
- 1984-02-23 JP JP3287184A patent/JPH0620136B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60177676A (ja) | 1985-09-11 |
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