JPH0675247A - 液晶ディスプレイ駆動用ｔｆｔ基板 - Google Patents
液晶ディスプレイ駆動用ｔｆｔ基板Info
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- JPH0675247A JPH0675247A JP28046392A JP28046392A JPH0675247A JP H0675247 A JPH0675247 A JP H0675247A JP 28046392 A JP28046392 A JP 28046392A JP 28046392 A JP28046392 A JP 28046392A JP H0675247 A JPH0675247 A JP H0675247A
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Abstract
(57)【要約】
【目的】 液晶ディスプレイ駆動用ＴＦＴ基板に形成さ
れた多結晶シリコン薄膜トランジスタに対する水素化処
理を効率的に行なう。 【構成】 基板１の表面にはマトリクス状に配列された
画素電極８とこの画素電極８に接続された薄膜トランジ
スタとが形成されている。薄膜トランジスタのゲート電
極Ｇの下方にゲート絶縁膜を隔てて形成された半導体層
は多結晶シリコン薄膜２からなる。又ゲート絶縁膜には
パタニングされたＳｉ3 Ｎ4 膜４が含まれている。さら
に薄膜トランジスタの上方にはＰ−ＳｉＮ膜９がパタニ
ング形成されており水素拡散源となる。このＰ−ＳｉＮ
膜９の端部はＳｉ3 Ｎ4 膜４の端部より０．５μｍ以上
広幅であり、効率的な水素拡散を行なう事が可能にな
る。
れた多結晶シリコン薄膜トランジスタに対する水素化処
理を効率的に行なう。 【構成】 基板１の表面にはマトリクス状に配列された
画素電極８とこの画素電極８に接続された薄膜トランジ
スタとが形成されている。薄膜トランジスタのゲート電
極Ｇの下方にゲート絶縁膜を隔てて形成された半導体層
は多結晶シリコン薄膜２からなる。又ゲート絶縁膜には
パタニングされたＳｉ3 Ｎ4 膜４が含まれている。さら
に薄膜トランジスタの上方にはＰ−ＳｉＮ膜９がパタニ
ング形成されており水素拡散源となる。このＰ−ＳｉＮ
膜９の端部はＳｉ3 Ｎ4 膜４の端部より０．５μｍ以上
広幅であり、効率的な水素拡散を行なう事が可能にな
る。
Description
【０００１】
【産業上の利用分野】本発明はマトリクス状に配列され
た画素電極とこの画素電極に接続された薄膜トランジス
タ（ＴＦＴ）を備えた液晶ディスプレイ駆動用ＴＦＴ基
板に関する。より詳しくは、ＴＦＴの保護膜パタンとゲ
ート絶縁膜パタンの相対的な配置形状に関する。
た画素電極とこの画素電極に接続された薄膜トランジス
タ（ＴＦＴ）を備えた液晶ディスプレイ駆動用ＴＦＴ基
板に関する。より詳しくは、ＴＦＴの保護膜パタンとゲ
ート絶縁膜パタンの相対的な配置形状に関する。
【０００２】
【従来の技術】液晶ディスプレイ駆動用ＴＦＴ基板に形
成される薄膜トランジスタは多結晶シリコンから構成さ
れるものが多く結晶粒界を含んでいる。この結晶粒界で
はトラップ準位が多い為キャリアの捕獲が起こる。この
捕獲によって粒界は帯電しキャリアの伝導を妨げる様な
障壁ポテンシャルが形成される。この為多結晶内でのキ
ャリア移動度は低く十分なオン電流が得られない。又、
結晶粒界でのトラップ準位を介してキャリアの発生／再
結合が生じるので多結晶シリコントランジスタのリーク
電流は高い。
成される薄膜トランジスタは多結晶シリコンから構成さ
れるものが多く結晶粒界を含んでいる。この結晶粒界で
はトラップ準位が多い為キャリアの捕獲が起こる。この
捕獲によって粒界は帯電しキャリアの伝導を妨げる様な
障壁ポテンシャルが形成される。この為多結晶内でのキ
ャリア移動度は低く十分なオン電流が得られない。又、
結晶粒界でのトラップ準位を介してキャリアの発生／再
結合が生じるので多結晶シリコントランジスタのリーク
電流は高い。
【０００３】従来から多結晶シリコントランジスタの電
気特性を改善する為に水素化処理が行なわれている。水
素化処理によって導入された水素原子は結晶粒界に拡散
しダングリングボンドと結合する為、トラップ密度は小
さくなり障壁ポテンシャルが低くなる。この為多結晶シ
リコントランジスタ内でのキャリア移動度が高くなりオ
ン電流を増加できる。又トラップ準位が減少する事によ
りリーク電流を抑制できる。さらには、導入された水素
原子の一部は多結晶シリコンとゲート絶縁膜の境界にあ
る界面準位とも結合するので、トランジスタの閾値電圧
を低くできる。
気特性を改善する為に水素化処理が行なわれている。水
素化処理によって導入された水素原子は結晶粒界に拡散
しダングリングボンドと結合する為、トラップ密度は小
さくなり障壁ポテンシャルが低くなる。この為多結晶シ
リコントランジスタ内でのキャリア移動度が高くなりオ
ン電流を増加できる。又トラップ準位が減少する事によ
りリーク電流を抑制できる。さらには、導入された水素
原子の一部は多結晶シリコンとゲート絶縁膜の境界にあ
る界面準位とも結合するので、トランジスタの閾値電圧
を低くできる。
【０００４】一般に、水素化処理はプラズマシリコンナ
イトライド（Ｐ−ＳｉＮ）からなるオーバーパッシベー
ション膜あるいは保護膜を利用して行なわれる。Ｐ−Ｓ
ｉＮ膜は大量の水素を含有しており好適な水素供給源で
ある。薄膜トランジスタを形成した後Ｐ−ＳｉＮ膜を成
膜しアニールを行なう事により、水素原子が拡散し多結
晶シリコン薄膜中に導入できる。
イトライド（Ｐ−ＳｉＮ）からなるオーバーパッシベー
ション膜あるいは保護膜を利用して行なわれる。Ｐ−Ｓ
ｉＮ膜は大量の水素を含有しており好適な水素供給源で
ある。薄膜トランジスタを形成した後Ｐ−ＳｉＮ膜を成
膜しアニールを行なう事により、水素原子が拡散し多結
晶シリコン薄膜中に導入できる。
【０００５】一方、近年薄膜トランジスタの信頼性を改
善する為に、ゲート絶縁膜は酸化膜（ＳｉＯ2 膜）と窒
化膜（Ｓｉ3 Ｎ4 膜）とからなる積層構造を有するもの
が用いられている。場合によっては、Ｓｉ3 Ｎ4 膜の表
面が薄く熱酸化されており、ＳｉＯ2 −Ｓｉ3 Ｎ4 −Ｓ
ｉＯ2 の三層構造（ＯＮＯ構造）をとるゲート絶縁膜が
用いられる事も多い。このＯＮＯ構造はゲート耐圧を改
善できる。Ｓｉ3 Ｎ4膜は減圧化学気相成長法（ＬＰＣ
ＶＤ）等により成膜され極めて緻密な構造を有するが、
前述した水素の拡散を阻止する働きがある。ゲート絶縁
膜は多結晶シリコン薄膜の上に形成されており、水素化
処理の障害となる可能性がある。
善する為に、ゲート絶縁膜は酸化膜（ＳｉＯ2 膜）と窒
化膜（Ｓｉ3 Ｎ4 膜）とからなる積層構造を有するもの
が用いられている。場合によっては、Ｓｉ3 Ｎ4 膜の表
面が薄く熱酸化されており、ＳｉＯ2 −Ｓｉ3 Ｎ4 −Ｓ
ｉＯ2 の三層構造（ＯＮＯ構造）をとるゲート絶縁膜が
用いられる事も多い。このＯＮＯ構造はゲート耐圧を改
善できる。Ｓｉ3 Ｎ4膜は減圧化学気相成長法（ＬＰＣ
ＶＤ）等により成膜され極めて緻密な構造を有するが、
前述した水素の拡散を阻止する働きがある。ゲート絶縁
膜は多結晶シリコン薄膜の上に形成されており、水素化
処理の障害となる可能性がある。
【０００６】
【発明が解決しようとする課題】コンタクトホールの形
成等半導体プロセス上の観点から、Ｐ−ＳｉＮ膜及びＳ
ｉ3 Ｎ4 膜はともに所定の形状にパタニングされる。Ｐ
−ＳｉＮ膜は水素化処理の拡散源として機能しＳｉ3 Ｎ
4 膜は逆に水素拡散を阻止する性質を有する。両者は水
素化処理に関して密接な関係を有するにも関わらず、従
来Ｐ−ＳｉＮ膜のパタンとＳｉ3 Ｎ4 膜のパタンとの間
には相対的な配置形状に関し何等考慮が払われていなか
った。従って、水素化処理を効率的に行なう事ができな
いという課題あるいは問題点があった。例えば、Ｓｉ3
Ｎ4 膜のパタン領域に比べてＰ−ＳｉＮ膜のパタン領域
が平面的に見て狭い場合には垂直移動する水素原子がＳ
ｉ3Ｎ4 膜によりブロックされてしまい、その下の多結
晶シリコン膜に拡散できない。又、Ｓｉ3 Ｎ4 膜のパタ
ン領域端部とＰ−ＳｉＮ膜パタン領域の端部とがオーバ
ーラップしていても、マージンが少ない場合には、一旦
多結晶シリコン膜に拡散した水素原子が容易に離脱して
しまう。即ち、Ｓｉ3 Ｎ4 膜は水素原子の拡散を阻止す
る一方、一旦導入された水素原子をそのまま多結晶シリ
コン膜中に閉じ込めておく有用な働きも有する。
成等半導体プロセス上の観点から、Ｐ−ＳｉＮ膜及びＳ
ｉ3 Ｎ4 膜はともに所定の形状にパタニングされる。Ｐ
−ＳｉＮ膜は水素化処理の拡散源として機能しＳｉ3 Ｎ
4 膜は逆に水素拡散を阻止する性質を有する。両者は水
素化処理に関して密接な関係を有するにも関わらず、従
来Ｐ−ＳｉＮ膜のパタンとＳｉ3 Ｎ4 膜のパタンとの間
には相対的な配置形状に関し何等考慮が払われていなか
った。従って、水素化処理を効率的に行なう事ができな
いという課題あるいは問題点があった。例えば、Ｓｉ3
Ｎ4 膜のパタン領域に比べてＰ−ＳｉＮ膜のパタン領域
が平面的に見て狭い場合には垂直移動する水素原子がＳ
ｉ3Ｎ4 膜によりブロックされてしまい、その下の多結
晶シリコン膜に拡散できない。又、Ｓｉ3 Ｎ4 膜のパタ
ン領域端部とＰ−ＳｉＮ膜パタン領域の端部とがオーバ
ーラップしていても、マージンが少ない場合には、一旦
多結晶シリコン膜に拡散した水素原子が容易に離脱して
しまう。即ち、Ｓｉ3 Ｎ4 膜は水素原子の拡散を阻止す
る一方、一旦導入された水素原子をそのまま多結晶シリ
コン膜中に閉じ込めておく有用な働きも有する。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題あるいは問題点に鑑み、本発明は水素拡散処理を効率
的且つ安定的に行なう事が可能なＰ−ＳｉＮ膜パタンと
Ｓｉ3 Ｎ4 膜パタンの相対的な配置形状を提供し、以て
液晶ディスプレイ駆動用ＴＦＴ基板の電気特性を改善す
る事を目的とする。かかる目的を達成する為に以下の手
段を講じた。即ち、マトリクス状に配列された画素電極
とこの画素電極に接続された薄膜トランジスタを備えた
液晶ディスプレイ駆動用ＴＦＴ基板において、前記薄膜
トランジスタのゲート電極下にゲート絶縁膜を隔てて形
成された半導体層が多結晶半導体膜からなり、前記ゲー
ト絶縁膜が少なくともパタニングされた窒化膜（Ｓｉ3
Ｎ4 膜）から構成されているとともに、前記薄膜トラン
ジスタの上方に設けられたプラズマシリコンナイトライ
ド（Ｐ−ＳｉＮ）からなるパタニングされた保護膜の端
部が前記窒化膜の端部より０．５μｍ以上広幅である事
を特徴とする。かかる構成を有するＴＦＴ基板と対向基
板を貼り合わせ、間に液晶層を封入する事によりアクテ
ィブマトリクス型液晶ディスプレイ装置が得られる。
題あるいは問題点に鑑み、本発明は水素拡散処理を効率
的且つ安定的に行なう事が可能なＰ−ＳｉＮ膜パタンと
Ｓｉ3 Ｎ4 膜パタンの相対的な配置形状を提供し、以て
液晶ディスプレイ駆動用ＴＦＴ基板の電気特性を改善す
る事を目的とする。かかる目的を達成する為に以下の手
段を講じた。即ち、マトリクス状に配列された画素電極
とこの画素電極に接続された薄膜トランジスタを備えた
液晶ディスプレイ駆動用ＴＦＴ基板において、前記薄膜
トランジスタのゲート電極下にゲート絶縁膜を隔てて形
成された半導体層が多結晶半導体膜からなり、前記ゲー
ト絶縁膜が少なくともパタニングされた窒化膜（Ｓｉ3
Ｎ4 膜）から構成されているとともに、前記薄膜トラン
ジスタの上方に設けられたプラズマシリコンナイトライ
ド（Ｐ−ＳｉＮ）からなるパタニングされた保護膜の端
部が前記窒化膜の端部より０．５μｍ以上広幅である事
を特徴とする。かかる構成を有するＴＦＴ基板と対向基
板を貼り合わせ、間に液晶層を封入する事によりアクテ
ィブマトリクス型液晶ディスプレイ装置が得られる。
【０００８】本発明は保護膜としてＰ−ＳｉＮ膜を用い
ゲート絶縁膜としてＳｉ3 Ｎ4 膜を用いた場合に限られ
るものではない。広く一般に、水素拡散源となる保護膜
と水素拡散阻止性を有するゲート絶縁膜との間にも適用
可能である。即ち、マトリクス状に配列された画素電極
とこの画素電極に接続された薄膜トランジスタを備えた
液晶ディスプレイ駆動用ＴＦＴ基板において、前記薄膜
トランジスタのゲート電極下にゲート絶縁膜を隔てて形
成された半導体層が多結晶半導体膜からなり、前記ゲー
ト絶縁膜が水素拡散阻止性を有するとともに、前記薄膜
トランジスタの上方に設けられた水素拡散源となる保護
膜の端部が前記ゲート絶縁膜の端部より０．５μｍ以上
広幅である事を特徴とする。
ゲート絶縁膜としてＳｉ3 Ｎ4 膜を用いた場合に限られ
るものではない。広く一般に、水素拡散源となる保護膜
と水素拡散阻止性を有するゲート絶縁膜との間にも適用
可能である。即ち、マトリクス状に配列された画素電極
とこの画素電極に接続された薄膜トランジスタを備えた
液晶ディスプレイ駆動用ＴＦＴ基板において、前記薄膜
トランジスタのゲート電極下にゲート絶縁膜を隔てて形
成された半導体層が多結晶半導体膜からなり、前記ゲー
ト絶縁膜が水素拡散阻止性を有するとともに、前記薄膜
トランジスタの上方に設けられた水素拡散源となる保護
膜の端部が前記ゲート絶縁膜の端部より０．５μｍ以上
広幅である事を特徴とする。
【０００９】好ましくは、前記半導体層は、ソース拡散
領域又はドレイン拡散領域の少なくとも一方に隣接した
前記ソース拡散領域又はドレイン拡散領域と同一導電型
の低濃度不純物拡散領域を有している事を特徴とする。
領域又はドレイン拡散領域の少なくとも一方に隣接した
前記ソース拡散領域又はドレイン拡散領域と同一導電型
の低濃度不純物拡散領域を有している事を特徴とする。
【００１０】
【作用】本発明によれば、Ｐ−ＳｉＮ膜のパタンとＳｉ
3 Ｎ4 膜のパタンは互いにオーバーラップしており且つ
水素拡散源となるＰ−ＳｉＮ膜は相対的に０．５μｍ以
上のマージンを備えている。この為、マージン領域に含
まれる水素原子がＳｉ3Ｎ4 膜パタン端部の障害を迂回
して下方にある多結晶シリコン膜まで拡散する事ができ
る。マージン幅が０．５μｍより少ない場合には有効な
水素拡散を行なう事ができない。又、一旦拡散された水
素原子はＳｉ3 Ｎ4 膜によりキャップされ容易に離脱す
る事がない。かかるパタン配置形状により、水素化処理
が効率的に行なえ薄膜トランジスタの移動度が増大し十
分なオン電流を得る事ができる。
3 Ｎ4 膜のパタンは互いにオーバーラップしており且つ
水素拡散源となるＰ−ＳｉＮ膜は相対的に０．５μｍ以
上のマージンを備えている。この為、マージン領域に含
まれる水素原子がＳｉ3Ｎ4 膜パタン端部の障害を迂回
して下方にある多結晶シリコン膜まで拡散する事ができ
る。マージン幅が０．５μｍより少ない場合には有効な
水素拡散を行なう事ができない。又、一旦拡散された水
素原子はＳｉ3 Ｎ4 膜によりキャップされ容易に離脱す
る事がない。かかるパタン配置形状により、水素化処理
が効率的に行なえ薄膜トランジスタの移動度が増大し十
分なオン電流を得る事ができる。
【００１１】好ましくは薄膜トランジスタは所謂ＬＤＤ
構造を有している。即ち、ソース拡散領域又はドレイン
拡散領域と同一導電型の低濃度不純物拡散領域（ＬＤＤ
領域）を備えている。このＬＤＤ構造はドレイン領域の
電界集中を緩和できる為、多結晶シリコンの結晶粒界や
欠陥準位を介したＴＦＴのリーク電流を抑制できる。本
発明によれば、このＬＤＤ領域に対して極めて効率的に
水素化処理を施す事ができる。これによりトラップ準位
が減少しさらにリーク電流を抑制できる。
構造を有している。即ち、ソース拡散領域又はドレイン
拡散領域と同一導電型の低濃度不純物拡散領域（ＬＤＤ
領域）を備えている。このＬＤＤ構造はドレイン領域の
電界集中を緩和できる為、多結晶シリコンの結晶粒界や
欠陥準位を介したＴＦＴのリーク電流を抑制できる。本
発明によれば、このＬＤＤ領域に対して極めて効率的に
水素化処理を施す事ができる。これによりトラップ準位
が減少しさらにリーク電流を抑制できる。
【００１２】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる液晶ディスプレ
イ駆動用ＴＦＴ基板の基本的な構造を示す模式的な断面
図である。図示する様に、石英ガラス等からなる基板１
の表面には多結晶シリコン薄膜２が島状にパタニング形
成されている。多結晶シリコン薄膜２には不純物が高濃
度に拡散されたソース領域Ｓとドレイン領域Ｄとが形成
されており両者の間にチャネル領域Ｃｈが設けられる。
チャネル領域Ｃｈとソース領域Ｓ及びドレイン領域Ｄと
の間の境界には不純物が低濃度に拡散された領域ＬＤＤ
が形成される。
詳細に説明する。図１は本発明にかかる液晶ディスプレ
イ駆動用ＴＦＴ基板の基本的な構造を示す模式的な断面
図である。図示する様に、石英ガラス等からなる基板１
の表面には多結晶シリコン薄膜２が島状にパタニング形
成されている。多結晶シリコン薄膜２には不純物が高濃
度に拡散されたソース領域Ｓとドレイン領域Ｄとが形成
されており両者の間にチャネル領域Ｃｈが設けられる。
チャネル領域Ｃｈとソース領域Ｓ及びドレイン領域Ｄと
の間の境界には不純物が低濃度に拡散された領域ＬＤＤ
が形成される。
【００１３】チャネル領域Ｃｈの上方にはゲート絶縁膜
を介してパタニングされたゲート電極Ｇが形成されてい
る。このゲート電極ＧはＮ型の不純物を高濃度にドーピ
ングした多結晶シリコンからなる。ゲート絶縁膜は下側
のＳｉＯ2 膜と上側のＳｉ3Ｎ4 膜４とからなる積層構
造を有している。場合によっては、Ｓｉ3 Ｎ4 膜４の表
面に別のＳｉＯ2 膜を形成しても良い。下側のＳｉＯ2
膜３は略全面的に多結晶シリコン薄膜２を被覆している
のに対し、上側のＳｉ3 Ｎ4 膜４は所定の形状にパタニ
ングされている。本例ではＳｉ3 Ｎ4 膜４の端部がＬＤ
Ｄ領域を被覆している。
を介してパタニングされたゲート電極Ｇが形成されてい
る。このゲート電極ＧはＮ型の不純物を高濃度にドーピ
ングした多結晶シリコンからなる。ゲート絶縁膜は下側
のＳｉＯ2 膜と上側のＳｉ3Ｎ4 膜４とからなる積層構
造を有している。場合によっては、Ｓｉ3 Ｎ4 膜４の表
面に別のＳｉＯ2 膜を形成しても良い。下側のＳｉＯ2
膜３は略全面的に多結晶シリコン薄膜２を被覆している
のに対し、上側のＳｉ3 Ｎ4 膜４は所定の形状にパタニ
ングされている。本例ではＳｉ3 Ｎ4 膜４の端部がＬＤ
Ｄ領域を被覆している。
【００１４】かかる構造を有するＴＦＴは第一層間絶縁
膜５により被覆されている。この層間絶縁膜５は例えば
ＰＳＧからなる。第一層間絶縁膜５に設けられた第一コ
ンタクトホールを介してアルミニウム等からなる金属配
線６がソース領域Ｓに電気的に接続されている。第一層
間絶縁膜５の上にはさらにＰＳＧ等からなる第二層間絶
縁膜７が成膜される。場合によってはこの第二層間絶縁
膜７を省いても良い。この第二層間絶縁膜７の上にはＩ
ＴＯ等の透明導電薄膜からなるパタニングされた画素電
極８が形成されており、第二コンタクトホールを介して
ＴＦＴのドレイン領域Ｄに接続されている。
膜５により被覆されている。この層間絶縁膜５は例えば
ＰＳＧからなる。第一層間絶縁膜５に設けられた第一コ
ンタクトホールを介してアルミニウム等からなる金属配
線６がソース領域Ｓに電気的に接続されている。第一層
間絶縁膜５の上にはさらにＰＳＧ等からなる第二層間絶
縁膜７が成膜される。場合によってはこの第二層間絶縁
膜７を省いても良い。この第二層間絶縁膜７の上にはＩ
ＴＯ等の透明導電薄膜からなるパタニングされた画素電
極８が形成されており、第二コンタクトホールを介して
ＴＦＴのドレイン領域Ｄに接続されている。
【００１５】最後に第二層間絶縁膜７の表面にはオーバ
ーパッシベーション膜としてＰ−ＳｉＮ膜９がパタニン
グ形成される。Ｐ−ＳｉＮ膜９は比較的ポーラスな構造
を有するとともに多量の水素原子を含有しておりその拡
散源となる。Ｐ−ＳｉＮ膜９のパタニングされた端部は
その下側にあるＳｉ3 Ｎ4 膜４の端部よりも少なくとも
０．５μｍ以上広幅になっており、所定のマージンを有
する。この部分から水素原子は第二層間絶縁膜７、第一
層間絶縁膜５及びＳｉＯ2 膜３を介してＬＤＤ領域に効
率的に導入される。一旦導入された水素原子はＳｉ3 Ｎ
4 膜４によりキャップされ離脱を抑制できる。
ーパッシベーション膜としてＰ−ＳｉＮ膜９がパタニン
グ形成される。Ｐ−ＳｉＮ膜９は比較的ポーラスな構造
を有するとともに多量の水素原子を含有しておりその拡
散源となる。Ｐ−ＳｉＮ膜９のパタニングされた端部は
その下側にあるＳｉ3 Ｎ4 膜４の端部よりも少なくとも
０．５μｍ以上広幅になっており、所定のマージンを有
する。この部分から水素原子は第二層間絶縁膜７、第一
層間絶縁膜５及びＳｉＯ2 膜３を介してＬＤＤ領域に効
率的に導入される。一旦導入された水素原子はＳｉ3 Ｎ
4 膜４によりキャップされ離脱を抑制できる。
【００１６】次に図２ないし図８の工程図を参照して図
１に示す液晶ディスプレイ駆動用ＴＦＴ基板の製造方法
を詳細に説明する。先ず最初に、図２は多結晶シリコン
薄膜パタニングまでの工程を示している。最初に工程Ａ
で耐熱性を有し高純度の石英ガラス等からなる基板１１
を用意する。次に工程Ｂにおいて、第一多結晶シリコン
薄膜１２を形成する。例えばＬＰＣＶＤ法を用い６００
℃の処理温度で８０nmの膜厚の第一多結晶シリコン薄膜
を堆積する。続いて工程Ｃにおいて、第一多結晶シリコ
ン薄膜１２を所定の形状にパタニングし島状の半導体領
域１３を形成する。この半導体領域１３に対して以下薄
膜トランジスタが作り込まれる。
１に示す液晶ディスプレイ駆動用ＴＦＴ基板の製造方法
を詳細に説明する。先ず最初に、図２は多結晶シリコン
薄膜パタニングまでの工程を示している。最初に工程Ａ
で耐熱性を有し高純度の石英ガラス等からなる基板１１
を用意する。次に工程Ｂにおいて、第一多結晶シリコン
薄膜１２を形成する。例えばＬＰＣＶＤ法を用い６００
℃の処理温度で８０nmの膜厚の第一多結晶シリコン薄膜
を堆積する。続いて工程Ｃにおいて、第一多結晶シリコ
ン薄膜１２を所定の形状にパタニングし島状の半導体領
域１３を形成する。この半導体領域１３に対して以下薄
膜トランジスタが作り込まれる。
【００１７】図３はゲート絶縁膜形成までの工程を示
す。先ず、工程Ｄにおいて下地のゲート酸化膜１４を形
成する。例えば、１０００℃の雰囲気で酸素ガスを導入
し半導体領域１３の表面を熱酸化して５０nmの膜厚で成
膜する。次に工程Ｅにおいて基板１１全体にＳｉ3 Ｎ4
膜１５を成膜する。本例ではＬＰＣＶＤ法を採用し、７
５０℃の雰囲気温度でＳｉＨ2 Ｃｌ2 とＮＨ3 の混合ガ
スを導入し３０nmの膜厚で成膜した。Ｓｉ3 Ｎ4 膜１５
はストイチオメトリックな組成を有し極めて緻密であり
ゲート絶縁膜として利用した場合ゲート耐圧を改善でき
る。又、水素原子に対しては拡散阻止性がある。さらに
工程ＦにおいてＳｉ3 Ｎ4 膜１５の表面を１０００℃で
熱酸化し極く薄いゲート酸化膜１６を形成する。この様
にして得られた三層構造のゲート絶縁膜１４，１５及び
１６はゲート耐圧を改善できＴＦＴの信頼性が向上す
る。
す。先ず、工程Ｄにおいて下地のゲート酸化膜１４を形
成する。例えば、１０００℃の雰囲気で酸素ガスを導入
し半導体領域１３の表面を熱酸化して５０nmの膜厚で成
膜する。次に工程Ｅにおいて基板１１全体にＳｉ3 Ｎ4
膜１５を成膜する。本例ではＬＰＣＶＤ法を採用し、７
５０℃の雰囲気温度でＳｉＨ2 Ｃｌ2 とＮＨ3 の混合ガ
スを導入し３０nmの膜厚で成膜した。Ｓｉ3 Ｎ4 膜１５
はストイチオメトリックな組成を有し極めて緻密であり
ゲート絶縁膜として利用した場合ゲート耐圧を改善でき
る。又、水素原子に対しては拡散阻止性がある。さらに
工程ＦにおいてＳｉ3 Ｎ4 膜１５の表面を１０００℃で
熱酸化し極く薄いゲート酸化膜１６を形成する。この様
にして得られた三層構造のゲート絶縁膜１４，１５及び
１６はゲート耐圧を改善できＴＦＴの信頼性が向上す
る。
【００１８】次に図４はゲート電極形成工程を示す。先
ず、工程Ｇにおいて基板１１全面に渡って第二多結晶シ
リコン薄膜１７を堆積する。本例ではＬＰＣＶＤ法を用
い４００nmの膜厚で成膜した。さらに燐原子のドーピン
グを行ない低抵抗化を図っている。続いて工程Ｈにおい
て、第二多結晶シリコン薄膜１７のパタニングを行ない
ゲート電極１８を形成する。さらに工程Ｉにおいてゲー
ト電極１８をマスクとして三層のゲート絶縁膜１４，１
５及び１６を介しＮ型の不純物例えばＡｓあるいはＰを
イオン注入しＮ- 型のＬＤＤ領域を形成する。
ず、工程Ｇにおいて基板１１全面に渡って第二多結晶シ
リコン薄膜１７を堆積する。本例ではＬＰＣＶＤ法を用
い４００nmの膜厚で成膜した。さらに燐原子のドーピン
グを行ない低抵抗化を図っている。続いて工程Ｈにおい
て、第二多結晶シリコン薄膜１７のパタニングを行ない
ゲート電極１８を形成する。さらに工程Ｉにおいてゲー
ト電極１８をマスクとして三層のゲート絶縁膜１４，１
５及び１６を介しＮ型の不純物例えばＡｓあるいはＰを
イオン注入しＮ- 型のＬＤＤ領域を形成する。
【００１９】図５はソース領域及びドレイン領域の形成
工程を示す。その前に、先ず工程ＪにおいてＳｉ3 Ｎ4
膜１５及びその上の熱酸化膜１６をレジスト１９を介し
てエッチングし所定の形状にパタニングする。このエッ
チングは、例えばＣＦ4 のプラズマエッチングにより行
なう。レジスト１９のアライメントマージンを考慮して
Ｓｉ3 Ｎ4 膜１５はゲート電極１８から若干外側に残さ
れている。Ｓｉ3 Ｎ4膜１５は後工程で行なうコンタク
トホール形成時のエッチングストッパーとなったり水素
拡散処理の障害となる為不要な部分をエッチング除去す
るのである。次に工程Ｋにおいてレジスト２０を介し、
Ｎ型の不純物をイオン注入し高濃度拡散領域Ｎ+ からな
るソース領域Ｓ及びドレイン領域Ｄを形成する。このイ
オン注入の際レジスト２０に対するセルフアライメント
により１．０μｍ程度の幅で低濃度不純物領域Ｎ- が残
されＬＤＤ領域となる。続いて工程Ｌにおいて第一層間
絶縁膜２１が形成される。例えばＣＶＤ法を用い４００
℃の処理温度で６００nm程度の膜厚のＰＳＧを成膜す
る。続いて１０００℃でソース領域Ｓとドレイン領域Ｄ
のアニール処理を行なう。以上で高温プロセスは終了す
る。
工程を示す。その前に、先ず工程ＪにおいてＳｉ3 Ｎ4
膜１５及びその上の熱酸化膜１６をレジスト１９を介し
てエッチングし所定の形状にパタニングする。このエッ
チングは、例えばＣＦ4 のプラズマエッチングにより行
なう。レジスト１９のアライメントマージンを考慮して
Ｓｉ3 Ｎ4 膜１５はゲート電極１８から若干外側に残さ
れている。Ｓｉ3 Ｎ4膜１５は後工程で行なうコンタク
トホール形成時のエッチングストッパーとなったり水素
拡散処理の障害となる為不要な部分をエッチング除去す
るのである。次に工程Ｋにおいてレジスト２０を介し、
Ｎ型の不純物をイオン注入し高濃度拡散領域Ｎ+ からな
るソース領域Ｓ及びドレイン領域Ｄを形成する。このイ
オン注入の際レジスト２０に対するセルフアライメント
により１．０μｍ程度の幅で低濃度不純物領域Ｎ- が残
されＬＤＤ領域となる。続いて工程Ｌにおいて第一層間
絶縁膜２１が形成される。例えばＣＶＤ法を用い４００
℃の処理温度で６００nm程度の膜厚のＰＳＧを成膜す
る。続いて１０００℃でソース領域Ｓとドレイン領域Ｄ
のアニール処理を行なう。以上で高温プロセスは終了す
る。
【００２０】図６は金属配線工程を示す。先ず工程Ｍに
おいて第一層間絶縁膜２１を弗酸等によりウェットエッ
チングし第一コンタクトホール２２を形成する。この第
一コンタクトホール２２はＴＦＴのソース領域Ｓに連通
する。次に工程Ｎにおいてスパッタリングにより基板１
１の全面に対してアルミニウム等からなる金属膜２３を
堆積する。この際第一コンタクトホール２２はアルミニ
ウムにより完全に埋め込まれ、ソース領域Ｓに対する電
気的な導通がとられる。工程Ｏにおいて金属膜２３をパ
タニングし金属配線２４を得る。この金属配線２４はＴ
ＦＴに対する画像信号ラインを構成する。
おいて第一層間絶縁膜２１を弗酸等によりウェットエッ
チングし第一コンタクトホール２２を形成する。この第
一コンタクトホール２２はＴＦＴのソース領域Ｓに連通
する。次に工程Ｎにおいてスパッタリングにより基板１
１の全面に対してアルミニウム等からなる金属膜２３を
堆積する。この際第一コンタクトホール２２はアルミニ
ウムにより完全に埋め込まれ、ソース領域Ｓに対する電
気的な導通がとられる。工程Ｏにおいて金属膜２３をパ
タニングし金属配線２４を得る。この金属配線２４はＴ
ＦＴに対する画像信号ラインを構成する。
【００２１】図７はオーバーパッシベーション膜となる
Ｓｉ3 Ｎ4 膜のパタニング工程を示す。その前に、先ず
工程Ｐにおいて第二層間絶縁膜２５を基板１１の全面に
堆積する。この第二層間絶縁膜２５の成膜は前述した第
一層間絶縁膜の成膜と同条件で行なわれる。場合によっ
てはこの第二層間絶縁膜２５を省く事も可能である。な
お、成膜する場合には第二層間絶縁膜２５を構成するＰ
ＳＧの燐濃度は２〜３重量％程度の低めに設定した方が
好ましい。次に工程ＱにおいてＰ−ＳｉＮ膜２６を基板
１１の全面に堆積する。この成膜はプラズマＣＶＤを用
いて行ない高周波電界を印加した状態でＳｉＨ4 とＮＨ
3 の混合ガスを導入し５０nm以上の膜厚で堆積する。こ
の様にして成膜されたＰ−ＳｉＮ膜２６は水素原子を多
量に含有している点に特徴がある。次に工程Ｒにおいて
Ｐ−ＳｉＮ膜２６をプラズマエッチング等によりパタニ
ングする。特に後工程で第二コンタクトホールが形成さ
れるドレイン領域Ｄの上方から除去する様にしている。
そのまま残っているとエッチングストッパーとなりコン
タクトホールの形成に障害が現われる。Ｐ−ＳｉＮ膜２
６のパタニングに際しては下方に位置するＳｉ3 Ｎ4 膜
１５に対して０．５μｍ以上のマージンをとる事が重要
である。なお、このＰ−ＳｉＮ膜２６の成膜処理及びパ
タニング処理は、場合によっては工程Ｌの直後に行なっ
ても良い。この時同時に水素化処理の為のアニールを行
なっても良い。続いて工程Ｓにおいて第一層間絶縁膜２
１及び第二層間絶縁膜２５の二層構造をエッチングしド
レイン領域Ｄに連通する第二コンタクトホール２７を形
成する。
Ｓｉ3 Ｎ4 膜のパタニング工程を示す。その前に、先ず
工程Ｐにおいて第二層間絶縁膜２５を基板１１の全面に
堆積する。この第二層間絶縁膜２５の成膜は前述した第
一層間絶縁膜の成膜と同条件で行なわれる。場合によっ
てはこの第二層間絶縁膜２５を省く事も可能である。な
お、成膜する場合には第二層間絶縁膜２５を構成するＰ
ＳＧの燐濃度は２〜３重量％程度の低めに設定した方が
好ましい。次に工程ＱにおいてＰ−ＳｉＮ膜２６を基板
１１の全面に堆積する。この成膜はプラズマＣＶＤを用
いて行ない高周波電界を印加した状態でＳｉＨ4 とＮＨ
3 の混合ガスを導入し５０nm以上の膜厚で堆積する。こ
の様にして成膜されたＰ−ＳｉＮ膜２６は水素原子を多
量に含有している点に特徴がある。次に工程Ｒにおいて
Ｐ−ＳｉＮ膜２６をプラズマエッチング等によりパタニ
ングする。特に後工程で第二コンタクトホールが形成さ
れるドレイン領域Ｄの上方から除去する様にしている。
そのまま残っているとエッチングストッパーとなりコン
タクトホールの形成に障害が現われる。Ｐ−ＳｉＮ膜２
６のパタニングに際しては下方に位置するＳｉ3 Ｎ4 膜
１５に対して０．５μｍ以上のマージンをとる事が重要
である。なお、このＰ−ＳｉＮ膜２６の成膜処理及びパ
タニング処理は、場合によっては工程Ｌの直後に行なっ
ても良い。この時同時に水素化処理の為のアニールを行
なっても良い。続いて工程Ｓにおいて第一層間絶縁膜２
１及び第二層間絶縁膜２５の二層構造をエッチングしド
レイン領域Ｄに連通する第二コンタクトホール２７を形
成する。
【００２２】図８は画素電極形成工程を示す。先ず工程
Ｔにおいて、基板１１の全面に渡ってＩＴＯ膜２８をス
パッタリングにより成膜する。この際ＩＴＯ膜は第二コ
ンタクトホール内に埋め込まれドレイン領域Ｄとの電気
的な導通がとられる。次に工程ＵにおいてＩＴＯ膜を所
定の形状にパタニングし画素電極２９を得る。最後に工
程Ｖにおいて４００℃の温度で水素化アニール処理を行
ないＰ−ＳｉＮ膜２６に含有されていた水素原子Ｈを多
結晶シリコン薄膜１３に拡散させる。特に、ＬＤＤ領域
に効率的に拡散できる為ＴＦＴのリーク電流を一層抑制
できる。なお本例では水素化アニール処理を最終工程で
行なったがこれに限られるものではない。例えば、この
水素化アニール処理は工程Ｑの後に行なう事もできる。
Ｔにおいて、基板１１の全面に渡ってＩＴＯ膜２８をス
パッタリングにより成膜する。この際ＩＴＯ膜は第二コ
ンタクトホール内に埋め込まれドレイン領域Ｄとの電気
的な導通がとられる。次に工程ＵにおいてＩＴＯ膜を所
定の形状にパタニングし画素電極２９を得る。最後に工
程Ｖにおいて４００℃の温度で水素化アニール処理を行
ないＰ−ＳｉＮ膜２６に含有されていた水素原子Ｈを多
結晶シリコン薄膜１３に拡散させる。特に、ＬＤＤ領域
に効率的に拡散できる為ＴＦＴのリーク電流を一層抑制
できる。なお本例では水素化アニール処理を最終工程で
行なったがこれに限られるものではない。例えば、この
水素化アニール処理は工程Ｑの後に行なう事もできる。
【００２３】図９は、図２ないし図８に示した製造工程
により作成されたＴＦＴ基板を用いて構成されたアクテ
ィブマトリクス型液晶ディスプレイ装置を表わす要部断
面図である。ＴＦＴ基板１１に対して所定の間隙を介し
ガラス板等からなる対向基板３０が接合している。対向
基板３０の内表面には、ＩＴＯ等からなる対向電極３１
が全面的に成膜されている。両基板１１，３０の間隙内
には液晶層３２が封入されている。この液晶層３２は、
例えばツイスト配向したネマティック液晶材料からな
る。
により作成されたＴＦＴ基板を用いて構成されたアクテ
ィブマトリクス型液晶ディスプレイ装置を表わす要部断
面図である。ＴＦＴ基板１１に対して所定の間隙を介し
ガラス板等からなる対向基板３０が接合している。対向
基板３０の内表面には、ＩＴＯ等からなる対向電極３１
が全面的に成膜されている。両基板１１，３０の間隙内
には液晶層３２が封入されている。この液晶層３２は、
例えばツイスト配向したネマティック液晶材料からな
る。
【００２４】なお、上述した実施例では水素拡散源とな
る保護膜としてプラズマＣＶＤにより成膜されたＰ−Ｓ
ｉＮ膜を用いたが、本発明はこれに限られるものではな
く、以下に列挙するプラズマＣＶＤ膜を用いる事も可能
である。即ち、Ｐ−ＳｉＯ（Ｈ），Ｐ−ＳｉＯＮ
（Ｈ），Ｐ−ＰＳＧ（Ｈ），Ｐ−ＳｉＯＮＰ（Ｈ）等が
挙げられる。なお、（Ｈ）は水素含有膜である事を意味
し、Ｐ−はプラズマＣＶＤ成膜である事を意味してい
る。又、上記実施例では第一及び第二層間絶縁膜として
ＣＶＤ成膜されたＰＳＧを用いたが、これに代えて以下
の材料を用いる事も可能である。即ち、Ｐ−ＳｉＯ
2 （Ｈ），Ｐ−ＳｉＮ（Ｈ），Ｐ−ＳｉＯＮ（Ｈ），Ｐ
−ＰＳＧ（Ｈ），Ｐ−ＳｉＯＮＰ（Ｈ）等が挙げられ
る。さらに、ＣＶＤ成膜されるＳｉＯ2 ，ＳｉＮ，Ｓｉ
ＯＮ，ＳｉＯＮＰ等を用いる事も可能である。又、上記
実施例ではゲート電極として多結晶シリコンを用い配線
電極としてアルミニウムを用いたが、これらに限られる
ものではなく、一般に電極材料として以下のものが使用
可能である。即ち、Ｐｔ，Ａｌ，Ａｌ−Ｓｉ，Ｐｄ，Ａ
ｕ，Ａｇ，Ｍｏ，ＭｏＳｉ，Ｃｒ，ＮｉＣｒ，ＩＴＯ，
Ｔａ，Ｔｉ，Ｗ，Ｐｏｌｙ−Ｓｉ等が挙げられる。最後
に、透明電極材料としては上記実施例で用いたＩＴＯに
加えてＳｎＯ2 等も使用可能である。
る保護膜としてプラズマＣＶＤにより成膜されたＰ−Ｓ
ｉＮ膜を用いたが、本発明はこれに限られるものではな
く、以下に列挙するプラズマＣＶＤ膜を用いる事も可能
である。即ち、Ｐ−ＳｉＯ（Ｈ），Ｐ−ＳｉＯＮ
（Ｈ），Ｐ−ＰＳＧ（Ｈ），Ｐ−ＳｉＯＮＰ（Ｈ）等が
挙げられる。なお、（Ｈ）は水素含有膜である事を意味
し、Ｐ−はプラズマＣＶＤ成膜である事を意味してい
る。又、上記実施例では第一及び第二層間絶縁膜として
ＣＶＤ成膜されたＰＳＧを用いたが、これに代えて以下
の材料を用いる事も可能である。即ち、Ｐ−ＳｉＯ
2 （Ｈ），Ｐ−ＳｉＮ（Ｈ），Ｐ−ＳｉＯＮ（Ｈ），Ｐ
−ＰＳＧ（Ｈ），Ｐ−ＳｉＯＮＰ（Ｈ）等が挙げられ
る。さらに、ＣＶＤ成膜されるＳｉＯ2 ，ＳｉＮ，Ｓｉ
ＯＮ，ＳｉＯＮＰ等を用いる事も可能である。又、上記
実施例ではゲート電極として多結晶シリコンを用い配線
電極としてアルミニウムを用いたが、これらに限られる
ものではなく、一般に電極材料として以下のものが使用
可能である。即ち、Ｐｔ，Ａｌ，Ａｌ−Ｓｉ，Ｐｄ，Ａ
ｕ，Ａｇ，Ｍｏ，ＭｏＳｉ，Ｃｒ，ＮｉＣｒ，ＩＴＯ，
Ｔａ，Ｔｉ，Ｗ，Ｐｏｌｙ−Ｓｉ等が挙げられる。最後
に、透明電極材料としては上記実施例で用いたＩＴＯに
加えてＳｎＯ2 等も使用可能である。
【００２５】
【発明の効果】以上説明した様に、本発明によれば、水
素拡散阻止性を有するゲート絶縁膜であるＳｉ3 Ｎ4 膜
のパタンに対して、水素拡散源となるオーバーパッシベ
ーション膜であるＰ−ＳｉＮ膜のパタンに０．５μｍ以
上のマージンをとる様にしているので、多結晶シリコン
薄膜に対する水素化処理を効率的に行なう事ができると
ともに一旦拡散された水素原子を安定的に捕獲しておく
ことが可能になる。この為、液晶ディスプレイ駆動用Ｔ
ＦＴ基板に形成された多結晶シリコン薄膜トランジスタ
の移動度が大きくなり十分なオン電流あるいは駆動電流
を得る事ができるという効果がある。又、薄膜トランジ
スタのＬＤＤ領域に対しても十分な水素拡散処理を行な
う事ができるので多結晶シリコン薄膜トランジスタのリ
ーク電流を一層抑制する事ができるという効果がある。
この様にして、ＴＦＴ基板上に形成された多数の薄膜ト
ランジスタの電気特性上のばらつきを抑制する事ができ
るという効果がある。
素拡散阻止性を有するゲート絶縁膜であるＳｉ3 Ｎ4 膜
のパタンに対して、水素拡散源となるオーバーパッシベ
ーション膜であるＰ−ＳｉＮ膜のパタンに０．５μｍ以
上のマージンをとる様にしているので、多結晶シリコン
薄膜に対する水素化処理を効率的に行なう事ができると
ともに一旦拡散された水素原子を安定的に捕獲しておく
ことが可能になる。この為、液晶ディスプレイ駆動用Ｔ
ＦＴ基板に形成された多結晶シリコン薄膜トランジスタ
の移動度が大きくなり十分なオン電流あるいは駆動電流
を得る事ができるという効果がある。又、薄膜トランジ
スタのＬＤＤ領域に対しても十分な水素拡散処理を行な
う事ができるので多結晶シリコン薄膜トランジスタのリ
ーク電流を一層抑制する事ができるという効果がある。
この様にして、ＴＦＴ基板上に形成された多数の薄膜ト
ランジスタの電気特性上のばらつきを抑制する事ができ
るという効果がある。
【図１】本発明にかかる液晶ディスプレイ駆動用ＴＦＴ
基板の基本的な構造を示す模式的な断面図である。
基板の基本的な構造を示す模式的な断面図である。
【図２】図１に示す液晶ディスプレイ駆動用ＴＦＴ基板
の製造方法を示す工程図である。
の製造方法を示す工程図である。
【図３】同じく製造方法を示す工程図である。
【図４】同じく製造方法を示す工程図である。
【図５】同じく製造方法を示す工程図である。
【図６】同じく製造方法を示す工程図である。
【図７】同じく製造方法を示す工程図である。
【図８】同じく製造方法を示す工程図である。
【図９】本発明にかかる液晶ディスプレイ装置の要部断
面図である。
面図である。
１ 基板 ２ 多結晶シリコン薄膜 ３ ＳｉＯ2 膜 ４ Ｓｉ3 Ｎ4 膜 ５ 第一層間絶縁膜 ６ 金属配線 ７ 第二層間絶縁膜 ８ 画素電極 ９ Ｐ−ＳｉＮ膜 ３０ 対向基板 ３１ 対向電極 ３２ 液晶層 Ｇ ゲート電極 Ｄ ドレイン領域 Ｓ ソース領域 Ｃｈ チャネル領域 ＬＤＤ 低濃度不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩永 利彦 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 阿部 文明 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (5)
- 【請求項１】 マトリクス状に配列された画素電極とこ
の画素電極に接続された薄膜トランジスタを備えた液晶
ディスプレイ駆動用ＴＦＴ基板において、 前記薄膜トランジスタのゲート電極下にゲート絶縁膜を
隔てて形成された半導体層が多結晶半導体膜からなり、
前記ゲート絶縁膜が少なくともパタニングされた窒化膜
から構成され、前記薄膜トランジスタの上方に設けられ
たプラズマシリコンナイトライドからなるパタニングさ
れた保護膜の端部が前記窒化膜の端部より０．５μｍ以
上広幅である事を特徴とする液晶ディスプレイ駆動用Ｔ
ＦＴ基板。 - 【請求項２】 マトリクス状に配列された画素電極とこ
の画素電極に接続された薄膜トランジスタを備えた液晶
ディスプレイ駆動用ＴＦＴ基板において、 前記薄膜トランジスタのゲート電極下にゲート絶縁膜を
隔てて形成された半導体層が多結晶半導体膜からなり、
前記ゲート絶縁膜が水素拡散阻止性を有するとともに、
前記薄膜トランジスタの上方に設けられた水素拡散源と
なる保護膜の端部が前記ゲート絶縁膜の端部より０．５
μｍ以上広幅である事を特徴とする液晶ディスプレイ駆
動用ＴＦＴ基板。 - 【請求項３】 前記半導体層は、ソース拡散領域又はド
レイン拡散領域の少なくとも一方に隣接した前記ソース
拡散領域又はドレイン拡散領域と同一導電型の低濃度拡
散領域を有している事を特徴とする請求項１あるいは請
求項２記載の液晶ディスプレイ駆動用ＴＦＴ基板。 - 【請求項４】 マトリクス状に配列された画素電極及び
この画素電極に接続された薄膜トランジスタを有するＴ
ＦＴ基板と、対向電極を有し所定の間隙を介してＴＦＴ
基板に接合する対向基板と、該間隙内に封入された液晶
層とを備えた液晶ディスプレイ装置であって、 前記薄膜トランジスタのゲート電極下にゲート絶縁膜を
隔てて形成された半導体層が多結晶半導体膜からなり、
前記ゲート絶縁膜が水素拡散阻止性を有するとともに、
前記薄膜トランジスタの上方に設けられた水素拡散源と
なる保護膜の端部が前記ゲート絶縁膜の端部より０．５
μｍ以上広幅である事を特徴とする液晶ディスプレイ装
置。 - 【請求項５】 前記半導体層は、ソース拡散領域又はド
レイン拡散領域の少なくとも一方に隣接した前記ソース
拡散領域又はドレイン拡散領域と同一導電型の低濃度拡
散領域を有している事を特徴とする請求項４記載の液晶
ディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28046392A JPH0675247A (ja) | 1992-06-25 | 1992-09-25 | 液晶ディスプレイ駆動用ｔｆｔ基板 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19324992 | 1992-06-25 | ||
| JP4-193249 | 1992-06-25 | ||
| JP28046392A JPH0675247A (ja) | 1992-06-25 | 1992-09-25 | 液晶ディスプレイ駆動用ｔｆｔ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675247A true JPH0675247A (ja) | 1994-03-18 |
Family
ID=26507769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28046392A Pending JPH0675247A (ja) | 1992-06-25 | 1992-09-25 | 液晶ディスプレイ駆動用ｔｆｔ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675247A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462403B1 (en) | 1994-05-31 | 2002-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising thin film transistors having a passivation film formed thereon |
| US6573195B1 (en) | 1999-01-26 | 2003-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere |
| KR100390664B1 (ko) * | 1999-12-13 | 2003-07-10 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그의 제조 방법 |
| US7202927B2 (en) | 2001-10-04 | 2007-04-10 | Seiko Epson Corporation | Electrooptic device comprising a silicon nitride film formed directly on the data lines and not existent on a side face of contact holes |
| JP2007311542A (ja) * | 2006-05-18 | 2007-11-29 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタ |
| JP2008021803A (ja) * | 2006-07-12 | 2008-01-31 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタ |
| US7868398B2 (en) | 2003-09-19 | 2011-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN105047567A (zh) * | 2015-08-19 | 2015-11-11 | 武汉华星光电技术有限公司 | 一种薄膜晶体管及其制作方法 |
-
1992
- 1992-09-25 JP JP28046392A patent/JPH0675247A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462403B1 (en) | 1994-05-31 | 2002-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising thin film transistors having a passivation film formed thereon |
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| US6853002B2 (en) | 1999-01-26 | 2005-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US7262432B2 (en) | 1999-01-26 | 2007-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US7605401B2 (en) | 1999-01-26 | 2009-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
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| US7202927B2 (en) | 2001-10-04 | 2007-04-10 | Seiko Epson Corporation | Electrooptic device comprising a silicon nitride film formed directly on the data lines and not existent on a side face of contact holes |
| US7868398B2 (en) | 2003-09-19 | 2011-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8288831B2 (en) | 2003-09-19 | 2012-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method of manufacturing the same, and electronic device having the same |
| JP2007311542A (ja) * | 2006-05-18 | 2007-11-29 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタ |
| JP2008021803A (ja) * | 2006-07-12 | 2008-01-31 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタ |
| CN105047567A (zh) * | 2015-08-19 | 2015-11-11 | 武汉华星光电技术有限公司 | 一种薄膜晶体管及其制作方法 |
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