JPH10253976A - 液晶表示素子 - Google Patents

液晶表示素子

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Publication number
JPH10253976A
JPH10253976A JP5766897A JP5766897A JPH10253976A JP H10253976 A JPH10253976 A JP H10253976A JP 5766897 A JP5766897 A JP 5766897A JP 5766897 A JP5766897 A JP 5766897A JP H10253976 A JPH10253976 A JP H10253976A
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JP
Japan
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electrode
alloy
active layer
insulating layer
silicon active
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Pending
Application number
JP5766897A
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English (en)
Inventor
Toshio Shimizu
俊雄 清水
Tadashi Niimura
忠 新村
Shuichi Saito
秀一 齋藤
Masaaki Kano
正明 加納
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】 【課題】 液晶表示素子の動作および機能を劣化させる
ことなく、低抵抗のＡｌまたはＡｌ合金、もしくはＣｕ
またはＣｕ合金からなる電極配線の使用を可能にし、電
極配線幅の微細化による開口率の向上が達成された、液
晶表示素子を提供することを目的とする。 【解決手段】 電極配線は、ＡｌまたはＡｌ合金、もし
くはＣｕまたはＣｕ合金からなる電極本体と、この電極
本体がゲート絶縁層、シリコン活性層および画素電極と
接触する面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ば
れた少なくとも１種の材料からなる被膜とから形成され
ていることを特徴とする液晶表示素子。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示素子に関
するものである。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）を有する液
晶表示素子（ＬＣＤ）は、ガラス基板と、このガラス基
板上に形成されたボトムゲート型もしくはトップゲート
型のＴＦＴ、および画素電極と、前記ガラス基板に対し
て所望する距離だけ隔てて対向配置されたカラーフィル
ター基板と、前記ガラス基板と前記カラーフィルター基
板の間に封入された液晶とを備えている。
【０００３】前記ガラス基板上には、ＴＦＴとＴＦＴ、
およびＴＦＴと画素電極を接続するための電極配線が設
けられている。電極配線としては、ソース電極、ドレイ
ン電極およびゲート電極がある。ソース電極は、ＴＦＴ
のシリコン活性層に接続されている。ドレイン電極は、
一端が、前記シリコン活性層に前記ソース電極と電気的
に分離して接続され、他端は、ＩＴＯ膜からなる画素電
極に接続されている。ゲート電極は、前記シリコン活性
層にゲート絶縁層を介して接続されている。
【０００４】従来、上述の電極配線に使用されてきた材
料としては、ＭｏＴａ、ＭｏＷ、Ｍｏ、Ｔａ、Ｃｒ、Ｎ
ｂ、Ｗ、Ｔｉ、ＴｉＷなどがある。これらの電極配線材
料は、抵抗率が１０-5から１０-4Ωｃｍの範囲のオーダ
ーである。
【０００５】前述の液晶表示素子において、明度を高く
するためには前記ガラス基板上での画素電極の占める割
合、つまり開口率を向上させることが必要である。この
ため、より抵抗の低い材料からなる電極配線を用いて、
電極配線幅を細くすることが求められている。現在の電
極配線幅としては、１０μｍ程度である。
【０００６】このようなことから、抵抗率が１０-6Ωｃ
ｍのオーダーと、従来のＭｏＴａのような材料よりも低
い、ＡｌまたはＡｌ合金、もしくはＣｕまたはＣｕ合金
を使用することが望まれている。しかし、ＡｌまたはＡ
ｌ合金、もしくはＣｕまたはＣｕ合金をＴＦＴの電極配
線として使用すると、液晶表示素子の製造中および完成
後に、従来の材料では生じなかった以下の問題が生じ
る。
【０００７】（１）ＡｌまたはＡｌ合金の薄膜または電
極が形成されたガラス基板を、エッチングマスクとなる
レジストパターンを形成するために現像液へ浸透させた
際に、ＩＴＯ膜とドレイン電極用のＡｌまたはＡｌ合金
が接触している部分で、酸化還元反応が起きる。この反
応により、Ａｌが酸化してＡｌ2 Ｏ3 絶縁物が生成され
るため、ドレイン電極と画素電極間での導通が取れなく
なる。その結果、前記ＴＦＴのＯＮ、ＯＦＦ制御におい
て画素電極が動作しなくなる。また、前記酸化還元反応
において、ＩＴＯ膜が還元されてＩｎやＳｎが析出し、
画素電極が変質して黒く不透明になる。
【０００８】（２）絶縁膜やパッシベーション膜をＣＶ
Ｄなどで成膜中、ガラス基板の温度は３００℃以上に上
昇する。その際、ＡｌまたはＡｌ合金、もしくはＣｕま
たはＣｕ合金からなるソース電極およびドレイン電極
と、シリコン活性層が接触している部分で、相互拡散が
起きる。その結果、接触部のコンタクト抵抗が増加し
て、ＴＦＴの動作特性が劣化する。
【０００９】（３）絶縁膜やパッシベーション膜をＣＶ
Ｄなどで成膜中に、ガラス基板の温度が３００℃以上に
上昇した際、ＡｌまたはＡｌ合金からなるゲート電極の
表面に、ヒロックと呼ばれる突起が発生する。その結
果、ゲート絶縁層がヒロックによって突き破られ、ゲー
ト電極と前記活性層のチャネル部が短絡して、ＴＦＴが
動作しなくなる。
【００１０】
【発明が解決しようとする課題】上述のように、低抵抗
のＡｌまたはＡｌ合金、もしくはＣｕまたはＣｕ合金
は、電極配線として用いると、液晶表示素子の動作およ
び機能を劣化させるため、液晶表示素子の電極材料とし
ては使用が困難であった。
【００１１】本発明の目的は、液晶表示素子の動作およ
び機能を劣化させることなく、低抵抗のＡｌまたはＡｌ
合金、もしくはＣｕまたはＣｕ合金からなる電極配線の
使用を可能にし、電極配線幅の微細化による開口率の向
上が達成された、液晶表示素子を提供することである。
【００１２】
【課題を解決するための手段】
（１）本発明に係る液晶表示素子は、ガラス基板；前記
ガラス基板上に形成されたゲート電極と、このゲート電
極上に順次形成されたゲート絶縁層、シリコン活性層お
よび高濃度シリコン活性層と、この高濃度シリコン活性
層に互いに電気的に分離して設けられたソース電極、ド
レイン電極とを有するボトムゲート型の薄膜トランジス
タ；および前記ガラス基板上に配置され、前記ドレイン
電極と接続されたＩＴＯ膜からなる画素電極；を具備
し、前記ゲート電極は、ＡｌまたはＡｌ合金からなる電
極本体と、この電極本体の前記ゲート絶縁層と接触する
面のうち、少くとも前記電極本体と前記シリコン活性層
のチャネル部との間に位置する接触面を覆う、ＴｉＮ、
ＭｏＴａ、ＭｏＷから選ばれた少なくとも１種の材料か
らなる被膜とから形成され、前記ソース電極は、Ａｌま
たはＡｌ合金からなる電極本体と、この電極本体の少な
くとも前記高濃度シリコン活性層との接触面を覆う、Ｔ
ｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも１種の
材料からなる被膜とから形成され、前記ドレイン電極
は、ＡｌまたはＡｌ合金からなる電極本体と、この電極
本体の少なくとも前記高濃度シリコン活性層との接触面
および前記画素電極との接触面を覆う、ＴｉＮ、ＭｏＴ
ａ、ＭｏＷから選ばれた少なくとも１種の材料からなる
被膜とから形成されている。
【００１３】（２）本発明に係る液晶表示素子は、ガラ
ス基板；前記ガラス基板上に形成されたゲート電極と、
このゲート電極上に順次形成されたゲート絶縁層、シリ
コン活性層および高濃度シリコン活性層と、この高濃度
シリコン活性層に互いに電気的に分離して設けられたソ
ース電極、ドレイン電極とを有するボトムゲート型の薄
膜トランジスタ；および前記ガラス基板上に配置され、
前記ドレイン電極と接続されたＩＴＯ膜からなる画素電
極；を具備し、前記ゲート電極は、ＣｕまたはＣｕ合金
からなる電極本体と、この電極本体の前記ゲート絶縁層
と接触する面のうち、少くとも前記電極本体と前記シリ
コン活性層のチャネル部との間に位置する接触面を覆
う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも
１種の材料からなる被膜とから形成され、前記ソース電
極は、ＣｕまたはＣｕ合金からなる電極本体と、この電
極本体の少なくとも前記高濃度シリコン活性層との接触
面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少な
くとも１種の材料からなる被膜とから形成され、前記ド
レイン電極は、ＣｕまたはＣｕ合金からなる電極本体
と、この電極本体の少なくとも前記高濃度シリコン活性
層との接触面および前記画素電極との接触面を覆う、Ｔ
ｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも１種の
材料からなる被膜とから形成されている。
【００１４】（３）本発明に係る液晶表示素子は、ガラ
ス基板；前記ガラス基板上に形成されたシリコン活性層
と、このシリコン活性層上に順次形成されたゲート絶縁
層、ゲート電極、第１層間絶縁層および第２層間絶縁層
と、前記第１層間絶縁層上に形成され、前記ゲート絶縁
層および第１層間絶縁層を貫通して、前記シリコン活性
層に互いに電気的に分離して接続された、ソース電極お
よびドレイン電極とを有するトップゲート型の薄膜トラ
ンジスタ；および前記第２層間絶縁層上に配置され、こ
の第２層間絶縁層を貫通して前記ドレイン電極と接続さ
れたＩＴＯ膜からなる画素電極；を具備し、前記ゲート
電極は、ＡｌまたはＡｌ合金からなる電極本体と、この
電極本体の少なくとも前記ゲート絶縁層との接触面を覆
う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも
１種の材料からなる被膜とから形成され、前記ソース電
極は、ＡｌまたはＡｌ合金からなる電極本体と、この電
極本体の少なくとも前記シリコン活性層との接触面を覆
う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも
１種の材料からなる被膜とから形成され、前記ドレイン
電極は、ＡｌまたはＡｌ合金からなる電極本体と、この
電極本体の少なくとも前記シリコン活性層との接触面お
よび前記画素電極との接触面を覆う、ＴｉＮ、ＭｏＴ
ａ、ＭｏＷから選ばれた少なくとも１種の材料からなる
被膜とから形成されている。
【００１５】（４）本発明に係る液晶表示素子は、ガラ
ス基板；前記ガラス基板上に形成されたシリコン活性層
と、このシリコン活性層上に順次形成されたゲート絶縁
層、ゲート電極、第１層間絶縁層および第２層間絶縁層
と、前記第１層間絶縁層上に形成され、前記ゲート絶縁
層および第１層間絶縁層を貫通して、前記シリコン活性
層に互いに電気的に分離して接続された、ソース電極お
よびドレイン電極とを有するトップゲート型の薄膜トラ
ンジスタ；および前記第２層間絶縁層上に配置され、こ
の第２層間絶縁層を貫通して前記ドレイン電極と接続さ
れたＩＴＯ膜からなる画素電極；を具備し、前記ゲート
電極は、ＣｕまたはＣｕ合金からなる電極本体と、この
電極本体の少なくとも前記ゲート絶縁層との接触面を覆
う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも
１種の材料からなる被膜とから形成され、前記ソース電
極は、ＣｕまたはＣｕ合金からなる電極本体と、この電
極本体の少なくとも前記シリコン活性層との接触面を覆
う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも
１種の材料からなる被膜とから形成され、前記ドレイン
電極は、ＣｕまたはＣｕ合金からなる電極本体と、この
電極本体の少なくとも前記シリコン活性層との接触面お
よび前記画素電極との接触面を覆う、ＴｉＮ、ＭｏＴ
ａ、ＭｏＷから選ばれた少なくとも１種の材料からなる
被膜とから形成されている。
【００１６】
【発明の実施の形態】図１は、本発明に係る、ボトムゲ
ート型ＴＦＴを有する液晶表示素子の平面図、図２は断
面図である。液晶表示素子は、ＴＦＴおよび画素電極が
形成されたガラス基板１とカラーフィルター基板２との
間に液晶３が封入された構造をなす。
【００１７】カラーフィルター基板２は、ガラス基板上
に前記画素電極に対応したカラーフィルター４が形成さ
れ、その上に、ＩＴＯ膜５が形成された構造をなす。ガ
ラス基板１上には、ＴＦＴ６と、各ＴＦＴ６に隣接した
ＩＴＯ膜からなる画素電極７が形成されている。前記Ｔ
ＦＴ６は、前記ガラス基板１上の下地コート８の上にゲ
ート電極９が形成され、その上に、第１ゲート絶縁層１
０、第２ゲート絶縁層１１、シリコン活性層１２、チャ
ネル保護膜１３、高濃度シリコン活性層１４、ソース電
極１５およびドレイン電極１６、パッシベーション膜１
７が形成された、ボトムゲート型の構造をなす。前記ソ
ース電極１５およびドレイン電極１６は、前記シリコン
活性層１２のチャネル部１８の両側に、互いに電気的に
分離して設けられている。また、前記画素電極７は、前
記ドレイン電極１６と接続されている。
【００１８】前記ゲート電極９は、ＡｌまたはＡｌ合
金、もしくはＣｕまたはＣｕ合金からなる電極本体９ａ
と、この電極本体９ａが前記第１ゲート絶縁層１０と接
触する面のうち、少くとも前記電極本体９ａと前記チャ
ネル部１８との間に位置する接触面を覆う、ＴｉＮ、Ｍ
ｏＴａ、ＭｏＷから選ばれた少なくとも１種の材料から
なる被膜９ｂとから形成されている。
【００１９】また、前記ソース電極１５は、Ａｌまたは
Ａｌ合金、もしくはＣｕまたはＣｕ合金からなる電極本
体１５ａと、この電極本体１５ａの少なくとも前記高濃
度シリコン活性層１４との接触面を覆う、ＴｉＮ、Ｍｏ
Ｔａ、ＭｏＷから選ばれた少なくとも１種の材料からな
る被膜１５ｂとから形成されている。
【００２０】また、前記ドレイン電極１６は、Ａｌまた
はＡｌ合金、もしくはＣｕまたはＣｕ合金からなる電極
本体１６ａと、この電極本体１６ａの少なくとも前記高
濃度シリコン活性層１４との接触面および前記画素電極
７との接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選
ばれた少なくとも１種の材料からなる被膜１６ｂとから
形成されている。
【００２１】ここで、Ａｌ合金としては、例えばＡｌ−
Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｙ、Ａｌ−Ｎｄからな
る合金等を挙げることができる。また、Ｃｕ合金として
は、例えばＣｕ−Ｔｉ、Ｃｕ−Ｎｂからなる合金等を挙
げることができる。
【００２２】被覆用の材料としては、例えばＴｉＮ、Ｍ
ｏＴａ、ＭｏＷ、Ｍｏ、Ｔａ、Ｎｂ、Ｗ、ＴｉＷ、Ｔ
ｉ、Ｃｒ等を挙げることができる。これらの材料は、バ
リアー層としての効果があり、レジスト現像液中でＩＴ
Ｏ膜と接触していても、接触部分で酸化還元反応が起こ
ることはない。また、ＣＶＤ成膜中などに基板温度が３
００℃以上に上昇しても、シリコン膜との接触部分で相
互拡散が起こることはない。さらに、ＣＶＤ成膜中など
に基板温度が３００℃以上に上昇しても、ヒロックが発
生することはない。前述の被覆用材料のうち、特にＴｉ
Ｎは、Ａｌと同じ条件でドライエッチングできるため、
ＴｉＮを被覆したＡｌ薄膜から、同じマスクを用いた１
回のドライエッチングにより、ＴｉＮ被膜を有するＡｌ
電極を形成することができる。また、前述の被覆用材料
のうち、特にＭｏＴａおよびＭｏＷは、耐薬液性に優
れ、ＩＴＯ膜のエッチングに用いる酸性薬液等に耐える
という利点、および低抵抗であるという利点を有する。
【００２３】また、前記ソース電極１５の被膜１５ｂ
は、前記ソース電極１５が前記高濃度シリコン活性層１
４と接触する面だけでなく、前記ソース電極１５が前記
パッシベーション膜１７と接触する面を覆うように配置
されても良い。さらに、前記ドレイン電極１６の被膜１
６ｂは、前記ドレイン電極１６が前記高濃度シリコン活
性層１４と接触する面だけでなく、前記ドレイン電極１
６が前記パッシベーション膜１７と接触する面を覆うよ
うに配置されても良い。このように前記ソース電極１５
およびドレイン電極１６の表面側に被膜を配置すること
によって、ＡｌまたはＡｌ合金、もしくはＣｕまたはＣ
ｕ合金の可視光に対する高い反射率のために、前記ソー
ス電極１５およびドレイン電極１６の表面が反射して、
液晶表示画面が見にくくなることを防止できる。
【００２４】次に、上述のボトムゲート型ＴＦＴを有す
る液晶表示素子の製造方法を、図３および図４を参照し
て説明する。 （１）ガラス基板１上に、下地コート膜８をＣＶＤ法に
より成膜し、その上に、ゲート電極用の、ＡｌまたはＡ
ｌ合金、もしくはＣｕまたはＣｕ合金からなる薄膜１９
を、図３の（ａ）に示すように、スパッタリング法によ
り成膜する。この薄膜１９の膜厚としては、例えば３０
０〜７００ｎｍにすることが好ましい。
【００２５】（２）ＴｉＮ、ＭｏＴａ、ＭｏＷから選ば
れた少なくとも１種の材料からなる薄膜２０を、図３の
（ｂ）に示すように、スパッタリング法により成膜す
る。この薄膜２０の膜厚としては、例えば２０〜７０ｎ
ｍにすることが好ましい。
【００２６】（３）図示しないマスクを用いてパターニ
ングし、図３の（ｃ）に示すように、ゲート電極９を形
成する。ゲート電極９は、ＡｌまたはＡｌ合金、もしく
はＣｕまたはＣｕ合金からなる電極本体９ａと、この電
極本体９ａのゲート絶縁層と接触する面のうち、少くと
も前記電極本体９ａとシリコン活性層のチャネル部との
間に位置する接触面を覆うように被覆された、ＴｉＮ、
ＭｏＴａ、ＭｏＷから選ばれた少なくとも１種の材料か
らなる被膜９ｂとから形成される。図１および図２に示
す液晶表示素子においては、前記電極本体９ａとシリコ
ン活性層のチャネル部との間に位置する接触面は、図３
の（ｃ）に示すように、前記ゲート電極９の上面とな
る。
【００２７】（４）第１ゲート絶縁層１０、第２ゲート
絶縁膜２１、シリコン膜２２、チャネル保護膜用絶縁膜
をＣＶＤ法により連続成膜する。その後、パターニング
して、図３の（ｄ）に示すように、前記シリコン膜２２
上にチャネル保護膜１３を形成する。
【００２８】（５）高濃度シリコン膜をＣＶＤ法により
成膜し、図示しないマスクを用いてパターニングして、
図３の（ｅ）に示すように、高濃度シリコン活性層１４
を形成した後、前記シリコン膜２２を、前述のマスクを
用いてパターニングして、シリコン活性層１２を形成す
る。また、同様なマスクを用いて、前記第２ゲート絶縁
膜２１をパターニングして、第２ゲート絶縁層１１を形
成する。
【００２９】（６）ＩＴＯ膜をスパッタリング法により
成膜し、パターニングして、図３の（ｆ）に示すように
画素電極７を形成する。 （７）ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくと
も１種の材料からなる薄膜２３をスパッタリング法によ
り、図４の（ｇ）に示すように成膜する。この薄膜２３
の膜厚としては、例えば２０〜７０ｎｍにすることが好
ましい。
【００３０】（８）ＡｌまたはＡｌ合金、もしくはＣｕ
またはＣｕ合金からなる薄膜２４を、スパッタリング法
により、図４の（ｈ）に示すように成膜する。この薄膜
２４の膜厚としては、例えば３００〜７００ｎｍにする
ことが好ましい。
【００３１】（９）図示しないマスクを用いてパターニ
ングして、図４の（ｉ）に示すように、互いに電気的に
分離されたソース電極１５およびドレイン電極１６を、
前記高濃度シリコン活性層１４上に形成する。ソース電
極１５は、ＡｌまたはＡｌ合金、もしくはＣｕまたはＣ
ｕ合金からなる電極本体１５ａと、この電極本体１５ａ
の少なくとも前記高濃度シリコン活性層１４との接触面
を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なく
とも１種の材料からなる被膜１５ｂとから形成される。
また、ドレイン電極１６は、ＡｌまたはＡｌ合金、もし
くはＣｕまたはＣｕ合金からなる電極本体１６ａと、こ
の電極本体１６ａの少なくとも前記高濃度シリコン活性
層１４との接触面および前記画素電極７との接触面を覆
う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも
１種の材料からなる被膜１６ｂとから形成される。
【００３２】（１０）パッシベーション膜用の絶縁膜を
ＣＶＤ法により成膜し、パターニングして、図４の
（ｊ）に示すようにパッシベーション膜１７を形成す
る。 （１１）パッシベーション膜１７まで形成されたガラス
基板１と、別に形成されたカラーフィルター基板２を、
わずかな隙間を残して張合わせた後、その隙間に液晶を
封入する。
【００３３】以上のようにして、前述した図１および図
２に示す構造を有する、ボトムゲート型の液晶表示素子
を製造する。次に、本発明に係るトップゲート型ＴＦＴ
を有する液晶表示素子を、図５を参照して詳細に説明す
る。
【００３４】液晶表示素子は、ＴＦＴおよび画素電極が
形成されたガラス基板２５とカラーフィルター基板２６
との間に液晶２７が封入された構造をなす。カラーフィ
ルター基板２６は、ガラス基板上に前記画素電極に対応
したカラーフィルター２８が形成され、その上に、ＩＴ
Ｏ膜２９が形成された構造をなす。
【００３５】ガラス基板２５上には、ＴＦＴ３０が形成
されている。前記ＴＦＴ３０は、ガラス基板２５上のバ
ッファ層３１の上に、シリコン活性層３２が形成され、
その上に、ゲート絶縁層３３、ゲート電極３４、第１層
間絶縁層３５、ソース電極３６、ドレイン電極３７、第
２層間絶縁層３８、パッシベーション膜３９が形成され
たトップゲート型の構造をなしている。前記ソース電極
３６およびドレイン電極３７は、前記第１層間絶縁層３
５と前記ゲート絶縁層３３を貫通して、前記シリコン活
性層３２に、互いに電気的に分離して接続されている。
画素電極４０は、前記第２層間絶縁層３８上に形成さ
れ、この第２層間絶縁層３８を貫通して、前記ドレイン
電極３７と接続されている。
【００３６】前記ゲート電極３４は、ＡｌまたはＡｌ合
金、もしくはＣｕまたはＣｕ合金からなる電極本体３４
ａと、この電極本体３４ａの少なくとも前記ゲート絶縁
層３３との接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷか
ら選ばれた少なくとも１種の材料からなる被膜３４ｂと
から形成されている。
【００３７】また、前記ソース電極３６は、Ａｌまたは
Ａｌ合金、もしくはＣｕまたはＣｕ合金からなる電極本
体３６ａと、この電極本体３６ａの少なくとも前記シリ
コン活性層３２との接触面を覆う、ＴｉＮ、ＭｏＴａ、
ＭｏＷから選ばれた少なくとも１種の材料からなる被膜
３６ｂとから形成されている。
【００３８】また、前記ドレイン電極３７は、Ａｌまた
はＡｌ合金、もしくはＣｕまたはＣｕ合金からなる電極
本体３７ａと、この電極本体３７ａの少なくとも前記シ
リコン活性層３２との接触面および前記画素電極４０と
の接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれ
た少なくとも１種の材料からなる被膜３７ｂとから形成
されている。
【００３９】ここで、Ａｌ合金としては、例えばＡｌ−
Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｙ、Ａｌ−Ｎｄからな
る合金等を挙げることができる。また、Ｃｕ合金として
は、例えばＣｕ−Ｔｉ、Ｃｕ−Ｎｂからなる合金等を挙
げることができる。
【００４０】被覆用の材料として用いるＴｉＮ、ＭｏＴ
ａ、ＭｏＷはバリアー層としての効果があり、レジスト
現像液中でＩＴＯ膜と接触していても、接触部分で酸化
還元反応が起こることはない。また、ＣＶＤ成膜中など
に基板温度が３００℃以上に上昇しても、シリコン膜と
の接触部分で相互拡散が起こることはない。さらに、Ｃ
ＶＤ成膜中などに基板温度が３００℃以上に上昇して
も、ヒロックが発生することはない。また、ＴｉＮは、
Ａｌと同じ条件でドライエッチングできるため、Ａｌ電
極にＴｉＮを被覆した場合、ドライエッチング法を用い
てＡｌ電極のみの場合と同じ工程数にてパターニングで
きる。
【００４１】なお、被覆用の材料としてその他に、やは
りバリアー層としての効果があるＭｏ、Ｔａ、Ｃｒ、Ｎ
ｂ、Ｗ、Ｔｉ、ＴｉＷから選ばれた少なくとも１種の材
料であっても良い。
【００４２】また、前記ゲート電極３４の被膜３４ｂ
は、前記ゲート電極３４が前記ゲート絶縁層３３と接触
する面だけでなく、前記ゲート電極３４が前記第１層間
絶縁層３５と接触する面を覆うように配置されても良
い。このように前記ゲート電極３４の表面側に被膜を配
置することによって、ＡｌまたはＡｌ合金、もしくはＣ
ｕまたはＣｕ合金の可視光に対する高い反射率のため
に、前記ゲート電極３４の表面が反射して、液晶表示画
面が見にくくなることを防止できる。
【００４３】次に、上述のトップゲート型ＴＦＴを有す
る液晶表示素子の製造方法を、図６、図７および図８を
参照して説明する。 （１）ガラス基板２５上に、バッファ層３１をＣＶＤ法
により成膜し、その上に、アモルファスシリコン膜４１
をＣＶＤ法により、図６の（ａ）に示すように成膜す
る。
【００４４】（２）前記アモルファスシリコン膜４１に
レーザーを照射して、シリコン活性層用のポリシリコン
膜を形成する。その後、図示しないマスクを用いてパタ
ーニングして、図６の（ｂ）に示すように、前記バッフ
ァ層３１の上にシリコン活性層３２を形成する。
【００４５】（３）ゲート絶縁層３３をＣＶＤ法によ
り、図６の（ｃ）に示すように成膜する。 （４）ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくと
も１種の材料からなる薄膜４２を、スパッタリング法に
より、図６の（ｄ）に示すように成膜する。この薄膜４
２の膜厚としては、例えば２０〜７０ｎｍにすることが
好ましい。
【００４６】（５）ＡｌまたはＡｌ合金、もしくはＣｕ
またはＣｕ合金からなる薄膜４３を、スパッタリング法
により、図６の（ｅ）に示すように成膜する。この薄膜
４３の膜厚としては、例えば３００〜７００ｎｍにする
ことが好ましい。
【００４７】（６）図示しないマスクを用いてパターニ
ングし、図７の（ｆ）に示すように、ＡｌまたはＡｌ合
金、もしくはＣｕまたはＣｕ合金からなる電極本体３４
ａと、この電極本体３４ａの少なくとも前記ゲート絶縁
層３３との接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷか
ら選ばれた少なくとも１種の材料からなる被膜３４ｂと
から形成されるゲート電極３４を形成する。
【００４８】（７）ドーパントイオン４４を、図７の
（ｇ）に示すように、シリコン活性層１２に注入する。 （８）第１層間絶縁層３５をＣＶＤ法により、図７の
（ｈ）に示すように成膜する。
【００４９】（９）図示しないマスクを用いてパターニ
ングして、前記第１層間絶縁層３５および前記ゲート絶
縁層３３を貫通して前記シリコン活性層３２に達するコ
ンタクトホール４５を、エッチング法を用いて、図７の
（ｉ）に示すように形成する。
【００５０】（１０）ＴｉＮ、ＭｏＴａ、ＭｏＷから選
ばれた少なくとも１種の材料からなる薄膜４６をスパッ
タリング法により、図７の（ｊ）に示すように成膜す
る。この薄膜４６の膜厚としては、例えば２０〜７０ｎ
ｍにすることが好ましい。続いて、ＡｌまたはＡｌ合
金、もしくは、ＣｕまたはＣｕ合金からなる薄膜４７
を、スパッタリング法により成膜する。この薄膜４７の
膜厚としては、例えば３００〜７００ｎｍにすることが
好ましい。続いて、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ば
れた少なくとも１種の材料からなる薄膜４８をスパッタ
リング法により成膜する。この薄膜４８の膜厚として
は、例えば２０〜７０ｎｍにすることが好ましい。
【００５１】（１１）図示しないマスクを用いてパター
ニングして、図８の（ｋ）に示すように、互いに電気的
に分離されたソース電極３６およびドレイン電極３７
を、前記第１層間絶縁層３５上に形成する。ソース電極
３６は、ＡｌまたはＡｌ合金、もしくはＣｕまたはＣｕ
合金からなる電極本体３６ａと、この電極本体３６ａの
少なくとも前記シリコン活性層３２との接触面を覆う、
ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも１種
の材料からなる被膜３６ｂとから形成される。また、ド
レイン電極３７は、ＡｌまたＡｌ合金、もしくはＣｕま
たはＣｕ合金からなる電極本体３７ａと、この電極本体
３７ａの少なくとも前記シリコン活性層３２との接触面
および画素電極との接触面を覆う、ＴｉＮ、ＭｏＴａ、
ＭｏＷから選ばれた少なくとも１種の材料からなる被膜
３７ｂとから形成される。図５に示す液晶表示素子にお
いては、画素電極が前記ドレイン電極３７と接触する面
は、図８の（ｋ）に示すように、前記ドレイン電極３７
の上面となる。
【００５２】（１２）第２層間絶縁層３８をＣＶＤ法に
より成膜し、その後、図示しないマスクを用いてパター
ニングして、前記第２層間絶縁層３８を貫通して前記ド
レイン電極３７に達するスルーホール４９を、エッチン
グ法を用いて、図８の（ｌ）に示すように、形成する。
【００５３】（１３）スパッタリング法によりＩＴＯ膜
を成膜する。そして、図示しないマスクを用いてパター
ニングして、図８の（ｍ）に示すように、前記ドレイン
電極１６の上面と接触するように、画素電極４０を形成
する。さらに、パッシベーション膜用の絶縁膜をＣＶＤ
法により成膜し、図示しないマスクを用いてパターニン
グして、パッシベーション膜３９を形成する。
【００５４】（１４）パッシベーション膜３９まで形成
されたガラス基板２５と、別に形成されたカラーフィル
ター基板２６を、わずかな隙間を残して張合わせた後、
その隙間に液晶を封入する。
【００５５】以上のようにして、前述した図５に示す構
造を有する、トップゲート型の液晶表示素子を製造す
る。以上、詳述した、本発明に係る液晶表示素子によれ
ば、低抵抗のＡｌまたはＡｌ合金、もしくはＣｕまたは
Ｃｕ合金からなる電極配線を使用しても、ＴｉＮ、Ｍｏ
Ｔａ、ＭｏＷから選ばれた少なくとも１種の材料からな
る被膜を前記電極上に配置することで、液晶表示素子が
正常に動作し、かつ正常な機能が保たれる。
【００５６】つまり、本発明の液晶表示素子を製造する
工程において、ガラス基板をレジスト現像液へ浸透させ
ても、ＩＴＯ膜とＡｌまたはＡｌ合金からなるドレイン
電極は、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なく
とも１種の材料からなる被膜を介して接触しているた
め、接触部分で酸化還元反応は起きない。そのため、Ａ
ｌからＡｌ2 Ｏ3 酸化物が生成されることはなく、ドレ
イン電極と画素電極間の導通は保たれる。その結果、Ｔ
ＦＴのＯＮ、ＯＦＦ制御に合わせて画素電極が正常に動
作する。また、画素電極を構成するＩＴＯ膜も還元され
ず、ＩｎやＳｎも析出されない。その結果、画素電極も
透明度を保持する。さらに、ガラス基板に絶縁膜などを
ＣＶＤ成膜して、基板温度が３００℃以上に上昇して
も、シリコン活性層とＡｌまたはＡｌ合金、もしくはＣ
ｕまたはＣｕ合金からなるソース電極およびドレイン電
極は、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくと
も１種の材料からなる被膜を介して接触しているため、
接触部分で相互拡散は起きない。その結果、接触部のコ
ンタクト抵抗は低く保たれ、ＴＦＴは正常に動作する。
さらに、ガラス基板に絶縁膜などをＣＶＤ成膜して、基
板温度が３００℃以上に上昇しても、ＡｌまたはＡｌ合
金からなるゲート電極表面は、ＴｉＮ、ＭｏＴａ、Ｍｏ
Ｗから選ばれた少なくとも１種の材料からなる被膜が配
置されているため、表面にヒロックは発生しない。その
結果、ＡｌまたはＡｌ合金からなるゲート電極とシリコ
ン活性層のチャネル部の間の絶縁は保たれ、ＴＦＴは正
常に動作する。
【００５７】以上の結果、低抵抗のＡｌまたはＡｌ合
金、もしくはＣｕまたはＣｕ合金からなる電極配線の使
用を可能にし、電極配線幅を微細化できる。そして、開
口率が向上した液晶表示素子を提供することができる。
【００５８】
【実施例】以下、本発明の実施例を前述の図面を参照し
て具体的に説明する。 （実施例１）前述の図１および図２に示す構造のボトム
ゲート型の液晶表示素子を製造した。
【００５９】本実施例の液晶表示素子の製造方法を、前
述の図３および図４を参照しながら、説明する。 （１）ガラス基板１上に、下地コート膜８としてＳｉＯ
2 を、ＣＶＤ法により図３の（ａ）に示すように成膜
し、その上に、ゲート電極用の５００ｎｍの膜厚のＡｌ
薄膜１９を、スパッタリング法により成膜した。
【００６０】（２）５０ｎｍの膜厚のＴｉＮ薄膜２０
を、図３の（ｂ）に示すように、スパッタリング法によ
り成膜した。 （３）図示しないマスクを用いてパターニングし、図３
の（ｃ）に示すように、Ａｌからなる電極本体９ａと、
この電極本体９ａがゲート絶縁層と接触する面のうち、
少くとも前記電極本体９ａとシリコン活性層のチャネル
部との間に位置する接触面を覆うＴｉＮ被覆９ｂを有す
る、幅が約５μｍのゲート電極９を形成した。本実施例
の液晶表示素子においては、前記電極本体９ａとシリコ
ン活性層のチャネル部との間に位置する接触面は、図３
の（ｃ）に示すように、前記ゲート電極９の上面とな
る。
【００６１】（４）第１ゲート絶縁層用のＳｉＯ2 膜１
０、第２ゲート絶縁膜用のｇ−ＳｉＮx 膜２１、シリコ
ン活性層用のアモルファスシリコン膜２２、チャネル保
護膜用のＳｉＮx 膜を、ＣＶＤ法により連続成膜した。
その後、パターニングして、図３の（ｄ）に示すよう
に、前記アモルファスシリコン膜２２上にチャネル保護
膜１３を形成した。
【００６２】（５）高濃度シリコン活性層用のｎ+ アモ
ルファスシリコン膜をＣＶＤ法により成膜し、パターニ
ングして、図３の（ｅ）に示すように、高濃度シリコン
活性層１４を形成し、同時に、前記アモルファスシリコ
ン膜２２をパターニングして、シリコン活性層１３を形
成した。また、同時に、前記第２ゲート絶縁膜２１をパ
ターニングして、第２ゲート絶縁層１１を形成した。
【００６３】（６）画素電極用のＩＴＯ膜を、スパッタ
リング法により成膜し、パターニングして、図３の
（ｆ）に示すように画素電極７を形成した。 （７）５０ｎｍの膜厚のＴｉＮ薄膜２３をスパッタリン
グ法により、図４の（ｇ）に示すように成膜した。
【００６４】（８）５００ｎｍの膜厚のＡｌ薄膜２４
を、スパッタリング法により、図４の（ｈ）に示すよう
に成膜した。 （９）図示しないマスクを用いてパターニングして、図
４の（ｉ）に示すように、互いに電気的に分離された、
幅が約５μｍのソース電極１５およびドレイン電極１６
を、前記高濃度シリコン活性層１４上に形成した。そし
て、ソース電極１５は、Ａｌ電極本体１５ａと、この電
極本体１５ａの少なくとも前記高濃度シリコン活性層１
４との接触面を覆うＴｉＮ被膜１５ｂとから形成された
構造とした。また、ドレイン電極１６は、Ａｌ電極本体
１６ａと、この電極本体１６ａの少なくとも前記高濃度
シリコン活性層１４との接触面および前記画素電極７と
の接触面を覆うＴｉＮ被膜１６ａとから形成された構造
とした。
【００６５】（１０）パッシベーション膜用のＳｉＮx
膜をＣＶＤ法により成膜し、パターニングして、図４の
（ｊ）に示すようにパッシベーション膜１７を形成し
た。 （１１）パッシベーション膜１７まで形成されたガラス
基板１と、別に形成されたカラーフィルター基板２を、
わずかな隙間を残して張合わせた後、その隙間に液晶を
封入した。
【００６６】以上のようにして、前述した図１および図
２に示す構造をなす、Ａｌ電極配線にＴｉＮ被膜を配置
した、ボトムゲート型の液晶表示素子を製造した。本実
施例の液晶表示素子においては、ゲート電極９は、Ａｌ
電極本体９ａと、この電極本体９ａがゲート絶縁層１０
と接触する面のうち、少くとも前記電極本体９ａとシリ
コン活性層１２のチャネル部１８との間に位置する接触
面を覆うＴｉＮ被膜９ｂとから形成されている。また、
ソース電極１５は、Ａｌ電極本体１５ａと、この電極本
体１５ａの少なくとも高濃度シリコン活性層１４との接
触面を覆うＴｉＮ被膜１５ｂとから形成されている。ま
た、ドレイン電極１６は、Ａｌ電極本体１６ａと、この
電極本体１６ａの少なくとも前記高濃度シリコン活性層
１４との接触面および画素電極７との接触面を覆うＴｉ
Ｎ被膜１６ｂとから形成されている。
【００６７】本実施例の液晶表示素子を製造する工程に
おいては、ガラス基板１をレジスト現像液へ浸透させて
も、ドレイン電極１６とＩＴＯ膜からなる画素電極７が
接触している部分で酸化還元反応は起きず、ＡｌからＡ
ｌ2 Ｏ3 酸化物が生成されることはなかった。その結
果、ドレイン電極１６と画素電極７間の導通は保たれ、
ＴＦＴのＯＮ、ＯＦＦ制御に合わせて画素電極７が正常
に動作した。また、画素電極７を構成するＩＴＯ膜も還
元されず、ＩｎやＳｎも析出されなかった。その結果、
画素電極７も透明度を保持した。さらに、ガラス基板１
に絶縁膜などをＣＶＤ成膜して基板温度が３００℃以上
に上昇しても、ソース電極１５およびドレイン電極１６
と高濃度シリコン活性層１４との間で相互拡散は起きな
かった。その結果、ソース電極１５およびドレイン電極
１６と高濃度シリコン活性層１４との間のコンタクト抵
抗が低く保たれ、ＴＦＴが正常に動作した。さらに、ガ
ラス基板１に絶縁膜などをＣＶＤ成膜して基板温度が３
００℃以上に上昇しても、ゲート電極９表面にヒロック
は発生しなかった。その結果、ゲート電極９とシリコン
活性層１２との間の絶縁が保たれ、ＴＦＴが正常に動作
した。
【００６８】以上の結果、本実施例の液晶表示素子にお
いて、液晶表示素子の動作および機能を劣化させること
なく、５μｍという細い電極配線幅が実現され、開孔率
が１０％向上された液晶表示素子が実現できた。
【００６９】（実施例２）前記電極材料をＡｌからＣｕ
に換えた以外は、実施例１と同じ条件にて、前述の図１
および図２に示す構造をなす、ボトムゲート型の液晶表
示素子を製造した。
【００７０】本実施例の液晶表示素子においては、ゲー
ト電極９は、Ｃｕ電極本体９ａと、この電極本体９ａが
ゲート絶縁層１０と接触する面のうち、少くとも前記電
極本体９ａとシリコン活性層１２のチャネル部１８との
間に位置する接触面を覆うＴｉＮ被膜９ｂとから形成さ
れている。また、ソース電極１５は、Ｃｕ電極本体１５
ａと、この電極本体１５ａの少なくとも高濃度シリコン
活性層１４との接触面を覆うＴｉＮ被膜１５ｂとから形
成されている。また、ドレイン電極１６は、Ｃｕ電極本
体１６ａと、この電極本体１６ａの少なくとも前記高濃
度シリコン活性層１４との接触面および画素電極７との
接触面を覆うＴｉＮ被膜１６ｂとから形成されている。
【００７１】本実施例の液晶表示素子を製造する工程に
おいては、ガラス基板１に絶縁膜などをＣＶＤ成膜して
基板温度が３００℃以上に上昇しても、ソース電極１５
およびドレイン電極１６と高濃度シリコン活性層１４と
の間で相互拡散は起きなかった。そして、ソース電極１
５およびドレイン電極１６と前記高濃度シリコン活性層
１４との間のコンタクト抵抗が低く保たれ、ＴＦＴが正
常に動作した。
【００７２】以上の結果、液晶表示素子の動作および機
能を劣化させることなく、５μｍという細い電極配線幅
が実現され、開孔率が１０％向上された液晶表示素子が
実現できた。
【００７３】（実施例３）前述の図５に示す構造のトッ
プゲート型の液晶表示素子を製造した。本実施例の液晶
表示素子の製造方法を、前述の図６、図７および図８を
参照しながら、説明する。
【００７４】（１）ガラス基板２５上に、バッファ層３
１としてＳｉＯ2 膜をＣＶＤ法により成膜し、その上
に、アモルファスシリコン膜４１をＣＶＤ法により、図
６の（ａ）に示すように成膜した。
【００７５】（２）前記アモルファスシリコン膜４１に
エキシマレーザーを照射して、シリコン活性層用のポリ
シリコン膜を形成した。その後、図示しないマスクを用
いてパターニングして、図６の（ｂ）に示すように、前
記バッファ層３１の上に、シリコン活性層３２を形成し
た。
【００７６】（３）ゲート絶縁層用のＳｉＯ2 膜をＣＶ
Ｄ法により成膜して、図６の（ｃ）に示すようにゲート
絶縁層３３を形成した。 （４）５０ｎｍの膜厚のＭｏＴａ薄膜４２を、スパッタ
リング法により、図６の（ｄ）に示すように成膜した。
【００７７】（５）３００ｎｍの膜厚のＣｕ薄膜４３
を、スパッタリング法により、図６の（ｅ）に示すよう
に成膜した。 （６）図示しないマスクを用いてパターニングして、図
７の（ｆ）に示すように、Ｃｕ電極本体３４ａと、この
電極本体３４ａの少なくとも前記ゲート絶縁層３３との
接触面を覆うＭｏＴａ被膜３４ｂとから形成された、幅
が約５μｍのゲート電極３４を形成した。
【００７８】（７）ＰＨ3 ／Ｈ2 などのドーパントイオ
ン４４を、図７の（ｇ）に示すように、シリコン活性層
３２に注入した。 （８）第１層間絶縁層用ＳｉＯ2 膜をＣＶＤ法により成
膜して、図７の（ｈ）に示すように、第１層間絶縁層３
５を形成した。
【００７９】（９）図示しないマスクを用いてパターニ
ングして、前記第１層間絶縁層３５および前記ゲート絶
縁層３３を貫通して、前記シリコン活性層３２に達する
コンタクトホール４５を、図７の（ｉ）に示すように、
形成した。
【００８０】（１０）５０ｎｍの膜厚のＭｏＴａ薄膜４
６を、スパッタリング法により、図７の（ｊ）に示すよ
うに成膜した。続いて、３００ｎｍの膜厚のＣｕ薄膜４
７をスパッタリング法により成膜した。続いて、５０ｎ
ｍの膜厚のＭｏＴａ薄膜４８をスパッタリング法により
成膜した。
【００８１】（１１）図示しないマスクを用いてパター
ニングして、図８の（ｋ）に示すように、互いに電気的
に分離された、幅が約５μｍのソース電極３６およびド
レイン電極３７を、前記第１層間絶縁層３５上に形成し
た。そして、ソース電極３６は、Ｃｕ電極本体３６ａ
と、この電極本体３６ａの少なくとも前記シリコン活性
層３２との接触面を覆うＭｏＴａ被膜３６ｂとから形成
された構造とした。また、ドレイン電極３７は、Ｃｕ電
極本体３７ａと、この電極本体３７ａの少なくとも前記
シリコン活性層３７ａとの接触面および画素電極との接
触面を覆うＭｏＴａ被膜３７ｂとから形成された構造と
した。本実施例の液晶表示素子においては、画素電極が
前記ドレイン電極３７と接触する面は、図８の（ｋ）に
示すように、前記ドレイン電極３７の上面となる。
【００８２】（１２）第２層間絶縁層用ＳｉＯ2 膜をＣ
ＶＤ法により成膜し、その後、図示しないマスクを用い
てパターニングして、図８の（ｌ）に示すように、第２
層間絶縁層３８、およびこの第２層間絶縁層３８を貫通
して前記ドレイン電極３７に達するスルーホール４９を
形成した。
【００８３】（１３）スパッタリング法によりＩＴＯ膜
を成膜した。そして、図示しないマスクを用いてパター
ニングして、図８の（ｍ）に示すように、前記ドレイン
電極３７の上面と接触するように、画素電極４０を形成
した。さらに、パッシベーション膜用のＳｉＮx 膜をＣ
ＶＤ法により成膜し、図示しないマスクを用いてパター
ニングして、パッシベーション膜３９を形成した。
【００８４】（１４）パッシベーション膜３９まで形成
されたガラス基板２５と、別に形成されたカラーフィル
ター基板２６を、わずかな隙間を残して張合わせた後、
その隙間に液晶を封入した。
【００８５】以上のようにして、前述した図５に示す構
造をなす、Ｃｕ電極配線にＭｏＴａ被膜を配置した、ト
ップゲート型の液晶表示素子を製造した。本実施例の液
晶表示素子においては、ゲート電極３４は、Ｃｕ電極本
体３４ａと、この電極本体３４ａの少なくともゲート絶
縁層３３との接触面を覆うＭｏＴａ被膜３４ｂとから形
成されている。ソース電極３６は、Ｃｕ電極本体３６ａ
と、この電極本体３６ａの少なくともシリコン活性層３
２との接触面を覆うＭｏＴａ被膜３６ｂとから形成され
ている。また、ドレイン電極３７は、Ｃｕ電極本体３７
ａと、この電極本体３７ａの少なくとも前記シリコン活
性層３２との接触面および画素電極４０との接触面を覆
うＭｏＴａ被膜３７ｂとから形成されている。
【００８６】本実施例の液晶表示素子を製造する工程に
おいては、ガラス基板２５に絶縁膜などをＣＶＤ成膜し
て基板温度が３００℃以上に上昇しても、ソース電極３
６およびドレイン電極３７とシリコン活性層３２との間
で相互拡散は起きなかった。そして、ソース電極３６お
よびドレイン電極３７とシリコン活性層３２との間のコ
ンタクト抵抗が低く保たれ、ＴＦＴが正常に動作した。
【００８７】以上の結果、本実施例の液晶表示素子にお
いて、液晶表示素子の動作および機能を劣化させること
なく、５μｍという細い電極配線幅が実現され、開孔率
が１０％向上された液晶表示素子が実現できた。
【００８８】（実施例４）前記電極材料をＣｕからＡｌ
に換えた以外は、実施例３と同じ条件にて、前述の図５
に示す構造をなす、トップゲート型の液晶表示素子を製
造した。
【００８９】本実施例の液晶表示素子においては、ゲー
ト電極３４は、Ａｌ電極本体３４ａと、この電極本体３
４ａの少なくともゲート絶縁層３３との接触面を覆うＭ
ｏＴａ被膜３４ｂとから形成されている。ソース電極３
６は、Ａｌ電極本体３６ａと、この電極本体３６ａの少
なくともシリコン活性層３２との接触面を覆うＭｏＴａ
被膜３４ｂとから形成されている。また、ドレイン電極
３７は、Ａｌ電極本体３７ａと、この電極本体３７ａの
少なくとも前記シリコン活性層３２との接触面および画
素電極４０との接触面を覆うＭｏＴａ被膜３７ｂとから
形成されている。
【００９０】本実施例の液晶表示素子を製造する工程に
おいては、ガラス基板２５をレジスト現像液へ浸透させ
ても、ドレイン電極２５とＩＴＯ膜からなる画素電極４
０が接触している部分で酸化還元反応は起きず、Ａｌか
らＡｌ2 Ｏ3 酸化物が生成されることはなかった。その
結果、ドレイン電極３７と画素電極４０間の導通は保た
れ、ＴＦＴのＯＮ、ＯＦＦ制御に合わせて画素電極４０
が正常に動作した。また、画素電極４０を構成するＩＴ
Ｏ膜も還元されず、ＩｎやＳｎも析出されなかった。そ
の結果、画素電極４０も透明度を保持した。さらに、ガ
ラス基板２５に絶縁膜などをＣＶＤ成膜して基板温度が
３００℃以上に上昇しても、ソース電極３６およびドレ
イン電極３７とシリコン活性層３２との間で相互拡散は
起きなかった。その結果、ソース電極３６およびドレイ
ン電極３７とシリコン活性層３２との間のコンタクト抵
抗が低く保たれ、ＴＦＴが正常に動作した。さらに、ガ
ラス基板２５に絶縁膜などをＣＶＤ成膜して基板温度が
３００℃以上に上昇しても、ゲート電極３４表面にヒロ
ックは発生しなかった。その結果、ゲート電極３４とシ
リコン活性層３２との間の絶縁が保たれ、ＴＦＴが正常
に動作した。
【００９１】以上の結果、本実施例の液晶表示素子にお
いて、液晶表示素子の動作および機能を劣化させること
なく、５μｍという細い電極配線幅が実現され、開孔率
が１０％向上された液晶表示素子が実現できた。
【００９２】
【発明の効果】以上詳述したように、本発明によれば、
液晶表示素子の動作および機能を劣化させることなく、
低抵抗のＡｌまたはＡｌ合金、もしくは、ＣｕまたはＣ
ｕ合金からなる電極配線の使用を可能にし、電極配線幅
の微細化による開口率の向上が達成された、液晶表示素
子を提供することができる。その結果、明度が高く、消
費電力が低減されて長寿命の液晶表示素子を提供できる
等の効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るボトムゲート型液晶表示素子を示
す平面図。
【図２】本発明に係るボトムゲート型液晶表示素子を示
す断面図。
【図３】本発明に係るボトムゲート型液晶表示素子の製
造工程を示す断面図。
【図４】本発明に係るボトムゲート型液晶表示素子の製
造工程を示す断面図。
【図５】本発明に係るトップゲート型液晶表示素子を示
す断面図。
【図６】本発明に係るトップゲート型液晶表示素子の製
造工程を示す断面図。
【図７】本発明に係るトップゲート型液晶表示素子の製
造工程を示す断面図。
【図８】本発明に係るトップゲート型液晶表示素子の製
造工程を示す断面図。
【符号の説明】
１、２５…ガラス基板、 ６、３０…薄膜トランジスタ、 ７、３５…画素電極、 ９、３４…ゲート電極、 ９ｂ、１５ｂ、１６ｂ、３４ｂ、３６ｂ、３７ｂ…被
膜、 １０、３３…ゲート絶縁膜、 １１、３２…シリコン活性層、 １４…高濃度シリコン活性層、 １５、３６…ソース電極、 １６、３７…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｕ (72)発明者 加納 正明 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ガラス基板；前記ガラス基板上に形成さ
    れたゲート電極と、このゲート電極上に順次形成された
    ゲート絶縁層、シリコン活性層および高濃度シリコン活
    性層と、この高濃度シリコン活性層に互いに電気的に分
    離して設けられたソース電極、ドレイン電極とを有する
    ボトムゲート型の薄膜トランジスタ；および前記ガラス
    基板上に配置され、前記ドレイン電極と接続されたＩＴ
    Ｏ膜からなる画素電極；を具備し、 前記ゲート電極は、ＡｌまたはＡｌ合金からなる電極本
    体と、この電極本体の前記ゲート絶縁層と接触する面の
    うち、少くとも前記電極本体と前記シリコン活性層のチ
    ャネル部との間に位置する接触面を覆う、ＴｉＮ、Ｍｏ
    Ｔａ、ＭｏＷから選ばれた少なくとも１種の材料からな
    る被膜とから形成され、 前記ソース電極は、ＡｌまたはＡｌ合金からなる電極本
    体と、この電極本体の少なくとも前記高濃度シリコン活
    性層との接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから
    選ばれた少なくとも１種の材料からなる被膜とから形成
    され、 前記ドレイン電極は、ＡｌまたはＡｌ合金からなる電極
    本体と、この電極本体の少なくとも前記高濃度シリコン
    活性層との接触面および前記画素電極との接触面を覆
    う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも
    １種の材料からなる被膜とから形成されていることを特
    徴とする液晶表示素子。
  2. 【請求項２】 ガラス基板；前記ガラス基板上に形成さ
    れたゲート電極と、このゲート電極上に順次形成された
    ゲート絶縁層、シリコン活性層および高濃度シリコン活
    性層と、この高濃度シリコン活性層に互いに電気的に分
    離して設けられたソース電極、ドレイン電極とを有する
    ボトムゲート型の薄膜トランジスタ；および前記ガラス
    基板上に配置され、前記ドレイン電極と接続されたＩＴ
    Ｏ膜からなる画素電極；を具備し、 前記ゲート電極は、ＣｕまたはＣｕ合金からなる電極本
    体と、この電極本体の前記ゲート絶縁層と接触する面の
    うち、少くとも前記電極本体と前記シリコン活性層のチ
    ャネル部との間に位置する接触面を覆う、ＴｉＮ、Ｍｏ
    Ｔａ、ＭｏＷから選ばれた少なくとも１種の材料からな
    る被膜とから形成され、 前記ソース電極は、ＣｕまたはＣｕ合金からなる電極本
    体と、この電極本体の少なくとも前記高濃度シリコン活
    性層との接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから
    選ばれた少なくとも１種の材料からなる被膜とから形成
    され、 前記ドレイン電極は、ＣｕまたはＣｕ合金からなる電極
    本体と、この電極本体の少なくとも前記高濃度シリコン
    活性層との接触面および前記画素電極との接触面を覆
    う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも
    １種の材料からなる被膜とから形成されていることを特
    徴とする液晶表示素子。
  3. 【請求項３】 ガラス基板；前記ガラス基板上に形成さ
    れたシリコン活性層と、このシリコン活性層上に順次形
    成されたゲート絶縁層、ゲート電極、第１層間絶縁層お
    よび第２層間絶縁層と、前記第１層間絶縁層上に形成さ
    れ、前記ゲート絶縁層および第１層間絶縁層を貫通し
    て、前記シリコン活性層に互いに電気的に分離して接続
    された、ソース電極およびドレイン電極とを有するトッ
    プゲート型の薄膜トランジスタ；および前記第２層間絶
    縁層上に配置され、この第２層間絶縁層を貫通して前記
    ドレイン電極と接続されたＩＴＯ膜からなる画素電極；
    を具備し、 前記ゲート電極は、ＡｌまたはＡｌ合金からなる電極本
    体と、この電極本体の少なくとも前記ゲート絶縁層との
    接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた
    少なくとも１種の材料からなる被膜とから形成され、 前記ソース電極は、ＡｌまたはＡｌ合金からなる電極本
    体と、この電極本体の少なくとも前記シリコン活性層と
    の接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれ
    た少なくとも１種の材料からなる被膜とから形成され、 前記ドレイン電極は、ＡｌまたはＡｌ合金からなる電極
    本体と、この電極本体の少なくとも前記シリコン活性層
    との接触面および前記画素電極との接触面を覆う、Ｔｉ
    Ｎ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも１種の材
    料からなる被膜とから形成されていることを特徴とする
    液晶表示素子。
  4. 【請求項４】 ガラス基板；前記ガラス基板上に形成さ
    れたシリコン活性層と、このシリコン活性層上に順次形
    成されたゲート絶縁層、ゲート電極、第１層間絶縁層お
    よび第２層間絶縁層と、前記第１層間絶縁層上に形成さ
    れ、前記ゲート絶縁層および第１層間絶縁層を貫通し
    て、前記シリコン活性層に互いに電気的に分離して接続
    された、ソース電極およびドレイン電極とを有するトッ
    プゲート型の薄膜トランジスタ；および前記第２層間絶
    縁層上に配置され、この第２層間絶縁層を貫通して前記
    ドレイン電極と接続されたＩＴＯ膜からなる画素電極；
    を具備し、 前記ゲート電極は、ＣｕまたはＣｕ合金からなる電極本
    体と、この電極本体の少なくとも前記ゲート絶縁層との
    接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれた
    少なくとも１種の材料からなる被膜とから形成され、 前記ソース電極は、ＣｕまたはＣｕ合金からなる電極本
    体と、この電極本体の少なくとも前記シリコン活性層と
    の接触面を覆う、ＴｉＮ、ＭｏＴａ、ＭｏＷから選ばれ
    た少なくとも１種の材料からなる被膜とから形成され、 前記ドレイン電極は、ＣｕまたはＣｕ合金からなる電極
    本体と、この電極本体の少なくとも前記シリコン活性層
    との接触面および前記画素電極との接触面を覆う、Ｔｉ
    Ｎ、ＭｏＴａ、ＭｏＷから選ばれた少なくとも１種の材
    料からなる被膜とから形成されていることを特徴とする
    液晶表示素子。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212012B1 (en) * 1997-03-10 2001-04-03 Semiconductor Energy Laboratory Co., Ltd. Laser optical apparatus
JP2001250958A (ja) * 1999-12-28 2001-09-14 Nec Corp アクティブマトリックス基板およびその製造方法
WO2001082273A1 (fr) * 2000-04-21 2001-11-01 Seiko Epson Corporation Dispositif electro-optique
US6529251B2 (en) 1999-02-23 2003-03-04 Sharp Kabushiki Kaisha Liquid crystal display device and method of manufacturing the same
JP2004133422A (ja) * 2002-09-03 2004-04-30 Lg Philips Lcd Co Ltd 液晶表示装置用アレイ基板とその製造方法
US7115904B2 (en) 2004-02-24 2006-10-03 Seiko Epson Corporation Method of manufacturing organic electroluminescent device, organic electroluminescent device, substrate for organic electroluminescent device, and electronic apparatus
JP2007311809A (ja) * 2003-12-22 2007-11-29 Samsung Sdi Co Ltd フラットパネルディスプレイ装置及びその製造方法
CN100371810C (zh) * 2002-01-02 2008-02-27 三星电子株式会社 布线结构、利用该布线结构的薄膜晶体管基片及其制造方法
US7352004B2 (en) 2004-10-26 2008-04-01 Samsung Electronics Co., Ltd. Thin film transistor array panel and method for manufacturing the same
KR100883769B1 (ko) * 2002-11-08 2009-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
WO2010073824A1 (ja) * 2008-12-26 2010-07-01 シャープ株式会社 表示パネル用の基板、及びそれを備えた表示パネル
JP2012103698A (ja) * 2011-11-15 2012-05-31 Getner Foundation Llc 液晶表示装置及びその製造方法
US8514340B2 (en) 2002-11-08 2013-08-20 Lg Display Co., Ltd. Method of fabricating array substrate having double-layered patterns
JP2014179622A (ja) * 2008-12-05 2014-09-25 Semiconductor Energy Lab Co Ltd 半導体装置、液晶表示モジュール及び電子機器
JP2017097383A (ja) * 2008-12-03 2017-06-01 株式会社半導体エネルギー研究所 液晶表示装置
JP2020167416A (ja) * 2009-10-09 2020-10-08 株式会社半導体エネルギー研究所 半導体装置

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212012B1 (en) * 1997-03-10 2001-04-03 Semiconductor Energy Laboratory Co., Ltd. Laser optical apparatus
US6529251B2 (en) 1999-02-23 2003-03-04 Sharp Kabushiki Kaisha Liquid crystal display device and method of manufacturing the same
JP2001250958A (ja) * 1999-12-28 2001-09-14 Nec Corp アクティブマトリックス基板およびその製造方法
US6825891B2 (en) 2000-04-21 2004-11-30 Seiko Epson Corporation Electro-optical device having storage capacitor laminated between data line and pixel electrode
WO2001082273A1 (fr) * 2000-04-21 2001-11-01 Seiko Epson Corporation Dispositif electro-optique
US6597413B2 (en) 2000-04-21 2003-07-22 Seiko Epson Corporation Electro-optical device having two storage capacitor electrodes overlapping scanning lines
US6665024B2 (en) 2000-04-21 2003-12-16 Seiko Epson Corporation Electro-optical device having storage capacitor laminated between TFT and data line
CN100371810C (zh) * 2002-01-02 2008-02-27 三星电子株式会社 布线结构、利用该布线结构的薄膜晶体管基片及其制造方法
JP2004133422A (ja) * 2002-09-03 2004-04-30 Lg Philips Lcd Co Ltd 液晶表示装置用アレイ基板とその製造方法
US7652740B2 (en) 2002-09-03 2010-01-26 Lg Display Co., Ltd. Array substrate for LCD device having dual metal-layer gate and data lines and manufacturing method thereof
KR100883769B1 (ko) * 2002-11-08 2009-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
US8514340B2 (en) 2002-11-08 2013-08-20 Lg Display Co., Ltd. Method of fabricating array substrate having double-layered patterns
JP2007311809A (ja) * 2003-12-22 2007-11-29 Samsung Sdi Co Ltd フラットパネルディスプレイ装置及びその製造方法
US7115904B2 (en) 2004-02-24 2006-10-03 Seiko Epson Corporation Method of manufacturing organic electroluminescent device, organic electroluminescent device, substrate for organic electroluminescent device, and electronic apparatus
US7352004B2 (en) 2004-10-26 2008-04-01 Samsung Electronics Co., Ltd. Thin film transistor array panel and method for manufacturing the same
US7767478B2 (en) 2004-10-26 2010-08-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and method for manufacturing the same
US11175542B2 (en) 2008-12-03 2021-11-16 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US10838264B2 (en) 2008-12-03 2020-11-17 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US10095071B2 (en) 2008-12-03 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device including transistor which includes oxide semiconductor
JP2017097383A (ja) * 2008-12-03 2017-06-01 株式会社半導体エネルギー研究所 液晶表示装置
US9201280B2 (en) 2008-12-05 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8999750B2 (en) 2008-12-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014179622A (ja) * 2008-12-05 2014-09-25 Semiconductor Energy Lab Co Ltd 半導体装置、液晶表示モジュール及び電子機器
KR20180080710A (ko) * 2008-12-05 2018-07-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102227761A (zh) * 2008-12-26 2011-10-26 夏普株式会社 显示面板用的基板和具有它的显示面板
WO2010073824A1 (ja) * 2008-12-26 2010-07-01 シャープ株式会社 表示パネル用の基板、及びそれを備えた表示パネル
JP2020167416A (ja) * 2009-10-09 2020-10-08 株式会社半導体エネルギー研究所 半導体装置
US11367793B2 (en) 2009-10-09 2022-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11695080B2 (en) 2009-10-09 2023-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2012103698A (ja) * 2011-11-15 2012-05-31 Getner Foundation Llc 液晶表示装置及びその製造方法

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