JPH0778996A - 表示素子基板用半導体装置の製造方法 - Google Patents
表示素子基板用半導体装置の製造方法Info
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- JPH0778996A JPH0778996A JP24629393A JP24629393A JPH0778996A JP H0778996 A JPH0778996 A JP H0778996A JP 24629393 A JP24629393 A JP 24629393A JP 24629393 A JP24629393 A JP 24629393A JP H0778996 A JPH0778996 A JP H0778996A
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Abstract
(57)【要約】
【目的】 表示素子基板用半導体装置に形成される薄膜
トランジスタの水素化効率を改善する。 【構成】 表示素子基板用半導体装置は画素電極１、薄
膜トランジスタ２、配線３が集積的に形成されている。
かかる表示素子基板用半導体装置を製造する為に、先ず
最初に絶縁基板４上に半導体薄膜５を形成する薄膜工程
を行なう。次に半導体薄膜５を素子領域として薄膜トラ
ンジスタ２を形成するトランジスタ工程を行なう。次に
素子領域を被覆する様に層間絶縁膜７を形成する絶縁工
程を行なう。続いて層間絶縁膜７に対して厚み方向に深
くなる程濃度が高くなる様に水素を導入する水素導入工
程を行なう。その後層間絶縁膜７の上に水素遮断層８を
形成する遮断工程を行なう。最後に層間絶縁膜７に分布
している水素をその濃度勾配に従って素子領域の半導体
薄膜５中に拡散させるアニール工程を行なう。
トランジスタの水素化効率を改善する。 【構成】 表示素子基板用半導体装置は画素電極１、薄
膜トランジスタ２、配線３が集積的に形成されている。
かかる表示素子基板用半導体装置を製造する為に、先ず
最初に絶縁基板４上に半導体薄膜５を形成する薄膜工程
を行なう。次に半導体薄膜５を素子領域として薄膜トラ
ンジスタ２を形成するトランジスタ工程を行なう。次に
素子領域を被覆する様に層間絶縁膜７を形成する絶縁工
程を行なう。続いて層間絶縁膜７に対して厚み方向に深
くなる程濃度が高くなる様に水素を導入する水素導入工
程を行なう。その後層間絶縁膜７の上に水素遮断層８を
形成する遮断工程を行なう。最後に層間絶縁膜７に分布
している水素をその濃度勾配に従って素子領域の半導体
薄膜５中に拡散させるアニール工程を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、半導体薄膜を素子領域
とする薄膜トランジスタと、該薄膜トランジスタにより
駆動される画素電極と、該薄膜トランジスタの配線とが
集積的に形成された表示素子基板用半導体装置の製造方
法に関する。より詳しくは、多結晶半導体薄膜の水素化
処理技術に関する。
とする薄膜トランジスタと、該薄膜トランジスタにより
駆動される画素電極と、該薄膜トランジスタの配線とが
集積的に形成された表示素子基板用半導体装置の製造方
法に関する。より詳しくは、多結晶半導体薄膜の水素化
処理技術に関する。
【０００２】
【従来の技術】図１１を参照して、従来の水素化処理方
法を簡潔に説明する。図示する様に、絶縁基板１０１の
表面には半導体薄膜（例えば多結晶シリコン薄膜）１０
２が所定の形状にパタニングされており素子領域を形成
する。半導体薄膜１０２には不純物が高濃度に拡散され
たソース領域Ｓとドレイン領域Ｄとが形成されており両
者の間にチャネル領域Ｃｈが設けられる。チャネル領域
Ｃｈの上方にはゲート酸化膜１０３及びゲート窒化膜１
０４を介してゲート電極Ｇが形成されており、薄膜トラ
ンジスタ（ＴＦＴ）を構成する。このＴＦＴは第１層間
絶縁膜１０５により被覆されている。この第１層間絶縁
膜１０５に設けられた第１コンタクトホールを介して配
線１０６がソース領域Ｓに電気接続されている。第１層
間絶縁膜１０５の上にはさらに追加の層間絶縁膜（第２
層間絶縁膜）１０７が成膜される。この第２層間絶縁膜
１０７の上にはＩＴＯ等の透明導電膜からなる画素電極
１０８がパタニング形成されており、第２コンタクトホ
ールを介してＴＦＴのドレイン領域Ｄに電気接続されて
いる。第２層間絶縁膜１０７の表面にはオーバーパッシ
ベーション膜としてＰ−ＳｉＮ膜１０９がパタニング形
成される。Ｐ−ＳｉＮ膜１０９は比較的ポーラスな構造
を有するとともに相当量の水素原子を含有しており、水
素供給源となる。ＴＦＴを形成した後Ｐ−ＳｉＮ膜１０
９を成膜しアニールを行なう事により、水素原子が拡散
し第２層間絶縁膜１０７、第１層間膜１０５、ゲート酸
化膜１０３等を通過して半導体薄膜１０２中に導入でき
る。水素化処理によって導入された水素原子は半導体薄
膜１０２を構成する多結晶シリコンの結晶粒界に拡散
し、ダングリングボンドと結合する為、トラップ密度は
小さくなり障壁ポテンシャルが低くなる。この為多結晶
シリコンＴＦＴ内でのキャリヤ移動度が高くなりオン電
流を増加できる。又トラップ準位が減少する事によりリ
ーク電流を抑制できる。さらには、導入された水素原子
の一部は多結晶シリコン層とゲート酸化膜の境界にある
界面準位とも結合するので、トランジスタの閾値電圧を
低くできる。
法を簡潔に説明する。図示する様に、絶縁基板１０１の
表面には半導体薄膜（例えば多結晶シリコン薄膜）１０
２が所定の形状にパタニングされており素子領域を形成
する。半導体薄膜１０２には不純物が高濃度に拡散され
たソース領域Ｓとドレイン領域Ｄとが形成されており両
者の間にチャネル領域Ｃｈが設けられる。チャネル領域
Ｃｈの上方にはゲート酸化膜１０３及びゲート窒化膜１
０４を介してゲート電極Ｇが形成されており、薄膜トラ
ンジスタ（ＴＦＴ）を構成する。このＴＦＴは第１層間
絶縁膜１０５により被覆されている。この第１層間絶縁
膜１０５に設けられた第１コンタクトホールを介して配
線１０６がソース領域Ｓに電気接続されている。第１層
間絶縁膜１０５の上にはさらに追加の層間絶縁膜（第２
層間絶縁膜）１０７が成膜される。この第２層間絶縁膜
１０７の上にはＩＴＯ等の透明導電膜からなる画素電極
１０８がパタニング形成されており、第２コンタクトホ
ールを介してＴＦＴのドレイン領域Ｄに電気接続されて
いる。第２層間絶縁膜１０７の表面にはオーバーパッシ
ベーション膜としてＰ−ＳｉＮ膜１０９がパタニング形
成される。Ｐ−ＳｉＮ膜１０９は比較的ポーラスな構造
を有するとともに相当量の水素原子を含有しており、水
素供給源となる。ＴＦＴを形成した後Ｐ−ＳｉＮ膜１０
９を成膜しアニールを行なう事により、水素原子が拡散
し第２層間絶縁膜１０７、第１層間膜１０５、ゲート酸
化膜１０３等を通過して半導体薄膜１０２中に導入でき
る。水素化処理によって導入された水素原子は半導体薄
膜１０２を構成する多結晶シリコンの結晶粒界に拡散
し、ダングリングボンドと結合する為、トラップ密度は
小さくなり障壁ポテンシャルが低くなる。この為多結晶
シリコンＴＦＴ内でのキャリヤ移動度が高くなりオン電
流を増加できる。又トラップ準位が減少する事によりリ
ーク電流を抑制できる。さらには、導入された水素原子
の一部は多結晶シリコン層とゲート酸化膜の境界にある
界面準位とも結合するので、トランジスタの閾値電圧を
低くできる。
【０００３】
【発明が解決しようとする課題】上述した従来技術にお
いて、拡散源として用いられたＰ−ＳｉＮ膜１０９は水
素をある程度含有している為、画素電極１０８を構成す
るＩＴＯと還元反応を起す惧れがある。これを防ぐ為、
ＩＴＯと近接するＰ−ＳｉＮ膜の部分をフォトリソグラ
フィ及びエッチングで除去する必要があり、工程が複雑
化しコストと時間を要する。又、Ｐ−ＳｉＮ膜１０９に
含有された水素は第２層間絶縁膜１０７、第１層間絶縁
膜１０５、ゲート酸化膜１０３等を介して拡散される
為、半導体薄膜１０２に対する水素化効率が低い。さら
に、Ｐ−ＳｉＮ膜を除去した部分は水素化効率が一層悪
くなる為、ＴＦＴの特性がばらつくという課題がある。
加えて、水素拡散源として用いられるＰ−ＳｉＮ膜１０
９は強い膜応力を有しており、素子領域に作用してトラ
ンジスタ特性を変動もしくは劣化させるという課題があ
る。なお、他の水素化処理技術として水素プラズマ中に
ＴＦＴを暴露して水素を導入する方法も試みられてい
る。しかしながら、Ｐ−ＳｉＮ膜を水素供給源とする方
法と同様に、特別な装置や追加工程等余分なコストと時
間がかかるという課題がある。
いて、拡散源として用いられたＰ−ＳｉＮ膜１０９は水
素をある程度含有している為、画素電極１０８を構成す
るＩＴＯと還元反応を起す惧れがある。これを防ぐ為、
ＩＴＯと近接するＰ−ＳｉＮ膜の部分をフォトリソグラ
フィ及びエッチングで除去する必要があり、工程が複雑
化しコストと時間を要する。又、Ｐ−ＳｉＮ膜１０９に
含有された水素は第２層間絶縁膜１０７、第１層間絶縁
膜１０５、ゲート酸化膜１０３等を介して拡散される
為、半導体薄膜１０２に対する水素化効率が低い。さら
に、Ｐ−ＳｉＮ膜を除去した部分は水素化効率が一層悪
くなる為、ＴＦＴの特性がばらつくという課題がある。
加えて、水素拡散源として用いられるＰ−ＳｉＮ膜１０
９は強い膜応力を有しており、素子領域に作用してトラ
ンジスタ特性を変動もしくは劣化させるという課題があ
る。なお、他の水素化処理技術として水素プラズマ中に
ＴＦＴを暴露して水素を導入する方法も試みられてい
る。しかしながら、Ｐ−ＳｉＮ膜を水素供給源とする方
法と同様に、特別な装置や追加工程等余分なコストと時
間がかかるという課題がある。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は効率的な水素化処理が可能な表示素
子基板用半導体装置の製造方法を提供する事を目的とす
る。かかる目的を達成する為に以下の手段を講じた。即
ち、画素電極、薄膜トランジスタ及び配線が集積的に形
成された表示素子基板用半導体装置を本発明に従って以
下の工程により製造するものである。先ず最初に、絶縁
基板上に半導体薄膜を形成する薄膜工程を行なう。次
に、該半導体薄膜を素子領域として薄膜トランジスタを
形成するトランジスタ工程を行なう。続いて、該素子領
域を被覆する様に層間絶縁膜を形成する絶縁工程を行な
う。次に該層間絶縁膜に対して厚み方向に深くなる程濃
度が高くなる様に水素を導入する水素導入工程を行な
う。次に該層間絶縁膜の上に水素遮断層を形成する遮断
工程を行なう。最後に、該層間絶縁膜に分布している水
素をその濃度勾配に従って素子領域の半導体薄膜中に拡
散させるアニール工程を行なう。なお、前記水素導入工
程はイオン注入法により所定の濃度勾配で水素を該層間
絶縁膜に導入するものである。
題に鑑み、本発明は効率的な水素化処理が可能な表示素
子基板用半導体装置の製造方法を提供する事を目的とす
る。かかる目的を達成する為に以下の手段を講じた。即
ち、画素電極、薄膜トランジスタ及び配線が集積的に形
成された表示素子基板用半導体装置を本発明に従って以
下の工程により製造するものである。先ず最初に、絶縁
基板上に半導体薄膜を形成する薄膜工程を行なう。次
に、該半導体薄膜を素子領域として薄膜トランジスタを
形成するトランジスタ工程を行なう。続いて、該素子領
域を被覆する様に層間絶縁膜を形成する絶縁工程を行な
う。次に該層間絶縁膜に対して厚み方向に深くなる程濃
度が高くなる様に水素を導入する水素導入工程を行な
う。次に該層間絶縁膜の上に水素遮断層を形成する遮断
工程を行なう。最後に、該層間絶縁膜に分布している水
素をその濃度勾配に従って素子領域の半導体薄膜中に拡
散させるアニール工程を行なう。なお、前記水素導入工
程はイオン注入法により所定の濃度勾配で水素を該層間
絶縁膜に導入するものである。
【０００５】本発明の一態様によれば、前記水素導入工
程の後該層間絶縁膜上に該薄膜トランジスタに対する配
線をパタニング形成する配線工程と、該配線を被覆する
様に追加の層間絶縁膜を形成する追加絶縁工程と、該追
加の層間絶縁膜に対して厚み方向に深くなる程濃度が高
くなる様に水素を導入する追加水素導入工程と、該追加
の層間絶縁膜の上に画素電極をパタニング形成する画素
電極形成工程とを行なう。
程の後該層間絶縁膜上に該薄膜トランジスタに対する配
線をパタニング形成する配線工程と、該配線を被覆する
様に追加の層間絶縁膜を形成する追加絶縁工程と、該追
加の層間絶縁膜に対して厚み方向に深くなる程濃度が高
くなる様に水素を導入する追加水素導入工程と、該追加
の層間絶縁膜の上に画素電極をパタニング形成する画素
電極形成工程とを行なう。
【０００６】他の態様によれば、前記遮断工程の前に該
層間絶縁膜上に薄膜トランジスタに対する配線をパタニ
ング形成する配線工程を行なう。この場合、前記遮断工
程は該水素遮断層として該配線を被覆する追加の層間絶
縁膜を形成する工程となる。前記遮断工程の後、該追加
の層間絶縁膜の上に画素電極をパタニング形成する画素
電極形成工程を行なう。
層間絶縁膜上に薄膜トランジスタに対する配線をパタニ
ング形成する配線工程を行なう。この場合、前記遮断工
程は該水素遮断層として該配線を被覆する追加の層間絶
縁膜を形成する工程となる。前記遮断工程の後、該追加
の層間絶縁膜の上に画素電極をパタニング形成する画素
電極形成工程を行なう。
【０００７】別の態様によれば、前記絶縁工程の後該層
間絶縁膜の上に薄膜トランジスタに対する配線及び画素
電極を形成する配線・画素電極形成工程を行なう。
間絶縁膜の上に薄膜トランジスタに対する配線及び画素
電極を形成する配線・画素電極形成工程を行なう。
【０００８】
【作用】本発明においては、薄膜トランジスタの素子領
域に直接接する層間絶縁膜内に水素を予め導入する。さ
らにその上にキャップ膜として水素を逃さない遮断層を
形成する。この遮断層は例えばＳｉＮ膜からなり、下地
の層間絶縁膜に含有される水素より少ない水素濃度を有
する。この状態でアニールを行ない素子領域を構成する
半導体薄膜中に水素を拡散させ水素化効率を高めようと
するものである。特にこの中で、水素拡散源となる層間
絶縁膜中の水素濃度分布を素子領域に近い程高くなる様
に設定する。そして、この水素濃度分布を得る為、水素
イオン注入を実施する事を特徴とする。
域に直接接する層間絶縁膜内に水素を予め導入する。さ
らにその上にキャップ膜として水素を逃さない遮断層を
形成する。この遮断層は例えばＳｉＮ膜からなり、下地
の層間絶縁膜に含有される水素より少ない水素濃度を有
する。この状態でアニールを行ない素子領域を構成する
半導体薄膜中に水素を拡散させ水素化効率を高めようと
するものである。特にこの中で、水素拡散源となる層間
絶縁膜中の水素濃度分布を素子領域に近い程高くなる様
に設定する。そして、この水素濃度分布を得る為、水素
イオン注入を実施する事を特徴とする。
【０００９】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示素子基板用
半導体装置の製造方法を示したものであり、完成品の状
態を表わす断面図である。図示する様に、完成した状態
では、表示素子基板用半導体装置は、画素電極１と薄膜
トランジスタ（ＴＦＴ）２と、配線３とが集積的に形成
されている。かかる構成を有する表示素子基板用半導体
装置は以下の工程により製造される。先ず第１に、石英
等からなる絶縁基板４上に半導体薄膜５を形成する薄膜
工程を行なう。この半導体薄膜５は例えば多結晶シリコ
ンからなる。次に、この半導体薄膜５を素子領域として
薄膜トランジスタ２を形成するトランジスタ工程を行な
う。具体的には、この薄膜トランジスタ２は素子領域に
形成されたソース領域Ｓ、ドレイン領域Ｄ、及びゲート
絶縁膜６を介して積層されたゲート電極Ｇとから構成さ
れている。
詳細に説明する。図１は本発明にかかる表示素子基板用
半導体装置の製造方法を示したものであり、完成品の状
態を表わす断面図である。図示する様に、完成した状態
では、表示素子基板用半導体装置は、画素電極１と薄膜
トランジスタ（ＴＦＴ）２と、配線３とが集積的に形成
されている。かかる構成を有する表示素子基板用半導体
装置は以下の工程により製造される。先ず第１に、石英
等からなる絶縁基板４上に半導体薄膜５を形成する薄膜
工程を行なう。この半導体薄膜５は例えば多結晶シリコ
ンからなる。次に、この半導体薄膜５を素子領域として
薄膜トランジスタ２を形成するトランジスタ工程を行な
う。具体的には、この薄膜トランジスタ２は素子領域に
形成されたソース領域Ｓ、ドレイン領域Ｄ、及びゲート
絶縁膜６を介して積層されたゲート電極Ｇとから構成さ
れている。
【００１０】次に該素子領域を被覆する様に第１層間絶
縁膜７を形成する絶縁工程を行なう。この第１層間絶縁
膜７は例えばＰＳＧから構成される。なおＰＳＧの代わ
りに、Ｐ−ＳｉＮ：Ｈ、Ｐ−ＳｉＯＮ：Ｈ、Ｐ−ＳｉＯ
2 ：Ｈ等を使用しても良い。次に第１層間絶縁膜７に対
して厚み方向に深くなる程濃度が高くなる様に水素を導
入する水素導入工程を行なう。例えば、この水素導入工
程はイオン注入法により所定の濃度勾配で水素を第１層
間絶縁膜７に導入する事により行なう。水素イオンの加
速エネルギーを適当に設定する事により所望の濃度勾配
が得られる。その後第１層間絶縁膜７の上に水素遮断層
８を形成する遮断工程を行なう。この水素遮断層８は例
えばＳｉＮ層からなる。最後に、第１層間絶縁膜７に分
布している水素をその濃度勾配に従って素子領域の半導
体薄膜５中に拡散させるアニール工程を行なう。
縁膜７を形成する絶縁工程を行なう。この第１層間絶縁
膜７は例えばＰＳＧから構成される。なおＰＳＧの代わ
りに、Ｐ−ＳｉＮ：Ｈ、Ｐ−ＳｉＯＮ：Ｈ、Ｐ−ＳｉＯ
2 ：Ｈ等を使用しても良い。次に第１層間絶縁膜７に対
して厚み方向に深くなる程濃度が高くなる様に水素を導
入する水素導入工程を行なう。例えば、この水素導入工
程はイオン注入法により所定の濃度勾配で水素を第１層
間絶縁膜７に導入する事により行なう。水素イオンの加
速エネルギーを適当に設定する事により所望の濃度勾配
が得られる。その後第１層間絶縁膜７の上に水素遮断層
８を形成する遮断工程を行なう。この水素遮断層８は例
えばＳｉＮ層からなる。最後に、第１層間絶縁膜７に分
布している水素をその濃度勾配に従って素子領域の半導
体薄膜５中に拡散させるアニール工程を行なう。
【００１１】なお本例では、前記水素導入工程の後当該
第１層間絶縁膜７上に薄膜トランジスタのソース領域Ｓ
に対する配線３をパタニング形成する配線工程を行なっ
ている。又、該配線３を被覆する様に追加の層間絶縁膜
（第２層間絶縁膜）９を形成する追加絶縁工程を行なっ
ている。又、この第２層間絶縁膜９に対して厚み方向に
深くなる程濃度が高くなる様に水素を導入する追加水素
導入工程も実施している。この様に本例では、第１層間
絶縁膜７及び第２層間絶縁膜９の両方に水素を導入して
水素化効率を一層高くする様にしている。なお第２層間
絶縁膜９の上に画素電極１をパタニング形成する画素電
極形成工程も行なっている。この結果、前述したキャッ
プ膜として機能する水素遮断層８と画素電極１は同一の
第２層間絶縁膜９上に位置する事になる。本例ではこの
第２層間絶縁膜９は第１層間絶縁膜７と同様にＰＳＧか
ら構成されている。
第１層間絶縁膜７上に薄膜トランジスタのソース領域Ｓ
に対する配線３をパタニング形成する配線工程を行なっ
ている。又、該配線３を被覆する様に追加の層間絶縁膜
（第２層間絶縁膜）９を形成する追加絶縁工程を行なっ
ている。又、この第２層間絶縁膜９に対して厚み方向に
深くなる程濃度が高くなる様に水素を導入する追加水素
導入工程も実施している。この様に本例では、第１層間
絶縁膜７及び第２層間絶縁膜９の両方に水素を導入して
水素化効率を一層高くする様にしている。なお第２層間
絶縁膜９の上に画素電極１をパタニング形成する画素電
極形成工程も行なっている。この結果、前述したキャッ
プ膜として機能する水素遮断層８と画素電極１は同一の
第２層間絶縁膜９上に位置する事になる。本例ではこの
第２層間絶縁膜９は第１層間絶縁膜７と同様にＰＳＧか
ら構成されている。
【００１２】図２は、アニール工程前における層間絶縁
膜中での深さ方向水素濃度分布（デプスプロファイル）
を示している。図示する様に第１層間絶縁膜７に対して
厚み方向に深くなる程濃度が高くなる様に水素が導入さ
れている。かかるデプスプロファイルはイオン注入法に
より達成可能である。図示する水素分布カーブから明ら
かな様に、第１層間絶縁膜７の表面における水素濃度Ａ
０は、第１層間絶縁膜７と半導体薄膜５の境界面におけ
る水素濃度Ｂ０に比べて小さくなっている。同様に、第
２層間絶縁膜９においても表面水素濃度は第２層間絶縁
膜９と第１層間絶縁膜７の界面における水素濃度よりも
小さくなっている。
膜中での深さ方向水素濃度分布（デプスプロファイル）
を示している。図示する様に第１層間絶縁膜７に対して
厚み方向に深くなる程濃度が高くなる様に水素が導入さ
れている。かかるデプスプロファイルはイオン注入法に
より達成可能である。図示する水素分布カーブから明ら
かな様に、第１層間絶縁膜７の表面における水素濃度Ａ
０は、第１層間絶縁膜７と半導体薄膜５の境界面におけ
る水素濃度Ｂ０に比べて小さくなっている。同様に、第
２層間絶縁膜９においても表面水素濃度は第２層間絶縁
膜９と第１層間絶縁膜７の界面における水素濃度よりも
小さくなっている。
【００１３】図３はアニール工程後の水素分布カーブを
示す模式図である。図示する様に、第１層間絶縁膜７に
おいて半導体薄膜５に近い側の水素濃度Ｂ１は初期水素
濃度Ｂ０に対して減少しており、この分が半導体薄膜５
側に拡散している事が分かる。又、第２層間絶縁膜９に
おいても第１層間絶縁膜７に近い側で水素濃度が減少し
ており、この分が第１層間絶縁膜７側に拡散している。
従って、第１層間絶縁膜７の表面側における水素濃度Ａ
１も初期水素濃度Ａ０に比べ増大している。この様に、
第１層間絶縁膜７は半導体薄膜５に対する１次水素供給
源となっており、第２層間絶縁膜９は第１層間絶縁膜７
に対する２次水素供給源となっている。
示す模式図である。図示する様に、第１層間絶縁膜７に
おいて半導体薄膜５に近い側の水素濃度Ｂ１は初期水素
濃度Ｂ０に対して減少しており、この分が半導体薄膜５
側に拡散している事が分かる。又、第２層間絶縁膜９に
おいても第１層間絶縁膜７に近い側で水素濃度が減少し
ており、この分が第１層間絶縁膜７側に拡散している。
従って、第１層間絶縁膜７の表面側における水素濃度Ａ
１も初期水素濃度Ａ０に比べ増大している。この様に、
第１層間絶縁膜７は半導体薄膜５に対する１次水素供給
源となっており、第２層間絶縁膜９は第１層間絶縁膜７
に対する２次水素供給源となっている。
【００１４】図４は水素化処理後における薄膜トランジ
スタのドレイン電流（ＩＤＳ）／ゲート電圧（ＶＧＳ）
特性を示している。比較の為、図１に示した本発明にか
かる水素化処理を施した場合と、図１１に示した従来の
水素化処理を施した場合における特性をグラフ化してい
る。なおこのサンプル薄膜トランジスタはチャネル長が
５μｍであり、チャネル幅５μｍである。グラフから明
らかな様に、本発明法により水素化処理を施された薄膜
トランジスタは従来法により水素化処理を施された薄膜
トランジスタに比べオフ状態におけるリーク電流が減少
している一方、オン状態における駆動電流が増大してい
る。従って、本発明にかかる水素化処理方法は従来法に
比べ水素化効率が高い事が分かる。
スタのドレイン電流（ＩＤＳ）／ゲート電圧（ＶＧＳ）
特性を示している。比較の為、図１に示した本発明にか
かる水素化処理を施した場合と、図１１に示した従来の
水素化処理を施した場合における特性をグラフ化してい
る。なおこのサンプル薄膜トランジスタはチャネル長が
５μｍであり、チャネル幅５μｍである。グラフから明
らかな様に、本発明法により水素化処理を施された薄膜
トランジスタは従来法により水素化処理を施された薄膜
トランジスタに比べオフ状態におけるリーク電流が減少
している一方、オン状態における駆動電流が増大してい
る。従って、本発明にかかる水素化処理方法は従来法に
比べ水素化効率が高い事が分かる。
【００１５】次に図５〜図８の工程図を参照して、本発
明にかかる表示素子基板用半導体装置製造方法の具体例
を詳細に説明する。先ず最初に図５の工程Ａで石英等か
らなる絶縁基板４上に半導体薄膜５をパタニング形成す
る。本例ではこの半導体薄膜５は多結晶シリコンから構
成されている。次に工程Ｂで、半導体薄膜５の上にゲー
ト絶縁膜６を形成する。本例ではこのゲート絶縁膜６は
ＳｉＯ2 ／Ｓｉ3 Ｎ4／ＳｉＯ2 の三層構造を有してい
る。この場合上側のＳｉＯ2 は熱酸化法により形成さ
れ、Ｓｉ3 Ｎ4 はＬＰＣＶＤ法により成膜される。次
に、工程Ｃにおいてゲート絶縁膜６の上にゲート電極Ｇ
を形成する。このゲート電極ＧはＬＰＣＶＤ法により多
結晶シリコンを成膜し且つ低抵抗化を行なった後、所定
の形状にパタニングしたものである。この後イオン注入
等により所定の不純物を半導体薄膜５中にドーピングし
ソース領域Ｓ及びドレイン領域Ｄを形成して、ＴＦＴ２
を設ける。次に工程ＤにおいてＴＦＴ２が形成された素
子領域を第１層間絶縁膜７で被覆する。本例ではこの第
１層間絶縁膜７はＣＶＤ法により成膜されたＰＳＧから
なる。続いて工程Ｅにおいて第１層間絶縁膜７に対し水
素をイオン注入する。例えば５×１０15／cm2 程度のド
ーズ量でイオン注入を行ない、所望の水素濃度分布を達
成する。即ち第１層間絶縁膜７の厚み方向に深くなる程
濃度が高くなる様に水素が導入される。
明にかかる表示素子基板用半導体装置製造方法の具体例
を詳細に説明する。先ず最初に図５の工程Ａで石英等か
らなる絶縁基板４上に半導体薄膜５をパタニング形成す
る。本例ではこの半導体薄膜５は多結晶シリコンから構
成されている。次に工程Ｂで、半導体薄膜５の上にゲー
ト絶縁膜６を形成する。本例ではこのゲート絶縁膜６は
ＳｉＯ2 ／Ｓｉ3 Ｎ4／ＳｉＯ2 の三層構造を有してい
る。この場合上側のＳｉＯ2 は熱酸化法により形成さ
れ、Ｓｉ3 Ｎ4 はＬＰＣＶＤ法により成膜される。次
に、工程Ｃにおいてゲート絶縁膜６の上にゲート電極Ｇ
を形成する。このゲート電極ＧはＬＰＣＶＤ法により多
結晶シリコンを成膜し且つ低抵抗化を行なった後、所定
の形状にパタニングしたものである。この後イオン注入
等により所定の不純物を半導体薄膜５中にドーピングし
ソース領域Ｓ及びドレイン領域Ｄを形成して、ＴＦＴ２
を設ける。次に工程ＤにおいてＴＦＴ２が形成された素
子領域を第１層間絶縁膜７で被覆する。本例ではこの第
１層間絶縁膜７はＣＶＤ法により成膜されたＰＳＧから
なる。続いて工程Ｅにおいて第１層間絶縁膜７に対し水
素をイオン注入する。例えば５×１０15／cm2 程度のド
ーズ量でイオン注入を行ない、所望の水素濃度分布を達
成する。即ち第１層間絶縁膜７の厚み方向に深くなる程
濃度が高くなる様に水素が導入される。
【００１６】次に図６の工程Ｆに移り、第１層間絶縁膜
７にコンタクトホールを形成する。この後例えば金属ア
ルミニウムを成膜し所定の形状にパタニングして配線３
を作成する。この配線３はＴＦＴ２のソース領域Ｓに導
通している。次に工程Ｇにおいて第１層間絶縁膜７の上
に第２層間絶縁膜９を堆積する。これにより配線３は被
覆される。本例ではこの第２層間絶縁膜９はＣＶＤ法に
よりＰＳＧを堆積して形成される。続いて工程Ｈにおい
て、第２層間絶縁膜９に対し同様の水素イオン注入が実
施される。そのドーズ量は例えば５×１０15／cm2 であ
る。
７にコンタクトホールを形成する。この後例えば金属ア
ルミニウムを成膜し所定の形状にパタニングして配線３
を作成する。この配線３はＴＦＴ２のソース領域Ｓに導
通している。次に工程Ｇにおいて第１層間絶縁膜７の上
に第２層間絶縁膜９を堆積する。これにより配線３は被
覆される。本例ではこの第２層間絶縁膜９はＣＶＤ法に
よりＰＳＧを堆積して形成される。続いて工程Ｈにおい
て、第２層間絶縁膜９に対し同様の水素イオン注入が実
施される。そのドーズ量は例えば５×１０15／cm2 であ
る。
【００１７】図７の工程Ｉに移り、第２層間絶縁膜９の
上に水素遮断層８をパタニング形成する。この水素遮断
層８は丁度薄膜トランジスタ２の形成された素子領域を
覆う様になっている。本例ではこの水素遮断層８はＰＣ
ＶＤ法により形成されたＳｉＮ層からなる。次に工程Ｊ
において第１層間絶縁膜７及び第２層間絶縁膜９を連続
的にウェットエッチングし、薄膜トランジスタ２のドレ
イン領域Ｄに連通するコンタクトホール１０を開口す
る。次に工程Ｋにおいて第２層間絶縁膜９の上に画素電
極１をパタニング形成する。本例ではこの画素電極１は
ＩＴＯからなり第２コンタクトホール１０を介して薄膜
トランジスタ２のドレイン領域Ｄに導通する。
上に水素遮断層８をパタニング形成する。この水素遮断
層８は丁度薄膜トランジスタ２の形成された素子領域を
覆う様になっている。本例ではこの水素遮断層８はＰＣ
ＶＤ法により形成されたＳｉＮ層からなる。次に工程Ｊ
において第１層間絶縁膜７及び第２層間絶縁膜９を連続
的にウェットエッチングし、薄膜トランジスタ２のドレ
イン領域Ｄに連通するコンタクトホール１０を開口す
る。次に工程Ｋにおいて第２層間絶縁膜９の上に画素電
極１をパタニング形成する。本例ではこの画素電極１は
ＩＴＯからなり第２コンタクトホール１０を介して薄膜
トランジスタ２のドレイン領域Ｄに導通する。
【００１８】図８の工程Ｌに移り、アニール処理を施
し、第１層間絶縁膜７及び第２層間絶縁膜９に予め導入
された水素を半導体薄膜５に拡散し所謂水素化処理を実
施する。この時薄膜トランジスタ２をカバーする様に形
成された水素遮断層８はキャップ膜として機能し水素が
外側に逃げない様にしている。この様にして水素化処理
の施された表示素子基板用半導体装置が完成する。この
半導体装置を用いてアクティブマトリクス型液晶パネル
を組み立てる場合には、工程Ｍに示す様に、所定の間隙
を介して対向基板１１を絶縁基板４に接合する。両基板
４，１１の間に液晶１２を保持してアクティブマトリク
ス液晶パネルが完成する。なお、対向基板１１の内表面
には対向電極１３が予め形成されている。
し、第１層間絶縁膜７及び第２層間絶縁膜９に予め導入
された水素を半導体薄膜５に拡散し所謂水素化処理を実
施する。この時薄膜トランジスタ２をカバーする様に形
成された水素遮断層８はキャップ膜として機能し水素が
外側に逃げない様にしている。この様にして水素化処理
の施された表示素子基板用半導体装置が完成する。この
半導体装置を用いてアクティブマトリクス型液晶パネル
を組み立てる場合には、工程Ｍに示す様に、所定の間隙
を介して対向基板１１を絶縁基板４に接合する。両基板
４，１１の間に液晶１２を保持してアクティブマトリク
ス液晶パネルが完成する。なお、対向基板１１の内表面
には対向電極１３が予め形成されている。
【００１９】次に、図９を参照して本発明にかかる表示
素子基板用半導体装置の製造方法の他の具体例を示す。
図９は完成品状態を表わしており、理解を容易にする為
図１と対応する部分には対応する参照番号が付してあ
る。図１の実施例と異なる点は、第２層間絶縁膜９が水
素遮断層８を兼ねている事である。かかる構造を有する
表示素子基板用半導体装置は以下の製造工程により作製
できる。先ず、第１層間絶縁膜７に対する水素導入工程
までは図１に示した実施例と同様である。この後、第１
層間絶縁膜７上に薄膜トランジスタ２に対する配線３を
パタニング形成する配線工程を行なう。次に該配線３を
被覆する様に第２層間絶縁膜９を形成する。本例ではこ
の第２層間絶縁膜９はＳｉＮ膜からなり、水素遮断層８
としても機能する。この後第２層間絶縁膜９の上に画素
電極１をパタニング形成する画素電極形成工程を行な
う。この状態でアニール処理を施す事により第１層間絶
縁膜７に導入された水素は第２層間絶縁膜９をキャップ
膜として半導体薄膜５に拡散される。
素子基板用半導体装置の製造方法の他の具体例を示す。
図９は完成品状態を表わしており、理解を容易にする為
図１と対応する部分には対応する参照番号が付してあ
る。図１の実施例と異なる点は、第２層間絶縁膜９が水
素遮断層８を兼ねている事である。かかる構造を有する
表示素子基板用半導体装置は以下の製造工程により作製
できる。先ず、第１層間絶縁膜７に対する水素導入工程
までは図１に示した実施例と同様である。この後、第１
層間絶縁膜７上に薄膜トランジスタ２に対する配線３を
パタニング形成する配線工程を行なう。次に該配線３を
被覆する様に第２層間絶縁膜９を形成する。本例ではこ
の第２層間絶縁膜９はＳｉＮ膜からなり、水素遮断層８
としても機能する。この後第２層間絶縁膜９の上に画素
電極１をパタニング形成する画素電極形成工程を行な
う。この状態でアニール処理を施す事により第１層間絶
縁膜７に導入された水素は第２層間絶縁膜９をキャップ
膜として半導体薄膜５に拡散される。
【００２０】図１０は本発明にかかる表示素子基板用半
導体装置製造方法の別の具体例を示すものであり、同じ
く完成品状態を表わしている。理解を容易にする為、図
１に示した実施例と対応する部分には対応する参照番号
を付してある。図１の実施例と異なる点は、第２層間絶
縁膜９が除かれている点である。かかる構成を有する表
示素子基板用半導体装置は以下の工程により製造され
る。先ず第１層間絶縁膜７に対して水素導入工程を行な
うまでは図１の実施例と同様である。この後、第１層間
絶縁膜７の上に薄膜トランジスタ２に対する配線３及び
画素電極１を形成する配線・画素電極形成工程を行な
う。続いて薄膜トランジスタ２の素子領域を覆う様に水
素遮断層８を形成する。図から明らかな様に、この水素
遮断層８は配線３及び画素電極１のコンタクト部を被覆
する様に形成されており、パッシベーション膜としても
機能する。かかる構成においてアニール処理を施すと第
１層間絶縁膜７に予め導入された水素が水素遮断層８を
キャップ膜として半導体薄膜５の中に拡散される。なお
この水素遮断層８は例えばＰ−ＳｉＮで構成される。
導体装置製造方法の別の具体例を示すものであり、同じ
く完成品状態を表わしている。理解を容易にする為、図
１に示した実施例と対応する部分には対応する参照番号
を付してある。図１の実施例と異なる点は、第２層間絶
縁膜９が除かれている点である。かかる構成を有する表
示素子基板用半導体装置は以下の工程により製造され
る。先ず第１層間絶縁膜７に対して水素導入工程を行な
うまでは図１の実施例と同様である。この後、第１層間
絶縁膜７の上に薄膜トランジスタ２に対する配線３及び
画素電極１を形成する配線・画素電極形成工程を行な
う。続いて薄膜トランジスタ２の素子領域を覆う様に水
素遮断層８を形成する。図から明らかな様に、この水素
遮断層８は配線３及び画素電極１のコンタクト部を被覆
する様に形成されており、パッシベーション膜としても
機能する。かかる構成においてアニール処理を施すと第
１層間絶縁膜７に予め導入された水素が水素遮断層８を
キャップ膜として半導体薄膜５の中に拡散される。なお
この水素遮断層８は例えばＰ−ＳｉＮで構成される。
【００２１】
【発明の効果】以上説明した様に、本発明によれば、薄
膜トランジスタの素子領域に直接接する層間絶縁膜に対
して水素を予め導入し、その上に水素遮断層を設けてい
る。この水素導入をイオン注入により行なう事で、層間
絶縁膜中の水素濃度分布を深くなる程高くなる様に設定
できる。この様な層構造でアニール処理を施すと層間絶
縁膜中の水素が直接素子領域に拡散され、水素化効率を
高める事ができるという効果が得られる。又、層間絶縁
膜に対して水素導入の為のイオン注入を施しても、下方
の薄膜トランジスタにダメージを与える惧れはない。以
上により、多結晶シリコン薄膜トランジスタ内の欠陥準
位が効率良く低減でき、リーク電流を従来に比し低く抑
える事が可能になるという効果が得られる。
膜トランジスタの素子領域に直接接する層間絶縁膜に対
して水素を予め導入し、その上に水素遮断層を設けてい
る。この水素導入をイオン注入により行なう事で、層間
絶縁膜中の水素濃度分布を深くなる程高くなる様に設定
できる。この様な層構造でアニール処理を施すと層間絶
縁膜中の水素が直接素子領域に拡散され、水素化効率を
高める事ができるという効果が得られる。又、層間絶縁
膜に対して水素導入の為のイオン注入を施しても、下方
の薄膜トランジスタにダメージを与える惧れはない。以
上により、多結晶シリコン薄膜トランジスタ内の欠陥準
位が効率良く低減でき、リーク電流を従来に比し低く抑
える事が可能になるという効果が得られる。
【図１】本発明にかかる製造方法を示す表示素子基板用
半導体装置の完成品状態を表わした断面図である。
半導体装置の完成品状態を表わした断面図である。
【図２】アニール処理前における水素濃度分布を示すグ
ラフである。
ラフである。
【図３】アニール処理後における水素濃度分布を示すグ
ラフである。
ラフである。
【図４】水素化処理を施された薄膜トランジスタのドレ
イン電流／ゲート電圧特性を示すグラフである。
イン電流／ゲート電圧特性を示すグラフである。
【図５】本発明にかかる製造方法の具体例を示す工程図
である。
である。
【図６】同じく工程図である。
【図７】同じく工程図である。
【図８】同じく工程図である。
【図９】本発明にかかる製造方法の他の例を示す完成品
断面図である。
断面図である。
【図１０】本発明にかかる製造方法の別の具体例を示す
完成品断面図である。
完成品断面図である。
【図１１】従来の水素化処理方法の説明に供する断面図
である。
である。
１ 画素電極 ２ 薄膜トランジスタ ３ 配線 ４ 絶縁基板 ５ 半導体薄膜 ６ ゲート絶縁膜 ７ 第１層間絶縁膜 ８ 水素遮断層 ９ 第２層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｎ (72)発明者 浦園 丈展 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (5)
- 【請求項１】 画素電極、薄膜トランジスタ及び配線が
集積的に形成された表示素子基板用半導体装置の製造方
法において、 絶縁基板上に半導体薄膜を形成する薄膜工程と、 該半導体薄膜を素子領域として薄膜トランジスタを形成
するトランジスタ工程と、 該素子領域を被覆する様に層間絶縁膜を形成する絶縁工
程と、 該層間絶縁膜に対して厚み方向に深くなる程濃度が高く
なる様に水素を導入する水素導入工程と、 該層間絶縁膜の上に水素遮断層を形成する遮断工程と、 該層間絶縁膜に分布している水素をその濃度勾配に従っ
て素子領域の半導体薄膜中に拡散させるアニール工程と
を行なう事を特徴とする表示素子基板用半導体装置の製
造方法。 - 【請求項２】 前記水素導入工程は、イオン注入法によ
り所定の濃度勾配で水素を該層間絶縁膜に導入する事を
特徴とする請求項１記載の表示素子基板用半導体装置の
製造方法。 - 【請求項３】 前記水素導入工程の後、該層間絶縁膜上
に該薄膜トランジスタに対する配線をパタニング形成す
る配線工程と、 該配線を被覆する様に追加の層間絶縁膜を形成する追加
絶縁工程と、 該追加の層間絶縁膜に対して厚み方向に深くなる程濃度
が高くなる様に水素を導入する追加水素導入工程と、 該追加の層間絶縁膜の上に画素電極をパタニング形成す
る画素電極形成工程とを行なう事を特徴とする請求項１
記載の表示素子基板用半導体装置の製造方法。 - 【請求項４】 前記遮断工程の前に、該層間絶縁膜上に
薄膜トランジスタに対する配線をパタニング形成する配
線工程を行ない、 前記遮断工程は、該水素遮断層として該配線を被覆する
追加の層間絶縁膜を形成する工程であり、 前記遮断工程の後、該追加の層間絶縁被膜の上に画素電
極をパタニング形成する画素電極形成工程を行なう事を
特徴とする請求項１記載の表示素子基板用半導体装置の
製造方法。 - 【請求項５】 前記絶縁工程の後、該層間絶縁膜の上に
薄膜トランジスタに対する配線及び画素電極を形成する
配線・画素電極形成工程を行なう事を特徴とする請求項
１記載の表示素子基板用半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24629393A JPH0778996A (ja) | 1993-09-07 | 1993-09-07 | 表示素子基板用半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24629393A JPH0778996A (ja) | 1993-09-07 | 1993-09-07 | 表示素子基板用半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778996A true JPH0778996A (ja) | 1995-03-20 |
Family
ID=17146400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24629393A Pending JPH0778996A (ja) | 1993-09-07 | 1993-09-07 | 表示素子基板用半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778996A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09251996A (ja) * | 1995-06-20 | 1997-09-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
| KR100345076B1 (ko) * | 1999-12-23 | 2002-07-20 | 주식회사 하이닉스반도체 | 에스램의 풀업 소자용 박막 트랜지스터의 형성방법 |
| US6444506B1 (en) * | 1995-10-25 | 2002-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing silicon thin film devices using laser annealing in a hydrogen mixture gas followed by nitride formation |
| CN103311311A (zh) * | 2013-05-16 | 2013-09-18 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管、制备方法及相应的液晶显示器 |
| WO2023172578A1 (en) * | 2022-03-10 | 2023-09-14 | Applied Materials, Inc. | Transistor devices with multi-layer interlayer dielectric structures |
-
1993
- 1993-09-07 JP JP24629393A patent/JPH0778996A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09251996A (ja) * | 1995-06-20 | 1997-09-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
| US6444506B1 (en) * | 1995-10-25 | 2002-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing silicon thin film devices using laser annealing in a hydrogen mixture gas followed by nitride formation |
| KR100345076B1 (ko) * | 1999-12-23 | 2002-07-20 | 주식회사 하이닉스반도체 | 에스램의 풀업 소자용 박막 트랜지스터의 형성방법 |
| CN103311311A (zh) * | 2013-05-16 | 2013-09-18 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管、制备方法及相应的液晶显示器 |
| WO2023172578A1 (en) * | 2022-03-10 | 2023-09-14 | Applied Materials, Inc. | Transistor devices with multi-layer interlayer dielectric structures |
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