KR100345076B1 - 에스램의 풀업 소자용 박막 트랜지스터의 형성방법 - Google Patents

에스램의 풀업 소자용 박막 트랜지스터의 형성방법 Download PDF

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Abstract

본 발명은 에스램(SRAM)의 제조방법에 관한 것으로, 특히, 폴리실리콘으로 이루어진 채널 영역에서의 케리어 이동도를 높일 수 있는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법에 관한 것이다. 본 발명의 에스램의 풀업 소자용 박막 트랜지스터의 형성방법은, 반도체 기판 상에 폴리실리콘막 재질의 채널층을 포함하는 바텀 게이트 구조의 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 덮도록, 상기 반도체 기판의 전면 상에 박막의 산화막을 형성하는 단계; 상기 산화막상에 제1층간절연막으로서 중온산화막 또는 고온산화막을 형성하는 단계와 제2층간절연막으로서 BPSG막을 차례로 형성하는 단계; 상기 비피에스지막내에 수소 이온을 이온주입하는 단계; 및 상기 수소 이온이 상기 박막 트랜지스터의 채널층으로 확산되도록, 어닐링을 수행하는 단계를 포함하여 이루어진다.

Description

에스램의 풀업 소자용 박막 트랜지스터의 형성방법{METHOD FOR FORMING TFT FOR PULL-UP DEVICE OF SRAM}
본 발명은 에스램(SRAM)의 제조방법에 관한 것으로, 특히, 에스램 소자의 풀업 소자용 박막 트랜지스터의 형성방법에 관한 것이다.
반도체 메모리 소자는 기억방식에 따라 디램(이하, DRAM ; Dynamic Random Access Memory)과 에스램(이하, SRAM ; Static Random Access Memory)으로 분류되며, 상기 SRAM은 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 소자로 매우 각광받는 메모리 소자이다. 또한, 상기 SRAM은 DRAM과는 달리 저장된 정보를 주기적으로 리프레시할 필요가 없을 뿐만 아니라, 설계가 용이한 장점을 갖는다.
상기한 SRAM은, 일반적으로, 한 쌍의 풀다운(pull-down) 소자와, 한 쌍의 억세스(access) 소자 및 두 개의 풀업(pull-up) 소자로 구성되며, 상기 풀업 소자는 그 구조에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형, 및, 박막 트랜지스터(TFT; Thin Film Transistor)형의 세 가지 구조로 분류된다. 상기 완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업 소자로 사용되고, 상기 HLR형은 높은 저항값을 갖는 폴리실리콘막이 풀업 소자로 사용되며, 상기 TFT형은 P채널 폴리실리콘 TFT가 풀업 소자로 사용된다.
여기서, 상기 HLR형은 셀 면적이 작고, 제조 공정이 단순하다는 장점이 있으나, 낮은 대기 상태 전류와 안정적인 데이터 보존 및 유지 특성을 4Mb 이상의 집적도에서는 동시에 만족시킬 수 없다는 단점이 있다. 이에 반해, 상기 TFT형은 온/오프 전류비(On/Off current ratio)를 104∼106으로, 그리고, 오프 전류를 10-12A 이하로 만들 수 있으며, 그리고, 대기 전류값과 데이터 보존 및 유지의 안정성을 동시에 만족시킬 수 있는 장점이 있다. 게다가, 상기 TFT형은 소프트 에러(soft error)에 대해 내성이 우수하기 때문에, 소자 안정성을 확보할 수 있는 장점이 있다.
그러나, 상기한 TFT형 풀업 소자는 상기 HLR형 풀업 소자에 비해 제조 공정이 복잡하고, 특히, 균일한 특성을 유지하도록 제조할 수 없는 문제점이 있다.
자세하게, 상기 TFT형 풀업 소자는 채널층의 재질로서 폴리실리콘막을 사용하여 제조하게 되는데, 상기 폴리실리콘막 내에 존재하는 많은 트랩 사이트(trap site)로 인하여, 그 구동이 안정적이지 못하다. 즉, 상기 폴리실리콘막은 단결정 실리콘막과는 달리, 무질서하게 서로 다른 결정 방향을 가진 입자들이 연결되어 있는 구조를 가지고 있으며, 아울러, 상기 입자 내부는 일정한 결정 방향을 가진 단결정 구조이기는 하지만, 그 내부에 전위(dislocation) 및 이중 입계(twin boundary)와 같은 결정 결함들이 다수 존재하며, 아울러, 입계는 다수의 댕글링 본드 구조를 갖는다.
그런데, TFT의 구동시, 상기 댕글링 본드 구조가 트랩 사이트로 작용하게 됨으로써, 게이트에 낮은 바이어스(Bais) 전압이 인가된 경우에는 케리어들 (Carrier)이 산화막과 폴리실리콘막의 계면(interface)과 상기 폴리실리콘막의 내부 입계(grain boundary)에 존재하는 트랩 사이트에 채워지게 되므로, 더 큰 바이어스 전압을 인가해야만, 디버젼(diversion) 영역이 형성되어 드레인 바이어스에 의해 케리어들의 이동이 가능하게 된다.
결과적으로, 폴리실리콘막을 채널층으로 사용하는 종래의 TFT형 풀업 소자는 단결정 실리콘막을 채널층으로 사용하는 일반적인 모스펫(MOSFET)과 달리 더 높은 턴-온 전압, 낮은 케리어 이동도, 낮은 온 전류 및 높은 누설 전류 등의 특성을 나타내게 되므로, SRAM의 전기적 특성을 저하시키게 되고, 이 결과로, SRAM 소자의 신뢰성에 악영향을 미치게 되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 폴리실리콘막의 내부 입계에 존재하는 트랩 사이트의 밀도를 낮춤으로써, 상기 폴리실리콘막으로 이루어진 채널층에서의 케리어 이동도를 높일 수 있는 SRAM의 풀업 소자용 TFT의 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 에스램의 풀업 소자용 박막 트랜지스터의 형성방법을 설명하기 위한 공정 단면도.
도 2a 및 도 2b는 수소 이온주입 전의 폴리실리콘막의 내부 상태와 수소 이온 주입 및 어닐링 후의 폴리실리콘막 내부 상태를 나태낸 도면.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 게이트
3 : 게이트 산화막 4 : 채널 영역
5 : 소오스/드레인 영역 6 : 산화막
7 : CVD 산화막 8 : BPSG막
9 : 수소 이온 10 : 트랩 사이트
상기와 같은 목적을 달성하기 위한 본 발명의 SRAM의 풀업 소자용 TFT의 형성방법은, 한 쌍의 풀다운 소자와, 한 쌍의 억세스 소자 및 한 쌍의 풀업 소자를 포함하는 에스램의 풀업 소자용 TFT의 형성방법으로서, 반도체 기판 상에 폴리실리콘막 재질의 채널층을 포함하는 바텀 게이트 구조의 TFT를 형성하는 단계; 상기 TFT를 덮도록, 상기 반도체 기판의 전면 상에 박막의 산화막을 형성하는 단계; 상기 산화막상에 제1층간절연막으로서 중온산화막 또는 고온산화막을 형성하는 단계와 제2층간절연막으로서 비피에스지(BPSG)막을 차례로 형성하는 단계; 상기 비피에스막내에 Rp(Projected Range)점이 상기 비피에스지막의 표면으로부터 일정한 깊이가 되도록 일정한 틸트각(Tilt Angle)으로 수소 이온을 이온주입하는 단계; 및 상기 수소 이온이 상기 박막 트랜지스터의 채널층으로 확산되도록, 어닐링을 수행하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 수소 원자의 이온주입 및 확산을 이용하여 폴리실리콘막 내부의 트랩 사이트 밀도를 낮출 수 있으며, 이에 따라, 상기 폴리실리콘막으로 이루어진 채널층에서의 케리어 이동도를 높일 수 있는 것에 기인하여, TFT의 전기적 특성을 향상시킬 수 있다.
(실시예)
도 1a 내지 도 1d는 본 발명의 실시예에 따른 SRAM의 풀업 소자용 TFT의 형성방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 공지된 공정을 통해, 채널층(4)의 재질로서 폴리실리콘막을 사용하여 바텀 게이트 구조의 TFT를 형성하고, 그런다음, 상기 TFT를 덮도록, 반도체 기판(1)의 전면 상에 산화막(6)을 800Å 두께로 형성한다. 이때, 게이트(2)는, 예를들어, N형 폴리실리콘막으로 형성하며, 그 두께는 800Å 정도로 형성한다. 또한, 게이트 산화막(3)은 300Å 정도로 형성한다. 게다가, 상기 채널층(4)의 재질인 폴리실리콘막은 320Å 두께로 증착한 상태에서, 고상 성장(Solid Phase Growth) 어닐링을 통해 300Å 정도로 성장시킨다. 그리고, 소오스/드레인 영역(5)은 상기 게이트(2) 양측의 상기 폴리실리콘막 부분에 공지된 이온주입 공정으로, 예를들어, P형 불순물을 이온주입하여 형성한다. 이에 따라, 채널 영역(4)이 한정된다.
그 다음, 도 1b에 도시된 바와 같이, 상기 산화막(5) 상에 제1층간절연막으로서 CVD 산화막(7), 예를 들어, LPCVD (저압화학기상증착) 방식에 의한 중온산화막(Middle Temperature Oxide), 또는, 고온산화막(High Temperature Oxide)을 500∼1,500Å, 바람직하게는, 1,000Å 두께로 증착하고, 그런다음, 상기 CVD 산화막(7) 상에 제2층간절연막으로 비피에스지(BPSG: Boro Phosphorous Silicate Glass)막(8)을 4,000∼8,000Å, 바람직하게는, 5,000Å 두께로 증착한 상태에서, 표면 평탄화를 위해 상기 BPSG막(8)을 플로우시킨다. 이때, 상기 BPSG막(8)은 보론(boron)과 인(phosphorous)의 농도 범위가 각각 4.0∼4.6wt%, 3.7∼4.3wt% 정도가 되도록 한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 BPSG막(8) 및 CVD 산화막(7) 내에 수소 이온(9)을 이온주입한다. 이때, 주입 이온의 Rp(Projected Range)점을 너무 아래로 맞추면, 수소 이온(9)이 폴리실리콘막 재질의 채널층을 통과하여 게이트 산화막(3)에 손상을 줄 수 있기 때문에, 상기 수소 이온(9)의 이온주입 Rp점은 상기 BPSG막(8)의 표면으로부터 1,500∼1,700Å 정도의 깊이에 맞추며, 아울러, 이온주입시의 틸트각(Tilt Angle)은 3∼7°정도로 한다. 이를 위해, 상기 수소 이온(9)의 이온주입은 저에너지 이온주입기를 사용하여 수행하며, 이때의 이온주입 에너지는 5∼10keV 범위로 하고, 그리고, 이온주입 양은 5.0×1015∼1.0×1016ions/㎠ 정도로 한다 또한, 상기 수소 이온의 이온주입은 플라즈마 이머젼(plasma immersion) 이온주입기를 사용하여 수행할 수도 있으며, 이때의 이온주입 에너지는 2∼3keV 범위로 하고, 그리고, 이온주입 양은 1.0×1017∼1.0×1018ions/㎠ 정도로 한다.
이후, 도 1d에 도시된 바와 같이, 이온주입후의 격자 손실 보상 및 BPSG막(8) 내의 수소 이온이 채널층의 재질인 폴리실리콘막 내부로 확산되도록, 어닐링을 수행한다. 이때, 상기 어닐링은 수소 본딩을 파괴시킬 수 있고, 그리고, 소자의 써멀 버짓(Thermal Budget)을 최대한 줄이기 위해서, 400℃ 이상, 바람직하게는, 400∼750℃ 정도에서 수행한다. 또한, 상기 조건의 어닐링 대신에, 900∼950℃ 온도에서의 급속열처리로 수행하는 것도 가능하다.
상기 어닐링의 결과, 층간절연막 내에 이온주입된 수소 이온은 채널층의 재질인 폴리실리콘막으로 확산되고, 이때. 확산된 수소 이온이 상기 폴리실리콘막 내부의 입계에 존재하는 트랩 사이드에 겹합됨으로써, 상기 폴리실리콘막의 입계에서의 트랩 사이트 밀도가 감소하게 된다.
도 2a 및 도 2b는 수소 이온주입 전의 폴리실리콘막의 내부 상태와 수소 이온 주입 및 어닐링 후의 폴리실리콘막 내부 상태를 나태낸 도면으로서, 먼저, 도 2a에 도시된 바와 같이, 수소 이온주입이 수행되지 않은 상태에서는 다수의 트랩 사이트(10)가 존재하는 반면, 수소 이온주입 및 어닐링이 수행된 상태에서는 트랩 사이트에 수소 이온이 결합되며, 이에 따라, 폴리실리콘막 내부에서의 트랩 사이트 밀도는 감소된다. 따라서, 상기 폴리실리콘막에서의 트랩 사이트 밀도가 감소됨에 따라, 케리어 이동도는 증가되고, 아울러, 낮은 누설 전류 및 높은 온 전류 등의 특성을 나타내게 된다.
한편, 상기 어닐링은 BPSG막의 증착 및 플로우와, 상기 BPSG막에 대한 수소 이온주입 후에 수행하지만, 상기 BPSG막(8)의 플로우없이, 상기 BPSG막(8) 내에 수소 이온을 이온주입한 후, 상기 BPSG막(8)의 플로우와 동시에 수행할 수도 있다.
이상에서와 같이, 본 발명은 수소 원자의 이온주입 및 확산을 이용하여 채널층용 폴리실리콘막 내부의 트랩 사이트 밀도를 낮춤으로써, 상기 폴리실리콘막에서의 케리어 이동도를 높일 수 있으며, 아울러, 낮은 누설 전류 특성 및 높은 온 전류 특성 등의 TFT의 전기적 특성을 향상시킬 수 있게 된다. 따라서, TFT의 전기적특성을 향상시킬 수 있는 것에 기인하여, SRAM의 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (11)

  1. 한 쌍의 풀다운 소자와, 한 쌍의 억세스 소자 및 한 쌍의 풀업 소자를 포함하는 에스램의 풀업 소자용 박막 트랜지스터 형성방법으로서,
    반도체 기판 상에 폴리실리콘막 재질의 채널층을 포함하는 바텀 게이트 구조의 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 덮도록, 상기 반도체 기판의 전면 상에 박막의 산화막을 형성하는 단계;
    상기 산화막상에 제1층간절연막으로서 중온산화막(Middle Temperature Oxide) 또는 고온산화막(High Temperature Oxide)을 LPCVD (저압화학기상증착) 방식으로 형성하는 단계와 제2층간절연막으로서 비피에스지막을 형성하는 단계;
    상기 비피에스지막 내에 Rp(Projected Range)점이 상기 비피에스지막의 표면으로부터 일정한 깊이가 되도록 일정한 틸트각(Tilt Angle)으로 수소이온을 이온주입하는 단계; 및
    상기 수소 이온이 상기 박막 트랜지스터의 채널층으로 확산되도록 어닐링을 수행하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  2. 제 1 항에 있어서, 상기 중온산화막 (Middle Temperature Oxide) 또는 고온산화막(High Temperature Oxide)은 500∼1,500Å 두께로 형성하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  3. 제 1 항에 있어서, 상기 비피에스지막은 4,000∼8,000Å 두께로 형성하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  4. 제 1 항에 있어서, 상기 비피에스지막은 보론(boron)과 인(phosphorous)의 농도 범위가 각각 4.0∼4.6wt%, 3.7∼4.3wt%인 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  5. 제 1 항에 있어서, 상기 수소 이온을 이온주입하는 단계는,
    Rp(Projected Range)점을 상기 비피에스지막의 표면으로부터 1,500∼1,700Å의 깊이에 맞추고, 그리고, 틸트각(Tilt Angle)이 3∼7°인 조건으로 수행하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  6. 제 1 항에 있어서, 상기 수소 이온을 이온주입하는 단계는,
    저에너지 이온주입기를 사용하고, 이온주입 에너지는 5∼10keV, 이온주입 양은 5.0×1015∼1.0×1016ions/㎠로 하여 수행하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  7. 제 1 항에 있어서, 상기 수소 이온을 이온주입하는 단계는,
    플라즈마 이머젼(plasma immersion) 이온주입기를 사용하고, 이온주입 에너지는 2∼3keV, 이온주입 양은 1.0×1017∼1.0×1018ions/㎠로 하여 수행하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  8. 제 1 항에 있어서, 상기 어닐링은,
    비피에스지막을 증착 및 플로우시키는 단계와 수소 이온을 이온주입하는 단계 후에 수행하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  9. 제 1 항에 있어서, 상기 어닐링은,
    비피에스지막을 증착하는 단계와 수소 이온을 이온주입하는 단계 후, 상기 비피에스지막을 플로우시키는 단계에서 동시에 수행하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  10. 제 1 항에 있어서, 상기 어닐링은,
    400∼750℃에서 수행하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
  11. 제 1 항에 있어서, 상기 어닐링은 900∼950℃ 온도에서의 급속열처리로 수행하는 것을 특징으로 하는 에스램의 풀업 소자용 박막 트랜지스터의 형성방법.
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