JPH0239534A

JPH0239534A - 半導体装置の製造方法

Info

Publication number: JPH0239534A
Application number: JP18841088A
Authority: JP
Inventors: Shizunori Oyu; 大湯　静憲; Masao Tamura; 田村　誠男; Nobuyoshi Kashu; 夏秋　信義; Masayoshi Miyao; 宮尾　正義; Taijo Nishioka; 西岡　泰城
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-29
Filing date: 1988-07-29
Publication date: 1990-02-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置の製造方法に係り、特に、絶縁膜と
半導体基板界面の特性および信頼性を向上するのに好適
な半導体装置の製造方法に関する。

〔発明の背景〕

従来の半導体装置は、例えば特開昭６３−５６９５４に
記載されているような方法により製造されていた。しか
し、上記方法では、絶縁膜と半導体基板との界面特性を
向上すべく配慮がなされていなかつた。従って、上記界
面特性は、製造プロセスの条件やクリーン度等で決まっ
ていた。

この絶縁膜と半導体基板との界面特性を改善するために
、　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅ
ｔｔｅｒｓ　Ｖｏ　Ｑ　。

９、＆１．（１９８８）、３８〜４０ページに記載のＹ
　、　Ｎ１５ｈｉｏｋａらの“叶ａｍａｔｉｃ　Ｉｍｐ
ｒｏｖｅｍｅｎｔ　ｏｆＨｏｔ−Ｆｌｅｃｔｒｏｎ−Ｉ
ｎｄｕｅａｄ　Ｉｎｔｅｒｆａｃｅ　Ｄｅｇｒａｄａｔ
ｉｏｎｉｎ　ＭＯＳ　５ｔｒｕｃｔｕｒｅｓ　Ｃｏｎｔ
ａｉｎｉｎｇ　Ｆ　ｏｒ　ＣＱ　１ｎＳｉＯ２”　　と
題する論文にあるように、シリコン（Ｓｉ）基板にフッ
化水素酸溶液を付着させた状態で熱酸化を行なう方法や
、熱酸化前にトリクロルエタン中で熱処理したのちに熱
酸化を行なう方法があった。これによれば、界面準位密
度の小さいシリコン酸化膜（Ｓ　ｉ　Ｏｚ）／　Ｓ　ｉ
界面を得ることができた。これは、Ｓｉ基板表面に付着
したＦやＣＱが熱酸化中にＳｉ○ｚ／Ｓｉ　界面に再分
布したためと考えられている。つまり、ＳｉＯｚｆｌＭ
の形成方法に関係している。しかし、ＳｉＯｘ／Ｓｉ界
面に混入するフッ素（Ｆ）や塩素（Ｃ０）の量を正確に
制御することが困難である。

〔発明が解決しようとする課題〕

以上のように、上記従来の半導体装置では、半導体基板
と絶縁膜との界面特性を向上すべく配慮がされておらず
、良好な界面特性を維持できないという問題点があった
。また、界面特性を向上できる上記他の従来技術では、
熱酸化前に半導体基板の表面にＦやＣＱを付着させ、酸
化膜と半導体基板の界面にＦ等を混入されているが、Ｆ
等の混入量の制御性について考慮されておらず、界面特
性を良好に制御することに困難があった。また、酸化条
件や５ｉＯｚ膜厚により、酸化前の付着量の最適条件が
変動するために、各酸化条件ごとに最適化が必要である
。

本発明の目的は、上記従来法の問題点を解決し、界面特
性を良好に制御することが容易となる半導体装置の製造
方法を提供することにある。

〔課題を解決するための手段〕

上記目的は、半導体基板とその主表面に形成された絶縁
膜との界面を作製したのち、この界面に■Ａ族元素を到
達せしめることにより達成される。

〔作用〕

通常、絶縁膜と半導体基板との界面では、半導体基板を
構成する元素の共有結合は完全ではなく。

未結合の部分が発生して界面準位が存在している。

この界面形成後に、■Ａ族元素を界面に到達せしめるこ
とにより、上記未結合の部分をＶＩＩＡ族元素により終
端させることができ、結果として界面準位の発生を抑え
ることができる。尚、絶縁膜と基板の界面を形成する前
にＦやＣＱ等のＶＩＩＡ族元素を８人した場合、絶縁膜
の形成方法や形成膜厚により導入するＦ等の量が変動し
てしまう、また。

界面形成後の熱処理により界面でのＦ等の量が低下する
。これに対して、界面形成後にＶＩＩＡ族元素を導入す
ることにより、絶縁膜の種類、形成方法および膜厚に依
存せずに導入量を正確に制御できるようになる。また、
導入後の熱処理により界面でのＶＩＩＡ族元素の量を制
御することが可能である。

これにより、界面特性の制御が容易となる。

〔実施例〕

以下１図面を用いて本発明の詳細な説明する。

第１図（ａ）に示すような半導体装置において、半導体
基板１と絶縁膜２の界面３を作製したのちにこの界面３
にＶＩＩＡ族元素を到達せしめるために、基板表面に形
成した各種の不純物導入領域４．基板表面から１μｍ程
度以上の深い領域５．各種の絶縁膜２の膜中６、および
、絶縁膜２上に形成した電極７中に対して、■Ａ族元素
を導入し熱処理を施す。

ＶＩＩＡ族元素を導入する場所としては、上記不純物導
入領域４内からはみ出さない部分、上記深い領域５では
半墓体基板全面またはその一部分、上記絶縁膜２では上
記界面に達しないような膜中または膜表面近傍の部分、
および、上記電極７中では電極下の絶縁膜に達しないよ
うな電極中または電極表面近傍の部分がある。特に、電
極７中への導入は、電極用の膜形成直後および膜加工後
のいずれでもよい。

ＶＩＩＡ族元素の導入は、イオン打込み方法または熱拡
散方法により行なう。そして、ＶＩＳＡ族元素の導入量
は、Ｉ　Ｘ　１０’番〜５　ｘ　１０”／ｃａｆの範囲
とする。ＶＩＩＡ族元素の導入方法は、導入量と導入深
さの制御性の点からイオン打込み方法の方が優れている
。イオン打込みでは、打込みが上記不純物導入層４中、
絶縁膜２中および電極７中にのみ行なわれるように、打
込みエネルギを選ぶ、また、熱拡散法は、ＶＩＩＡ族元
素を含む雰囲気中で、８００〜１１００℃の温度範囲で
行ない、上記導入量になるように拡散時間を選ぶ。

ＶＩＩＡ族元素導入後の熱処理は、ＶＩＩＡ族元素を含
まない雰囲気中で８００〜１０００’Ｃの温度範囲で行
ない、処理時間を選ぶ。処理時間は、例えば。

９００℃程度では１０〜２００分程度とし、これ以下の
温度ではさらに長い処理時間にし、また、これ以上の温
度では数１０分程度以下の処理時間とする。尚、基板１
の表面から１μｍ程度以上の深さに導入する場合、導入
後の熱処理は１０００〜１１００℃で１０〜６０分程度
にする。

ここで、ＶＩＩＡ族元素は、フッ素（Ｆ）が最も良好で
あり１次いで塩素（Ｃα）、臭素（Ｂｒ）、および、ヨ
ウ素（Ｉ）の順で選ばれる。その理由は、原子半径が小
さく半導体基板や絶縁膜中およびその界面に応力を与え
ないため、および、半導体、例えばシリコン原子との結
合エネルギが上記の順で大きく安定な結合を作るためで
ある。

上記不純物導入層４にＶＩＩＡ族元素を導入して熱処理
を施すと、■Ａ族元素は、不純物導入層４に接した絶縁
膜と半導体基板の界面および不純物導入層４の下部に達
して、界面準位や発生・再結合準位を減少させるので、
不純物導入層４と半導体基板とでの接合特性を改善でき
る。また、導入されたＶＩＩＡ族元素は、不純物の拡散
を抑えることができるので、浅い不純物導入層１４が実
現できる。

上記１μｍ８度以上の深い領域５にＶＩＩＡ族元素を導
入して熱処理を施すと、ＶＩＩＡ族元素は、上記各部分
での絶縁膜２と半導体基板１の界面３に達し、界面準位
を減少させる。また、第１図のように深い部分のｎ十層
にＶＩＩＡ族元素を導入すると、ゲッタリング層として
作用するようになる。

上記絶縁膜２の膜中に■Ａ族元素を導入して熱処理を施
すと、■Ａ族元素は、絶縁膜２と半導体基板１の界面に
達して、界面特性を改善する。これにより、特に、素子
分離に用いた絶縁膜２に導入した場合、素子分離間の漏
れ電流を低減できる。

上記絶縁膜２上の電極７中に■Ａ族元素を導入して熱処
理を施すと、ＶＩＩＡ族元素は、絶縁膜２中を拡散して
、絶縁膜２と半導体基板１の界面に達するので、界面特
性を改善できる。

■Ａ族元素の導入量は、様々な特性において制限を受け
るため、適切な値が必要である。第１図（ｂ）に界面準
位の発生量と導入量の関係を示す。

初期の界面準位は、■Ａ族導入量を増すことで減少する
が、界面に電気的なストレスを加えた後の界面準位密度
は、■Ａ族導入量が５　Ｘ　１０１”／ｄを超えると増
加する。ここで、電気的ストレスは絶縁膜中に０．１ｃ
／ｆｆｌの電子を注入する方式により印加した。この導
入量が多い場合５絶縁膜２中のＶＩＩＡ族元素量が増大
して絶縁膜の特性を劣化させる。この絶縁膜特性の劣化
が、電気的ストレスに弱くなる原因である。従って、Ｖ
ＩＩＡ族元素の導入量は、界面特性を良好に維持するた
めに、前記のような範囲にする必要がある。

イオン打込みを用いたＶＩＩＡ族元素の導入は、導入深
さに制限を受ける。これは、上記不純物導入層４．絶縁
膜２および絶縁膜２上の電極７の下部までイオン打込み
とすると、イオン打込みにより生ずる欠陥により、上記
接合特性や上記界面特性が劣化するからである。また、
１μｍ程度以上の深い領域５への■Ａ族元素導入は、イ
オン打込みの損傷が基板１表面に達しないようにする必
要がある。

熱拡散を用いたＶＩＩＡ族元素の導入は、導入時の試料
構造によるため、拡散条件設定が困難である。

しかし、上記範囲以下の温度では、ＶＩＩＡ族元素の導
入量が小さすぎて効果がなくなり、また、それ以上の温
度では、ＶＩＩＡ族元素の導入量制御が困難となる。例
えば、上記導入量が多すぎると第１図（ｂ）で述べた絶
縁膜２の劣化が生じるからである。このようなことから
、導入方法は、上記イオン打込みが望ましい。

ＶＩＩＡ族元素の導入後の熱処理は、低２Ｉｉ（８００
℃以下）では、絶縁膜２と基板１の界面に達するＶＩＩ
Ａ族元素が殆んど無く、温度に制限を受ける。

また、高ｍ（１０００℃以上）では、絶縁膜２中のＶＩ
ＩＡ族元素の量が増え、膜２の劣化が生じたり、ＶＩＩ
Ａ族元素の拡散により界面に存在する量が減少したりす
るため、この場合も制限を受ける。

熱処理時間の効果も同様に考えられ、温度の関数として
最適範囲が存在する。尚、基板１の表面から１μｍ程度
以上の深さにＶＩＩＡ族元素を導入する場合、界面まで
ＶＩＩＡ族元素を到達させるため熱処理条件に下限が与
えられ、また、絶縁膜２中への■Ａ族元素拡散量を抑え
るために条件に上限が与えられる。特に、イオン打込み
を用いた場合、打込みの損傷の影響を抑えるために、熱
処理条件に上限が与えられる。

次に、本発明をより具体的な半導体装置の製造に適用し
た場合の実施例を第２図乃至第９図を用いて説明する。

まず、ＭＯＳ型ダイナミックランダムアクセス記憶装Ｗ
　（ＤＲＡＭ）の製造に実施した例を、第２図乃至第４
図を用いて説明する。

通常の製造プロセスを用いて、ｎ型、（１００）面方位
、１０Ω・ＧのＳｉ基板９に、表面濃度がＩ　Ｘ　１０
１６／ｄのＰ型ウェル層１０．膜厚が０．６μｍの選択
酸化膜１１および選択酸化膜１１下の表面濃度がＩ　Ｘ
　１０１７／ｃｄのＰ型チャネルストッパ層１２から成
る素子分離領域、膜厚が２０ｎｍのゲート酸化膜１３、
および５　Ｘ　１０２°／ｄのリン（Ｐ）がドープされ
たゲート電極となるべき膜厚が０．３μｍの多結晶シリ
コン膜１４を形成した。ここで、フッ素（Ｆ）イオン１
５を２０ＫｅＶテｌ　Ｘ　１０１５／ｆｆｌだケ上Ｙｅ
、　多結晶Ｓ　ｉ　′ｅ４１４　ニ打込んだ（第２図（
ａ））。その後、通常のホトエツチング法により多結晶
シリコン膜１４を加工してゲート電極１４を形成し、Ｐ
イオンを５０ＫｅＶでＩ　Ｘ　１０１δ／−だけイオン
打込みしてＰ打込みＪ５１６を形成したのち、通常の化
学気相成長法とドライエツチング法によりシリコン酸化
物のスペーサ１７を形成した。ここで、ソース・ドレイ
ン領域に、Ｆイオン１８を２０ＫｅＶでｌＸ１０１５／
ｄだけ打込んだのちヒ素（Ａｓ）イオン１９を８０　Ｋ
　ｅ　Ｖテ５　Ｘ　１０”／ａ＃たけイオン打込みし。

窒素（Ｎ２）雰囲気中で、９５０℃、１０分の熱処理を
行ない、ｎ型のドープ層２０を形成した（第２図（ｂ）
）、　尚、上記多結晶Ｓ　ｉ　Ｐａ１４　（７）形成前
にキャパシタ領域２１には、Ａｓを４０ＫｅＶで５　Ｘ
　１０１＆／ａ＋！およびホウ素（Ｂ）を１５０ＫｅＶ
でＩ　Ｘ　１０ＡＲ／ｃｓ＆だけイオン打込みしており
、上記熱処理でｎ十層２２およびｐ十層２３が形成され
た。以上のように、ＶＩＩＡ族元素であるＦは、ＭＯＳ
トランジスタのゲート電極、ソース・ドレイン領域およ
びＭＯＳキャパシタのキャパシタ電極に導入され、上記
熱処理により、近傍のシリコン酸化膜／Ｓｉ界面に達し
ている。

次に、膜厚が０．５μｍ　のリンガラスＨ莫２４により
パッシベーションを行ない、上記リンガラスＰＩＡ２４
にコンタクト穴２５を開けたのち、アルミニウム電極２
６を形成した（第２図（Ｃ））。

このように作製されたＤＲＡＭ素子の情報記憶保持時間
は、Ｆ打込みのない素子に比べて、約２倍にすることが
でき、また、ゲート絶縁膜１３およびキャパシタ絶縁膜
１３′の寿命を１桁程度まで向上することができた。こ
れは、打込まれたＦの効果であり、第３図および第４図
に示すように、キャパシタ部からの漏れ電流および両絶
縁膜１３および１３′とＳｉ基板との界面での界面準位
密度が減少したためである。また、ＭＯＳトランジスタ
のホットキャリヤ耐性は、Ｆ導入により約３倍に向上で
きた。以上のように、本実施例によれば、ＤＲＡＭ素子
の他の特性を損なうことなしに、高性能・高信頼の素子
を製造できる。

次にバイポーラ集積回路の製造に実施した例を第５図乃
至第９図を用いて説明する。

先のＤＲＡＭの例と同じＳｉ基板２７を用いて、シリコ
ン酸化膜を埋込んだ溝型素子分離領域２８を、Ｓｉのド
ライエツチング法、熱酸化膜法および化学気相成長法を
駆使して作製したのち、Ｐを２　Ｍ　ｅ　ＶでＩ　Ｘ　
１０１５／ｄだけイオン打込みし、さらに、Ｆを１．５
ＭｅＶでＩ　Ｘ　１０”／ｃｄだけイオン打込みした。

この時Ｆは、Ｓｉ基板２７の深い部分の上記Ｐ打込み層
２９内および素子分離領域２８に打込まれた。その後、
Ｎ２雰囲気中で１０００℃、６０分の熱処理を行ない埋
込みｎ層２９を形成した。この熱処理により、Ｆは、素
子分離領域２８のシリコン酸化膜中を拡散してシリコン
酸化膜／　Ｓ　ｉ界面に達する。また、Ｐ打込み層２９
内でＦは打込みの影響を受けた２次欠陥にトラップされ
、また、Ｐ打込み層２９の表面側と基板側に拡散する。

（第５図（ａ））。次に、Ｐを５０　Ｋ　ｅ　Ｖ　、　
１００　Ｋ　ａ　Ｖ　、　２００　Ｋ　ｅ　Ｖ　。

５００ＫｅＶおよびＩ　Ｍ　ｅ　Ｖ　”Ｃ’それぞれ１
．Ｘ１０”／ｃＡ、　２　Ｘ　１０１１／ａＪ、　３　
Ｘ　１０”／ｃｙＫ、　４　Ｘ１０目／ｄおよび５Ｘ１
０”／ａ＋ｆずつイオン打込みし、ＮＺ雰囲気中で１０
００’Ｃ，１，０分の熱処理を行ない、ｎ型層３０，３
１，３２、および３３を形成した。次いで、ｐ　ｎダイ
オード部３４゜ｎＰｎトランジスタ部３５および抵抗部
３６において、膜厚が０．２μｍのＳｉＯｘ膜３７に開
口部３８．３９および４０を設けたのち、さらに膜厚が
１０ｎｍの５ｉＯｚ膜４１を形成してからＢＦ２＋イオ
ンを１０ＫｅＶでＩ　Ｘ　１０１４／ｃｄだけ打込み、
ＮＺ中で１０００℃、３０秒の熱処理を行ナイ、ｐ中層
４２．４３および４４を形成した（第５図（ｂ））、こ
の時、ＢＦｚ＋打込みで打込まれたＦは、各ｐ中層周辺
のＳｉ基板およびＳｉ○ｚ／　Ｓ　ｉ　　界面に達する
。

次に、上記ＳｉＯ２膜４１および３７に開口部を設けた
のち、膜厚が５０ｎｍの多結晶Ｓｉ膜４５を堆積し、Ａ
ｓを２５　Ｋ　ｅ　Ｖで５×１０工５／ｄだけイオン打
込みし、Ｎ２中で１０００℃。

３０秒の熱処理を施してｎ中層４６，４７．４７’およ
び４８を形成した（第５図（Ｃ））。この時、各ｎ十層
の電極となる多結晶Ｓｉ膜４５に打込まれたＦは、基板
２７表面近傍のＳ　ｉ　０２／　Ｓ　ｊ　　界面、上記
ｐ土層４２および４３、および上記ｎ十層４６〜４８に
達する。

その後、上記多結晶Ｓｉ膜４５を加工したのち、膜厚が
０．５μｍのリンガラス膜４６を堆積しコンタクト穴を
開けた。そして、アルミニウム電極４７を形成してバイ
ポーラ集積回路を作製した（第５図（ｄ））。

本実施例により形成したｎ型埋込み層２９のＰの深さ方
向分布を第６図に示す。Ｆを１入することによりＰの拡
散が抑えられ、再分布の少ない埋込み層２９が得られた
。従って、Ｆ導入によりバイポーラトランジスタ部３５
のコレクタの濃度分布を再現性良く作製できる。また、
上記埋込み層２９の残留欠陥にＦが捕獲されるため熱的
に安定な欠陥領域が形成される。Ｆｉ人のない埋込み層
では、埋込み層形成後の熱処理により残留欠陥が成長し
て表面近くまで欠陥が発生するが、Ｆｉ人のある埋込み
層ではそのようなことはない。また。

熱的に安定な欠陥領域はゲッタリング効果を有し、良好
な特性の素子が形成できた。本実施例のトランジスタ部
３５から基板２７への漏れ電流を第７図に示す。素子分
離領域２８およびｎ型埋込み層２９に打込まれたＦが、
素子分離領域のＳｉ○２／Ｓｉ界面に達するため、漏れ
電流をＦ導入のない場合に比べて約半分の素子分離がで
きたことが分る。本実施例により形成したｎｐｎトラン
ジスタのエミッタおよびベースのｎ中層４７′およびｐ
中層４３の不純物分布を第８図に示す。ここでは、特に
、多結晶Ｓｉ膜４５に打込まれたＦが上記ｎ十層４７′
およびｐ＋十層３まで達するために、ＡｓおよびＢの拡
散が抑えられ、浅いエミッタ・ベース接合が実現できた
。これにより、ベース濃度を高く、かつ、ベース幅を小
さくできたため、しゃ断周波数を１．５　倍にすること
ができ高速のｎｐｎトランジスタが実現できた。また、
エミッタ、ベースおよびコレクタ領域の再結合中心の準
位がＦｉ人により減少でき、アバランシェ現象による初
期漏れ電流を小さくできたため、エミッタ・ベース接合
およびベース・コレクタ接合の接合耐圧を１０〜２０％
向上できた。さらに、本実施例により形成した抵抗部３
６のｐｎ接合の漏れ電流を第９図に示す。Ｆ導入により
漏れ電流を２０〜３０％低減できた。これは、上記ｐｎ
接合周辺の５ｉＯｚ／Ｓｉ　　界面にＦが達し表面再結
合の準位を減少させたためである。尚、上記多結晶Ｓｉ
膜４５へのＦの導入は、Ｆを含むガス中で熱処理して拡
散させることでも可能である。又、以上の実施例におい
てはＦを導入した場合について説明して来たが他の■Ａ
層元素を導入しても同じような改善効果が得られている
。

以上のように、本実施例によれば、低消費電力。

高性能、高速化および高信頼性のバイポーラ集積回路が
実現できる。

〔発明の効果〕

本発明によれば、半導体装置を構成する絶縁物と半導体
基板との界面を良好に制御でき界面準位密度を低減でき
るので、半導体装置の信頼性および性能を向上するのに
効果がある。また、不純物拡散を抑えることができ浅い
接合形成が容易になるため、半導体装置の微細化および
高速化に効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の詳細な説明する半導体装置の断
面図、第１図（ｂ）は第１図（ａ）の半導体装置におけ
るＶＩＩＡ族元素の導入効果を示す図、第２図および第
５図は本発明の詳細な説明する工程図、第３図、第７図
および第９図は各素子の漏れ電流を示す図、第４図は界
面準位密度を示す図、第６図および第８図は不純物の濃
度分布を示す図である。１・・・半導体基板、２・・・絶縁膜、３・・・界面、
４・・・表面領域、５・・・基板深部、７・・・電極、
８・・・ＶＩＩＡ族元素、９ｔ２７・・・８１基板、１
１・・・選択酸化膜、１３・・・ゲート酸化膜、１４．
４５・・・多結晶Ｓｉ膜、１５．１８・・・フッ素イオ
ン、２９・・・埋込みｎ層、↓ 茅　１　目ど＾） ↓　　　↓　　　「　　↓ ↓ 茅　２　区壷＋（−７Ｓ　重 ◆ 囚茅Ｆ“千丁Δ２ソ１み　１」署図丼す図牙図

Claims

【特許請求の範囲】１、半導体基板とその主表面に形成された絶縁膜との界
面を作製したのち、この界面にVIIＡ族元素を到達せし
めることを特徴とする半導体装置の製造方法。２、ＭＯＳ型半導体装置の製造方法において、ＭＯＳト
ランジスタおよびＭＯＳキャパシタを作製したのちに、
ＭＯＳトランジスタのゲート電極中およびソース・ドレ
イン領域中、および、ＭＯＳキャパシタのキャパシタ電
極中の内少なくとも１領域以上に、VIIＡ族元素を導入
し熱処理を行なうことを特徴とする半導体装置の製造方
法。３、半導体装置の素子分離領域の形成において、素子分
離のための絶縁膜中および素子分離された領域の不純物
導入層中に、VIIＡ族元素を導入し熱処理を行なうこと
を特徴とする半導体装置の製造方法。４、上記半導体装置を製造する工程に入る直前、および
、上記半導体装置の金属配線工程に入る直前に、用いる
半導体基板中の基板表面から１μｍ以上の深い領域に、
VIIＡ族元素を導入し熱処理を行なうことを特徴とする
請求項２または３記載の半導体装置の製造方法。５、上記VIIＡ族元素の導入を、イオン打込みまたは熱
拡散により行なうことを特徴とする請求項１ないし４の
一に記載の半導体装置の製造方法。