JPH0411736A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0411736A JPH0411736A JP2113057A JP11305790A JPH0411736A JP H0411736 A JPH0411736 A JP H0411736A JP 2113057 A JP2113057 A JP 2113057A JP 11305790 A JP11305790 A JP 11305790A JP H0411736 A JPH0411736 A JP H0411736A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体装置とその製造方法に関し、特に、イオ
ン注入を利用して半導体基板内に形成された埋込不純物
層を含む半導体装置とその製造方法における改善に関す
るものである。
ン注入を利用して半導体基板内に形成された埋込不純物
層を含む半導体装置とその製造方法における改善に関す
るものである。
［従来の技術］
一般に、複数のＭＯＳトランジスタを含む集積回路にお
いて、α粒子によるソフトエラーを防止したり、ラッチ
アップを防止するために、埋込不純物層を設けることが
知られている。また、バイポーラトランジスタにおいて
、フローティングコレクタとして働く埋込不純物層を設
けることも知られている。
いて、α粒子によるソフトエラーを防止したり、ラッチ
アップを防止するために、埋込不純物層を設けることが
知られている。また、バイポーラトランジスタにおいて
、フローティングコレクタとして働く埋込不純物層を設
けることも知られている。
第９Ａ図の断面図に示されているように、通常、埋込不
純物層は、ボロン、リン、砒素などのように導電型を決
定する元素を半導体基板１の主面上に拡散させることに
よって不純物層３ａが形成され、その不純物層３ａを厚
さ数μｍのエピタキシャル層１ａで覆うことによって形
成される。エピタキシャル層１ａ上には絶縁膜４および
分離領域５が形成される。ＭＯＳトランジスタのような
半導体装置（図示せず）は、分離領域５に囲まれた領域
内においてエピタキシャル層ｌａ上に形成される。しか
し、埋込不純物層３ａを拡散によって形成しかつエピタ
キシャル層１ａを成長させるためには、長時間と費用が
かかる。
純物層は、ボロン、リン、砒素などのように導電型を決
定する元素を半導体基板１の主面上に拡散させることに
よって不純物層３ａが形成され、その不純物層３ａを厚
さ数μｍのエピタキシャル層１ａで覆うことによって形
成される。エピタキシャル層１ａ上には絶縁膜４および
分離領域５が形成される。ＭＯＳトランジスタのような
半導体装置（図示せず）は、分離領域５に囲まれた領域
内においてエピタキシャル層ｌａ上に形成される。しか
し、埋込不純物層３ａを拡散によって形成しかつエピタ
キシャル層１ａを成長させるためには、長時間と費用が
かかる。
そこで、第９Ｂ図に示されているように、近年、イオン
注入を利用することによって、短時間でかつ比較的安い
費用で埋込不純物層を形成することが試みら−れている
。すなわち、半導体基板１内の数μｍの深さの位置へ、
導電型を決定する元素を数百ｋｅＶから数Ｍ ｅ Ｖの
高エネルギで絶縁膜４を介してイオン注入することによ
って、埋込不純物層３が形成される。そして、この埋込
不純物層３を活性化するとともに、イオン注入による１
次結晶欠陥を消滅されるために、基板１は熱処理される
。
注入を利用することによって、短時間でかつ比較的安い
費用で埋込不純物層を形成することが試みら−れている
。すなわち、半導体基板１内の数μｍの深さの位置へ、
導電型を決定する元素を数百ｋｅＶから数Ｍ ｅ Ｖの
高エネルギで絶縁膜４を介してイオン注入することによ
って、埋込不純物層３が形成される。そして、この埋込
不純物層３を活性化するとともに、イオン注入による１
次結晶欠陥を消滅されるために、基板１は熱処理される
。
熱処理の間、埋込不純物層３中のイオン注入による１次
結晶欠陥の消失は、不純物層３の上側と下側から中央部
に向かって進行する。そして、不純物層３の中央部に転
位や積層欠陥のような２次欠陥が残留する傾向がある。
結晶欠陥の消失は、不純物層３の上側と下側から中央部
に向かって進行する。そして、不純物層３の中央部に転
位や積層欠陥のような２次欠陥が残留する傾向がある。
また、埋込不純物層−３の上方でイオンか通過した領域
では、空格子点などの１次欠陥が残留して結晶性が回復
しにくいという傾向がある。これらの残留した欠陥は基
板のリーク電流を太きする原因となる得る。
では、空格子点などの１次欠陥が残留して結晶性が回復
しにくいという傾向がある。これらの残留した欠陥は基
板のリーク電流を太きする原因となる得る。
第１０図を参照して、埋込不純物層３を含む半導体基板
１のリーク電流をｉｌｌ定する方法の一例が図解されて
いる。第１０図においては、ｐ−基板１は埋込ｐ＋不純
物層３を含んでいる。ｐ−基板１の上表面にはｎ＋不純
物鎮域７が形成されている。ｎ＋不純物鎮域７は、電流
計８を介して可変の市の電圧源９に接続されている。他
方基板１の下表面は接地されている。このように、半導
体基板１に逆バイアス電圧を印加して、リーク電流を測
定し得る。
１のリーク電流をｉｌｌ定する方法の一例が図解されて
いる。第１０図においては、ｐ−基板１は埋込ｐ＋不純
物層３を含んでいる。ｐ−基板１の上表面にはｎ＋不純
物鎮域７が形成されている。ｎ＋不純物鎮域７は、電流
計８を介して可変の市の電圧源９に接続されている。他
方基板１の下表面は接地されている。このように、半導
体基板１に逆バイアス電圧を印加して、リーク電流を測
定し得る。
第１１Ａ図を参照して、第１０図の方法によって測定さ
れた基板のリーク電流の例が示されている。第１１Ａ図
においては、基板は１．５ＭｅＶの加速エネルギでｌＸ
ｌ０” ｉ ｏｎｓ／ｃｍ２だけボロンイオンを注入
された後、窒素雰・囲気中で１０００℃において１時間
アニーリングされている。横軸は逆バイアス電圧（Ｖ）
を表し、縦軸はリーク電流（Ａ）を表している。すなわ
ち、基板のリーク電流は約３．５ｖ以上の逆バイアス電
圧において著しく増大しており、この基板は実用に適し
ていないことがわかる。このリーク電流の増大は、イオ
ン注入に基づく結晶欠陥が残存しているためであると考
えられる。
れた基板のリーク電流の例が示されている。第１１Ａ図
においては、基板は１．５ＭｅＶの加速エネルギでｌＸ
ｌ０” ｉ ｏｎｓ／ｃｍ２だけボロンイオンを注入
された後、窒素雰・囲気中で１０００℃において１時間
アニーリングされている。横軸は逆バイアス電圧（Ｖ）
を表し、縦軸はリーク電流（Ａ）を表している。すなわ
ち、基板のリーク電流は約３．５ｖ以上の逆バイアス電
圧において著しく増大しており、この基板は実用に適し
ていないことがわかる。このリーク電流の増大は、イオ
ン注入に基づく結晶欠陥が残存しているためであると考
えられる。
一方、第１１Ｂ図を参照して、ボロンを拡散させること
によって形成された埋込不純物層とその上のエピタキシ
ャル層を含む半導体基板のリーク電流が比較のために示
されている。第１１Ｂ図においては、半導体基板がイオ
ン注入に基づく格子欠陥を含んでいないので、約１７Ｖ
の逆バイアス電圧までリーク電流がほとんど増大してい
ない。
によって形成された埋込不純物層とその上のエピタキシ
ャル層を含む半導体基板のリーク電流が比較のために示
されている。第１１Ｂ図においては、半導体基板がイオ
ン注入に基づく格子欠陥を含んでいないので、約１７Ｖ
の逆バイアス電圧までリーク電流がほとんど増大してい
ない。
［発明が解決しようとする課題］
前述のように、半導体基板中の埋込不純物層は、高エネ
ルギイオン注入を利用して短時間かつ低コストで形成し
得るが、そのように形成された埋込不純物層を含む基板
は、大きなリーク電流を示すので実用に適していない。
ルギイオン注入を利用して短時間かつ低コストで形成し
得るが、そのように形成された埋込不純物層を含む基板
は、大きなリーク電流を示すので実用に適していない。
そこで本発明は、短時間かつ低コストで形成し得る埋込
不純物層を含む半導体装置を提供することを目的として
いる。
不純物層を含む半導体装置を提供することを目的として
いる。
［誤題を解決するための手段］
本発明の１の態様による半導体装置は、導電型を決定す
る元素のイオン注入を利用して半導体基板の一主面から
所定の深さの位置に形成された埋込不純物層と、導電型
を決定する元素以外の元素のイオン注入を利用してその
埋込不純物層より浅くなくかつ埋込不純物層に近い位置
に形成されたゲッタリング層とを含んでいる。
る元素のイオン注入を利用して半導体基板の一主面から
所定の深さの位置に形成された埋込不純物層と、導電型
を決定する元素以外の元素のイオン注入を利用してその
埋込不純物層より浅くなくかつ埋込不純物層に近い位置
に形成されたゲッタリング層とを含んでいる。
本発明のもう１つの態様による半導体装置の製造方法は
、導電型を決定する元素以外の元素を半導体基板の一主
面から所定の深さの位置に高エネルギでイオン注入して
基板を熱処理することによってゲッタリング層を形成す
る工程と、導電型を決定する元素をそのゲッタリング層
より深くない位置に高エネルギでイオン注入して基板を
熱処理することによって埋込不純物層を形成する工程と
を含んでいる。
、導電型を決定する元素以外の元素を半導体基板の一主
面から所定の深さの位置に高エネルギでイオン注入して
基板を熱処理することによってゲッタリング層を形成す
る工程と、導電型を決定する元素をそのゲッタリング層
より深くない位置に高エネルギでイオン注入して基板を
熱処理することによって埋込不純物層を形成する工程と
を含んでいる。
［作用］
本発明による半導体装置においては、イオン注入を利用
して形成された埋込不純物層と近接してその埋込不純物
層より浅くない位置にゲッタリング層が形成されている
ので、イオン注入に基づく結晶欠陥がゲッタリング層に
吸収される。したかって、イオン注入を利用して形成さ
れたれ埋込不純物層を含むにもかかわらず、リーク電流
の小さな半導体装置を提供することができる。
して形成された埋込不純物層と近接してその埋込不純物
層より浅くない位置にゲッタリング層が形成されている
ので、イオン注入に基づく結晶欠陥がゲッタリング層に
吸収される。したかって、イオン注入を利用して形成さ
れたれ埋込不純物層を含むにもかかわらず、リーク電流
の小さな半導体装置を提供することができる。
本発明による半導体装置の製造方法においては、埋込不
純物層とゲッタリング層の両方がイオン注入を利用して
形成されるので、埋込不純物層を含みかつリーク電流の
小さな半導体装置を短時間かつ低コストで製造し得る。
純物層とゲッタリング層の両方がイオン注入を利用して
形成されるので、埋込不純物層を含みかつリーク電流の
小さな半導体装置を短時間かつ低コストで製造し得る。
［実施例］
ＬＳＩ装置の製造において、高い歩留りを達成するため
にゲッタリング技術が有効に利用され得ることか知られ
ている。ゲッタリング技術においては、転位や析出粒子
のような応力場を伴う結晶欠陥かゲッタリング領域内に
導入され、ＭＯ５Ｉ−ランジスタのような半導体装置を
形成すべき領域から有害な重金属不純物や点欠陥などを
ゲッタリング領域内に吸収して除去することが意図され
ている。
にゲッタリング技術が有効に利用され得ることか知られ
ている。ゲッタリング技術においては、転位や析出粒子
のような応力場を伴う結晶欠陥かゲッタリング領域内に
導入され、ＭＯ５Ｉ−ランジスタのような半導体装置を
形成すべき領域から有害な重金属不純物や点欠陥などを
ゲッタリング領域内に吸収して除去することが意図され
ている。
最近、Ｗｏｎｇ ｅｔ ａｌは、Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ、５２ （１２）２
１ Ｍａ ｒｃｈ １９８８．ＰＰ、１０２３１０
２５において、酸素元素または炭素元素を数百ｋｅＶか
ら数Ｍ ｅ Ｖの高い加速エネルギでシリコン基板内の
深さ数μｍの位置にイオン注入することによってゲッタ
リング層を形成し得ることを述べている。このようにイ
オン注入を利用して形成されるゲッタリング層はＭＯＳ
トランジスタなどの半導体装置か形成される基板表面に
近いので、強いゲッタリング効果を発揮することが期待
される。
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ、５２ （１２）２
１ Ｍａ ｒｃｈ １９８８．ＰＰ、１０２３１０
２５において、酸素元素または炭素元素を数百ｋｅＶか
ら数Ｍ ｅ Ｖの高い加速エネルギでシリコン基板内の
深さ数μｍの位置にイオン注入することによってゲッタ
リング層を形成し得ることを述べている。このようにイ
オン注入を利用して形成されるゲッタリング層はＭＯＳ
トランジスタなどの半導体装置か形成される基板表面に
近いので、強いゲッタリング効果を発揮することが期待
される。
しかし、第１２Ａ図と第１２Ｂ図に示されているように
、イオン注入を利用して形成されたゲッタリング層を含
む半導体基板は、大きなリーク電流を示す傾向にある。
、イオン注入を利用して形成されたゲッタリング層を含
む半導体基板は、大きなリーク電流を示す傾向にある。
第１２Ａ図においては、酸素が２．４ＭｅＶの加速エネ
ルギでｌＸ１０１５ｉｏｎｓ／ａｍ２だけイオン注入さ
れた半導体基板を熱処理することによってゲッタリング
層が形成されており、約５ｖ以上の逆バイアス電圧にお
いてリーク電流が増大している。第１２Ｂ図においては
、炭素が２．０ＭｅＶのエネルギで１×１０” １ｏｎ
ｓ／ｃｍ２だけイオン注入された半導体基板を熱処理す
ることによってゲッタリング層が形成されており、約２
ｖ以上の逆バイアス電圧においてリーク電流が非常に大
きくなっている。
ルギでｌＸ１０１５ｉｏｎｓ／ａｍ２だけイオン注入さ
れた半導体基板を熱処理することによってゲッタリング
層が形成されており、約５ｖ以上の逆バイアス電圧にお
いてリーク電流が増大している。第１２Ｂ図においては
、炭素が２．０ＭｅＶのエネルギで１×１０” １ｏｎ
ｓ／ｃｍ２だけイオン注入された半導体基板を熱処理す
ることによってゲッタリング層が形成されており、約２
ｖ以上の逆バイアス電圧においてリーク電流が非常に大
きくなっている。
イオン注入を利用して形成されたゲッタリング層を含む
半導体基板が大きなリーク電流を示すのは、逆バイアス
電圧によって半導体基板内の深さ方向に伸びた空乏層が
数μｍの浅い位置にあるゲッタリング層中の転位などの
結晶欠陥に到達するので、それらの結晶欠陥がリーク電
流を増大させるためであると考えられる。したがって、
通常は、イオン注入を利用して形成されるゲッタリング
層は、イオン注入を利用して形成された埋込不純物層を
含む半導体基板中のリーク電流をさらに大きくすること
が予想される。それにもかかわらず、本発明者達は、埋
込不純物層のみならずゲッタリング層をもイオン注入を
利用して半導体基板内に形成することを試みた。
半導体基板が大きなリーク電流を示すのは、逆バイアス
電圧によって半導体基板内の深さ方向に伸びた空乏層が
数μｍの浅い位置にあるゲッタリング層中の転位などの
結晶欠陥に到達するので、それらの結晶欠陥がリーク電
流を増大させるためであると考えられる。したがって、
通常は、イオン注入を利用して形成されるゲッタリング
層は、イオン注入を利用して形成された埋込不純物層を
含む半導体基板中のリーク電流をさらに大きくすること
が予想される。それにもかかわらず、本発明者達は、埋
込不純物層のみならずゲッタリング層をもイオン注入を
利用して半導体基板内に形成することを試みた。
第１Ａ図ないし第１Ｃ図の断面図を参照して、本発明の
一実施例による半導体装置の製造方法が説明される。
一実施例による半導体装置の製造方法が説明される。
まず第１Ａ図をｐ照して、シリコンの半導体基板１の表
面に厚さ数百人の酸化膜４が形成される。
面に厚さ数百人の酸化膜４が形成される。
そして、矢印で表されているように、数百ｋｅＶ〜数Ｍ
ｅ Ｖの加速エネルギで酸化膜４を介して基板１内の
数μｍの深さに酸素かｌＸｌ０”〜ｌＸｌ０” １ｏｎ
ｓ／ｃｍまたけイオン注入され、それによって、酸素注
入された層２が形成される。
ｅ Ｖの加速エネルギで酸化膜４を介して基板１内の
数μｍの深さに酸素かｌＸｌ０”〜ｌＸｌ０” １ｏｎ
ｓ／ｃｍまたけイオン注入され、それによって、酸素注
入された層２が形成される。
第１Ｂ図を参照して、選択的熱酸化によって分離酸化膜
５が形成される。このとき、酸素注入された層２の特に
中央部において、ゲッタリングのためのシンクとなる２
次結晶欠陥が形成される。
５が形成される。このとき、酸素注入された層２の特に
中央部において、ゲッタリングのためのシンクとなる２
次結晶欠陥が形成される。
第１Ｃ図を参照して、矢印で表されているように、ボロ
ン、リン、砒素などの導電型決定元素をゲッタリング層
２より深くない位置へ高エネルギで１×１０１３〜ｌＸ
ｌ０” １ｏｎｓ／ｃｍ２だけイオン注入し、それによ
って、埋込不純物層３が形成される。埋込不純物層３は
窒素雰囲気中で１０００℃における１時間のアニーリン
グによって活性化され、このとき、イオン注入に基づく
１次欠陥がゲッタリング層２内に吸収されることが期待
される。
ン、リン、砒素などの導電型決定元素をゲッタリング層
２より深くない位置へ高エネルギで１×１０１３〜ｌＸ
ｌ０” １ｏｎｓ／ｃｍ２だけイオン注入し、それによ
って、埋込不純物層３が形成される。埋込不純物層３は
窒素雰囲気中で１０００℃における１時間のアニーリン
グによって活性化され、このとき、イオン注入に基づく
１次欠陥がゲッタリング層２内に吸収されることが期待
される。
第２Ａ図を参照して、第１Ｃ図に示されたような横這を
有する半導体基板のリーク電流の一例が示されており、
横軸は逆バイアス電圧（Ｖ）を表し、縦軸はリーク電流
（Ａ）を表している。第２Ａ図において、基板は２．０
ＭｅＶのエネルギでｌＸｌ０” １ｏｎｓ／ｃｍ２だけ
酸素イオンが注入されており、さらに、１．５ＭｅＶの
エネルギでｌＸ１０” ｉ ｏｎ ｓ／ｃｍ２だけボロ
ンイオンが注入されている。
有する半導体基板のリーク電流の一例が示されており、
横軸は逆バイアス電圧（Ｖ）を表し、縦軸はリーク電流
（Ａ）を表している。第２Ａ図において、基板は２．０
ＭｅＶのエネルギでｌＸｌ０” １ｏｎｓ／ｃｍ２だけ
酸素イオンが注入されており、さらに、１．５ＭｅＶの
エネルギでｌＸ１０” ｉ ｏｎ ｓ／ｃｍ２だけボロ
ンイオンが注入されている。
第２Ａ図かられかるように、その基板のリーク電流は約
１７Ｖの逆バイアス電圧までほとんど増大していない。
１７Ｖの逆バイアス電圧までほとんど増大していない。
すなわち、第２Ａ図に示された半導体基板は、イオン注
入を利用して形成された埋込不純物層を含んでいるにも
かかわらず、第１１Ａ図に示された先行技術による半導
体基板に比べて著しく小さなリーク電流しか生じないこ
とがわかる。さらに、第２Ａ図に示された半導体基板は
、ゲッタリング層のみを含む第１２Ａ図の基板と比べて
も、特に約５ｖ以上の逆バイアス電圧においてリーク電
流が著しく減少していることかわかる。
入を利用して形成された埋込不純物層を含んでいるにも
かかわらず、第１１Ａ図に示された先行技術による半導
体基板に比べて著しく小さなリーク電流しか生じないこ
とがわかる。さらに、第２Ａ図に示された半導体基板は
、ゲッタリング層のみを含む第１２Ａ図の基板と比べて
も、特に約５ｖ以上の逆バイアス電圧においてリーク電
流が著しく減少していることかわかる。
この予期せぬリーク電流の減少は、以下の２つの理由（
１）と（２）に基づいていると考えることができる。
１）と（２）に基づいていると考えることができる。
（１） ボロンのイオン注入時に導入された１次欠陥が
、アニーリングの間にゲッタリング層内に吸収されるの
で、少なくとも埋込不純物層の上部より浅い所に結晶欠
陥が存在しない。
、アニーリングの間にゲッタリング層内に吸収されるの
で、少なくとも埋込不純物層の上部より浅い所に結晶欠
陥が存在しない。
（２） ２次欠陥の集中したゲッタリング層の中央部よ
り浅い位置に、結晶欠陥を含まない埋込不純物層が形成
されるので、空乏層がゲッタリング層中央部の２次欠陥
に到達するのか抑制される。
り浅い位置に、結晶欠陥を含まない埋込不純物層が形成
されるので、空乏層がゲッタリング層中央部の２次欠陥
に到達するのか抑制される。
第１Ｃ図に示されたようなゲッタリング層２は、後の熱
処理によっても消滅することはない。したがって、ゲッ
タリング層２は、基板１の表面にＭＯＳトランジスタの
ような半導体装置を形成するプロセスにおいてもゲッタ
リング効果を発揮し、有害な重金属不純物などを基板表
面近傍から除去し得る。すなわち、そのような半導体装
置の動作時において、基板を介するリーク電流を効果的
に抑制することかできる。
処理によっても消滅することはない。したがって、ゲッ
タリング層２は、基板１の表面にＭＯＳトランジスタの
ような半導体装置を形成するプロセスにおいてもゲッタ
リング効果を発揮し、有害な重金属不純物などを基板表
面近傍から除去し得る。すなわち、そのような半導体装
置の動作時において、基板を介するリーク電流を効果的
に抑制することかできる。
また、第２Ａ図の半導体基板は、イオン注入を利用せず
に形成された埋込半導体層３ａを含む第１１Ｂ図の基板
とほぼ同様のリーク電流を示している。しかし、不純物
の拡散とエピタキシャル層の成長を利用して形成された
埋込不純物層を含む半導体基板は、場所によって比較的
大きなリーク電流を示すことがある。これは、エピタキ
シャル成長時に導入された結晶欠陥の密度や望まざる不
純物の濃度が基板の場所によって異なることがあるから
と考えられる。しかし、第１Ｃ図に示されたような半導
体基板においては、リーク電流は半導体基板の場所によ
ってほとんど変化しない。この理由は、ゲッタリング層
２か局所的に存在する結晶欠陥や望まざる不純物をも吸
収し基板全体を均一化するからであると考えられる。
に形成された埋込半導体層３ａを含む第１１Ｂ図の基板
とほぼ同様のリーク電流を示している。しかし、不純物
の拡散とエピタキシャル層の成長を利用して形成された
埋込不純物層を含む半導体基板は、場所によって比較的
大きなリーク電流を示すことがある。これは、エピタキ
シャル成長時に導入された結晶欠陥の密度や望まざる不
純物の濃度が基板の場所によって異なることがあるから
と考えられる。しかし、第１Ｃ図に示されたような半導
体基板においては、リーク電流は半導体基板の場所によ
ってほとんど変化しない。この理由は、ゲッタリング層
２か局所的に存在する結晶欠陥や望まざる不純物をも吸
収し基板全体を均一化するからであると考えられる。
第２Ｂ図と第２Ｃ図は第２Ａ図に類似しているか、第２
Ｂ図と第２Ｃ図においては、酸素はそれぞれ２．２Ｍｅ
Ｖと２．４ＭｅＶのエネルギでイオン注入されている。
Ｂ図と第２Ｃ図においては、酸素はそれぞれ２．２Ｍｅ
Ｖと２．４ＭｅＶのエネルギでイオン注入されている。
すなわち、第２Ｂ図におけるゲッタリング層は第２Ａ図
におけるゲッタリング層より深い位置に形成されており
、第２Ｃ図におけるゲッタリング層は第２Ｂ図における
ゲッタリング層よりさらに深い位置に形成されている。
におけるゲッタリング層より深い位置に形成されており
、第２Ｃ図におけるゲッタリング層は第２Ｂ図における
ゲッタリング層よりさらに深い位置に形成されている。
このことから、ゲッタリング層２はその深さが多少変動
しても十分にゲッタリング効果を発揮し、ゲッタリング
層２が埋込不純物層３より浅くならない限り、基板のリ
ーク電流も十分に抑制されることがわかる。
しても十分にゲッタリング効果を発揮し、ゲッタリング
層２が埋込不純物層３より浅くならない限り、基板のリ
ーク電流も十分に抑制されることがわかる。
なお、イオンの注入エネルギと注入深さとの関係は、実
験的に容易に決定することかできる。たとえば、第３図
は、シリコン基板中に酸素イオンを注入する場合におけ
る加速エネルギと注入深さとの関係を示している。横軸
はイオンの加速エネルギを表し、縦軸はシリコン基板中
に注入された酸素イオンの位置の深さを表している。
験的に容易に決定することかできる。たとえば、第３図
は、シリコン基板中に酸素イオンを注入する場合におけ
る加速エネルギと注入深さとの関係を示している。横軸
はイオンの加速エネルギを表し、縦軸はシリコン基板中
に注入された酸素イオンの位置の深さを表している。
第４図を参照して、第１Ｃ図に示されたような半導体基
板のリーク電流のさらにもう１つの例が示されている。
板のリーク電流のさらにもう１つの例が示されている。
第４図は第２Ａ図に類似して（Ａるが、第４図において
は酸素の代わりに炭素が１゜５ Ｍ ｅ Ｖのエネルギ
でｌＸｌ０” １ｏｎｓ／ｃｍ２だけイオン注入されて
いる。すなわち、炭素のイオン注入を利用してゲッタリ
ング層２を形成しても、基板のリーク電流が抑制される
ことがわかる。炭素が酸素に比べて低加速エネルギでイ
オン注入されているのは、第３図との比較において第５
図かられかるように、同一の加速エネルギで炭素は酸素
より深くイオン注入され得るからである。
は酸素の代わりに炭素が１゜５ Ｍ ｅ Ｖのエネルギ
でｌＸｌ０” １ｏｎｓ／ｃｍ２だけイオン注入されて
いる。すなわち、炭素のイオン注入を利用してゲッタリ
ング層２を形成しても、基板のリーク電流が抑制される
ことがわかる。炭素が酸素に比べて低加速エネルギでイ
オン注入されているのは、第３図との比較において第５
図かられかるように、同一の加速エネルギで炭素は酸素
より深くイオン注入され得るからである。
さらに、フッ素、塩素、窒素などのイオン注入を利用し
てゲッタリング層２を形成する二とも可能である。しか
し、導電型決定元素のイオン注入は、ゲッタリング層２
を形成するためには適していない。なぜならば、導電型
決定元素のイオン注入に基づいて生じる２次結晶欠陥は
ゲッタリング作用が弱く、さらに、導電型決定元素はそ
の電気的作用の観点からして、あまり高濃度にイオン注
入することが許されないからである。
てゲッタリング層２を形成する二とも可能である。しか
し、導電型決定元素のイオン注入は、ゲッタリング層２
を形成するためには適していない。なぜならば、導電型
決定元素のイオン注入に基づいて生じる２次結晶欠陥は
ゲッタリング作用が弱く、さらに、導電型決定元素はそ
の電気的作用の観点からして、あまり高濃度にイオン注
入することが許されないからである。
なお、第１Ａ図ないし第１Ｃ図の実施例では分離酸化膜
５か形成された後に埋込不純物層３が形成されるが、第
６Ａ図に示されているように分離酸化膜５の形成前にゲ
ッタリング層２のためのイオン注入のみならず埋込不純
物層３のためのイオン注入をも行ない、その後に分離酸
化膜５を形成してもよい。また、第６Ｂ図に示されてい
るように、分離酸化膜５の形成後に、ゲッタリング層２
と埋込不純物層３の両方かイオン注入を利用して形成さ
れてもよい。
５か形成された後に埋込不純物層３が形成されるが、第
６Ａ図に示されているように分離酸化膜５の形成前にゲ
ッタリング層２のためのイオン注入のみならず埋込不純
物層３のためのイオン注入をも行ない、その後に分離酸
化膜５を形成してもよい。また、第６Ｂ図に示されてい
るように、分離酸化膜５の形成後に、ゲッタリング層２
と埋込不純物層３の両方かイオン注入を利用して形成さ
れてもよい。
さらに、半導体基板上に形成される半導体装置の種類に
依存して、埋込不純物層３やゲッタリング層２はイオン
注入エネルギを調節することによって所望の深さの位置
に形成し得るし、イオン注入量を調整し得ることが理解
されよう。
依存して、埋込不純物層３やゲッタリング層２はイオン
注入エネルギを調節することによって所望の深さの位置
に形成し得るし、イオン注入量を調整し得ることが理解
されよう。
さらにまた、以上の実施例では分離酸化膜が用いられた
が、トレンチ分離、ブレーナ分離などの他の分離方法も
用い得ることが理解されよう。
が、トレンチ分離、ブレーナ分離などの他の分離方法も
用い得ることが理解されよう。
以下において、本発明によって形成された埋込不純物層
とゲッタリング層とを含む半導体基板をＤＲＡＭ （ラ
ンダムアクセスメモリ）装置中のメモリセルに利用した
例が説明される。
とゲッタリング層とを含む半導体基板をＤＲＡＭ （ラ
ンダムアクセスメモリ）装置中のメモリセルに利用した
例が説明される。
第７図を参照して、一般的なり ＲＡ Ｍの構成がブロ
ック図で示されている。ＤＲＡＭ５０は、記憶情報デー
タ信号を蓄積するためのメモリセルアレイ５１と、単位
記憶回路を構成するメモリセルを選択するためのアドレ
ス信号を外部から受けるためのローアンドコラムアドレ
スバッファ５２と、そのアドレス信号を解読することに
よってメモリセルを指定するためのローデコーダ５３お
よびコラムデコーダ５４と、指定されたメモリセルに蓄
積された信号を増幅して読出すセンスリフレッシュアン
プ５５と、データ入出力のためのデータインバッファ５
６およびデータアウトバッファ５７と、クロック信号を
発生するクロックジェネレータ５８とを含んでいる。
ック図で示されている。ＤＲＡＭ５０は、記憶情報デー
タ信号を蓄積するためのメモリセルアレイ５１と、単位
記憶回路を構成するメモリセルを選択するためのアドレ
ス信号を外部から受けるためのローアンドコラムアドレ
スバッファ５２と、そのアドレス信号を解読することに
よってメモリセルを指定するためのローデコーダ５３お
よびコラムデコーダ５４と、指定されたメモリセルに蓄
積された信号を増幅して読出すセンスリフレッシュアン
プ５５と、データ入出力のためのデータインバッファ５
６およびデータアウトバッファ５７と、クロック信号を
発生するクロックジェネレータ５８とを含んでいる。
第８図の断面図を２照して、第７図に示されたメモリセ
ルアレイ５１に含まれ得るスタックド型セルが示されて
いる。第８図のメモリセルにおいては、本発明による埋
込不純物層３とゲッタリング層２を含む半導体基板１か
用いられている。その基板１上に形成されたメモリセル
は、ソース／ドレイン領域７ａ、 ワード線１７．ス
トレージノード１０．キャパシタ絶縁膜１１．セルプレ
ート１２、相関絶縁膜１６およびビット線１４を含んで
いる。このメモリセルにおいては、埋込不純物層３がα
粒子によって生成されたキャリアを吸収するので、Ｄ
ＲＡ Ｍ装置の誤動作を防止することかできる。
ルアレイ５１に含まれ得るスタックド型セルが示されて
いる。第８図のメモリセルにおいては、本発明による埋
込不純物層３とゲッタリング層２を含む半導体基板１か
用いられている。その基板１上に形成されたメモリセル
は、ソース／ドレイン領域７ａ、 ワード線１７．ス
トレージノード１０．キャパシタ絶縁膜１１．セルプレ
ート１２、相関絶縁膜１６およびビット線１４を含んで
いる。このメモリセルにおいては、埋込不純物層３がα
粒子によって生成されたキャリアを吸収するので、Ｄ
ＲＡ Ｍ装置の誤動作を防止することかできる。
［発明の効果コ
以上のように、本発明によれば、イオン注入を利用して
短時間でかつ低コストで形成し得る埋込不純物層とゲッ
タリング層を含みかつリーク電流の小さな半導体装置を
提供することができる。
短時間でかつ低コストで形成し得る埋込不純物層とゲッ
タリング層を含みかつリーク電流の小さな半導体装置を
提供することができる。
第１八図ないし第１Ｃ図は、本発明の一実施例による半
導体装置の製造方法を説明するための断面図である。 第２Ａ図ないし第２Ｃ図は、種々のイオン注入条件で形
成された埋込不純物層とゲッタリング層を含む半導体基
板のリーク電流を示すグラフである。 第３図は、シリコン基板中への酸素イオンの注入エネル
ギと注入深さの関係を示すグラフである。 第４図は、炭素とボロンのイオン注入を利用して形成さ
れたゲッタリング層と埋込不純物層を含む基板のリーク
電流を示すグラフである。 第５図は、シリコン基板内への炭素イオンの注入エネル
ギと注入深さとの関係を示すグラフである。 第６Ａ図と第６Ｂ図は、本発明の他の実施例を示す断面
図である。 第７図は、本発明を利用して形成されたメモリセルを含
むＤ ＲＡ Ｍ装置のブロック図である。 第８図は、本発明を利用して形成されたメモリセルの断
面図である。 第９Ａ図は、不純物の拡散とエピタキシャル成長を利用
して形成された先行技術による埋込不純物層を含む半導
体基板の断面図である。 第９Ｂ図は、イオン注入を利用して形成された先行技術
による埋込不純物層を含む半導体基板の断面図である。 第１０図は、半導体基板のリーク電流の測定方法を説明
するための概念図である。 第１１Ａ図および第１１Ｂ図は、それぞれ第９Ｂ図およ
び第９Ａ図に示されたような先行技術による半導体基板
のリーク電流を示すグラフである。 第１２Ａ図および第１２ Ｂ図は、イオン注入を利用し
て形成されたゲッタリング層を含む先行技術による半導
体基板のリーク電流を示すグラフである。 図において、１は半導体基板、２はゲッタリング層、３
は埋込不純物層、４は絶縁膜、５は分離領域を示す。 なお、各図において、同一符号は同一内容または相当部
分を示す。 （ほか２名）と２ １°−＋遵体幕梗 ２： ｌｒ−フイソニク１ ３、埋Ｃ，チ化初４ 峰、に！＃−地 ｒ二 ＊ＡＩＭＡ： 夷４図 逆Ｉ召アス艷斤 （Ｖｌ 島５目 一、１入エネルＮ′□− （ＭｅＶ ） う１人シ竿さ （−１ｉｍ ） 鳶６へ図 Ｌ６Ｂ図 ｑ ン １３１β ド ０−〜哨雪ｅｔｏｈ・小 （（＜＜（（（！（（（［ ト！Δべ／毅 ち Ａ 図 ％９Ｂ口 気８目 気 図 も１１Ａ図 も１１８日 ■−ハ゛イアス電ん（Ｖｌ も１２Ａ図 蓮バイアス（圧− （Ｖｌ 輩 ２Ｂ図 色ハ゛イアスｇｌＴｈ ＶＩ
導体装置の製造方法を説明するための断面図である。 第２Ａ図ないし第２Ｃ図は、種々のイオン注入条件で形
成された埋込不純物層とゲッタリング層を含む半導体基
板のリーク電流を示すグラフである。 第３図は、シリコン基板中への酸素イオンの注入エネル
ギと注入深さの関係を示すグラフである。 第４図は、炭素とボロンのイオン注入を利用して形成さ
れたゲッタリング層と埋込不純物層を含む基板のリーク
電流を示すグラフである。 第５図は、シリコン基板内への炭素イオンの注入エネル
ギと注入深さとの関係を示すグラフである。 第６Ａ図と第６Ｂ図は、本発明の他の実施例を示す断面
図である。 第７図は、本発明を利用して形成されたメモリセルを含
むＤ ＲＡ Ｍ装置のブロック図である。 第８図は、本発明を利用して形成されたメモリセルの断
面図である。 第９Ａ図は、不純物の拡散とエピタキシャル成長を利用
して形成された先行技術による埋込不純物層を含む半導
体基板の断面図である。 第９Ｂ図は、イオン注入を利用して形成された先行技術
による埋込不純物層を含む半導体基板の断面図である。 第１０図は、半導体基板のリーク電流の測定方法を説明
するための概念図である。 第１１Ａ図および第１１Ｂ図は、それぞれ第９Ｂ図およ
び第９Ａ図に示されたような先行技術による半導体基板
のリーク電流を示すグラフである。 第１２Ａ図および第１２ Ｂ図は、イオン注入を利用し
て形成されたゲッタリング層を含む先行技術による半導
体基板のリーク電流を示すグラフである。 図において、１は半導体基板、２はゲッタリング層、３
は埋込不純物層、４は絶縁膜、５は分離領域を示す。 なお、各図において、同一符号は同一内容または相当部
分を示す。 （ほか２名）と２ １°−＋遵体幕梗 ２： ｌｒ−フイソニク１ ３、埋Ｃ，チ化初４ 峰、に！＃−地 ｒ二 ＊ＡＩＭＡ： 夷４図 逆Ｉ召アス艷斤 （Ｖｌ 島５目 一、１入エネルＮ′□− （ＭｅＶ ） う１人シ竿さ （−１ｉｍ ） 鳶６へ図 Ｌ６Ｂ図 ｑ ン １３１β ド ０−〜哨雪ｅｔｏｈ・小 （（＜＜（（（！（（（［ ト！Δべ／毅 ち Ａ 図 ％９Ｂ口 気８目 気 図 も１１Ａ図 も１１８日 ■−ハ゛イアス電ん（Ｖｌ も１２Ａ図 蓮バイアス（圧− （Ｖｌ 輩 ２Ｂ図 色ハ゛イアスｇｌＴｈ ＶＩ
Claims (2)
- （１）導電型を決定する元素のイオン注入を利用して、
半導体基板の一主面から所定の深さの位置に形成された
埋込不純物層と、 導電型を決定する元素以外の元素のイオン注入を利用し
て、前記埋込不純物層より浅くなくかつ前記埋込不純物
層に近い位置に形成されたゲッタリング層を含むことを
特徴とする半導体装置。 - （２）導電型を決定する元素以外の元素を半導体基板の
一主面から所定の深さの位置に高エネルギでイオン注入
して、前記基板を熱処理することによってゲッタリング
層を形成する工程と、導電型を決定する元素を前記ゲッ
タリング層より深くない位置に高エネルギでイオン注入
して、前記基板を熱処理することによって埋込不純物層
を形成する工程を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113057A JPH0411736A (ja) | 1990-04-28 | 1990-04-28 | 半導体装置およびその製造方法 |
| KR1019910002302A KR940010511B1 (ko) | 1990-04-28 | 1991-02-12 | 반도체장치 및 그 제조방법 |
| DE4110331A DE4110331C2 (de) | 1990-04-28 | 1991-03-28 | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| US08/279,876 US5554883A (en) | 1990-04-28 | 1994-07-25 | Semiconductor device and manufacturing method therefor |
| US08/439,017 US5578507A (en) | 1990-04-28 | 1995-05-11 | Method of making a semiconductor device having buried doped and gettering layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113057A JPH0411736A (ja) | 1990-04-28 | 1990-04-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0411736A true JPH0411736A (ja) | 1992-01-16 |
Family
ID=14602412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113057A Pending JPH0411736A (ja) | 1990-04-28 | 1990-04-28 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0411736A (ja) |
| KR (1) | KR940010511B1 (ja) |
| DE (1) | DE4110331C2 (ja) |
Cited By (3)
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