JPS5824018B2 - バイポ−ラicの製造方法 - Google Patents
バイポ−ラicの製造方法Info
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- JPS5824018B2 JPS5824018B2 JP54166596A JP16659679A JPS5824018B2 JP S5824018 B2 JPS5824018 B2 JP S5824018B2 JP 54166596 A JP54166596 A JP 54166596A JP 16659679 A JP16659679 A JP 16659679A JP S5824018 B2 JPS5824018 B2 JP S5824018B2
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Description
【発明の詳細な説明】
本発明は、埋没拡散層をコレクタ領域とするバイポーラ
ICの製造方法に関する。
ICの製造方法に関する。
高濃度の埋没拡散層をコレクタ領域のいわば電極部分と
するバイポーラトランジスタは1例えば第1図に示すよ
うにp型シリコン半導体基板2表面にアンチモン等のn
型不純物を高濃度に拡散してn+型層4を形成し、更に
その上部にn−型のエピタキシャル層6を成長させて形
成する。
するバイポーラトランジスタは1例えば第1図に示すよ
うにp型シリコン半導体基板2表面にアンチモン等のn
型不純物を高濃度に拡散してn+型層4を形成し、更に
その上部にn−型のエピタキシャル層6を成長させて形
成する。
即ち。該n+型層4がコレクタ領域となる埋没拡散層で
あり、その上部のn−型層6表面にp型のベース領域8
.該領域8表面に浅いn+型のエミッタ領域10が形成
される。
あり、その上部のn−型層6表面にp型のベース領域8
.該領域8表面に浅いn+型のエミッタ領域10が形成
される。
こ\までの工程では埋没拡散層4が基板表面に露出して
おらず1文字通り埋没した状態にあるので何らかの方法
でコンタクトをとる必要がある。
おらず1文字通り埋没した状態にあるので何らかの方法
でコンタクトをとる必要がある。
その1つの方法はエミッタ拡散と同じ浅い拡散をしてコ
レクタコンタクト領域を形成する方法である。
レクタコンタクト領域を形成する方法である。
この方法はエミッタ拡散と同時に行なわれる(単にマス
クにコレクタコンタクト用の窓を作るだけでよい)から
簡単ではあるが、コレクタコンタクト領域は埋没拡散層
と直接接触してはおらず、低不純物濃度のn−型層6を
介して接続することになるのでコレクタ抵抗が犬になる
。
クにコレクタコンタクト用の窓を作るだけでよい)から
簡単ではあるが、コレクタコンタクト領域は埋没拡散層
と直接接触してはおらず、低不純物濃度のn−型層6を
介して接続することになるのでコレクタ抵抗が犬になる
。
これを避けるにはn+型の深い拡散層12を形成してこ
れを埋没拡散層4と接触させればよい。
れを埋没拡散層4と接触させればよい。
しかしながらこの拡散層12はエミッタ領域10の拡散
と同時には形成できず、専用の拡散工程を必要とする。
と同時には形成できず、専用の拡散工程を必要とする。
また拡散層12は縦方向に長くする必要があることから
当然横方向にも拡がり、集積度を低下させる。
当然横方向にも拡がり、集積度を低下させる。
またこの種のトランジスタでは上述のようにn−型エピ
タキシャル成長層6を形成する工程が入るので製造工程
が複雑でもある。
タキシャル成長層6を形成する工程が入るので製造工程
が複雑でもある。
本発明はか5るバイポーラICを簡単な工程で高密度に
形成可能な製造方法を提供しようとするもので、開口部
端縁がテーパー状となった被膜をマスクに一導電型の半
導体基板に反対導電型の不純物を深くイオン注入して、
その被膜側の端部が湾曲した埋込不純物層を形成し、そ
して該被膜のイオン注入された部分を除去して該埋込不
純物層の端部を該基板表面に露出させ、該埋込不純物層
より上の該基板部分にベース拡散し、さらに該基板表面
部に該基板とは反対導電型の不純物を浅く導入してエミ
ッタ領域およびコレクタ導出領域を形成しかつ該コレク
タ導出領域は該埋込不純物層の露出端と重なり合わせる
ことを特徴とするが。
形成可能な製造方法を提供しようとするもので、開口部
端縁がテーパー状となった被膜をマスクに一導電型の半
導体基板に反対導電型の不純物を深くイオン注入して、
その被膜側の端部が湾曲した埋込不純物層を形成し、そ
して該被膜のイオン注入された部分を除去して該埋込不
純物層の端部を該基板表面に露出させ、該埋込不純物層
より上の該基板部分にベース拡散し、さらに該基板表面
部に該基板とは反対導電型の不純物を浅く導入してエミ
ッタ領域およびコレクタ導出領域を形成しかつ該コレク
タ導出領域は該埋込不純物層の露出端と重なり合わせる
ことを特徴とするが。
以下図示の実施例を参照しながらこれを詳細に説明する
。
。
第2図は本発明の一実施例を示し、20はp型のシリコ
ン半導体基板である。
ン半導体基板である。
該基板20の表面にはアクティブ領域を残して選択酸化
プロセスにより約1.1μmの厚いシリコン酸化膜22
を形成する。
プロセスにより約1.1μmの厚いシリコン酸化膜22
を形成する。
この選択酸化プロセスは既知のように、シリコン基板上
に直接又は薄い二酸化シリコン膜を介して窒化シリコン
膜を被着し、非酸化部分のみ残るように該窒化シリコン
膜をエツチングし、このパターニングした窒化シリコン
膜をマスクにシリコン基板を熱酸化することによって行
なう。
に直接又は薄い二酸化シリコン膜を介して窒化シリコン
膜を被着し、非酸化部分のみ残るように該窒化シリコン
膜をエツチングし、このパターニングした窒化シリコン
膜をマスクにシリコン基板を熱酸化することによって行
なう。
こうして得られた酸化膜22はその開口部端縁22aが
テーパー状となる絶縁被膜であり、イオン注入時の阻止
マスクとして用いられる。
テーパー状となる絶縁被膜であり、イオン注入時の阻止
マスクとして用いられる。
即ち、第2図aに示すように、基板20表面に酸化膜2
2をマスクにn型不純物例えば燐のイオン(P+)を4
00KeVで高濃度にイオン注入すると、該基板内部に
は深さ5000〜6000人程度の位置にn++埋込不
純物層24が形成される。
2をマスクにn型不純物例えば燐のイオン(P+)を4
00KeVで高濃度にイオン注入すると、該基板内部に
は深さ5000〜6000人程度の位置にn++埋込不
純物層24が形成される。
このイオン注入は基板内だけにとどまらず、酸化膜22
中にも不純物層24とつらなる不純物層26を形成する
。
中にも不純物層24とつらなる不純物層26を形成する
。
そして不純物層24から不純物層26へ向かう部分は、
酸化膜22の端縁22aのテーパー形状に沿って上方に
湾曲する。
酸化膜22の端縁22aのテーパー形状に沿って上方に
湾曲する。
尚、p+型領領域28酸化膜22の形成前に設けられた
チャネルカット領域である。
チャネルカット領域である。
埋込不純物層24より上の基板部分は。上記イオン打込
みの際に加速電圧を変化させたりしてn−型に変換して
おく。
みの際に加速電圧を変化させたりしてn−型に変換して
おく。
次にシリコン酸化膜22の上部を4500λ程度エツチ
ングして除去し、第2図すのように埋込不純物層24の
端部24aを基板表面に露出させる。
ングして除去し、第2図すのように埋込不純物層24の
端部24aを基板表面に露出させる。
この工程は不純物層26の上部のダメージ層のエツチン
グ特性を利用することで簡単に行なえる。
グ特性を利用することで簡単に行なえる。
つまり、シリコン酸化膜22内の不純物層26の上部層
はイオン打込みにより破壊されているので他の部分より
エツチング速度が速い。
はイオン打込みにより破壊されているので他の部分より
エツチング速度が速い。
このため酸化膜22をエツチングしていくと不純物層2
6まではエツチング速度が高く、同部分を越えるとエツ
チング速度は急に遅くなる。
6まではエツチング速度が高く、同部分を越えるとエツ
チング速度は急に遅くなる。
そこでこの時点でエツチングを終了すれば不純物層26
を含むその上部のシリコン酸化膜だけが除去され、残部
は第2図すのようにエツチングされずに残る。
を含むその上部のシリコン酸化膜だけが除去され、残部
は第2図すのようにエツチングされずに残る。
この後、基板表面の酸化、該酸化により生じた2000
μm程度の厚みの酸化膜30に対する窓開きなどを行な
い、パターニングした酸化膜およびフォトレジストなど
をマスクに先ずボロン(B+)をイオン注入してp型の
ベース領域32を形成し1次いでCに示すように酸化膜
30にエミッタ領域36用およびコレクタ導出領域38
用の窓開きを行ない、然るのち全面にPSG(リンシリ
ケートガラス)膜34を被着する。
μm程度の厚みの酸化膜30に対する窓開きなどを行な
い、パターニングした酸化膜およびフォトレジストなど
をマスクに先ずボロン(B+)をイオン注入してp型の
ベース領域32を形成し1次いでCに示すように酸化膜
30にエミッタ領域36用およびコレクタ導出領域38
用の窓開きを行ない、然るのち全面にPSG(リンシリ
ケートガラス)膜34を被着する。
次いで熱処理して、PSG膜34をn型不純物の拡散源
とし、そしてシリコン酸化膜30をマスクにして浅く不
純物拡散すると、基板表面にn十型領域36,38が形
成される。
とし、そしてシリコン酸化膜30をマスクにして浅く不
純物拡散すると、基板表面にn十型領域36,38が形
成される。
n+型領領域36エミッタ領域であり、またn+型領領
域38コレクタ導出領域であるが、その端部は埋込不純
物層24の上方へ湾曲した端部24aにオーバーラツプ
し両者は連結する。
域38コレクタ導出領域であるが、その端部は埋込不純
物層24の上方へ湾曲した端部24aにオーバーラツプ
し両者は連結する。
次いでdのようにPSG膜34に電極用の窓開きをして
アルミニウムのエミッタ電極40E、ベースを極40B
。
アルミニウムのエミッタ電極40E、ベースを極40B
。
コレクタ電極40cを付着して素子を完成する。
尚、ベース領域32には必要に応じてコンタクト用のp
+型領領域42形成してもよい。
+型領領域42形成してもよい。
以上述べたように本発明によれば、基板内部の埋込不純
物層と基板表面のコレクタ導出領域との間を接続する深
い拡散層が不要となるので、その分製造工程が簡略化さ
れると共に、該深い拡散層の横方向の拡がりによって小
面積化できないでいた欠点を除去することができ、高集
積度になる利点がある。
物層と基板表面のコレクタ導出領域との間を接続する深
い拡散層が不要となるので、その分製造工程が簡略化さ
れると共に、該深い拡散層の横方向の拡がりによって小
面積化できないでいた欠点を除去することができ、高集
積度になる利点がある。
またエピタキシャル成長工程も不要になる利点がある。
第1図は埋没拡散層をコレクタ領域とする従来のバイポ
ーラトランジスタの一例を示す断面図、第2図a=dは
本発明の一実施例を示す断面図である。 図中、20はp型シリコン半導体基板、22はシリコン
酸化膜(端縁がテーパー状となった被膜)。 24はB+型の埋込不純物層(コレクタ領域)、32は
p型のベース領域、36はB+型のエミッタ領域、38
はB+型のコレクタ導出領域である。
ーラトランジスタの一例を示す断面図、第2図a=dは
本発明の一実施例を示す断面図である。 図中、20はp型シリコン半導体基板、22はシリコン
酸化膜(端縁がテーパー状となった被膜)。 24はB+型の埋込不純物層(コレクタ領域)、32は
p型のベース領域、36はB+型のエミッタ領域、38
はB+型のコレクタ導出領域である。
Claims (1)
- 【特許請求の範囲】 1 開口部端縁がテーパー状となった被膜をマスクに一
導電型の半導体基板に反対導電型の不純物を深くイオン
注入して、その被膜側の端部が湾曲した埋込不純物層を
形成し、そして該被膜のイオン注入された部分を除去し
て該埋込不純物層の端部を該基板表面に露出させ、該埋
込不純物層より上の該基板部分にベース拡散し、さらに
該基板表面部に該基板とは反対導電型の不純物を浅く導
入してエミッタ領域およびコレクタ導出領域を形成しか
つ該コレクタ導出領域は該埋込不純物層の露出端と重な
り合わせることを特徴とする。 バイポーラICの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54166596A JPS5824018B2 (ja) | 1979-12-21 | 1979-12-21 | バイポ−ラicの製造方法 |
EP80304583A EP0032022B1 (en) | 1979-12-21 | 1980-12-18 | A method of fabricating a semiconductor integrated circuit device |
DE8080304583T DE3068823D1 (en) | 1979-12-21 | 1980-12-18 | A method of fabricating a semiconductor integrated circuit device |
US06/695,746 US4642883A (en) | 1979-12-21 | 1985-01-28 | Semiconductor bipolar integrated circuit device and method for fabrication thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54166596A JPS5824018B2 (ja) | 1979-12-21 | 1979-12-21 | バイポ−ラicの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5693341A JPS5693341A (en) | 1981-07-28 |
JPS5824018B2 true JPS5824018B2 (ja) | 1983-05-18 |
Family
ID=15834211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54166596A Expired JPS5824018B2 (ja) | 1979-12-21 | 1979-12-21 | バイポ−ラicの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4642883A (ja) |
EP (1) | EP0032022B1 (ja) |
JP (1) | JPS5824018B2 (ja) |
DE (1) | DE3068823D1 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6089939A (ja) * | 1983-10-21 | 1985-05-20 | Toshiba Corp | 半導体装置の製造方法 |
US4987093A (en) * | 1987-04-15 | 1991-01-22 | Texas Instruments Incorporated | Through-field implant isolated devices and method |
NL8701251A (nl) * | 1987-05-26 | 1988-12-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
US5187554A (en) * | 1987-08-11 | 1993-02-16 | Sony Corporation | Bipolar transistor |
JPH0411736A (ja) * | 1990-04-28 | 1992-01-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5554883A (en) * | 1990-04-28 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
FR2666453A1 (fr) * | 1990-08-31 | 1992-03-06 | Commissariat Energie Atomique | Batterie de photopiles montees en serie. |
US5212112A (en) * | 1991-05-23 | 1993-05-18 | At&T Bell Laboratories | Selective epitaxy of silicon in silicon dioxide apertures with suppression of unwanted formation of facets |
US5091321A (en) * | 1991-07-22 | 1992-02-25 | Allegro Microsystems, Inc. | Method for making an NPN transistor with controlled base width compatible with making a Bi-MOS integrated circuit |
US5258317A (en) * | 1992-02-13 | 1993-11-02 | Integrated Device Technology, Inc. | Method for using a field implant mask to correct low doping levels at the outside edges of the base in a walled-emitter transistor structure |
US5663075A (en) * | 1994-07-14 | 1997-09-02 | The United States Of America As Represented By The Secretary Of The Air Force | Method of fabricating backside illuminated FET optical receiver with gallium arsenide species |
DE19844531B4 (de) * | 1998-09-29 | 2017-12-14 | Prema Semiconductor Gmbh | Verfahren zur Herstellung von Transistoren |
EP1035566A3 (en) * | 1999-03-03 | 2000-10-04 | Infineon Technologies North America Corp. | Method for forming a buried doped layer with connecting portions within a semiconductive device |
DE10057163A1 (de) * | 2000-11-16 | 2002-05-23 | Gruetzediek Ursula | Verfahren zur Herstellung von Halbleiterbauelementen mit Schottky-Übergängen |
US7741661B2 (en) * | 2002-08-14 | 2010-06-22 | Advanced Analogic Technologies, Inc. | Isolation and termination structures for semiconductor die |
US7956391B2 (en) * | 2002-08-14 | 2011-06-07 | Advanced Analogic Technologies, Inc. | Isolated junction field-effect transistor |
US7667268B2 (en) * | 2002-08-14 | 2010-02-23 | Advanced Analogic Technologies, Inc. | Isolated transistor |
US8089129B2 (en) * | 2002-08-14 | 2012-01-03 | Advanced Analogic Technologies, Inc. | Isolated CMOS transistors |
US7825488B2 (en) | 2006-05-31 | 2010-11-02 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
US7939420B2 (en) * | 2002-08-14 | 2011-05-10 | Advanced Analogic Technologies, Inc. | Processes for forming isolation structures for integrated circuit devices |
US7812403B2 (en) * | 2002-08-14 | 2010-10-12 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuit devices |
US20080197408A1 (en) * | 2002-08-14 | 2008-08-21 | Advanced Analogic Technologies, Inc. | Isolated quasi-vertical DMOS transistor |
US6900091B2 (en) * | 2002-08-14 | 2005-05-31 | Advanced Analogic Technologies, Inc. | Isolated complementary MOS devices in epi-less substrate |
US7834421B2 (en) * | 2002-08-14 | 2010-11-16 | Advanced Analogic Technologies, Inc. | Isolated diode |
US8513087B2 (en) * | 2002-08-14 | 2013-08-20 | Advanced Analogic Technologies, Incorporated | Processes for forming isolation structures for integrated circuit devices |
US7902630B2 (en) * | 2002-08-14 | 2011-03-08 | Advanced Analogic Technologies, Inc. | Isolated bipolar transistor |
KR100867977B1 (ko) | 2006-10-11 | 2008-11-10 | 한국과학기술원 | 인도시아닌 그린 혈중 농도 역학을 이용한 조직 관류 분석장치 및 그를 이용한 조직 관류 분석방법 |
US7737526B2 (en) * | 2007-03-28 | 2010-06-15 | Advanced Analogic Technologies, Inc. | Isolated trench MOSFET in epi-less semiconductor sustrate |
US8030731B2 (en) * | 2007-03-28 | 2011-10-04 | Advanced Analogic Technologies, Inc. | Isolated rectifier diode |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT981240B (it) * | 1972-03-10 | 1974-10-10 | Teszner S | Perfezionamenti ai gridistori per iperfrequenze |
US3974560A (en) * | 1974-05-02 | 1976-08-17 | Rca Corporation | Method of making a bipolar transistor |
JPS5244173A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Method of flat etching of silicon substrate |
JPS5269587A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Device and manufacture for high voltage resisting semiconductor |
JPS5387672A (en) * | 1977-01-12 | 1978-08-02 | Nec Corp | Semiconductor device |
JPS542077A (en) * | 1977-06-08 | 1979-01-09 | Hitachi Ltd | Semiconductor switching element |
US4219369A (en) * | 1977-09-30 | 1980-08-26 | Hitachi, Ltd. | Method of making semiconductor integrated circuit device |
US4278987A (en) * | 1977-10-17 | 1981-07-14 | Hitachi, Ltd. | Junction isolated IC with thick EPI portion having sides at least 20 degrees from (110) orientations |
DE2802838A1 (de) * | 1978-01-23 | 1979-08-16 | Siemens Ag | Mis-feldeffekttransistor mit kurzer kanallaenge |
US4454524A (en) * | 1978-03-06 | 1984-06-12 | Ncr Corporation | Device having implantation for controlling gate parasitic action |
JPS54151377A (en) * | 1978-05-19 | 1979-11-28 | Nec Corp | Semiconductor integrated circuit |
JPS54152981A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Iil semiconductor device |
US4199776A (en) * | 1978-08-24 | 1980-04-22 | Rca Corporation | Integrated injection logic with floating reinjectors |
US4277882A (en) * | 1978-12-04 | 1981-07-14 | Fairchild Camera And Instrument Corporation | Method of producing a metal-semiconductor field-effect transistor |
US4261761A (en) * | 1979-09-04 | 1981-04-14 | Tektronix, Inc. | Method of manufacturing sub-micron channel width MOS transistor |
US4261763A (en) * | 1979-10-01 | 1981-04-14 | Burroughs Corporation | Fabrication of integrated circuits employing only ion implantation for all dopant layers |
US4298402A (en) * | 1980-02-04 | 1981-11-03 | Fairchild Camera & Instrument Corp. | Method of fabricating self-aligned lateral bipolar transistor utilizing special masking techniques |
US4390890A (en) * | 1980-06-26 | 1983-06-28 | International Business Machines Corporation | Saturation-limited bipolar transistor device |
US4445266A (en) * | 1981-08-07 | 1984-05-01 | Mostek Corporation | MOSFET Fabrication process for reducing overlap capacitance and lowering interconnect impedance |
US4598462A (en) * | 1983-04-07 | 1986-07-08 | Rca Corporation | Method for making semiconductor device with integral fuse |
-
1979
- 1979-12-21 JP JP54166596A patent/JPS5824018B2/ja not_active Expired
-
1980
- 1980-12-18 EP EP80304583A patent/EP0032022B1/en not_active Expired
- 1980-12-18 DE DE8080304583T patent/DE3068823D1/de not_active Expired
-
1985
- 1985-01-28 US US06/695,746 patent/US4642883A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS5693341A (en) | 1981-07-28 |
US4642883A (en) | 1987-02-17 |
EP0032022B1 (en) | 1984-08-01 |
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