JPS6265324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6265324A JPS6265324A JP20336985A JP20336985A JPS6265324A JP S6265324 A JPS6265324 A JP S6265324A JP 20336985 A JP20336985 A JP 20336985A JP 20336985 A JP20336985 A JP 20336985A JP S6265324 A JPS6265324 A JP S6265324A
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- Japan
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- oxide film
- impurity
- substrate
- semiconductor substrate
- protective film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体装置の製造方法に係わり、特に、深さ
の異なる複数の不純物領域を同時に形成するための半導
体装置の製造方法に関する。
の異なる複数の不純物領域を同時に形成するための半導
体装置の製造方法に関する。
〈従来の技術〉
第２図（ａ）乃至（ｊ）は従来のサイリスタの製造工程
を示す断面図であり、このサイリスタの製造工程を通し
て深さの異なる複数の不純物領域の形成方法を説明すれ
ば以下の通りである。まず。
を示す断面図であり、このサイリスタの製造工程を通し
て深さの異なる複数の不純物領域の形成方法を説明すれ
ば以下の通りである。まず。
厚さ約２００μｍのｎ型の半導体基板１を１１５０℃の
水蒸気雰囲気中で６時間熱酸化して約２μｍの酸化膜２
を成長させる（第２図（ａ））、続いて、ホトレジスト
膜３を被着しこれをパターン形成しく第２図（ｂ））、
パターン形成されたホトレジスト膜３をマスクとして酸
化膜２を選択的にエツチング除去する０次に、半導体基
板１の露出した両面にｐ型の不純物源を被着し、１２８
０℃の水蒸気雰囲気中で約９２時間ドライブインすると
、ｐ型の不純物が両側からそれぞれ１１０乃至１２０μ
ｍ拡散しｐ型の分離領域４が形成される（第２図（Ｃ）
）。この後、リソグラフィー技術により酸化膜２にベー
ス拡散用の窓を形成すると共に半導体基板１の裏面に形
成されていた酸化膜２を全面除去する。こうして、半導
体基板１の選択的に露出した表面と全面露出した裏面と
にｐ型の不純物源を被着し、１２５０℃の水蒸気雰囲気
中で約４０時間ドライブインすると、ｐ型の不鈍物が３
５乃至４８μｍ拡散し、ｐ型のベース領域５が形成され
ると共に、半導体基板１の裏面の導電性をＰ型に変更す
る（第２図（ｄ））、この後、第２ベース拡散を行ない
、ゲート部と裏面のｐ型不純物濃度を高め、オーミック
接触に備える（第２図（ｅ））。続く工程ではリソグラ
フィー技術によりエミッタ領域拡散用の窓とチャンネル
ストッパー形成用の窓とを酸化膜２に形成した後、ｎ型
の不純物源を被着し、１２５０℃の水蒸気雰囲気中で約
２時間ドライブインするとｎ型のエミッタ領域６とチマ
ンネルストッパー７とが形成される（第２図（ｆ））。
水蒸気雰囲気中で６時間熱酸化して約２μｍの酸化膜２
を成長させる（第２図（ａ））、続いて、ホトレジスト
膜３を被着しこれをパターン形成しく第２図（ｂ））、
パターン形成されたホトレジスト膜３をマスクとして酸
化膜２を選択的にエツチング除去する０次に、半導体基
板１の露出した両面にｐ型の不純物源を被着し、１２８
０℃の水蒸気雰囲気中で約９２時間ドライブインすると
、ｐ型の不純物が両側からそれぞれ１１０乃至１２０μ
ｍ拡散しｐ型の分離領域４が形成される（第２図（Ｃ）
）。この後、リソグラフィー技術により酸化膜２にベー
ス拡散用の窓を形成すると共に半導体基板１の裏面に形
成されていた酸化膜２を全面除去する。こうして、半導
体基板１の選択的に露出した表面と全面露出した裏面と
にｐ型の不純物源を被着し、１２５０℃の水蒸気雰囲気
中で約４０時間ドライブインすると、ｐ型の不鈍物が３
５乃至４８μｍ拡散し、ｐ型のベース領域５が形成され
ると共に、半導体基板１の裏面の導電性をＰ型に変更す
る（第２図（ｄ））、この後、第２ベース拡散を行ない
、ゲート部と裏面のｐ型不純物濃度を高め、オーミック
接触に備える（第２図（ｅ））。続く工程ではリソグラ
フィー技術によりエミッタ領域拡散用の窓とチャンネル
ストッパー形成用の窓とを酸化膜２に形成した後、ｎ型
の不純物源を被着し、１２５０℃の水蒸気雰囲気中で約
２時間ドライブインするとｎ型のエミッタ領域６とチマ
ンネルストッパー７とが形成される（第２図（ｆ））。
燐酸化によりパッシベーションを行なった後（第２図（
ｇ））、リソグラフィー技術により酸化膜２にコンタク
トホールを穿設しく第２図（ｈ））、半導体基板１の表
面にアルミニウム膜を被着した後、これをパターン形成
してゲート電極８とカソード電極９とを形成する（第２
図（ｉ））。しかる後、半導体基板１の裏面にクロムニ
ッケル銀を全面に被着してアノード？ｌｉ極１０を形成
する（第２図（ｊ））。
ｇ））、リソグラフィー技術により酸化膜２にコンタク
トホールを穿設しく第２図（ｈ））、半導体基板１の表
面にアルミニウム膜を被着した後、これをパターン形成
してゲート電極８とカソード電極９とを形成する（第２
図（ｉ））。しかる後、半導体基板１の裏面にクロムニ
ッケル銀を全面に被着してアノード？ｌｉ極１０を形成
する（第２図（ｊ））。
〈発明の解決しようとする問題点〉
しかしながら、上記サイリスタの製造工程では、ｐ型不
純物を１１０乃至１２０μｍ拡散しｐ型の分離領域４を
約９２時間かけて形成した後、再びＰ型の不純物を３５
乃至４８μｍ拡散し、Ｐ型のベース領域５を約４０時間
かけて形成しており、拡散深さが異なっていると、導電
性は同一でも別の拡散工程を必要としていたので、半導
体装置の製造に要する時間が長大になるという問題点が
あった。
純物を１１０乃至１２０μｍ拡散しｐ型の分離領域４を
約９２時間かけて形成した後、再びＰ型の不純物を３５
乃至４８μｍ拡散し、Ｐ型のベース領域５を約４０時間
かけて形成しており、拡散深さが異なっていると、導電
性は同一でも別の拡散工程を必要としていたので、半導
体装置の製造に要する時間が長大になるという問題点が
あった。
〈問題点を解決するための手段〉
本発明は上記従来例の問題点に鑑み、半導体基板の表面
に第１保護膜を成長させる工程と、該第１保護膜に複数
の窓を形成し半導体基板の表面を露出させる工程と、該
露出した半導体基板の一部を第２保護膜で被い残部を露
出したままにする工程と、前記半導体Ｊ＆板の一部には
第２保護膜を通し残部には直接不純物を導入し互いに深
さの異なる不純物領域を同時に形成する工程とにより、
半導体基板の一部に形成される不純物領域の深さを半導
体Ｊｕｔ板の残部の深さより浅く形成できるようにした
ことを要旨とする。
に第１保護膜を成長させる工程と、該第１保護膜に複数
の窓を形成し半導体基板の表面を露出させる工程と、該
露出した半導体基板の一部を第２保護膜で被い残部を露
出したままにする工程と、前記半導体Ｊ＆板の一部には
第２保護膜を通し残部には直接不純物を導入し互いに深
さの異なる不純物領域を同時に形成する工程とにより、
半導体基板の一部に形成される不純物領域の深さを半導
体Ｊｕｔ板の残部の深さより浅く形成できるようにした
ことを要旨とする。
〈実施例〉
第１図（ａ）乃至（ｆ）は本発明の一実施例を表わす断
面図であり、まず、第１図（ａ）に示されているように
ｎ型の約２００μｍのシリコン半導体基板２１の両面を
１．６乃至２．０μｍ熱酸化して酸化膜２２を形成した
後、リソグラフィー技術により分離領域形成用の窓とベ
ース領域形成用の窓を穿設しく第１図（ｂ））、９００
乃至１０００℃のドライ雰囲気中で露出した半導体基板
２１の上に所定厚さの酸化膜２３を成長させる（第１図
（Ｃ））。この酸化膜２３の膜厚はベース領域の拡散深
さを分離領域の拡散深さより浅くするためのものであり
、本実施例ではベース領域の拡散深さと分離領域の拡散
深さとの差が約７０μｍあるので、ｐ型不純物、例えば
ボロンのシリコン基板２１における拡散速度とシリコン
酸化膜２２における拡散速度との差に鑑み、酸化膜２３
のＰＪさを１００乃至３００μｍに設定している。
面図であり、まず、第１図（ａ）に示されているように
ｎ型の約２００μｍのシリコン半導体基板２１の両面を
１．６乃至２．０μｍ熱酸化して酸化膜２２を形成した
後、リソグラフィー技術により分離領域形成用の窓とベ
ース領域形成用の窓を穿設しく第１図（ｂ））、９００
乃至１０００℃のドライ雰囲気中で露出した半導体基板
２１の上に所定厚さの酸化膜２３を成長させる（第１図
（Ｃ））。この酸化膜２３の膜厚はベース領域の拡散深
さを分離領域の拡散深さより浅くするためのものであり
、本実施例ではベース領域の拡散深さと分離領域の拡散
深さとの差が約７０μｍあるので、ｐ型不純物、例えば
ボロンのシリコン基板２１における拡散速度とシリコン
酸化膜２２における拡散速度との差に鑑み、酸化膜２３
のＰＪさを１００乃至３００μｍに設定している。
この酸化膜２３の成長は低温のドライ雰囲気中でなされ
るので、膜厚を正確に設定することができる。続いて、
リソグラフィー技術によりベース領域上の酸化膜を除き
酸化膜２３を除去しく第１図（ｄ））、半導体基板２１
の両面と酸化膜２３の上に不純物ｇ２４を被着する（第
１図（ｅ））。
るので、膜厚を正確に設定することができる。続いて、
リソグラフィー技術によりベース領域上の酸化膜を除き
酸化膜２３を除去しく第１図（ｄ））、半導体基板２１
の両面と酸化膜２３の上に不純物ｇ２４を被着する（第
１図（ｅ））。
この後、水蒸気雰囲気中で加熱してドライブインを行な
うと、ｐ型不純物、例えばボロンの酸化膜２３中の拡散
速度がシリコン基板２１中の拡散速度に比べ極めて遅い
ので、分離領域形成用の窓から拡散した不純物は１１０
乃至１２０μｍの深さに達し、分離領域２４が形成され
るが５ベース領域形成用窓から酸化膜２−３を通して拡
散した不純物は３Ｓ乃至４８μｍの深さにしか達せず、
ベース領域２５が形成される。この後、第２図（ｅ）乃
至（ｊ）の工程を経てサイリスタが形成される。
うと、ｐ型不純物、例えばボロンの酸化膜２３中の拡散
速度がシリコン基板２１中の拡散速度に比べ極めて遅い
ので、分離領域形成用の窓から拡散した不純物は１１０
乃至１２０μｍの深さに達し、分離領域２４が形成され
るが５ベース領域形成用窓から酸化膜２−３を通して拡
散した不純物は３Ｓ乃至４８μｍの深さにしか達せず、
ベース領域２５が形成される。この後、第２図（ｅ）乃
至（ｊ）の工程を経てサイリスタが形成される。
なお、上記実施例はサイリスタの製造工程を例にして説
明したが、本発明はこれに限らず、導電性が同一で不純
物の導入深さの異なる領域の形成には、いずれの半導体
装置の製造工程でも使用できる。
明したが、本発明はこれに限らず、導電性が同一で不純
物の導入深さの異なる領域の形成には、いずれの半導体
装置の製造工程でも使用できる。
また、不純物の導入方法は拡散に限らず、イオン打ち込
み法でもよい。この場合は、イオン打ち込みを３０乃至
５０ｋｅｖのエネルギーのハイカレント法で行なうこと
が望ましい。
み法でもよい。この場合は、イオン打ち込みを３０乃至
５０ｋｅｖのエネルギーのハイカレント法で行なうこと
が望ましい。
く効果〉
以上説明してきたように、本発明によると、半導体基板
の表面に第１保護膜を成長し、該第１保護膜に複数の窓
を形成し半導体基板の表面を露出させた後、該露出した
半導体基板の一部を第２保護膜で被い残部を露出したま
まにし、前記半導体基板の一部には第２保護膜を通し残
部には直接不純物を導入し互いに深さの異なる不純物領
域を同時に形成するようにしたので、半導体基板の一部
に形成される不純物領域の深さを半導体基板の残部の深
さより浅く形成できるようになり、半導体装置の製造に
要する時間を短縮できるという効果が得られる。
の表面に第１保護膜を成長し、該第１保護膜に複数の窓
を形成し半導体基板の表面を露出させた後、該露出した
半導体基板の一部を第２保護膜で被い残部を露出したま
まにし、前記半導体基板の一部には第２保護膜を通し残
部には直接不純物を導入し互いに深さの異なる不純物領
域を同時に形成するようにしたので、半導体基板の一部
に形成される不純物領域の深さを半導体基板の残部の深
さより浅く形成できるようになり、半導体装置の製造に
要する時間を短縮できるという効果が得られる。
第１図（、）乃至（ｆ）は本発明の一実施例の主要工程
を示す断面図、第２図（ａ）乃至（、Ｊ）は従来例の工
程を示す断面図である。 ２１・・・・・・・半導体基環、 ２２・・・・・・・第１保護マスク、 ２３・・・・・・・第２保護マスク、 ２４．２５・・・・不純物領域。 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −（ｂ） （Ｃ） 第１図 （ｄ） ２今 ｃｅ＞ （ｆ） 第１図 （ｃｌ） （［）） 第２図 第２図 （Ｅ’） Ｃｆ） 第２図 （ｉ ） （ｊ） 第２図
を示す断面図、第２図（ａ）乃至（、Ｊ）は従来例の工
程を示す断面図である。 ２１・・・・・・・半導体基環、 ２２・・・・・・・第１保護マスク、 ２３・・・・・・・第２保護マスク、 ２４．２５・・・・不純物領域。 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −（ｂ） （Ｃ） 第１図 （ｄ） ２今 ｃｅ＞ （ｆ） 第１図 （ｃｌ） （［）） 第２図 第２図 （Ｅ’） Ｃｆ） 第２図 （ｉ ） （ｊ） 第２図
Claims (1)
- 半導体基板の表面に第１保護膜を成長する工程と、該第
１保護膜に複数の窓を形成し半導体基板の表面を露出さ
せる工程と、該露出した半導体基板の一部を第２保護膜
で被い残部を露出したままにする工程と、前記半導体基
板の一部には第２保護膜を通し残部には直接不純物を導
入し互いに深さの異なる不純物領域を同時に形成する工
程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20336985A JPS6265324A (ja) | 1985-09-17 | 1985-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20336985A JPS6265324A (ja) | 1985-09-17 | 1985-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265324A true JPS6265324A (ja) | 1987-03-24 |
Family
ID=16472886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20336985A Pending JPS6265324A (ja) | 1985-09-17 | 1985-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010090090A1 (ja) * | 2009-02-05 | 2010-08-12 | シャープ株式会社 | 半導体装置の製造方法および半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145079A (ja) * | 1974-05-11 | 1975-11-21 |
-
1985
- 1985-09-17 JP JP20336985A patent/JPS6265324A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145079A (ja) * | 1974-05-11 | 1975-11-21 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010090090A1 (ja) * | 2009-02-05 | 2010-08-12 | シャープ株式会社 | 半導体装置の製造方法および半導体装置 |
| EP2395544A1 (en) * | 2009-02-05 | 2011-12-14 | Sharp Kabushiki Kaisha | Semiconductor device producing method and semiconductor device |
| JPWO2010090090A1 (ja) * | 2009-02-05 | 2012-08-09 | シャープ株式会社 | 半導体装置の製造方法および半導体装置 |
| EP2395544A4 (en) * | 2009-02-05 | 2013-02-20 | Sharp Kk | METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE |
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