JP2505159B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2505159B2 JP2505159B2 JP14005886A JP14005886A JP2505159B2 JP 2505159 B2 JP2505159 B2 JP 2505159B2 JP 14005886 A JP14005886 A JP 14005886A JP 14005886 A JP14005886 A JP 14005886A JP 2505159 B2 JP2505159 B2 JP 2505159B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体技術さらには半導体集積回路に適
用して特に有効な技術に関するもので、例えば半導体集
積回路におけるバイポーラトランジスタの形成に利用し
て有効な技術に関する。
用して特に有効な技術に関するもので、例えば半導体集
積回路におけるバイポーラトランジスタの形成に利用し
て有効な技術に関する。
［従来の技術］ 従来、バイポーラトランジスタの形成技術として、例
えばベース引出し用のポリシリコン電極から半導体基板
へ不純物を拡散させることによって外部ベース領域を形
成することにより、外部ベース領域の面積を減少させて
接合容量を減らすと共に、外部ベース領域と別の工程で
真性ベース領域を最適の濃度に設定して形成してやるこ
とによって、SST（スーパ・セルフアライメント・トラ
ンジスタ）と呼ばれる高性能のトランジスタを形成する
技術が提案されている。
えばベース引出し用のポリシリコン電極から半導体基板
へ不純物を拡散させることによって外部ベース領域を形
成することにより、外部ベース領域の面積を減少させて
接合容量を減らすと共に、外部ベース領域と別の工程で
真性ベース領域を最適の濃度に設定して形成してやるこ
とによって、SST（スーパ・セルフアライメント・トラ
ンジスタ）と呼ばれる高性能のトランジスタを形成する
技術が提案されている。
ところが、従来のSST構造のトランジスタにあって
は、外部ベース領域の方が真性ベース領域よりも深くな
るような構造にされている。そのため、真性ベース領域
に比べて外部ベース領域の方がコレクタ領域となるN+型
埋込層との境界に近くなる。一方、N+型埋込層に近づく
ほどN+型埋込層からの不純物のわき上がりにより、不純
物濃度が高くなって空乏層の拡がりが小さくなり、ベー
ス・コレクタ間の接合容量が大きくなってしまう。従っ
て、ベース・コレクタ間の接合容量を減らしトランジス
タの動作速度を速くするには、N-型エピタキシャル層の
厚みを大きくして外部ベース領域が相対的にあまり深く
ならないようにしてやる必要がある。
は、外部ベース領域の方が真性ベース領域よりも深くな
るような構造にされている。そのため、真性ベース領域
に比べて外部ベース領域の方がコレクタ領域となるN+型
埋込層との境界に近くなる。一方、N+型埋込層に近づく
ほどN+型埋込層からの不純物のわき上がりにより、不純
物濃度が高くなって空乏層の拡がりが小さくなり、ベー
ス・コレクタ間の接合容量が大きくなってしまう。従っ
て、ベース・コレクタ間の接合容量を減らしトランジス
タの動作速度を速くするには、N-型エピタキシャル層の
厚みを大きくして外部ベース領域が相対的にあまり深く
ならないようにしてやる必要がある。
しかしながら、上記のようにエピタキシャル層の厚み
を大きくすると、真性ベース領域からN+型埋込層までの
距離が長くなり、トランジスタのfT（遮断周波数）が低
下してしまう。つまり、縦型トランジスタでは、動作電
流が大きくなるに従って、真性ベース領域がN+型埋込層
に向かって拡がっていき、実質的なベース幅が大きくな
るという性質（ベースワイドニング効果）があるため、
真性ベース領域下のエピタキシャル層が厚いほどベース
の拡がりが大きくなって実質的なベース幅（実効ベース
幅）が拡がってしまうのである。
を大きくすると、真性ベース領域からN+型埋込層までの
距離が長くなり、トランジスタのfT（遮断周波数）が低
下してしまう。つまり、縦型トランジスタでは、動作電
流が大きくなるに従って、真性ベース領域がN+型埋込層
に向かって拡がっていき、実質的なベース幅が大きくな
るという性質（ベースワイドニング効果）があるため、
真性ベース領域下のエピタキシャル層が厚いほどベース
の拡がりが大きくなって実質的なベース幅（実効ベース
幅）が拡がってしまうのである。
その結果、SST構造のトランジスタにおいては、エピ
タキシャル層を厚くして外部ベース領域を相対的に浅く
し、これによってベース・コレクタ間の接合容量を減ら
してトランジスタの動作速度を向上させようとすると、
真性ベース領域の下のエピタキシャル層が厚くなってfT
が下がってしまう。また、エピタキシャル層を薄くして
fTを上げると、ベース・コレクタ間の容量が増加してト
ランジスタの動作速度が遅くなってしまうという問題点
がある。
タキシャル層を厚くして外部ベース領域を相対的に浅く
し、これによってベース・コレクタ間の接合容量を減ら
してトランジスタの動作速度を向上させようとすると、
真性ベース領域の下のエピタキシャル層が厚くなってfT
が下がってしまう。また、エピタキシャル層を薄くして
fTを上げると、ベース・コレクタ間の容量が増加してト
ランジスタの動作速度が遅くなってしまうという問題点
がある。
さらに、バイポーラトランジスタは、真性ベース領域
のベース幅を薄くするほど高速化できるが、その場合、
エミッタ領域の深さを深くすることによって実効ベース
幅を薄くしようとすると、エミッタ領域へのＮ型不純物
のドーズ量が多くなるためプロセスが不安定になると共
に、直流電流増幅率が増加するという不都合がある。そ
こで、真性ベース領域及びエミッタ領域の深さを浅くす
ることによって、実効ベース幅を薄くすることが望まれ
る。しかしながら、このようにトランジスタを高速化す
るため真性ベース領域を浅くすればするほど、相対的に
真性ベース領域下のエピタキシャル層の厚みが厚くな
り、fTとベース・コレクタ間接合容量を同時に最適化す
ることがますます難しくなる。
のベース幅を薄くするほど高速化できるが、その場合、
エミッタ領域の深さを深くすることによって実効ベース
幅を薄くしようとすると、エミッタ領域へのＮ型不純物
のドーズ量が多くなるためプロセスが不安定になると共
に、直流電流増幅率が増加するという不都合がある。そ
こで、真性ベース領域及びエミッタ領域の深さを浅くす
ることによって、実効ベース幅を薄くすることが望まれ
る。しかしながら、このようにトランジスタを高速化す
るため真性ベース領域を浅くすればするほど、相対的に
真性ベース領域下のエピタキシャル層の厚みが厚くな
り、fTとベース・コレクタ間接合容量を同時に最適化す
ることがますます難しくなる。
そこで、エミッタ領域の下の真性ベース領域直下のN-
型エピタキシャル層内に島状のN+層を形成することによ
って、外部ベース領域下のエピタキシャル層の厚みを減
らすことなく、真性ベース領域下のエピタキシャル層の
実質的な厚みを減少させ、これによって、ベース・コレ
クタ間の接合容量増加を最小限におさえかつfTを向上さ
せ、トランジスタの高速化を図るようにした発明が本発
明者らによって提案されている（特願昭60-5701号）。
型エピタキシャル層内に島状のN+層を形成することによ
って、外部ベース領域下のエピタキシャル層の厚みを減
らすことなく、真性ベース領域下のエピタキシャル層の
実質的な厚みを減少させ、これによって、ベース・コレ
クタ間の接合容量増加を最小限におさえかつfTを向上さ
せ、トランジスタの高速化を図るようにした発明が本発
明者らによって提案されている（特願昭60-5701号）。
［発明が解決しようとする問題点］ 上記先願発明においては、半導体基板表面の絶縁膜に
エミッタ形成用開口部を開けてから、そのままの状態で
上記エミッタ形成用開口部より、300KeVのようなエネル
ギでイオン打込みを行なってN+型埋込層の上にN+層の島
を形成するようにされている。
エミッタ形成用開口部を開けてから、そのままの状態で
上記エミッタ形成用開口部より、300KeVのようなエネル
ギでイオン打込みを行なってN+型埋込層の上にN+層の島
を形成するようにされている。
しかしながら、エミッタ形成用開口部より直接半導体
基板主面上に、上記のような高い打込みエネルギでイオ
ン打込みを行なうと、結晶に欠陥が生じ歩留まりが低下
するおそれがあることが分かった。
基板主面上に、上記のような高い打込みエネルギでイオ
ン打込みを行なうと、結晶に欠陥が生じ歩留まりが低下
するおそれがあることが分かった。
この発明の目的は、歩留まりを低下させることなく、
バイポーラトランジスタの高速化及びfTの向上を図るこ
とができるような半導体技術を提供することにある。
バイポーラトランジスタの高速化及びfTの向上を図るこ
とができるような半導体技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、エミッタ形成用開口部を半導体基板表面の
絶縁膜に開けた後、ポリシリコン層を被着し、このポリ
シリコン層を介してイオン打込みを行なって半導体基板
の深い位置に島状のN+層を形成するというものである。
絶縁膜に開けた後、ポリシリコン層を被着し、このポリ
シリコン層を介してイオン打込みを行なって半導体基板
の深い位置に島状のN+層を形成するというものである。
［作用］ 上記した手段によれば、エミッタ形成用開口部内側の
ポリシリコン層が高エネルギイオン打込みの際の緩衝層
として作用させることにより、半導体基板に結晶欠陥を
生じにくくして、歩留まりを低下させることなくバイポ
ーラトランジスタの高速化及びfTの向上を図るという上
記目的を達成することができる。
ポリシリコン層が高エネルギイオン打込みの際の緩衝層
として作用させることにより、半導体基板に結晶欠陥を
生じにくくして、歩留まりを低下させることなくバイポ
ーラトランジスタの高速化及びfTの向上を図るという上
記目的を達成することができる。
［実施例］ 第１図は、本発明をSEPT技術を用いたバイポーラトラ
ンジスタの形成に適用した場合の一実施例を製造工程順
に示したものである。
ンジスタの形成に適用した場合の一実施例を製造工程順
に示したものである。
この実施例では、先ずＰ型単結晶シリコンから成る半
導体基板１上に酸化膜を形成してから、この酸化膜の適
当な位置に埋込拡散層用のパターンの穴をあけ、この酸
化膜をマスクとして、ひ素もしくはアンチモン等のＮ型
不純物を熱拡散して後の工程で形成されるコレクタ引出
し領域（図示省略）につながるN+型埋込層２を形成す
る。そして、上記酸化膜を除去してから気相成長法によ
りN-型エピタキシャル層４を全面的に成長させ、その表
面に酸化シリコン膜５と窒化シリコン膜６を形成し、更
にその上に酸化シリコン膜７を形成する。
導体基板１上に酸化膜を形成してから、この酸化膜の適
当な位置に埋込拡散層用のパターンの穴をあけ、この酸
化膜をマスクとして、ひ素もしくはアンチモン等のＮ型
不純物を熱拡散して後の工程で形成されるコレクタ引出
し領域（図示省略）につながるN+型埋込層２を形成す
る。そして、上記酸化膜を除去してから気相成長法によ
りN-型エピタキシャル層４を全面的に成長させ、その表
面に酸化シリコン膜５と窒化シリコン膜６を形成し、更
にその上に酸化シリコン膜７を形成する。
その後、フォトレジストを塗布して、光蝕刻法によっ
て素子形成領域となる部分の上にフォトレジスト被膜８
を形成し、第１図（Ａ）の状態となる。次に、このフォ
トレジスト被膜８をマスクとしてエッチングを行なっ
て、その下の酸化シリコン膜７を選択的に除去する。
て素子形成領域となる部分の上にフォトレジスト被膜８
を形成し、第１図（Ａ）の状態となる。次に、このフォ
トレジスト被膜８をマスクとしてエッチングを行なっ
て、その下の酸化シリコン膜７を選択的に除去する。
このとき、サイドエッチングによりフォトレジスト被
膜８よりもひとまわり小さな酸化シリコン膜7aが残るよ
うにする。それから、上記フォトレジスト被膜８をマス
クとして異方性ドライエッチングにより、窒化シリコン
膜６と酸化シリコン膜５を選択的に除去して、第１図
（Ｂ）の状態となる。
膜８よりもひとまわり小さな酸化シリコン膜7aが残るよ
うにする。それから、上記フォトレジスト被膜８をマス
クとして異方性ドライエッチングにより、窒化シリコン
膜６と酸化シリコン膜５を選択的に除去して、第１図
（Ｂ）の状態となる。
その後、フォトレジスト被膜８を除去してから露出さ
れた基板主面を、窒化シリコン膜６をエッチングマスク
として少し削った後、窒化シリコン膜６を耐酸化用マス
クとして熱酸化を行なう。すると、窒化シリコン膜６で
覆われていない部分の基板主面に比較的厚い素子分離用
のフィールド酸化膜９が選択的に形成されて、第１図
（Ｃ）の状態となる。これによって、シリコン基板主面
のフィールド酸化膜９に囲まれた台形状の部分が素子形
成領域10として分離される。
れた基板主面を、窒化シリコン膜６をエッチングマスク
として少し削った後、窒化シリコン膜６を耐酸化用マス
クとして熱酸化を行なう。すると、窒化シリコン膜６で
覆われていない部分の基板主面に比較的厚い素子分離用
のフィールド酸化膜９が選択的に形成されて、第１図
（Ｃ）の状態となる。これによって、シリコン基板主面
のフィールド酸化膜９に囲まれた台形状の部分が素子形
成領域10として分離される。
次に、基板表面の酸化シリコン膜7aをマスクとして窒
化シリコン膜６を選択的に除去してやる。すると、素子
形成領域10上にこれよりも一回り小さな窒化シリコン膜
６が残る。それから、酸化シリコン膜５のエッチングを
行なうと、第１図（Ｄ）に示すごとく、窒化シリコン膜
６の周囲に開口部11が形成され、基板主面が露出され
る。そこで、この開口部11より基板主面上へBF2イオン
の打込みを行ない、高濃度の浅いイオン打込み層13を形
成する。それから、基板上に不純物を含まないノンドー
プ・ポリシリコン層14を全面的にデポジションした後、
熱処理を行なってポリシリコン層14の表面に酸化シリコ
ン膜15を形成すると共に、基板主面のイオン打込み層13
のボロンをその上のポリシリコン層14内にわき上がらせ
てドープ領域14aを形成させる。このとき、イオン打込
み層13内のボロンが活性化されて、外部ベース領域たる
Ｐ型半導体領域13aに変わり、第１図（Ｅ）の状態にな
る。
化シリコン膜６を選択的に除去してやる。すると、素子
形成領域10上にこれよりも一回り小さな窒化シリコン膜
６が残る。それから、酸化シリコン膜５のエッチングを
行なうと、第１図（Ｄ）に示すごとく、窒化シリコン膜
６の周囲に開口部11が形成され、基板主面が露出され
る。そこで、この開口部11より基板主面上へBF2イオン
の打込みを行ない、高濃度の浅いイオン打込み層13を形
成する。それから、基板上に不純物を含まないノンドー
プ・ポリシリコン層14を全面的にデポジションした後、
熱処理を行なってポリシリコン層14の表面に酸化シリコ
ン膜15を形成すると共に、基板主面のイオン打込み層13
のボロンをその上のポリシリコン層14内にわき上がらせ
てドープ領域14aを形成させる。このとき、イオン打込
み層13内のボロンが活性化されて、外部ベース領域たる
Ｐ型半導体領域13aに変わり、第１図（Ｅ）の状態にな
る。
次に、第１図（Ｆ）に示すごとく素子形成領域10の上
方及びそこから適当な距離をおいた周辺を、フォトレジ
スト被膜30で覆った状態でイオン打込みを行なって、ポ
リシリコン層14にボロンのような不純物を選択的に導入
する。それから、フォトレジスト被膜30及びポリシリコ
ン表面の酸化シリコン膜15を除去した後、ヒドラジン
（NH2-NH2）のようなエッチング液を用いて上記ポリシ
リコン層14に対しエッチングを施す。
方及びそこから適当な距離をおいた周辺を、フォトレジ
スト被膜30で覆った状態でイオン打込みを行なって、ポ
リシリコン層14にボロンのような不純物を選択的に導入
する。それから、フォトレジスト被膜30及びポリシリコ
ン表面の酸化シリコン膜15を除去した後、ヒドラジン
（NH2-NH2）のようなエッチング液を用いて上記ポリシ
リコン層14に対しエッチングを施す。
すると、ヒドラジンはボロンを含むポリシリコンに比
べ、ボロンを含まないポリシリコンを数十倍の速度でエ
ッチングすることができる。そのため、不純物（ボロ
ン）を含まない部分が除去されて、第１図（Ｇ）に示す
ように、各Ｐ型半導体領域13aの上方から外側のフィー
ルド酸化膜９上にかけてポリシリコン層14aがそれぞれ
形成される。このとき、ポリシリコン層14aの内側の窒
化シリコン膜６の上には、開口部16が形成される。
べ、ボロンを含まないポリシリコンを数十倍の速度でエ
ッチングすることができる。そのため、不純物（ボロ
ン）を含まない部分が除去されて、第１図（Ｇ）に示す
ように、各Ｐ型半導体領域13aの上方から外側のフィー
ルド酸化膜９上にかけてポリシリコン層14aがそれぞれ
形成される。このとき、ポリシリコン層14aの内側の窒
化シリコン膜６の上には、開口部16が形成される。
次に、熱酸化を行なってポリシリコン層14aの表面に
酸化シリコン膜17を形成した後、この酸化シリコン膜等
をマスクとして選択エッチングを行なって、開口部16の
内側の基板表面の窒化シリコン膜６を除去する。それか
ら、更にその下の酸化シリコン膜５を除去するエッチン
グを行なうと、開口部第１図（Ｈ）のようにＰ型半導体
領域13aの間の基板表面が露出される。
酸化シリコン膜17を形成した後、この酸化シリコン膜等
をマスクとして選択エッチングを行なって、開口部16の
内側の基板表面の窒化シリコン膜６を除去する。それか
ら、更にその下の酸化シリコン膜５を除去するエッチン
グを行なうと、開口部第１図（Ｈ）のようにＰ型半導体
領域13aの間の基板表面が露出される。
次に、CVD法等により基板上に全面的にポリシリコン
層18を0.25μｍ程度の厚みになるように形成した後、こ
のポリシリコン層18の上から300KeVのような高いエネル
ギで、リンイオン（P+又はP++）のようなＮ型不純物の
イオン打込みを行なう。すると、第１図（Ｈ）において
露出されている基板表面部分のみが一層のポリシリコン
層で覆われ、他の部分はベース引出し用ポリシリコン電
極14a及びその表面の酸化シリコン膜17や分離用フィー
ルド酸化膜９で覆われているため、第１図（Ｉ）に示す
ように、開口部16の下方のN-型エピタキシャル層４の深
部にのみN+層19が島状に形成される。しかも、このN+層
19の形成のためのイオン打込みはポリシリコン層18を介
して行なわれるため、基板表面を露出させた状態でイオ
ン打込みを行なった場合に比べて基板に結晶欠陥が発生
するおそれは極めて少なくなる。なお、このイオン打込
みは適当なフォトレジスト被膜等を用いて行なってもよ
い。
層18を0.25μｍ程度の厚みになるように形成した後、こ
のポリシリコン層18の上から300KeVのような高いエネル
ギで、リンイオン（P+又はP++）のようなＮ型不純物の
イオン打込みを行なう。すると、第１図（Ｈ）において
露出されている基板表面部分のみが一層のポリシリコン
層で覆われ、他の部分はベース引出し用ポリシリコン電
極14a及びその表面の酸化シリコン膜17や分離用フィー
ルド酸化膜９で覆われているため、第１図（Ｉ）に示す
ように、開口部16の下方のN-型エピタキシャル層４の深
部にのみN+層19が島状に形成される。しかも、このN+層
19の形成のためのイオン打込みはポリシリコン層18を介
して行なわれるため、基板表面を露出させた状態でイオ
ン打込みを行なった場合に比べて基板に結晶欠陥が発生
するおそれは極めて少なくなる。なお、このイオン打込
みは適当なフォトレジスト被膜等を用いて行なってもよ
い。
また、このようにポリシリコン層を介して行なうイオ
ン打込みであっても、エネルギが300KeVと高くかつポリ
シリコン層18も0.25μｍ程度の厚みであればポリシリコ
ン層の表面からおよそ0.64μｍ程度の深さのところまで
リンイオンを打ち込むことができる。
ン打込みであっても、エネルギが300KeVと高くかつポリ
シリコン層18も0.25μｍ程度の厚みであればポリシリコ
ン層の表面からおよそ0.64μｍ程度の深さのところまで
リンイオンを打ち込むことができる。
上記のごとく高エネルギイオン打込みを行なった後、
それよりもずっと低いエネルギで今度はＰ型不純物をポ
リシリコン層18内に打ち込んでから熱処理を行なう。こ
れによってポリシリコン層18からの不純物拡散によって
開口部16の下方の基板表面に真性ベース領域となるＰ型
半導体領域20を形成する。しかる後、ポリシリコン層18
にＮ型不純物をイオン打込みで導入して熱処理を行な
い、ポリシリコン層18からの不純物拡散によって真性ベ
ース領域20上にエミツタ領域となるＮ型半導体領域21を
形成する。そして、次にポリシリコン層18に対するパタ
ーニングを行なってエミッタ電極を形成し、第１図
（Ｉ）の状態となる。その後、アルミニウム電極やパッ
シベーション膜の形成を行なって完成状態とされる。
それよりもずっと低いエネルギで今度はＰ型不純物をポ
リシリコン層18内に打ち込んでから熱処理を行なう。こ
れによってポリシリコン層18からの不純物拡散によって
開口部16の下方の基板表面に真性ベース領域となるＰ型
半導体領域20を形成する。しかる後、ポリシリコン層18
にＮ型不純物をイオン打込みで導入して熱処理を行な
い、ポリシリコン層18からの不純物拡散によって真性ベ
ース領域20上にエミツタ領域となるＮ型半導体領域21を
形成する。そして、次にポリシリコン層18に対するパタ
ーニングを行なってエミッタ電極を形成し、第１図
（Ｉ）の状態となる。その後、アルミニウム電極やパッ
シベーション膜の形成を行なって完成状態とされる。
上記実施例に従うと、ポリシリコン層18を介してイオ
ン打込みを行なってN+層19を形成しているため、真性ベ
ース領域（20）直下の低濃度コレクタ層幅を小さくして
ベースワイドニング効果を抑え、しかもN+層19と外部ベ
ース領域（13a）との接触を確実に防止することができ
る。つまり、ポリシリコン層18を介さないでN+層19の形
成のためのイオン打込みを行なうと、ポリシリコン層18
の厚みの分だけN+層19の左右への拡がりが大きくなっ
て、N+層19が外部ベース領域（13a）に接触するおそれ
が生じる。N+層19が外部ベース領域（13a）に接触する
と、ベース・コレクタ間の接合容量が増大し、せっかく
該容量を低減すべくエピタキシャル層４の厚みを厚くし
てもそれによる効果が減殺されてしまう。しかるに、上
記実施例ではN+層19と外部ベース領域（13a）との距離
を充分に確保できる。
ン打込みを行なってN+層19を形成しているため、真性ベ
ース領域（20）直下の低濃度コレクタ層幅を小さくして
ベースワイドニング効果を抑え、しかもN+層19と外部ベ
ース領域（13a）との接触を確実に防止することができ
る。つまり、ポリシリコン層18を介さないでN+層19の形
成のためのイオン打込みを行なうと、ポリシリコン層18
の厚みの分だけN+層19の左右への拡がりが大きくなっ
て、N+層19が外部ベース領域（13a）に接触するおそれ
が生じる。N+層19が外部ベース領域（13a）に接触する
と、ベース・コレクタ間の接合容量が増大し、せっかく
該容量を低減すべくエピタキシャル層４の厚みを厚くし
てもそれによる効果が減殺されてしまう。しかるに、上
記実施例ではN+層19と外部ベース領域（13a）との距離
を充分に確保できる。
例えば、第２図に示すように、xjGBを外部ベース領域
13aの深さ、ｌを外部ベースとエミッタ間分離距離、ｄ
をポリシリコン層18の厚み、xjBをベース接合深さ、Wc
を低濃度コレクタ層幅、RpをN+層19のイオン打込み深
さ、σをN+層19の拡散距離、ｘを外部ベース領域（13
a）とN+層19との距離として、xjGB＝0.35μm,l＝0.5μ
m,d＝0.25μm,xjB＝0.2μm,Rp＝0.64μｍとなるように
プロセスの諸条件を設定する。すると、Wc＝Rp−ｄ−xj
BよりWc≒0.19μｍなる値が得られる。また、第２図に
おける点A,B,Cの３点を頂点とする直角三角形を想定
し、これにピタゴラスの定理を適用して得られる式（ｘ
＋xjGB＋σ）2＝(Rp-d)2+(l+d)2より、ｘ≒0.39μｍな
る値が得られる。
13aの深さ、ｌを外部ベースとエミッタ間分離距離、ｄ
をポリシリコン層18の厚み、xjBをベース接合深さ、Wc
を低濃度コレクタ層幅、RpをN+層19のイオン打込み深
さ、σをN+層19の拡散距離、ｘを外部ベース領域（13
a）とN+層19との距離として、xjGB＝0.35μm,l＝0.5μ
m,d＝0.25μm,xjB＝0.2μm,Rp＝0.64μｍとなるように
プロセスの諸条件を設定する。すると、Wc＝Rp−ｄ−xj
BよりWc≒0.19μｍなる値が得られる。また、第２図に
おける点A,B,Cの３点を頂点とする直角三角形を想定
し、これにピタゴラスの定理を適用して得られる式（ｘ
＋xjGB＋σ）2＝(Rp-d)2+(l+d)2より、ｘ≒0.39μｍな
る値が得られる。
このように、上記実施例に従うと、ベース・コレクタ
間接合容量を増大させることなく、低濃度コレクタ層幅
Wcが小さいつまり実効ベース幅が狭く、fTの高いトラン
ジスタを得ることができる。特に、エミッタ領域21及び
真性ベース領域20のシャロー化（浅拡散化）を図ろうと
するほど、N+層19の拡散距離σを大きくする必要が生じ
るが、上記実施例を適用することにより、外部ベース領
域とコレクタ領域（N+層19）との距離を確保することが
できる。従って上記実施例は、ベース、エミッタのシャ
ロー化の際にベース・コレクタ間接合容量の増大を抑え
る上で非常に有効な技術である。
間接合容量を増大させることなく、低濃度コレクタ層幅
Wcが小さいつまり実効ベース幅が狭く、fTの高いトラン
ジスタを得ることができる。特に、エミッタ領域21及び
真性ベース領域20のシャロー化（浅拡散化）を図ろうと
するほど、N+層19の拡散距離σを大きくする必要が生じ
るが、上記実施例を適用することにより、外部ベース領
域とコレクタ領域（N+層19）との距離を確保することが
できる。従って上記実施例は、ベース、エミッタのシャ
ロー化の際にベース・コレクタ間接合容量の増大を抑え
る上で非常に有効な技術である。
以上説明したごとく上記実施例は、エミッタ形成用開
口部を半導体基板表面の絶縁膜に開けた後、ポリシリコ
ン層を被着してこのポリシリコン層を介してイオン打込
みを行なって半導体基板の深い位置に島状のN+層を形成
するようにしたので、エミッタ形成用開口部内側のポリ
シリコン層が高エネルギイオン打込みの際の緩衝層とな
るという作用により、半導体基板に結晶欠陥を生じにく
くなり、その結果、歩留まりを低下させることなく、バ
イポーラトランジスタの高速化及びfTの向上を図ること
ができるという効果がある。
口部を半導体基板表面の絶縁膜に開けた後、ポリシリコ
ン層を被着してこのポリシリコン層を介してイオン打込
みを行なって半導体基板の深い位置に島状のN+層を形成
するようにしたので、エミッタ形成用開口部内側のポリ
シリコン層が高エネルギイオン打込みの際の緩衝層とな
るという作用により、半導体基板に結晶欠陥を生じにく
くなり、その結果、歩留まりを低下させることなく、バ
イポーラトランジスタの高速化及びfTの向上を図ること
ができるという効果がある。
また、エミッタ形成用開口部を半導体基板表面の絶縁
膜に開けた後、ポリシリコン層を被着してこのポリシリ
コン層を介してイオン打込みを行なって半導体基板の深
い位置に島状のN+層を形成するようにしたので、外部ベ
ース領域とN+層との距離が充分に確保されるという作用
により、ベース・コレクタ間接合容量を増大させること
なく、低濃度コレクタ層幅Wcが小さいつまり実効ベース
幅が狭く、fTの高いトランジスタを得ることができると
いう効果がある。
膜に開けた後、ポリシリコン層を被着してこのポリシリ
コン層を介してイオン打込みを行なって半導体基板の深
い位置に島状のN+層を形成するようにしたので、外部ベ
ース領域とN+層との距離が充分に確保されるという作用
により、ベース・コレクタ間接合容量を増大させること
なく、低濃度コレクタ層幅Wcが小さいつまり実効ベース
幅が狭く、fTの高いトランジスタを得ることができると
いう効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、N+層19がN+型埋込層２に接触している構造が示され
ているが、N+層19はN+型埋込層２と接触せず多少離れた
構造であってもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、N+層19がN+型埋込層２に接触している構造が示され
ているが、N+層19はN+型埋込層２と接触せず多少離れた
構造であってもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるSEPT技術を用いた
バイポーラトランジスタの形成に適用したものについて
説明したが、この発明はそれに限定されず、SST技術そ
の他の半導体技術によりバイポーラトランジスタを形成
する場合一般に利用することができる。
明をその背景となった利用分野であるSEPT技術を用いた
バイポーラトランジスタの形成に適用したものについて
説明したが、この発明はそれに限定されず、SST技術そ
の他の半導体技術によりバイポーラトランジスタを形成
する場合一般に利用することができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、歩留を低下させることなく、バイポーラト
ランジスタの高速化及びfTの向上を図ることができる。
ランジスタの高速化及びfTの向上を図ることができる。
第１図（Ａ）〜（Ｉ）は、本発明をSEPT技術を用いたバ
イポーラトランジスタの形成に適用した場合の一実施例
を製造工程順に示した断面図、 第２図は、その要部の拡大説明図である。 １……半導体基板、２……N+型埋込層、５……酸化シリ
コン膜、６……窒化シリコン膜、7,7a……酸化シリコン
膜、８……フォトレジスト皮膜、９……素子分離用フィ
ールド酸化膜、10……素子形成領域、13a……外部ベー
ス領域、14a,18……ポリシリコン層、16……開口部、17
……酸化シリコン膜、19……N+層、20……真性ベース領
域、21……エミッタ領域。
イポーラトランジスタの形成に適用した場合の一実施例
を製造工程順に示した断面図、 第２図は、その要部の拡大説明図である。 １……半導体基板、２……N+型埋込層、５……酸化シリ
コン膜、６……窒化シリコン膜、7,7a……酸化シリコン
膜、８……フォトレジスト皮膜、９……素子分離用フィ
ールド酸化膜、10……素子形成領域、13a……外部ベー
ス領域、14a,18……ポリシリコン層、16……開口部、17
……酸化シリコン膜、19……N+層、20……真性ベース領
域、21……エミッタ領域。
Claims (1)
- 【請求項１】第１導電型の半導体基板の一主面に第２導
電型の埋込層を形成する工程と、 該埋込層の上に低濃度の第２導電型エピタキシャル層を
形成する工程と、 上記エピタキシャル層の表面に絶縁膜を形成する工程
と、 上記絶縁膜に外部ベース領域形成用の第１開口部を形成
し、該第１開口部から第１導電型の不純物をイオン打込
みすることにより上記エピタキシャル層の表面上に第１
導電型の外部ベース領域を形成する工程と、 上記絶縁膜を選択的に除去してエミッタ領域が形成され
るべき位置に第２開口部を形成する工程と、 該第２開口部にポリシリコン層を形成する工程と、 該ポリシリコン層を介してイオン打込みを行なって上記
エピタキシャル層内に少なくとも上記外部ベース領域と
離反されるように第２導電型の半導体領域の島を形成す
る工程と、 上記第２開口部より上記エピタキシャル層の表面に不純
物を拡散させて上記島領域の上方にこれと離反されかつ
上記外部ベース領域と接続されるように第１導電型の真
性ベース領域を形成する工程と、 上記第２開口部より半導体基板の表面に不純物を拡散さ
せて上記真性ベース領域の表面に第２導電型のエミッタ
領域を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14005886A JP2505159B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14005886A JP2505159B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298170A JPS62298170A (ja) | 1987-12-25 |
| JP2505159B2 true JP2505159B2 (ja) | 1996-06-05 |
Family
ID=15260007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14005886A Expired - Lifetime JP2505159B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505159B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728671B2 (ja) * | 1988-02-03 | 1998-03-18 | 株式会社東芝 | バイポーラトランジスタの製造方法 |
| JPH0263128A (ja) * | 1988-08-29 | 1990-03-02 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
-
1986
- 1986-06-18 JP JP14005886A patent/JP2505159B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298170A (ja) | 1987-12-25 |
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