JPS6089939A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6089939A JPS6089939A JP19708583A JP19708583A JPS6089939A JP S6089939 A JPS6089939 A JP S6089939A JP 19708583 A JP19708583 A JP 19708583A JP 19708583 A JP19708583 A JP 19708583A JP S6089939 A JPS6089939 A JP S6089939A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、例えばバイポーラＩＣとして使用される半導体装
置の製造は、第１図（Ａ）に示す如く、先ずＰ型のシリ
コン基板１０所定領域に選択拡散によυＳｂ、Ａｓ等の
不純物を導入して埋込層２となる高濃度Ｎ型領域を形成
する。次いで、シリコン基板ｌ上にＮ型のエピタキシャ
ル層３をエピタキシャル成長法にて形成する。然る後、
エピタキシャル層３に所定の素子全形成して半導体装置
を得る。
置の製造は、第１図（Ａ）に示す如く、先ずＰ型のシリ
コン基板１０所定領域に選択拡散によυＳｂ、Ａｓ等の
不純物を導入して埋込層２となる高濃度Ｎ型領域を形成
する。次いで、シリコン基板ｌ上にＮ型のエピタキシャ
ル層３をエピタキシャル成長法にて形成する。然る後、
エピタキシャル層３に所定の素子全形成して半導体装置
を得る。
而して、埋込層２は、表面濃度が約２×１０１９ｉ−深
さが３．５〜４．５μｍに設定される。このため、従来
の半導体装置の製造方法では、埋込層２の形成の際に１
２５０℃の温度で約８０分の熱処理全必要とする。この
ような高温下での高濃度拡散を行うものでは、埋込層２
中の結晶欠陥の発生を皆無に抑えることはほとんど不可
能である。
さが３．５〜４．５μｍに設定される。このため、従来
の半導体装置の製造方法では、埋込層２の形成の際に１
２５０℃の温度で約８０分の熱処理全必要とする。この
ような高温下での高濃度拡散を行うものでは、埋込層２
中の結晶欠陥の発生を皆無に抑えることはほとんど不可
能である。
その結果発生する結晶欠陥は、次工程でのエピタキシャ
ル成長の際に結晶欠陥発生の核となり、エピタキシャル
層３中に積層欠陥、 ＳｈａｌｌｏｗＰＩｔ。
ル成長の際に結晶欠陥発生の核となり、エピタキシャル
層３中に積層欠陥、 ＳｈａｌｌｏｗＰＩｔ。
スリップ等を誘起する。このため、エピタキシャル層３
に形成された能動素子等で構成された半導体装置に、リ
ーク電流の増加、史には異常拡散によるエミッターペー
ス短絡が起きる。
に形成された能動素子等で構成された半導体装置に、リ
ーク電流の増加、史には異常拡散によるエミッターペー
ス短絡が起きる。
また、埋込層２の形成後のエピタキシャル成長は、通常
１１５０〜１２１０℃で行われるため、埋込層２がエピ
タキシャル層３中にしみ出し、能動素子の耐圧低下、電
流増幅率等の電気特性の劣化を起こす問題があった。
１１５０〜１２１０℃で行われるため、埋込層２がエピ
タキシャル層３中にしみ出し、能動素子の耐圧低下、電
流増幅率等の電気特性の劣化を起こす問題があった。
本発明は、素子特性を向上させると共に、寄生効果の抑
制を図った半導体装置を容易に得ることができる半導体
装置の製造方法を提供するものである。
制を図った半導体装置を容易に得ることができる半導体
装置の製造方法を提供するものである。
本発明は、エピタキシャル成長層の結晶性を損わずに高
濃度埋込層を形成し、かつ能動素子領域の結晶性を改善
して、素子特性を向上させると共に、寄生効果の抑制を
図った半導体装置を容易に得ることができる半導体装置
の製造方法である。
濃度埋込層を形成し、かつ能動素子領域の結晶性を改善
して、素子特性を向上させると共に、寄生効果の抑制を
図った半導体装置を容易に得ることができる半導体装置
の製造方法である。
以下、本発明の実施例について図面を参照して説明する
。
。
先ず、第２図（Ａ）に示す如く、例えばＰ型シリコン基
板〔１００論φ、 （１１１）、ρ＝２〜６Ω曇ロ〕１
０上に、シリンダ型エピタキシャル成長装置を用いて５
ＩＨ２Ｃ，／１．２’に反応ガスとして使用し、厚さ約
３μｍ（ρ＝２．０Ω・α）のＮ型エピタキシャル層１
１を形成する。
板〔１００論φ、 （１１１）、ρ＝２〜６Ω曇ロ〕１
０上に、シリンダ型エピタキシャル成長装置を用いて５
ＩＨ２Ｃ，／１．２’に反応ガスとして使用し、厚さ約
３μｍ（ρ＝２．０Ω・α）のＮ型エピタキシャル層１
１を形成する。
次いで、同図（Ｂ）に示す如く、Ｐ＋型不純物の選択拡
散を施し、Ｎ型エピタキシャル層ＩＩの所定領域にシリ
コン基板１０に達する素子分離拡散領域１２を形成する
。次いで、後述する埋込層Ｉ３に達する？領域１４を素
子領域内に形成する。然る後、硼素のイオン注入及びヒ
素のイオン注入を順次施し、素子領域内にペース領域Ｉ
５及びエミッタ領域１６を夫々形成する。なお、１７は
、エミッタ領域１６、ペース領域１５等の不純物領域の
形成の際にエピタキシャル層１１の表面に形成された酸
化膜である。
散を施し、Ｎ型エピタキシャル層ＩＩの所定領域にシリ
コン基板１０に達する素子分離拡散領域１２を形成する
。次いで、後述する埋込層Ｉ３に達する？領域１４を素
子領域内に形成する。然る後、硼素のイオン注入及びヒ
素のイオン注入を順次施し、素子領域内にペース領域Ｉ
５及びエミッタ領域１６を夫々形成する。なお、１７は
、エミッタ領域１６、ペース領域１５等の不純物領域の
形成の際にエピタキシャル層１１の表面に形成された酸
化膜である。
次に、同図（Ｃ）に示す如く、酸化膜１７を除去した後
、例えばタンデム型高電圧イオン注入装置により、照射
エネルギーが７ＭｅＶ、ドーズ量３ Ｘ １０１５ｃｍ
−２の条件でＡ１１”７ ｓを選択的に注入し、シリコ
ン基板１０とエピタキシャル層１１間の所定領域にＮ＋
領域１４と接続する埋込層１３を形成する。ここで、埋
込層１３の深さ方向の形成位置は、照射エネルギーの値
によって決定され、その濃度はドーズ量によって決定さ
れる。
、例えばタンデム型高電圧イオン注入装置により、照射
エネルギーが７ＭｅＶ、ドーズ量３ Ｘ １０１５ｃｍ
−２の条件でＡ１１”７ ｓを選択的に注入し、シリコ
ン基板１０とエピタキシャル層１１間の所定領域にＮ＋
領域１４と接続する埋込層１３を形成する。ここで、埋
込層１３の深さ方向の形成位置は、照射エネルギーの値
によって決定され、その濃度はドーズ量によって決定さ
れる。
上述の照射条件の場合、埋込層１３のピーク濃度深さは
約３μｍ１エピタキシヤル層１１の実効の厚さは約１μ
ｍとなる。また、寄生効果を抑制するために、フィール
ド領域の少数キャリアライフタイムを低くして表面再結
合速度を大きくする必要がある場合には、第３図（Ａ）
に示す如く、能動素子の形成後に保護用の酸化膜１７を
残存した状態で、例えば照射エネルギー３ ＭａＶ 、
ドーズ量ｌＸｌ０ ａｎ の条件′で素子全面に電子線
を照射する。この電子線照射によシフイールド°領域の
少数キャリアのライフタイムは、１−００５− μｓｅｃオーダーから１μｓｅａオーダーに低下する。
約３μｍ１エピタキシヤル層１１の実効の厚さは約１μ
ｍとなる。また、寄生効果を抑制するために、フィール
ド領域の少数キャリアライフタイムを低くして表面再結
合速度を大きくする必要がある場合には、第３図（Ａ）
に示す如く、能動素子の形成後に保護用の酸化膜１７を
残存した状態で、例えば照射エネルギー３ ＭａＶ 、
ドーズ量ｌＸｌ０ ａｎ の条件′で素子全面に電子線
を照射する。この電子線照射によシフイールド°領域の
少数キャリアのライフタイムは、１−００５− μｓｅｃオーダーから１μｓｅａオーダーに低下する。
次いで、第３図（Ｂ）に示す如く、酸化膜７″ｆ：除去
した後、上述と同様の照射条件でＡｓ、５１イオン注入
し、シリコン基板１ｏとエピタキシャル層１１間の所定
領域に埋込層１３を形成する。
した後、上述と同様の照射条件でＡｓ、５１イオン注入
し、シリコン基板１ｏとエピタキシャル層１１間の所定
領域に埋込層１３を形成する。
なお、Ａ８原子は、為エネルギーイオン注入によって誘
起される格子撮動により格子位置（Ｓｕｂｓｔｌｔｕｔ
ｉｏｎａｌ ５ｉｔｅ）におさまるため、活性化のため
の熱処理は不要である。
起される格子撮動により格子位置（Ｓｕｂｓｔｌｔｕｔ
ｉｏｎａｌ ５ｉｔｅ）におさまるため、活性化のため
の熱処理は不要である。
然る後、Ｍ２図０）に示す如く、エピタキシャル層１１
の表面に絶縁膜１８を形成し、これに？領域１４、ペー
ス領域１５、エミッタ領域１６に通じるコンタクトホー
ルを開口する。このコンタクトホールを介して各の不純
物領域１４．１５．１６に接続する電極Ｊ ９ ａ 、
１９ｂｒ１９０′ｔ−形成して半導体装置２ｏを得る
。なお、フィールド領域のライフタイム回復を防止する
タメ、オーミックコンタクトを得るだめのシンターは、
クイックアニール法にょわ１ｏ秒程度施す。
の表面に絶縁膜１８を形成し、これに？領域１４、ペー
ス領域１５、エミッタ領域１６に通じるコンタクトホー
ルを開口する。このコンタクトホールを介して各の不純
物領域１４．１５．１６に接続する電極Ｊ ９ ａ 、
１９ｂｒ１９０′ｔ−形成して半導体装置２ｏを得る
。なお、フィールド領域のライフタイム回復を防止する
タメ、オーミックコンタクトを得るだめのシンターは、
クイックアニール法にょわ１ｏ秒程度施す。
６−
このようにこの半導体装置の製造方法によれば、次のよ
うな効果金有する。
うな効果金有する。
（１）服込層１３が熱工程にさらされるのを回僻できる
。このため、埋込層１３の浮き上りが大幅に減少し、実
効エビ厚の均一性は、従来の±８ｑ６から±３％と改善
される。その結果、例えばＩＬ素子（ベース深さ０．５
μｍ、コレクタ深さ０．３μｍ）の耐圧（ＢｖｃＥｏ）
歩留を従来の７８チから９２優に向上させることができ
る。
。このため、埋込層１３の浮き上りが大幅に減少し、実
効エビ厚の均一性は、従来の±８ｑ６から±３％と改善
される。その結果、例えばＩＬ素子（ベース深さ０．５
μｍ、コレクタ深さ０．３μｍ）の耐圧（ＢｖｃＥｏ）
歩留を従来の７８チから９２優に向上させることができ
る。
（２）能動素子形成後に高エネルギー（ＭｅＶ ）のイ
オン注入によって埋込層１３を形成することによシ、高
エネルギーイオンが通過した素子領域の結晶が格子振動
を起こして再配列し、結晶性が改善される。その結果、
ＮＰＮ ）ランジスタ（ペース深さ０．５μｍ、エミッ
タ深す０．３μｍ）のペース領域Ｉ５の少数キャリアラ
イフタイムが、従来の数μｓｅｃから２０μｓｅｃに向
上される。その結果、低コレクタ電流領域の電流増幅率
（ｈ□）の低下は、第４図に特性線（１）にて示す如く
抑制される。なお、同図中特性線（［１）は、従来方法
にて得られた半導体装置のものである。
オン注入によって埋込層１３を形成することによシ、高
エネルギーイオンが通過した素子領域の結晶が格子振動
を起こして再配列し、結晶性が改善される。その結果、
ＮＰＮ ）ランジスタ（ペース深さ０．５μｍ、エミッ
タ深す０．３μｍ）のペース領域Ｉ５の少数キャリアラ
イフタイムが、従来の数μｓｅｃから２０μｓｅｃに向
上される。その結果、低コレクタ電流領域の電流増幅率
（ｈ□）の低下は、第４図に特性線（１）にて示す如く
抑制される。なお、同図中特性線（［１）は、従来方法
にて得られた半導体装置のものである。
（３） 能動素子形成後に素子全面に電子線を照射し、
その後に高エネルギーイオン注入を使って埋込層１３を
形成することにより、フィールｒ領域のライフタイム’
１ｕｌｌ＜ｔ、、かつ、素子領域のライフタイムを高く
制御することができる。その結果、寄生ＰＮＰ ）ラン
ソスタの電流増幅率（ｈＦＩ、）’を従来の２０〜５０
から１〜２程度まで低減することができる。
その後に高エネルギーイオン注入を使って埋込層１３を
形成することにより、フィールｒ領域のライフタイム’
１ｕｌｌ＜ｔ、、かつ、素子領域のライフタイムを高く
制御することができる。その結果、寄生ＰＮＰ ）ラン
ソスタの電流増幅率（ｈＦＩ、）’を従来の２０〜５０
から１〜２程度まで低減することができる。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、素子特性全向上させると共に、寄生効果の抑
制を図った半導体装置を容易に得ることができるもので
ある。
によれば、素子特性全向上させると共に、寄生効果の抑
制を図った半導体装置を容易に得ることができるもので
ある。
第１図（Ａ）及び同図（Ｂ）は、従来の半導体装置の製
造方法を示す説明図、第２図（Ａ）乃至同図（ハ）は、
本発明方法を工程順に示す説明図、第３図体）及び同図
（Ｂ）は、′電子線の照射状態を示す説明図、第４図は
、低コレクタ電流領域の電流増幅率の変化を示す特性図
である。 １０・・・シリコン基板、ＩＩ・・・エピタキシャル層
、１２・・・素子分離拡散領域、１３・・・埋込層、１
４・・・耐領域、Ｉ５・・・ベース領域、１６・・・エ
ミッタ領域、１７・・・酸化膜、１８・・・絶縁膜、１
９ａ。 １９ｂ、Ｉ９ａ・・・電極、２０・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦９− （Ａ） り 第２図 （Ａ） ＣＢ） （Ｃ） ＋６１５ １ｉ１゜ （Ｂ） Ｊ 第４図
造方法を示す説明図、第２図（Ａ）乃至同図（ハ）は、
本発明方法を工程順に示す説明図、第３図体）及び同図
（Ｂ）は、′電子線の照射状態を示す説明図、第４図は
、低コレクタ電流領域の電流増幅率の変化を示す特性図
である。 １０・・・シリコン基板、ＩＩ・・・エピタキシャル層
、１２・・・素子分離拡散領域、１３・・・埋込層、１
４・・・耐領域、Ｉ５・・・ベース領域、１６・・・エ
ミッタ領域、１７・・・酸化膜、１８・・・絶縁膜、１
９ａ。 １９ｂ、Ｉ９ａ・・・電極、２０・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦９− （Ａ） り 第２図 （Ａ） ＣＢ） （Ｃ） ＋６１５ １ｉ１゜ （Ｂ） Ｊ 第４図
Claims (2)
- （１）半導体基板上にエピタキシャル層を形成する工程
と、前記エピタキシャル層に所定の能動素子を形成する
工程と、前記エピタキシャル層及び前記半導体基板内の
所定領域に不純物全選択的に導入して埋込層を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - （２）埋込層を形成する不純物の選択的導入は、能動素
子の全域に電子線照射を施した後に行うものである特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19708583A JPS6089939A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19708583A JPS6089939A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089939A true JPS6089939A (ja) | 1985-05-20 |
| JPH0310230B2 JPH0310230B2 (ja) | 1991-02-13 |
Family
ID=16368469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19708583A Granted JPS6089939A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386565A (ja) * | 1986-09-30 | 1988-04-16 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US6358823B1 (en) * | 2000-04-12 | 2002-03-19 | Institut Fuer Halbleiterphysik Frankfurt (Oder) Gmbh. | Method of fabricating ion implanted doping layers in semiconductor materials and integrated circuits made therefrom |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021350A (ja) * | 1973-06-27 | 1975-03-06 | ||
| JPS514978A (ja) * | 1974-07-02 | 1976-01-16 | Mitsubishi Electric Corp | Handotaishusekikairono seisakuho |
| JPS5173887A (ja) * | 1974-12-23 | 1976-06-26 | Fujitsu Ltd | Handotaisochinoseizohoho |
| JPS51113469A (en) * | 1975-03-31 | 1976-10-06 | Fujitsu Ltd | Manufacturing method of semiconductor device |
| JPS5693341A (en) * | 1979-12-21 | 1981-07-28 | Fujitsu Ltd | Manufacture of bipolar ic |
-
1983
- 1983-10-21 JP JP19708583A patent/JPS6089939A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021350A (ja) * | 1973-06-27 | 1975-03-06 | ||
| JPS514978A (ja) * | 1974-07-02 | 1976-01-16 | Mitsubishi Electric Corp | Handotaishusekikairono seisakuho |
| JPS5173887A (ja) * | 1974-12-23 | 1976-06-26 | Fujitsu Ltd | Handotaisochinoseizohoho |
| JPS51113469A (en) * | 1975-03-31 | 1976-10-06 | Fujitsu Ltd | Manufacturing method of semiconductor device |
| JPS5693341A (en) * | 1979-12-21 | 1981-07-28 | Fujitsu Ltd | Manufacture of bipolar ic |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386565A (ja) * | 1986-09-30 | 1988-04-16 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US6358823B1 (en) * | 2000-04-12 | 2002-03-19 | Institut Fuer Halbleiterphysik Frankfurt (Oder) Gmbh. | Method of fabricating ion implanted doping layers in semiconductor materials and integrated circuits made therefrom |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310230B2 (ja) | 1991-02-13 |
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