JPH0469814B2 - - Google Patents
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- JPH0469814B2 JPH0469814B2 JP61049912A JP4991286A JPH0469814B2 JP H0469814 B2 JPH0469814 B2 JP H0469814B2 JP 61049912 A JP61049912 A JP 61049912A JP 4991286 A JP4991286 A JP 4991286A JP H0469814 B2 JPH0469814 B2 JP H0469814B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に素
子の能動領域における結晶性を改善して素子特性
を向上する方法の改良に係る。
子の能動領域における結晶性を改善して素子特性
を向上する方法の改良に係る。
（作来の技術）
IC等の半導体装置を構成するトランジスタ等
の素子は、Si等の半導体層中でのキヤリア（電子
またはホール）の移動により所定の動作を行な
う。従つて、半導体装置の特性は素子能動領域に
おける結晶状態の良否に大きく左右される。
の素子は、Si等の半導体層中でのキヤリア（電子
またはホール）の移動により所定の動作を行な
う。従つて、半導体装置の特性は素子能動領域に
おける結晶状態の良否に大きく左右される。
例えばSi層の結晶を乱す要素としては転位や積
層欠陥等の結晶欠陥の他、格子中に介入して存在
するFeやCu等の重金属が挙げられる。これらは
キヤリアの再結合中心となるから、素子の能動領
域に存在する場合には特性を劣化する原因にな
る。バイポーラトランジスタの例でいえば、ベー
ス領域近傍に存在する重金属は所謂バーストノイ
ズの原因になると考えられている（例えば1980年
発行の「固体エレクトロニクス」第23巻、第1147
〜1149頁）。また、ベース接合を横切る結晶欠陥
が存在すると低電流領域でのhFE特性が劣化する
ことが知られている。
層欠陥等の結晶欠陥の他、格子中に介入して存在
するFeやCu等の重金属が挙げられる。これらは
キヤリアの再結合中心となるから、素子の能動領
域に存在する場合には特性を劣化する原因にな
る。バイポーラトランジスタの例でいえば、ベー
ス領域近傍に存在する重金属は所謂バーストノイ
ズの原因になると考えられている（例えば1980年
発行の「固体エレクトロニクス」第23巻、第1147
〜1149頁）。また、ベース接合を横切る結晶欠陥
が存在すると低電流領域でのhFE特性が劣化する
ことが知られている。
このため、結晶状態を改良するために従来から
種々の方法が行なわれており、特に重金属を能動
領域から除去する方法としてゲツタリング法が多
く用いられている。
種々の方法が行なわれており、特に重金属を能動
領域から除去する方法としてゲツタリング法が多
く用いられている。
従来最も多用されてきた燐ゲツター法は、素子
形成が終了した段階で、Siウエハーの裏面に燐を
高濃度でドープすると共に高温熱処理を行なうも
のである。そのゲツター作用は、ドープされた燐
がSi格子中に介入して否を生じ、引き続く熱処理
により該歪を平衡状態を複元しようとして結晶内
に生じる力による。即ち、前記重金属の拡散速度
がSiの移動速度よりも早いから、重金属が前記歪
部分に捕捉された状態で平衡に達するからであ
る。
形成が終了した段階で、Siウエハーの裏面に燐を
高濃度でドープすると共に高温熱処理を行なうも
のである。そのゲツター作用は、ドープされた燐
がSi格子中に介入して否を生じ、引き続く熱処理
により該歪を平衡状態を複元しようとして結晶内
に生じる力による。即ち、前記重金属の拡散速度
がSiの移動速度よりも早いから、重金属が前記歪
部分に捕捉された状態で平衡に達するからであ
る。
また、近年ではAr，Ｃ，Ｏ，Si等をウエハー
の裏面または一部表面にイオン注入してダメージ
を与え、該ダメージ層（欠陥）をゲツターサイト
とする所謂インプラゲツタ法が行なわれている。
この方法ではその後の熱処理でダメージ層がアニ
ールされ、平衡状態に複元する過程で前記重金属
が捕捉される。
の裏面または一部表面にイオン注入してダメージ
を与え、該ダメージ層（欠陥）をゲツターサイト
とする所謂インプラゲツタ法が行なわれている。
この方法ではその後の熱処理でダメージ層がアニ
ールされ、平衡状態に複元する過程で前記重金属
が捕捉される。
（発明が解決しようとする問題点）
燐ゲツター法の場合、既に素子が形成された状
態で行なわれるから、シリコン基板の表面側にも
燐がドープされる事態を防止しなければならず、
そのためウエハー表面を厚いCVD膜等で覆うと
いつた余分な工程を必要とする問題がある。ま
た、燐ゲツター法は通常POCl3拡散炉で行なわれ
るが、拡散チユーブ内にP2O5等の不純物が付着
し、これがウエハーに付着したり、また燐ミスト
がククリーンルーム内に飛散する等、半導体装置
の製造に悪影響を及ぼすことになる。
態で行なわれるから、シリコン基板の表面側にも
燐がドープされる事態を防止しなければならず、
そのためウエハー表面を厚いCVD膜等で覆うと
いつた余分な工程を必要とする問題がある。ま
た、燐ゲツター法は通常POCl3拡散炉で行なわれ
るが、拡散チユーブ内にP2O5等の不純物が付着
し、これがウエハーに付着したり、また燐ミスト
がククリーンルーム内に飛散する等、半導体装置
の製造に悪影響を及ぼすことになる。
しかも、近年の半導体装置では素子の微細化に
伴ない、シリコン層表面を覆う絶縁膜を薄く形成
する傾向にあるから、厚いCVD膜による保護を
必要とする燐ゲツター法は最近のプロセスに適合
しなくなつている。
伴ない、シリコン層表面を覆う絶縁膜を薄く形成
する傾向にあるから、厚いCVD膜による保護を
必要とする燐ゲツター法は最近のプロセスに適合
しなくなつている。
他方、インプラゲツター法の場合には上記のよ
うな問題がなく、またはウエハーの表面側から任
意の所定領域に選択的にゲツターサイトを形成で
きる長所を有している。しかし、ゲツターサイト
となる充分なダメージ層を形成するには1015／cm2
以上のドーズ量が必要で、長時間のイオン注入を
行なわなければならないため、非常にコストが高
くなる問題がある。また、形成されるゲツターサ
イトも一般に浅い。例えば150keVでSiをイオン
注入した場合に形成されるゲツタサイトの深さ
は、0.3μm程度である。
うな問題がなく、またはウエハーの表面側から任
意の所定領域に選択的にゲツターサイトを形成で
きる長所を有している。しかし、ゲツターサイト
となる充分なダメージ層を形成するには1015／cm2
以上のドーズ量が必要で、長時間のイオン注入を
行なわなければならないため、非常にコストが高
くなる問題がある。また、形成されるゲツターサ
イトも一般に浅い。例えば150keVでSiをイオン
注入した場合に形成されるゲツタサイトの深さ
は、0.3μm程度である。
更に、その後に高温熱処理を施してゲツタリン
グする際、ゲツターサイトの結晶欠陥が周辺領域
にまで拡大する問題がある。このため、例えばバ
イポーラ型半導体装置のアイソレーシヨン拡散層
のように、素子特性に影響しない領域中にゲツタ
ーサイトを形成したとしても、ゲツタリングの熱
工程で結晶欠陥が素子の能動領域にまではみ出し
て形成されることがある。このような結晶欠陥の
はみ出しがベース接合にまで延出すれば、トラン
ジスタのhFE特性が劣化してしまうことになる。
グする際、ゲツターサイトの結晶欠陥が周辺領域
にまで拡大する問題がある。このため、例えばバ
イポーラ型半導体装置のアイソレーシヨン拡散層
のように、素子特性に影響しない領域中にゲツタ
ーサイトを形成したとしても、ゲツタリングの熱
工程で結晶欠陥が素子の能動領域にまではみ出し
て形成されることがある。このような結晶欠陥の
はみ出しがベース接合にまで延出すれば、トラン
ジスタのhFE特性が劣化してしまうことになる。
上記事情に鑑み、本発明は燐ゲツター法の場合
のように工程を複雑化することがなく、またイン
プラゲツター法に比較し極めて経済的なプロセス
で単結晶シリコン層の任意の領域に選択的なゲツ
ターサイトを形成でき、しかも結晶欠陥の拡散と
いつた問題も生じない効果的なゲツタリング法を
技術的課題とするものである。
のように工程を複雑化することがなく、またイン
プラゲツター法に比較し極めて経済的なプロセス
で単結晶シリコン層の任意の領域に選択的なゲツ
ターサイトを形成でき、しかも結晶欠陥の拡散と
いつた問題も生じない効果的なゲツタリング法を
技術的課題とするものである。
［発明の構成］
（問題点を解決するための手段）
インプラゲツター法と同様、本発明では単結晶
シリコン層中に形成される素子の特性に影響を及
ぼさないように、前記単結晶シリコン層の所定の
領域に選択的にゲツターサイトとなる結晶欠陥を
形成する。但し、ゲツターサイトを形成する方法
はインプラゲツター法とは全く異なる。即ち、本
発明では単結晶シリコン層の前記所定領域でのみ
直接接した多結晶シリコン層を形成し、該多結晶
シリコン層を熱酸化法により全膜厚に亙つてシリ
コン酸化膜に転化する。且つ前記所定領域におい
ては、形成されるシリコン酸化膜の界面が前記単
結晶シリコン層の内部に達するように熱酸化の条
件を設定することにより、前記所定領域のシリコ
ン層中にゲツターサイトを形成することとした。
それ以外の製造工程については、従来の一般的な
プロセスを用いればよい。
シリコン層中に形成される素子の特性に影響を及
ぼさないように、前記単結晶シリコン層の所定の
領域に選択的にゲツターサイトとなる結晶欠陥を
形成する。但し、ゲツターサイトを形成する方法
はインプラゲツター法とは全く異なる。即ち、本
発明では単結晶シリコン層の前記所定領域でのみ
直接接した多結晶シリコン層を形成し、該多結晶
シリコン層を熱酸化法により全膜厚に亙つてシリ
コン酸化膜に転化する。且つ前記所定領域におい
ては、形成されるシリコン酸化膜の界面が前記単
結晶シリコン層の内部に達するように熱酸化の条
件を設定することにより、前記所定領域のシリコ
ン層中にゲツターサイトを形成することとした。
それ以外の製造工程については、従来の一般的な
プロセスを用いればよい。
本発明における前記所定の領域とは、対象とな
る半導体装置の種類で異なるが、バイポーラ型半
導体装置の場合にはアイソレーシヨン拡散層領域
が好ましい。また、シリコン基板の裏面を用いる
ことができる。
る半導体装置の種類で異なるが、バイポーラ型半
導体装置の場合にはアイソレーシヨン拡散層領域
が好ましい。また、シリコン基板の裏面を用いる
ことができる。
また、前記所定の領域が上記アイソレーシヨン
拡散層のような不純物領域である場合には、前記
多結晶シリコン層中に不純物をドープしておき、
該不純物ドープ多結晶シリコン層を拡散源とし、
前記酸化酸化工程における熱処理により所定の不
純物領域を形成するようにするのが望ましい。
拡散層のような不純物領域である場合には、前記
多結晶シリコン層中に不純物をドープしておき、
該不純物ドープ多結晶シリコン層を拡散源とし、
前記酸化酸化工程における熱処理により所定の不
純物領域を形成するようにするのが望ましい。
（作用）
本発明におけるゲツタリングについて説明する
と、その作用には二つの特徴がある。
と、その作用には二つの特徴がある。
第一は、積層された多結晶シリコン層の上から
熱酸化した場合、単結晶シリコン層の露出表面を
そのまま熱酸化した場合と異なり、形成された熱
酸化膜下の単結晶シリコン層中にはゲツターサイ
トとなる多数の結晶欠陥が生成することである。
周知のように、通常行なわれている単結晶シリコ
ン層表面の熱酸化ではゲツターサイトとなり得る
ような結晶欠陥は発生しないから、この事実は全
く予想外の発見であつた。しかも、ゲツターサイ
トとなる欠陥が従来のインプラゲツター法の場合
より深く形成されることも確認されている。
熱酸化した場合、単結晶シリコン層の露出表面を
そのまま熱酸化した場合と異なり、形成された熱
酸化膜下の単結晶シリコン層中にはゲツターサイ
トとなる多数の結晶欠陥が生成することである。
周知のように、通常行なわれている単結晶シリコ
ン層表面の熱酸化ではゲツターサイトとなり得る
ような結晶欠陥は発生しないから、この事実は全
く予想外の発見であつた。しかも、ゲツターサイ
トとなる欠陥が従来のインプラゲツター法の場合
より深く形成されることも確認されている。
本発明において上記のような結晶欠陥が生成す
る理由は未だ明らかではない。しかし、一つの可
能性として、熱酸化が多結晶シリコン層から単結
晶シリコン層中に進行する際に、多結晶シリコン
層に存在していた粒界が単結晶シリコン層中に転
写される機構を想定することができる。何れにし
ても、本発明では上記熱酸化の際に形成される結
晶欠陥によつて、従来のゲツタリング法では得ら
れない効果的なゲツタリングが行なわれるもので
ある。
る理由は未だ明らかではない。しかし、一つの可
能性として、熱酸化が多結晶シリコン層から単結
晶シリコン層中に進行する際に、多結晶シリコン
層に存在していた粒界が単結晶シリコン層中に転
写される機構を想定することができる。何れにし
ても、本発明では上記熱酸化の際に形成される結
晶欠陥によつて、従来のゲツタリング法では得ら
れない効果的なゲツタリングが行なわれるもので
ある。
第二の特徴は、従来のインプラゲツター法で形
成された結晶欠陥と異なり、上記で形成された結
晶欠陥はその後の熱工程でも周辺領域にまで拡大
せず、その欠陥領域が固定されていることであ
る。この事実も予期しない結果であるが、その原
因については次のように考えられる。
成された結晶欠陥と異なり、上記で形成された結
晶欠陥はその後の熱工程でも周辺領域にまで拡大
せず、その欠陥領域が固定されていることであ
る。この事実も予期しない結果であるが、その原
因については次のように考えられる。
即ち、従来のインプラゲツタ法ではイオン注入
で結晶欠陥を形成し、その後の熱処理で全体的な
結晶系が熱力学的平衡に達する過程でゲツタリン
グが行なわれるから、この過程で結晶欠陥の歪エ
ネルギーが周辺領域に解放されて欠陥領域が拡大
する。これに対し、本発明では結晶欠陥を形成す
る工程とゲツタリングのための熱工程が同時に進
行し、従つてゲツターサイトの形成とゲツタリン
グの両者が熱的平衡を維持した状態で行なわれ
る。そして、重金属を捕捉した状態の欠陥は既に
全体の結晶系の中で熱力学的平衡状態に達し、安
定化されているから、もはや周辺領域にまで拡大
することがないものと思われる。
で結晶欠陥を形成し、その後の熱処理で全体的な
結晶系が熱力学的平衡に達する過程でゲツタリン
グが行なわれるから、この過程で結晶欠陥の歪エ
ネルギーが周辺領域に解放されて欠陥領域が拡大
する。これに対し、本発明では結晶欠陥を形成す
る工程とゲツタリングのための熱工程が同時に進
行し、従つてゲツターサイトの形成とゲツタリン
グの両者が熱的平衡を維持した状態で行なわれ
る。そして、重金属を捕捉した状態の欠陥は既に
全体の結晶系の中で熱力学的平衡状態に達し、安
定化されているから、もはや周辺領域にまで拡大
することがないものと思われる。
（実施例）
本発明をバイポーラ型半導体装置の製造に適用
した一実施例について、以下に説明する。
した一実施例について、以下に説明する。
(1) まず、面方位（111）、ρ＝25〜50Ω・cmのＰ
型シリコン基板１を用い、通常のバイポーラプ
ロセスに従つてN+型埋込領域２を形成し、そ
の上にＮ型シリコン層３をエピタキシヤル成長
させる。該エピタキシヤル層３はρVG＝５〜６
Ω・cm、tVG＝10〜12μmとする。続いて、エピ
タキシヤル層３の表面に膜厚600nmの熱酸化膜
４を形成し、該酸化膜４のアイソレーシヨン拡
散領域の形成予定部上に開孔部を形成とする。
更に、LPCVD法によりウエハーの表面および
裏面の全面に、膜厚80nmのアンドープ多結晶
シリコン層５，５′を形成する。次いで、ウエ
ハー表面側を覆う多結晶シリコン層５に対し、
加速電圧40keV、ドーズ量４×1015／cm2の条件
でBF2 +をイオン注入する（第１図）。
型シリコン基板１を用い、通常のバイポーラプ
ロセスに従つてN+型埋込領域２を形成し、そ
の上にＮ型シリコン層３をエピタキシヤル成長
させる。該エピタキシヤル層３はρVG＝５〜６
Ω・cm、tVG＝10〜12μmとする。続いて、エピ
タキシヤル層３の表面に膜厚600nmの熱酸化膜
４を形成し、該酸化膜４のアイソレーシヨン拡
散領域の形成予定部上に開孔部を形成とする。
更に、LPCVD法によりウエハーの表面および
裏面の全面に、膜厚80nmのアンドープ多結晶
シリコン層５，５′を形成する。次いで、ウエ
ハー表面側を覆う多結晶シリコン層５に対し、
加速電圧40keV、ドーズ量４×1015／cm2の条件
でBF2 +をイオン注入する（第１図）。
なお、ここでイオン注入されたBF2 +分子は
全て多結晶シリコン層５中に分布する。
全て多結晶シリコン層５中に分布する。
(2) 次に、CVD法により多結晶シリコン層５を
覆う膜厚400nmのSiO2膜７を堆積する。続い
て、1200℃のN2雰囲気下で４時間の熱処理を
施すことにより、多結晶ドープト多結晶シリコ
ン層５を拡散源としてエピタキシヤル層３中に
ボロンを熱拡散し、Ｐ型基板１に達するP+型
のアイソレーシヨン拡散領域８を形成する（第
２図）。
覆う膜厚400nmのSiO2膜７を堆積する。続い
て、1200℃のN2雰囲気下で４時間の熱処理を
施すことにより、多結晶ドープト多結晶シリコ
ン層５を拡散源としてエピタキシヤル層３中に
ボロンを熱拡散し、Ｐ型基板１に達するP+型
のアイソレーシヨン拡散領域８を形成する（第
２図）。
(3) 次に、多結晶シリコン層５を覆うSiO2膜７
を希HF溶液中で除去した後、1150℃のドライ
O2雰囲気下で１時間酸化し、ウエハー表面お
よび裏面の多結晶シリコン層５，５′の全部を
酸化膜９，９′に転化する。その際、多結晶シ
リコン層と単結晶シリコン層が直接接している
部分では、SiO2／Si界面が元の単結晶シリコ
ン層１，３中に形成されるようにする（第３
図）。
を希HF溶液中で除去した後、1150℃のドライ
O2雰囲気下で１時間酸化し、ウエハー表面お
よび裏面の多結晶シリコン層５，５′の全部を
酸化膜９，９′に転化する。その際、多結晶シ
リコン層と単結晶シリコン層が直接接している
部分では、SiO2／Si界面が元の単結晶シリコ
ン層１，３中に形成されるようにする（第３
図）。
上記のようにして、多結晶シリコン層５，
５′の上から単結晶シリコン層１，３の一部表
面までを酸化した結果、第５図に示すように、
形成された酸化膜９，９′下の単結晶シリコン
層１，３中には多数の結晶欠陥（欠陥密度は５
×104／mm2）が形成される。なお、第５図は酸
化膜９，９′を除去した単結晶Si層１，３表面
の偏光電子顕微鏡写真（倍率800倍）であり、
写真から判断する限り結晶欠陥は主に積層欠陥
と思われる。因みに、従来のインプラゲツター
法で形成される欠陥密度は、ドーズ量１×
1015／cm2のSiイオン注入の場合で１×104×mm2
である。積層陥数はゲツターサイトの全てを表
してはいないとしても一つの指標にはなり得る
から、この事実は優れたゲツタリング効果が得
られることを示唆している。
５′の上から単結晶シリコン層１，３の一部表
面までを酸化した結果、第５図に示すように、
形成された酸化膜９，９′下の単結晶シリコン
層１，３中には多数の結晶欠陥（欠陥密度は５
×104／mm2）が形成される。なお、第５図は酸
化膜９，９′を除去した単結晶Si層１，３表面
の偏光電子顕微鏡写真（倍率800倍）であり、
写真から判断する限り結晶欠陥は主に積層欠陥
と思われる。因みに、従来のインプラゲツター
法で形成される欠陥密度は、ドーズ量１×
1015／cm2のSiイオン注入の場合で１×104×mm2
である。積層陥数はゲツターサイトの全てを表
してはいないとしても一つの指標にはなり得る
から、この事実は優れたゲツタリング効果が得
られることを示唆している。
また、第６図は上記酸化工程後におけるエピ
タキシヤルシリコン層３表面のうち、アイソレ
ーシヨン拡散領域８の境界部分を示す電子顕微
鏡写真（800倍、偏光なし）である。この場合
に欠陥の状態が第５図の場合と異なつて見える
のは、偏光をかけないで撮影したことによる。
写真から明らかなように、熱酸化膜４で覆われ
て保護されていた部分では全く欠陥が形成され
ていない。比較のために、Siをドーズ量１×
1015／cm2の条件でアイソレーシヨン拡散領域に
イオン注入し、ゲツタリングを行なつた従来例
の場合の写真を第７図に示す。この場合には、
アイソレーシヨン領域の周囲に円弧状に拡散し
た欠陥（滑り線）が認められる。
タキシヤルシリコン層３表面のうち、アイソレ
ーシヨン拡散領域８の境界部分を示す電子顕微
鏡写真（800倍、偏光なし）である。この場合
に欠陥の状態が第５図の場合と異なつて見える
のは、偏光をかけないで撮影したことによる。
写真から明らかなように、熱酸化膜４で覆われ
て保護されていた部分では全く欠陥が形成され
ていない。比較のために、Siをドーズ量１×
1015／cm2の条件でアイソレーシヨン拡散領域に
イオン注入し、ゲツタリングを行なつた従来例
の場合の写真を第７図に示す。この場合には、
アイソレーシヨン領域の周囲に円弧状に拡散し
た欠陥（滑り線）が認められる。
このように、従来のインプラゲツター法と違
つて欠陥が周辺領域にまで拡大しないのは、上
記工程の場合には熱酸化でゲツターサイトにな
る欠陥が形成されると共に、該熱工程でゲツタ
リングが同時に行なわれるためと思われる。即
ち、ゲツターサイトの形成およびゲツタリング
が熱的平衡状態で同時進行する結果、発生した
欠陥は直ちに重金属をゲツタリングして安定化
し、周辺領域に拡大するような歪エネルギーが
残留しないものと考えられる。
つて欠陥が周辺領域にまで拡大しないのは、上
記工程の場合には熱酸化でゲツターサイトにな
る欠陥が形成されると共に、該熱工程でゲツタ
リングが同時に行なわれるためと思われる。即
ち、ゲツターサイトの形成およびゲツタリング
が熱的平衡状態で同時進行する結果、発生した
欠陥は直ちに重金属をゲツタリングして安定化
し、周辺領域に拡大するような歪エネルギーが
残留しないものと考えられる。
上記のように結晶欠陥が素子領域にまで拡大
しないことは、効果的なゲツタリング作用とあ
いまつて、素子領域に形成されるトランジスタ
の特性を顕著に向上し得ることを示唆するもの
である。
しないことは、効果的なゲツタリング作用とあ
いまつて、素子領域に形成されるトランジスタ
の特性を顕著に向上し得ることを示唆するもの
である。
(4) 次に酸化膜４，９，９′を除去し、その後は
通常のバイポーラプロセスに従つて素子領域内
にNPNトランジスタを形成した（第４図）。図
中、１０はＰ型ベース領域、１１はN+型エミ
ツタ領域、１２はエミツタ電極、１３はベース
電極、１４はコレクタ電極、１５は層間絶縁膜
としてのCVD−SiO2膜である。
通常のバイポーラプロセスに従つて素子領域内
にNPNトランジスタを形成した（第４図）。図
中、１０はＰ型ベース領域、１１はN+型エミ
ツタ領域、１２はエミツタ電極、１３はベース
電極、１４はコレクタ電極、１５は層間絶縁膜
としてのCVD−SiO2膜である。
上記実施例で得られたバイポーラ型半導体装置
と、従来の燐ゲツター法またはインプラゲツター
法を用いて同様に製造したバイポーラ型半導体装
置について、各ロツト毎に夫々のトランジスタの
バーストノイズ発生率を比較したところ、第８図
に示す結果が得られた。この結果から明らかなよ
うに、上記実施例で製造したバイポーラトランジ
スタはバーストノイズ発生率について著しい改善
が見られている。既述のように、バーストノイズ
は活性素子領域における重金属の濃度に影響され
るものであり、この結果は上記実施例の製造工程
で効果的なゲツタリングが行なわれたことを示し
ている。
と、従来の燐ゲツター法またはインプラゲツター
法を用いて同様に製造したバイポーラ型半導体装
置について、各ロツト毎に夫々のトランジスタの
バーストノイズ発生率を比較したところ、第８図
に示す結果が得られた。この結果から明らかなよ
うに、上記実施例で製造したバイポーラトランジ
スタはバーストノイズ発生率について著しい改善
が見られている。既述のように、バーストノイズ
は活性素子領域における重金属の濃度に影響され
るものであり、この結果は上記実施例の製造工程
で効果的なゲツタリングが行なわれたことを示し
ている。
なお、上記実施例ではアイソレーシヨン拡散層
の形成を同時に行なうため、不純物ドープした多
結晶シリコン層を用いているが、アンドープ多結
晶シリコン層のまま熱酸化しても同様のゲツタリ
ング効果を得ることができる。
の形成を同時に行なうため、不純物ドープした多
結晶シリコン層を用いているが、アンドープ多結
晶シリコン層のまま熱酸化しても同様のゲツタリ
ング効果を得ることができる。
また、多結晶シリコン層５，５′の酸化をN2／
O2の混合雰囲気下で行ない、不純物の拡散と多
結晶シリコン層の酸化とを同時に行なつてもよ
い。
O2の混合雰囲気下で行ない、不純物の拡散と多
結晶シリコン層の酸化とを同時に行なつてもよ
い。
［発明の効果］
以上詳述したように、本発明によれば従来の半
導体装置の製造方法では得られない優れたゲツタ
リング効果が得られ、半導体装置の特性を向上で
きる等、顕著な効果が得られるものである。
導体装置の製造方法では得られない優れたゲツタ
リング効果が得られ、半導体装置の特性を向上で
きる等、顕著な効果が得られるものである。
第１図〜第４図は本発明をバイポーラ型半導体
装置の製造に適用した一実施例をその製造工程を
追つて説明するための断面図、第５図および第６
図は第１図〜第４図の実施例で形成された結晶欠
陥の状態を示す電子顕微鏡写真、第７図は従来の
インプラゲツタリング法で形成された結晶欠陥の
状態を示す電子顕微鏡写真、第８図は第１図〜第
４図の実施例で得られたバイポーラトランジスタ
のバーストノイズ発生率を従来の製造方法で得ら
れたバイポーラトランジスタのバーストノイズ発
生率と比較して示す線図である。 １……Ｐ型シリコン基板、２……N+型埋め込
み領域、３……Ｎ型エピタキシヤルシリコン層、
４……熱酸化膜、５，５′……多結晶シリコン層、
６……BF2 +イオン、７……CVD−SiO2膜、８…
…P+型アイソレーシヨン拡散層、９，９′……酸
化膜、１０……Ｐ型ベース領域、１１……N+型
エミツタ領域、１２……エミツタ電極、１３……
ベース電極、１４……コレクタ電極、１５……層
間絶縁膜。
装置の製造に適用した一実施例をその製造工程を
追つて説明するための断面図、第５図および第６
図は第１図〜第４図の実施例で形成された結晶欠
陥の状態を示す電子顕微鏡写真、第７図は従来の
インプラゲツタリング法で形成された結晶欠陥の
状態を示す電子顕微鏡写真、第８図は第１図〜第
４図の実施例で得られたバイポーラトランジスタ
のバーストノイズ発生率を従来の製造方法で得ら
れたバイポーラトランジスタのバーストノイズ発
生率と比較して示す線図である。 １……Ｐ型シリコン基板、２……N+型埋め込
み領域、３……Ｎ型エピタキシヤルシリコン層、
４……熱酸化膜、５，５′……多結晶シリコン層、
６……BF2 +イオン、７……CVD−SiO2膜、８…
…P+型アイソレーシヨン拡散層、９，９′……酸
化膜、１０……Ｐ型ベース領域、１１……N+型
エミツタ領域、１２……エミツタ電極、１３……
ベース電極、１４……コレクタ電極、１５……層
間絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 単結晶シリコン層にトランジスタ等の素子を
形成するに際し、素子領域となる部分以外の前記
単結晶シリコン層領域にのみ直接接触した多結晶
シリコン層を堆積した後、該多結晶シリコン層を
熱酸化して酸化膜に転化し、且つその熱酸化膜界
面が前記多結晶シリコン層に直接接触した前記シ
リコン単結晶層中にまで侵入するように前記熱酸
化を行なうことを特徴とする半導体装置の製造方
法。 ２ 前記多結晶シリコン層が直接接触している単
結晶シリコン層領域が、シリコン基板の裏面およ
びエピタキシヤルシリコン層表面の所定領域であ
ることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 ３ 前記エピタキシヤルシリコン層表面の所定領
域が、バイポーラ型半導体装置におけるアイソレ
ーシヨン拡散領域であることを特徴とする特許請
求の範囲第２項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049912A JPS62208638A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置の製造方法 |
| US07/020,758 US4766086A (en) | 1986-03-07 | 1987-03-02 | Method of gettering a semiconductor device and forming an isolation region therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049912A JPS62208638A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208638A JPS62208638A (ja) | 1987-09-12 |
| JPH0469814B2 true JPH0469814B2 (ja) | 1992-11-09 |
Family
ID=12844223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049912A Granted JPS62208638A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4766086A (ja) |
| JP (1) | JPS62208638A (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4877748A (en) * | 1987-05-01 | 1989-10-31 | Texas Instruments Incorporated | Bipolar process for forming shallow NPN emitters |
| US5289031A (en) * | 1990-08-21 | 1994-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device capable of blocking contaminants |
| JPH06104268A (ja) * | 1992-09-21 | 1994-04-15 | Mitsubishi Electric Corp | ゲッタリング効果を持たせた半導体基板およびその製造方法 |
| JP3024409B2 (ja) * | 1992-12-25 | 2000-03-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH06252153A (ja) * | 1993-03-01 | 1994-09-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP3384506B2 (ja) * | 1993-03-30 | 2003-03-10 | ソニー株式会社 | 半導体基板の製造方法 |
| JP2783123B2 (ja) * | 1993-05-28 | 1998-08-06 | 日本電気株式会社 | 半導体基板およびその製造方法 |
| JPH09120965A (ja) * | 1995-10-25 | 1997-05-06 | Toshiba Corp | 半導体装置の製造方法 |
| JP2943728B2 (ja) * | 1996-10-18 | 1999-08-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6033974A (en) | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
| US20070122997A1 (en) | 1998-02-19 | 2007-05-31 | Silicon Genesis Corporation | Controlled process and resulting device |
| US6162705A (en) | 1997-05-12 | 2000-12-19 | Silicon Genesis Corporation | Controlled cleavage process and resulting device using beta annealing |
| US6548382B1 (en) | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
| US6263941B1 (en) | 1999-08-10 | 2001-07-24 | Silicon Genesis Corporation | Nozzle for cleaving substrates |
| US6500732B1 (en) | 1999-08-10 | 2002-12-31 | Silicon Genesis Corporation | Cleaving process to fabricate multilayered substrates using low implantation doses |
| WO2001011930A2 (en) | 1999-08-10 | 2001-02-15 | Silicon Genesis Corporation | A cleaving process to fabricate multilayered substrates using low implantation doses |
| KR100774066B1 (ko) * | 1999-09-29 | 2007-11-06 | 신에쯔 한도타이 가부시키가이샤 | 웨이퍼, 에피택셜웨이퍼 및 이들의 제조방법 |
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| US8993410B2 (en) | 2006-09-08 | 2015-03-31 | Silicon Genesis Corporation | Substrate cleaving under controlled stress conditions |
| US7811900B2 (en) | 2006-09-08 | 2010-10-12 | Silicon Genesis Corporation | Method and structure for fabricating solar cells using a thick layer transfer process |
| US8330126B2 (en) | 2008-08-25 | 2012-12-11 | Silicon Genesis Corporation | Race track configuration and method for wafering silicon solar substrates |
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Citations (2)
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| JPS57187941A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Manufacture of semiconductor substrate |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2191272A1 (ja) * | 1972-06-27 | 1974-02-01 | Ibm France | |
| DE2449688C3 (de) * | 1974-10-18 | 1980-07-10 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper |
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| US4437897A (en) * | 1982-05-18 | 1984-03-20 | International Business Machines Corporation | Fabrication process for a shallow emitter/base transistor using same polycrystalline layer |
| DE3330895A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
| US4640721A (en) * | 1984-06-06 | 1987-02-03 | Hitachi, Ltd. | Method of forming bipolar transistors with graft base regions |
-
1986
- 1986-03-07 JP JP61049912A patent/JPS62208638A/ja active Granted
-
1987
- 1987-03-02 US US07/020,758 patent/US4766086A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5052969A (ja) * | 1973-09-06 | 1975-05-10 | ||
| JPS57187941A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Manufacture of semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208638A (ja) | 1987-09-12 |
| US4766086A (en) | 1988-08-23 |
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