JPH06252153A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06252153A JPH06252153A JP5039947A JP3994793A JPH06252153A JP H06252153 A JPH06252153 A JP H06252153A JP 5039947 A JP5039947 A JP 5039947A JP 3994793 A JP3994793 A JP 3994793A JP H06252153 A JPH06252153 A JP H06252153A
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering
Abstract
(57)【要約】
【目的】高信頼性の半導体装置を提供する。
【構成】半導体基板11に溝14を形成した後に、前記
溝14の内面に半導体膜15を形成する。そして、一定
の条件下においてアニ−ルを行うことにより前記半導体
膜15中に金属不純物をゲッタリングする。さらに、前
記半導体膜15を酸化膜16に変換する。
溝14の内面に半導体膜15を形成する。そして、一定
の条件下においてアニ−ルを行うことにより前記半導体
膜15中に金属不純物をゲッタリングする。さらに、前
記半導体膜15を酸化膜16に変換する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、金属不純物のゲッタリングに使用される
ものである。
に関し、特に、金属不純物のゲッタリングに使用される
ものである。
【0002】
【従来の技術】従来、例えばDRAMのメモリセルは、
一つのトランジスタと一つのキャパシタから構成され
る。また、当該メモリセルのキャパシタは、基板に設け
られた溝に形成される(DRAMのメモリセルとして
は、例えば、Transactions on Ele
ctron Devices,Vol.35,No.
8,August 1988,pp1257−1263
を参照。)。
一つのトランジスタと一つのキャパシタから構成され
る。また、当該メモリセルのキャパシタは、基板に設け
られた溝に形成される(DRAMのメモリセルとして
は、例えば、Transactions on Ele
ctron Devices,Vol.35,No.
8,August 1988,pp1257−1263
を参照。)。
【0003】そこで、従来の半導体装置の製造方法につ
いて簡単に説明する。まず、図3に示すように、半導体
基板1上に酸化シリコン膜2及び窒化シリコン膜3をそ
れぞれ形成する。酸化シリコン膜2及び窒化シリコン膜
3をパタ−ニングした後、例えば異方性エッチング法
(以下、RIE法という。)を用いて、当該窒化シリコ
ン膜3をマスクにして基板1に溝4を形成する。このエ
ッチングにおいては、同時に、当該エッチング装置の電
極(金属から構成される)がスパッタリングされるた
め、エッチングガス中には微量の金属不純物が含まれて
おり、この金属不純物が当該基板1中(具体的には、基
板1に形成される溝4の側壁部分。図3において×で示
す。)に打ち込まれる。また、溝4の内壁面及び底面に
それぞれ酸化シリコン膜5を形成する。
いて簡単に説明する。まず、図3に示すように、半導体
基板1上に酸化シリコン膜2及び窒化シリコン膜3をそ
れぞれ形成する。酸化シリコン膜2及び窒化シリコン膜
3をパタ−ニングした後、例えば異方性エッチング法
(以下、RIE法という。)を用いて、当該窒化シリコ
ン膜3をマスクにして基板1に溝4を形成する。このエ
ッチングにおいては、同時に、当該エッチング装置の電
極(金属から構成される)がスパッタリングされるた
め、エッチングガス中には微量の金属不純物が含まれて
おり、この金属不純物が当該基板1中(具体的には、基
板1に形成される溝4の側壁部分。図3において×で示
す。)に打ち込まれる。また、溝4の内壁面及び底面に
それぞれ酸化シリコン膜5を形成する。
【0004】次に、図4に示すように、当該溝4の底部
に存在する酸化シリコン膜5のみをRIE法によりエッ
チング除去する。次に、溝4の底部及び側壁部にポリシ
リコン膜21を堆積する。この後、リン拡散法などを用
いて、当該ポリシリコン膜21をN型にド−ピングする
と共に、溝4の底部にN型拡散層22を形成する。次
に、ポリシリコン膜21をシ−ス状に加工した後、溝4
内にSiO2 /SiNの複合膜23を形成する。そし
て、溝4内にN型にド−プされたポリシリコン膜6を埋
め込む。その結果、ポリシリコン膜6/複合膜23/ポ
リシリコン膜21からなるシ−ス型キャパシタが形成さ
れる。
に存在する酸化シリコン膜5のみをRIE法によりエッ
チング除去する。次に、溝4の底部及び側壁部にポリシ
リコン膜21を堆積する。この後、リン拡散法などを用
いて、当該ポリシリコン膜21をN型にド−ピングする
と共に、溝4の底部にN型拡散層22を形成する。次
に、ポリシリコン膜21をシ−ス状に加工した後、溝4
内にSiO2 /SiNの複合膜23を形成する。そし
て、溝4内にN型にド−プされたポリシリコン膜6を埋
め込む。その結果、ポリシリコン膜6/複合膜23/ポ
リシリコン膜21からなるシ−ス型キャパシタが形成さ
れる。
【0005】次に、当該ポリシリコン膜6の表面を酸化
し、酸化シリコン膜7を形成する。次に、活性領域にお
いてメモリセルのMOSFET8を形成し、同時に、適
当な方法を用いてキャパシタの電極(ポリシリコン膜
6)と当該MOSFET8のソ−ス/ドレイン領域を電
気的に接続する。さらに、MOSFETのゲ−ト電極を
ワ−ド線に接続し、ビット線及び金属配線をそれぞれ形
成することにより、DRAMが完成する。
し、酸化シリコン膜7を形成する。次に、活性領域にお
いてメモリセルのMOSFET8を形成し、同時に、適
当な方法を用いてキャパシタの電極(ポリシリコン膜
6)と当該MOSFET8のソ−ス/ドレイン領域を電
気的に接続する。さらに、MOSFETのゲ−ト電極を
ワ−ド線に接続し、ビット線及び金属配線をそれぞれ形
成することにより、DRAMが完成する。
【0006】上記方法によれば、溝4は、RIE法によ
って基板1に形成されることになるが、かかる場合、当
該エッチング装置の電極がスパッタリングされるという
事態が生じる。このため、エッチングガス中には、微量
の金属不純物が含まれており、その結果、当該金属不純
物が当該基板1中に打ち込まれることになる。
って基板1に形成されることになるが、かかる場合、当
該エッチング装置の電極がスパッタリングされるという
事態が生じる。このため、エッチングガス中には、微量
の金属不純物が含まれており、その結果、当該金属不純
物が当該基板1中に打ち込まれることになる。
【0007】従って、図4に示すように、溝の側壁近傍
において終端している拡散層、即ちDRAMのメモリセ
ルを構成するMOSFETのソ−ス/ドレイン領域の接
合面において、リ−ク電流が発生し、素子の信頼性が低
下するという欠点がある。
において終端している拡散層、即ちDRAMのメモリセ
ルを構成するMOSFETのソ−ス/ドレイン領域の接
合面において、リ−ク電流が発生し、素子の信頼性が低
下するという欠点がある。
【0008】
【発明が解決しようとする課題】このように、従来は、
RIE法によりDRAMの溝を形成しているが、かかる
場合、当該溝の側壁部分に金属不純物が打ち込まれ、メ
モリセルの信頼性を低下させるという欠点がある。
RIE法によりDRAMの溝を形成しているが、かかる
場合、当該溝の側壁部分に金属不純物が打ち込まれ、メ
モリセルの信頼性を低下させるという欠点がある。
【0009】本発明は、上記欠点を解決すべくなされた
もので、その目的は、RIE法において溝を形成して
も、高い信頼性を確保できる半導体装置の製造方法を提
供することである。
もので、その目的は、RIE法において溝を形成して
も、高い信頼性を確保できる半導体装置の製造方法を提
供することである。
【0010】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、まず、半導体基
板に溝を形成する。次に、前記溝の内面に半導体膜を形
成し、一定の条件下においてアニ−ルを行うことにより
前記半導体膜中に金属不純物をゲッタリングするという
ものである。
め、本発明の半導体装置の製造方法は、まず、半導体基
板に溝を形成する。次に、前記溝の内面に半導体膜を形
成し、一定の条件下においてアニ−ルを行うことにより
前記半導体膜中に金属不純物をゲッタリングするという
ものである。
【0011】本発明の半導体装置の製造方法は、まず、
半導体基板に溝を形成する。次に、前記溝の内面に半導
体膜を形成し、一定の条件下においてアニ−ルを行うこ
とにより前記半導体膜中に金属不純物をゲッタリングす
る。この後、前記半導体膜を酸化膜に変換するというも
のである。
半導体基板に溝を形成する。次に、前記溝の内面に半導
体膜を形成し、一定の条件下においてアニ−ルを行うこ
とにより前記半導体膜中に金属不純物をゲッタリングす
る。この後、前記半導体膜を酸化膜に変換するというも
のである。
【0012】
【作用】上記構成によれば、溝の内面に半導体膜を形成
し、アニ−ルを施すことにより当該金属不純物を半導体
膜中に取り込んでいる。従って、例えば当該溝がメモリ
セルのキャパシタである場合には、当該メモリセルのM
OSFETのソ−ス/ドレイン領域の終端においてリ−
ク電流などが生じることがなく、高信頼性のDRAMを
提供することができる。
し、アニ−ルを施すことにより当該金属不純物を半導体
膜中に取り込んでいる。従って、例えば当該溝がメモリ
セルのキャパシタである場合には、当該メモリセルのM
OSFETのソ−ス/ドレイン領域の終端においてリ−
ク電流などが生じることがなく、高信頼性のDRAMを
提供することができる。
【0013】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図1及び図2は、本発明の
一実施例に係わる半導体装置の製造方法をDRAMに適
用した場合を示している。
例について詳細に説明する。図1及び図2は、本発明の
一実施例に係わる半導体装置の製造方法をDRAMに適
用した場合を示している。
【0014】まず、図1に示すように、半導体基板11
上に酸化シリコン膜12及び窒化シリコン膜13をそれ
ぞれ形成する。酸化シリコン膜12及び窒化シリコン膜
13をパタ−ニングする。この後、例えばRIE法を用
いて、当該窒化シリコン膜13をマスクにして基板11
に溝14を形成する。このエッチングにおいては、同時
に、当該エッチング装置の電極がスパッタリングされる
ため、エッチングガス中には微量の金属不純物が含まれ
ている。従って、その金属不純物が当該基板11中に打
ち込まれることになる。
上に酸化シリコン膜12及び窒化シリコン膜13をそれ
ぞれ形成する。酸化シリコン膜12及び窒化シリコン膜
13をパタ−ニングする。この後、例えばRIE法を用
いて、当該窒化シリコン膜13をマスクにして基板11
に溝14を形成する。このエッチングにおいては、同時
に、当該エッチング装置の電極がスパッタリングされる
ため、エッチングガス中には微量の金属不純物が含まれ
ている。従って、その金属不純物が当該基板11中に打
ち込まれることになる。
【0015】そこで、この後、溝14の内壁面及び底面
にそれぞれ半導体膜(例えばボロンがド−プされたポリ
シリコン膜)15を形成する。なお、この半導体膜15
は、基板1と同じ導電型であるのがよい。そして、温度
約600℃、時間約30分のアニ−ルを施すと、溝4の
側壁面及び底面に打ち込まれた金属不純物は、当該半導
体膜15中にゲッタリングされる。
にそれぞれ半導体膜(例えばボロンがド−プされたポリ
シリコン膜)15を形成する。なお、この半導体膜15
は、基板1と同じ導電型であるのがよい。そして、温度
約600℃、時間約30分のアニ−ルを施すと、溝4の
側壁面及び底面に打ち込まれた金属不純物は、当該半導
体膜15中にゲッタリングされる。
【0016】次に、図2に示すように、HCl(塩酸)
が約10%含まれている雰囲気中でウェット酸化を行う
と、当該半導体膜15が酸化膜16に変換される。この
時、当該半導体膜15中にゲッタリングされている金属
不純物は、当該酸化膜16中に取り込まれる。
が約10%含まれている雰囲気中でウェット酸化を行う
と、当該半導体膜15が酸化膜16に変換される。この
時、当該半導体膜15中にゲッタリングされている金属
不純物は、当該酸化膜16中に取り込まれる。
【0017】次に、図示しないが、溝14内にいわゆる
シ−ス型キャパシタ(例えば図4参照)を形成する。ま
た、活性領域においてメモリセルのMOSFETを形成
する。そして、適当な方法を用いてキャパシタの電極と
当該MOSFETのソ−ス/ドレイン領域を電気的に接
続する。また、MOSFETのゲ−ト電極をワ−ド線に
接続し、ビット線及び金属配線をそれぞれ形成すること
により、DRAMが完成する。
シ−ス型キャパシタ(例えば図4参照)を形成する。ま
た、活性領域においてメモリセルのMOSFETを形成
する。そして、適当な方法を用いてキャパシタの電極と
当該MOSFETのソ−ス/ドレイン領域を電気的に接
続する。また、MOSFETのゲ−ト電極をワ−ド線に
接続し、ビット線及び金属配線をそれぞれ形成すること
により、DRAMが完成する。
【0018】上記方法によれば、溝4がRIE法によっ
て基板1に形成されても、当該溝4の側壁などに打ち込
まれた金属不純物は、半導体膜中に取り込まれている。
つまり、溝4の側壁の金属不純物が存在しなくなるた
め、MOSFETのソ−ス/ドレイン領域の接合面にお
いてリ−ク電流が生じ難くなり、その結果、高信頼性の
DRAMを提供することができる。
て基板1に形成されても、当該溝4の側壁などに打ち込
まれた金属不純物は、半導体膜中に取り込まれている。
つまり、溝4の側壁の金属不純物が存在しなくなるた
め、MOSFETのソ−ス/ドレイン領域の接合面にお
いてリ−ク電流が生じ難くなり、その結果、高信頼性の
DRAMを提供することができる。
【0019】なお、上記実施例において、溝4内の酸化
膜16は一度除去して、新たな酸化膜を形成することに
より、この新たな酸化膜をキャパシタの容量絶縁膜とし
て使用してもよい。また、本発明は、DRAMのトレン
チキャパシタのみならず、トレンチ分離技術などの溝側
壁近傍にPN接合を有する半導体装置に応用可能であ
る。
膜16は一度除去して、新たな酸化膜を形成することに
より、この新たな酸化膜をキャパシタの容量絶縁膜とし
て使用してもよい。また、本発明は、DRAMのトレン
チキャパシタのみならず、トレンチ分離技術などの溝側
壁近傍にPN接合を有する半導体装置に応用可能であ
る。
【0020】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によれば、次のような効果を奏する。溝
の内面に半導体膜を形成し、アニ−ルを施すことによ
り、溝側壁の基板中の金属不純物を当該半導体膜中に取
り込むことができる。従って、例えば当該溝にメモリセ
ルのキャパシタが形成される場合には、当該メモリセル
のMOSFETのソ−ス/ドレイン領域の溝に近い側の
終端においてリ−ク電流などが生じることがなく、高信
頼性のDRAMを提供することができる。
装置の製造方法によれば、次のような効果を奏する。溝
の内面に半導体膜を形成し、アニ−ルを施すことによ
り、溝側壁の基板中の金属不純物を当該半導体膜中に取
り込むことができる。従って、例えば当該溝にメモリセ
ルのキャパシタが形成される場合には、当該メモリセル
のMOSFETのソ−ス/ドレイン領域の溝に近い側の
終端においてリ−ク電流などが生じることがなく、高信
頼性のDRAMを提供することができる。
【図1】本発明の一実施例に係わる半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図2】本発明の一実施例に係わる半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図3】従来の半導体装置の製造方法を示す断面図。
【図4】従来の半導体装置の製造方法を示す断面図。
11 …半導体基板、 12 …酸化シリコン膜、 13 …窒化シリコン膜、 14 …溝、 15 …半導体膜、 16 …酸化膜。
Claims (2)
- 【請求項1】 半導体基板に溝を形成する工程と、前記
溝の内面に半導体膜を形成する工程と、一定の条件下に
おいてアニ−ルを行うことにより前記半導体膜中に金属
不純物をゲッタリングする工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項2】 半導体基板に溝を形成する工程と、前記
溝の内面に半導体膜を形成する工程と、一定の条件下に
おいてアニ−ルを行うことにより前記半導体膜中に金属
不純物をゲッタリングする工程と、前記半導体膜を酸化
膜に変換する工程とを具備することを特徴とする半導体
装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5039947A JPH06252153A (ja) | 1993-03-01 | 1993-03-01 | 半導体装置の製造方法 |
KR1019940003546A KR0139731B1 (ko) | 1993-03-01 | 1994-02-26 | 반도체 장치의 제조방법 |
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