JP2889137B2 - 低漏洩基板プレート・トレンチｄｒａｍセルを製作する方法及びそれにより形成されるデバイス - Google Patents
低漏洩基板プレート・トレンチｄｒａｍセルを製作する方法及びそれにより形成されるデバイスInfo
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- JP2889137B2 JP2889137B2 JP6296158A JP29615894A JP2889137B2 JP 2889137 B2 JP2889137 B2 JP 2889137B2 JP 6296158 A JP6296158 A JP 6296158A JP 29615894 A JP29615894 A JP 29615894A JP 2889137 B2 JP2889137 B2 JP 2889137B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体メモリ・デ
バイスの改善されたトレンチの形成方法及びそれにより
形成されたデバイスに関し、特に、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）・セルの低漏洩ト
レンチを製作する方法に関し、ここではビットライン・
コンタクトから記憶ノードへの、並びに記憶ノードから
基板へのトレンチ寄生側壁漏洩電流が、トレンチの上部
を取り囲む絶縁リングまたは拡散リングにより排除され
る。
バイスの改善されたトレンチの形成方法及びそれにより
形成されたデバイスに関し、特に、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）・セルの低漏洩ト
レンチを製作する方法に関し、ここではビットライン・
コンタクトから記憶ノードへの、並びに記憶ノードから
基板へのトレンチ寄生側壁漏洩電流が、トレンチの上部
を取り囲む絶縁リングまたは拡散リングにより排除され
る。
【０００２】
【従来の技術】数多くのＤＲＡＭアプリケーションが存
在し、そこではセルの保存時間を最大化することが重要
である。特に、システムのバッテリ電力に依存するアプ
リケーションでは、しばしばリフレッシュされる必要の
無いＤＲＡＭセルが好都合である。４Ｍビット以上の時
間フレームの超大規模集積回路（ＶＬＳＩ）ＤＲＡＭセ
ルは、高密度要求に応えるために、トレンチ記憶コンデ
ンサを必要とする。記憶コンデンサが、半導体基板内に
形成されるトレンチ内に配置されるＤＲＡＭセルが知ら
れている。例えば、米国特許第４６８８０６３号は、半
導体基板内に形成されるトレンチ記憶コンデンサを用い
る基板プレート・トレンチ（ＳＰＴ：substrate plate
trench）ＤＲＡＭセルを開示する。ここでは基板の一部
が高濃度に添加され、記憶コンデンサの対向電極を形成
し、トレンチ内に配置される高濃度添加の多結晶プラグ
が記憶コンデンサの他の電極を形成する。ＳＰＴ ＤＲ
ＡＭセルは、ウェル（well）内に配置される基板の導電
性と反対の型の電界効果アクセス・トランジスタを含
む。トレンチ・コンデンサはウェルの表面から広がり、
ウェル及び低濃度添加の基板部分を通過して、高濃度添
加の基板部分に広がる。トレンチ内に配置されるコンデ
ンサ電極は、アクセス・トランジスタのソース／ドレイ
ンに直接接続される。
在し、そこではセルの保存時間を最大化することが重要
である。特に、システムのバッテリ電力に依存するアプ
リケーションでは、しばしばリフレッシュされる必要の
無いＤＲＡＭセルが好都合である。４Ｍビット以上の時
間フレームの超大規模集積回路（ＶＬＳＩ）ＤＲＡＭセ
ルは、高密度要求に応えるために、トレンチ記憶コンデ
ンサを必要とする。記憶コンデンサが、半導体基板内に
形成されるトレンチ内に配置されるＤＲＡＭセルが知ら
れている。例えば、米国特許第４６８８０６３号は、半
導体基板内に形成されるトレンチ記憶コンデンサを用い
る基板プレート・トレンチ（ＳＰＴ：substrate plate
trench）ＤＲＡＭセルを開示する。ここでは基板の一部
が高濃度に添加され、記憶コンデンサの対向電極を形成
し、トレンチ内に配置される高濃度添加の多結晶プラグ
が記憶コンデンサの他の電極を形成する。ＳＰＴ ＤＲ
ＡＭセルは、ウェル（well）内に配置される基板の導電
性と反対の型の電界効果アクセス・トランジスタを含
む。トレンチ・コンデンサはウェルの表面から広がり、
ウェル及び低濃度添加の基板部分を通過して、高濃度添
加の基板部分に広がる。トレンチ内に配置されるコンデ
ンサ電極は、アクセス・トランジスタのソース／ドレイ
ンに直接接続される。
【０００３】
【発明が解決しようとする課題】トレンチＤＲＡＭセル
は、寄生側壁漏洩電流に起因する２つの主な欠点を有す
る。この２つの欠点は、（１）ビットライン・コンタク
トから記憶ノードにリークする、及び（２）記憶ノード
から基板にリークする、トレンチ側壁を通過するトレン
チ寄生側壁漏洩である。後者の漏洩機構は、Luらによ
る"A Substrate Plate Trench Capacitor（SPT）Memory
Cell for Dynamic RAM's"（IEEE J．of Solid State C
ircuits、Vol．SC-21、No．5、pp．627-633（１９８６
年））、及びNobleらによる"Parasitic Leakage in DRA
M Trench Storage Capacitor VerticalGated Diodes"
（IEDM Tech．Digest、pp．340-343（１９８７年））で
述べられている。
は、寄生側壁漏洩電流に起因する２つの主な欠点を有す
る。この２つの欠点は、（１）ビットライン・コンタク
トから記憶ノードにリークする、及び（２）記憶ノード
から基板にリークする、トレンチ側壁を通過するトレン
チ寄生側壁漏洩である。後者の漏洩機構は、Luらによ
る"A Substrate Plate Trench Capacitor（SPT）Memory
Cell for Dynamic RAM's"（IEEE J．of Solid State C
ircuits、Vol．SC-21、No．5、pp．627-633（１９８６
年））、及びNobleらによる"Parasitic Leakage in DRA
M Trench Storage Capacitor VerticalGated Diodes"
（IEDM Tech．Digest、pp．340-343（１９８７年））で
述べられている。
【０００４】これらの漏洩電流を低減するために、米国
特許第４６８８０６３号のＤＲＡＭセルは、基板プレー
トとアクセス・トランジスタ電極との間に配置されるｎ
ウェルを具備する。Cottrellらによる"N-Well Design f
or Trench DRAM Arrays"（IEDM Tech．Digest、pp．584
-587、１９８８年）では、ＳＰＴ ＤＲＡＭセルの漏洩
電流に対する免疫性を更に増加するために、深さと共に
単調に減少する添加プロファイルが使用される。しかし
ながら、これらの改善はトレンチ寄生側壁漏洩電流を多
大には低減しない。
特許第４６８８０６３号のＤＲＡＭセルは、基板プレー
トとアクセス・トランジスタ電極との間に配置されるｎ
ウェルを具備する。Cottrellらによる"N-Well Design f
or Trench DRAM Arrays"（IEDM Tech．Digest、pp．584
-587、１９８８年）では、ＳＰＴ ＤＲＡＭセルの漏洩
電流に対する免疫性を更に増加するために、深さと共に
単調に減少する添加プロファイルが使用される。しかし
ながら、これらの改善はトレンチ寄生側壁漏洩電流を多
大には低減しない。
【０００５】寄生側壁漏洩電流を低減する別の方法は、
トレンチの上部内に形成される酸化物カラー（collar）
の厚さを増加することによる。しかしながら、カラーの
厚さを増加すると、接触のために使用可能なコンタクト
領域が低減し、記憶ノード・ポリシリコンのＲＣ時定数
が増加し、プロセス制限を招くことになる。
トレンチの上部内に形成される酸化物カラー（collar）
の厚さを増加することによる。しかしながら、カラーの
厚さを増加すると、接触のために使用可能なコンタクト
領域が低減し、記憶ノード・ポリシリコンのＲＣ時定数
が増加し、プロセス制限を招くことになる。
【０００６】寄生側壁漏洩電流を低減する別の方法は、
トレンチの上部内に形成される酸化物カラー、即ち襟状
の酸化物、の厚さを増加することによる。しかしなが
ら、カラーの厚さを増加すると、接触のために使用可能
なコンタクト領域が低減し、記憶ノード・ポリシリコン
のＲＣ時定数が増加し、プロセス制限を招くことにな
る。
トレンチの上部内に形成される酸化物カラー、即ち襟状
の酸化物、の厚さを増加することによる。しかしなが
ら、カラーの厚さを増加すると、接触のために使用可能
なコンタクト領域が低減し、記憶ノード・ポリシリコン
のＲＣ時定数が増加し、プロセス制限を招くことにな
る。
【０００７】米国特許第４９８７４７０号は、トレンチ
内に配置されて、トレンチの側壁を通過する寄生側壁リ
ークを阻止する電界シールド導電層を含むＤＲＡＭデバ
イスを開示する。この導電性シールド層は、トレンチの
側壁と記憶ノードとの間に配置され、それらの間には絶
縁材料が挟まれる。導電層は記憶ポリシリコンからの電
界を遮蔽する。しかしながら、トレンチ内におけるシー
ルド層の使用は、寄生漏洩電流を実質的には阻止しな
い。
内に配置されて、トレンチの側壁を通過する寄生側壁リ
ークを阻止する電界シールド導電層を含むＤＲＡＭデバ
イスを開示する。この導電性シールド層は、トレンチの
側壁と記憶ノードとの間に配置され、それらの間には絶
縁材料が挟まれる。導電層は記憶ポリシリコンからの電
界を遮蔽する。しかしながら、トレンチ内におけるシー
ルド層の使用は、寄生漏洩電流を実質的には阻止しな
い。
【０００８】従って、ビットライン・コンタクトから記
憶ノードへの、並びに記憶ノードから基板へのトレンチ
寄生側壁漏洩電流を多大に低減するＤＲＡＭセルの開発
が必要とされる。本発明は、このような要望に応えうる
技術を提供することを目的とする。
憶ノードへの、並びに記憶ノードから基板へのトレンチ
寄生側壁漏洩電流を多大に低減するＤＲＡＭセルの開発
が必要とされる。本発明は、このような要望に応えうる
技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明はＤＲＡＭセルの
ための低漏洩トレンチを製作する方法、並びにそうした
方法により形成されるデバイスの提供を目的とし、そこ
ではトレンチの上部を取り囲む絶縁リングまたは拡散リ
ングにより、ビットライン・コンタクトから記憶ノード
への、並びに記憶ノードから基板へのトレンチ寄生側壁
漏洩電流が実質的に低減される。本発明の全ての方法に
おける開始構造は、低濃度添加の上部及び高濃度添加の
下部を有する第１導電型の基板である。
ための低漏洩トレンチを製作する方法、並びにそうした
方法により形成されるデバイスの提供を目的とし、そこ
ではトレンチの上部を取り囲む絶縁リングまたは拡散リ
ングにより、ビットライン・コンタクトから記憶ノード
への、並びに記憶ノードから基板へのトレンチ寄生側壁
漏洩電流が実質的に低減される。本発明の全ての方法に
おける開始構造は、低濃度添加の上部及び高濃度添加の
下部を有する第１導電型の基板である。
【００１０】本発明の方法の一態様では、窒化物／酸化
物保護層が基板上に付着される。次に、トレンチが第１
領域において、期待されるソース／ドレイン間の深さよ
りも大きく、期待されるｎウェルの深さよりも小さい第
１の深さにエッチングされる。窒化物カラーが次に、ト
レンチの垂直面上に形成される。トレンチは次に、期待
されるｎウェルの深さよりも小さい第２の深さにエッチ
ングされる。次に、第２の導電型の添加物（dopant）を
有する添加材料層が、トレンチ内に付着される。添加物
は次にトレンチの側壁に拡散され、窒化物カラーから基
板上部内に広がる第２の導電型の拡散リングを形成す
る。
物保護層が基板上に付着される。次に、トレンチが第１
領域において、期待されるソース／ドレイン間の深さよ
りも大きく、期待されるｎウェルの深さよりも小さい第
１の深さにエッチングされる。窒化物カラーが次に、ト
レンチの垂直面上に形成される。トレンチは次に、期待
されるｎウェルの深さよりも小さい第２の深さにエッチ
ングされる。次に、第２の導電型の添加物（dopant）を
有する添加材料層が、トレンチ内に付着される。添加物
は次にトレンチの側壁に拡散され、窒化物カラーから基
板上部内に広がる第２の導電型の拡散リングを形成す
る。
【００１１】拡散後、トレンチ内に残る添加材料が除去
される。トレンチが次に、前記拡散リングがトレンチの
上部を取り囲むように、基板の下部内に第３の最終の深
さまでエッチングされる。拡散リングはトレンチと全て
のサイドにおいて接し、トレンチ内には侵入しない。そ
の後、従来のＤＲＡＭプロセス技術により、本発明のＤ
ＲＡＭセルが完成される。
される。トレンチが次に、前記拡散リングがトレンチの
上部を取り囲むように、基板の下部内に第３の最終の深
さまでエッチングされる。拡散リングはトレンチと全て
のサイドにおいて接し、トレンチ内には侵入しない。そ
の後、従来のＤＲＡＭプロセス技術により、本発明のＤ
ＲＡＭセルが完成される。
【００１２】本発明の別の態様では、トレンチの特定の
サイドが基板の表面までずっと選択的に添加され、記憶
ノードからビットライン・コンタクトへのリークをより
一層低減する。それにより、垂直面上に窒化物層を第１
のトレンチの深さまで製作した後、平面化レジストがト
レンチ内に形成される。次にフォトレジスト及びマスキ
ング工程により、窒化物層の特定のサイドが露光され
る。窒化物層の露光部分が次に除去される。トレンチが
次に第２の深さにエッチングされ、第２の導電性の添加
物による添加材料層がトレンチに付着される。添加物は
拡散され、第２の導電型の拡散リングを形成する。この
リングはトレンチの一部を取り囲み、トレンチと全ての
サイドにおいて接し、窒化物層が除去されたトレンチの
サイドの基板の表面まで広がる。残りの添加材料は除去
され、トレンチはその最終の深さまでエッチングされ
る。この時点から、従来のＤＲＡＭプロセスが実施さ
れ、本発明のＤＲＡＭセルが完成される。
サイドが基板の表面までずっと選択的に添加され、記憶
ノードからビットライン・コンタクトへのリークをより
一層低減する。それにより、垂直面上に窒化物層を第１
のトレンチの深さまで製作した後、平面化レジストがト
レンチ内に形成される。次にフォトレジスト及びマスキ
ング工程により、窒化物層の特定のサイドが露光され
る。窒化物層の露光部分が次に除去される。トレンチが
次に第２の深さにエッチングされ、第２の導電性の添加
物による添加材料層がトレンチに付着される。添加物は
拡散され、第２の導電型の拡散リングを形成する。この
リングはトレンチの一部を取り囲み、トレンチと全ての
サイドにおいて接し、窒化物層が除去されたトレンチの
サイドの基板の表面まで広がる。残りの添加材料は除去
され、トレンチはその最終の深さまでエッチングされ
る。この時点から、従来のＤＲＡＭプロセスが実施さ
れ、本発明のＤＲＡＭセルが完成される。
【００１３】本発明の別の態様は、トレンチの上部を取
り囲む絶縁リングにより、トレンチ寄生側壁漏洩電流を
低減するＤＲＡＭセルを製作する方法を提供する。この
態様によれば、トレンチを第１の深さにエッチングした
後、酸化物層がトレンチの全ての垂直及び水平面上に熱
的に成長される。窒化物層が次にトレンチの下側の垂直
及び水平面上に形成される。更に窒化物層がトレンチの
最上部の垂直面上に形成され、それにより２つの窒化物
層間のトレンチ側壁の上部が露光される。次に、２つの
窒化物層により保護されないシリコン（すなわちトレン
チの上部）が熱的に酸化されて、基板の上部及びトレン
チの一部内に、トレンチと全てのサイドにおいて接する
絶縁リングが形成される。この絶縁リングは酸化物また
は酸窒化物などの材料からなる。
り囲む絶縁リングにより、トレンチ寄生側壁漏洩電流を
低減するＤＲＡＭセルを製作する方法を提供する。この
態様によれば、トレンチを第１の深さにエッチングした
後、酸化物層がトレンチの全ての垂直及び水平面上に熱
的に成長される。窒化物層が次にトレンチの下側の垂直
及び水平面上に形成される。更に窒化物層がトレンチの
最上部の垂直面上に形成され、それにより２つの窒化物
層間のトレンチ側壁の上部が露光される。次に、２つの
窒化物層により保護されないシリコン（すなわちトレン
チの上部）が熱的に酸化されて、基板の上部及びトレン
チの一部内に、トレンチと全てのサイドにおいて接する
絶縁リングが形成される。この絶縁リングは酸化物また
は酸窒化物などの材料からなる。
【００１４】酸化作用の後、窒化物層が除去され、別の
窒化物層がトレンチの全ての表面上に形成される。次に
絶縁リングがトレンチの上部を取り囲むように、トレン
チが基板の下部内に広がる第２の最終の深さにエッチン
グされる。絶縁リングはトレンチと全てのサイドにおい
て接し、トレンチ内には侵入しない。上述の態様の場合
同様、従来のＤＲＡＭプロセスにより、本発明のＤＲＡ
Ｍセルが完成される。
窒化物層がトレンチの全ての表面上に形成される。次に
絶縁リングがトレンチの上部を取り囲むように、トレン
チが基板の下部内に広がる第２の最終の深さにエッチン
グされる。絶縁リングはトレンチと全てのサイドにおい
て接し、トレンチ内には侵入しない。上述の態様の場合
同様、従来のＤＲＡＭプロセスにより、本発明のＤＲＡ
Ｍセルが完成される。
【００１５】本発明の絶縁リングを形成する別の態様で
は、２つの窒化物層間のトレンチのシリコン側壁の露光
部分が、等方的にエッチングされ、側壁の浅いトレンチ
を形成する。側壁の浅いトレンチは次に絶縁材料により
充填され、本発明の絶縁リングを形成する。この絶縁リ
ングのために好適な材料として、酸化物、酸窒化物、ま
たはシリコン窒化物が含まれる。再度、従来のＤＲＡＭ
プロセスがその後継続され、ＤＲＡＭセルが製作され
る。
は、２つの窒化物層間のトレンチのシリコン側壁の露光
部分が、等方的にエッチングされ、側壁の浅いトレンチ
を形成する。側壁の浅いトレンチは次に絶縁材料により
充填され、本発明の絶縁リングを形成する。この絶縁リ
ングのために好適な材料として、酸化物、酸窒化物、ま
たはシリコン窒化物が含まれる。再度、従来のＤＲＡＭ
プロセスがその後継続され、ＤＲＡＭセルが製作され
る。
【００１６】本発明の更に別の態様によれば、記憶ノー
ドから隣接するトレンチ側壁を通過してビットライン・
コンタクトへ至るリークを更に低減するために、トレン
チの特定のサイドが基板表面までずっと選択的に酸化さ
れる。これにより、トレンチの最上部の垂直面上の窒化
物層の特定のサイドが、酸化以前に除去される。酸化の
後、結果的に生じる絶縁リングが、基板表面まで伸びる
特定のサイドを含むことになる。保護窒化物カラーが次
にトレンチの周辺に形成され、絶縁リングを保護し、ト
レンチがその最終の深さまでエッチングされる。続い
て、従来のＤＲＡＭプロセスが実施され、本発明のＤＲ
ＡＭセルが完成される。
ドから隣接するトレンチ側壁を通過してビットライン・
コンタクトへ至るリークを更に低減するために、トレン
チの特定のサイドが基板表面までずっと選択的に酸化さ
れる。これにより、トレンチの最上部の垂直面上の窒化
物層の特定のサイドが、酸化以前に除去される。酸化の
後、結果的に生じる絶縁リングが、基板表面まで伸びる
特定のサイドを含むことになる。保護窒化物カラーが次
にトレンチの周辺に形成され、絶縁リングを保護し、ト
レンチがその最終の深さまでエッチングされる。続い
て、従来のＤＲＡＭプロセスが実施され、本発明のＤＲ
ＡＭセルが完成される。
【００１７】
【実施例】本発明はトレンチＤＲＡＭセルを製作する方
法、及びそうした方法により形成されたデバイスを提供
することを目的とし、そこではトレンチ側壁を通過し
て、ビットライン・コンタクトから記憶ノードへ、並び
に記憶ノードから基板へリークするトレンチ寄生側壁漏
洩電流が実質的に低減される。本発明の方法は、単一の
基板プレート・トレンチ（ＳＰＴ）ＤＲＡＭセルの形成
に関連して述べられるが、複数のＳＰＴ ＤＲＡＭセル
がウェル内に形成され、後述される方法と同じ方法によ
り同時に製作されることが理解されよう。またプロセス
はｐ型基板（ｎウェル）内のＤＲＡＭセルの形成に関連
して述べられるが、本発明の特徴はｎ型基板（ｐウェ
ル）内のＤＲＡＭセルの形成にも容易に適応可能である
ことが理解されよう。
法、及びそうした方法により形成されたデバイスを提供
することを目的とし、そこではトレンチ側壁を通過し
て、ビットライン・コンタクトから記憶ノードへ、並び
に記憶ノードから基板へリークするトレンチ寄生側壁漏
洩電流が実質的に低減される。本発明の方法は、単一の
基板プレート・トレンチ（ＳＰＴ）ＤＲＡＭセルの形成
に関連して述べられるが、複数のＳＰＴ ＤＲＡＭセル
がウェル内に形成され、後述される方法と同じ方法によ
り同時に製作されることが理解されよう。またプロセス
はｐ型基板（ｎウェル）内のＤＲＡＭセルの形成に関連
して述べられるが、本発明の特徴はｎ型基板（ｐウェ
ル）内のＤＲＡＭセルの形成にも容易に適応可能である
ことが理解されよう。
【００１８】図１乃至図５を参照すると、本発明の方法
の一態様による本発明のＤＲＡＭセルの製作を開示する
断面図が示される。本発明のＤＲＡＭセルの製作は、低
濃度添加のｐ−導電型の上部１２と、高濃度添加のｐ＋
導電型の下部１４とを有する基板１０から開始される。
基板１０はシリコンなどの半導体材料である。図１に示
される基板１０は実質的に平坦な表面１６を有し、本発
明の方法の開始点となる。
の一態様による本発明のＤＲＡＭセルの製作を開示する
断面図が示される。本発明のＤＲＡＭセルの製作は、低
濃度添加のｐ−導電型の上部１２と、高濃度添加のｐ＋
導電型の下部１４とを有する基板１０から開始される。
基板１０はシリコンなどの半導体材料である。図１に示
される基板１０は実質的に平坦な表面１６を有し、本発
明の方法の開始点となる。
【００１９】続くプロセス工程から基板１０を保護する
ために、窒化物層１８及び酸化物層２０が、既知のウェ
ットまたはドライ付着プロセスにより基板１０上に付着
される。次に構造２１がトレンチ・マスクを用いて、既
知の技術によりパターン化される。図２に示されるよう
に、トレンチ２２は基板１０の上部１２の非マスク部分
にエッチングされる。トレンチは期待されるソース／ド
レイン接合の深さよりも深いが、期待されるｎウェルの
深さよりも小さな深さ（通常、０．５μｍ乃至０．６μ
ｍ）にエッチングされる。トレンチはプラズマ・エッチ
ングまたは反応性イオン・エッチング（ＲＩＥ）などの
異方性エッチング・プロセスによりエッチングされる。
次に窒化物層２４が付着される。次に窒化物層２４が異
方性にエッチングされ、水平面２６に形成された窒化物
層２４部分が除去されるが、トレンチ２２の側壁上の垂
直セクションは取り残され、図２に示されるような窒化
物カラー２４を生成する。
ために、窒化物層１８及び酸化物層２０が、既知のウェ
ットまたはドライ付着プロセスにより基板１０上に付着
される。次に構造２１がトレンチ・マスクを用いて、既
知の技術によりパターン化される。図２に示されるよう
に、トレンチ２２は基板１０の上部１２の非マスク部分
にエッチングされる。トレンチは期待されるソース／ド
レイン接合の深さよりも深いが、期待されるｎウェルの
深さよりも小さな深さ（通常、０．５μｍ乃至０．６μ
ｍ）にエッチングされる。トレンチはプラズマ・エッチ
ングまたは反応性イオン・エッチング（ＲＩＥ）などの
異方性エッチング・プロセスによりエッチングされる。
次に窒化物層２４が付着される。次に窒化物層２４が異
方性にエッチングされ、水平面２６に形成された窒化物
層２４部分が除去されるが、トレンチ２２の側壁上の垂
直セクションは取り残され、図２に示されるような窒化
物カラー２４を生成する。
【００２０】図３に示されるように、トレンチ２２は更
に、期待されるｎウェルの深さに至らない第２の深さに
エッチングされる。第２の深さは、ｎウェルを通過し、
基板１０の低濃度添加部分１２に延び本発明の拡散リン
グ（後述）に起因する漏洩問題を回避するために、好適
には期待されるｎウェルの深さよりも小さい。次に、ｎ
型添加物（ドーパント）２９を有する添加材料層２８
が、トレンチ２２内及び酸化物層２０の表面に付着され
る。添加材料層２８は、既知の化学蒸着法（ＣＶＤ）に
より付着される。添加層２８に好適な材料には、ヒ素添
加ガラス、リン添加（リン・ケイ酸塩）ガラス及びアン
チモン添加ガラスが含まれる。
に、期待されるｎウェルの深さに至らない第２の深さに
エッチングされる。第２の深さは、ｎウェルを通過し、
基板１０の低濃度添加部分１２に延び本発明の拡散リン
グ（後述）に起因する漏洩問題を回避するために、好適
には期待されるｎウェルの深さよりも小さい。次に、ｎ
型添加物（ドーパント）２９を有する添加材料層２８
が、トレンチ２２内及び酸化物層２０の表面に付着され
る。添加材料層２８は、既知の化学蒸着法（ＣＶＤ）に
より付着される。添加層２８に好適な材料には、ヒ素添
加ガラス、リン添加（リン・ケイ酸塩）ガラス及びアン
チモン添加ガラスが含まれる。
【００２１】次に図４を参照すると、次の工程では、添
加物２９（例えばヒ素）をトレンチ側壁に拡散して、ト
レンチ２２の一部を取り囲み、トレンチ２２と全てのサ
イドにおいて接するｎ−拡散リング３０を形成する。添
加物２９を拡散し、ｎ−拡散リング３０を形成するため
に急速熱アニーリング（annealing）または窯炉（furna
ce）拡散が使用される。一例として、拡散リング３０を
形成するために、約９００℃乃至１２００℃の温度で約
１時間乃至６時間アニーリングする。拡散後、トレンチ
２２内の添加材料層が等方的にエッチングされ、除去さ
れる。次にトレンチ２２が、基板１０の上部１２を通過
して下部１４に至る第３の最終の深さまでエッチングさ
れ、図４に示されるトレンチ２３が生成される。このよ
うに、本発明の方法は、トレンチ２３の上部を取り囲
み、トレンチ２３と全てのサイドにおいて接し、トレン
チ２３内には侵入しない拡散リング３０を製作する。
加物２９（例えばヒ素）をトレンチ側壁に拡散して、ト
レンチ２２の一部を取り囲み、トレンチ２２と全てのサ
イドにおいて接するｎ−拡散リング３０を形成する。添
加物２９を拡散し、ｎ−拡散リング３０を形成するため
に急速熱アニーリング（annealing）または窯炉（furna
ce）拡散が使用される。一例として、拡散リング３０を
形成するために、約９００℃乃至１２００℃の温度で約
１時間乃至６時間アニーリングする。拡散後、トレンチ
２２内の添加材料層が等方的にエッチングされ、除去さ
れる。次にトレンチ２２が、基板１０の上部１２を通過
して下部１４に至る第３の最終の深さまでエッチングさ
れ、図４に示されるトレンチ２３が生成される。このよ
うに、本発明の方法は、トレンチ２３の上部を取り囲
み、トレンチ２３と全てのサイドにおいて接し、トレン
チ２３内には侵入しない拡散リング３０を製作する。
【００２２】この時点から、従来のＤＲＡＭセル・プロ
セスが継続され、図５に示される本発明のＤＲＡＭセル
が完成される。拡散リング３０は数桁のオーダで、ビッ
トライン・コンタクトから記憶ノードへの水平トレンチ
寄生側壁漏洩電流、並びに記憶ノードから基板への漏洩
電流を低減する。
セスが継続され、図５に示される本発明のＤＲＡＭセル
が完成される。拡散リング３０は数桁のオーダで、ビッ
トライン・コンタクトから記憶ノードへの水平トレンチ
寄生側壁漏洩電流、並びに記憶ノードから基板への漏洩
電流を低減する。
【００２３】従来のプロセスの詳細は、係属中の米国特
許出願第６９６６９１号（１９９１年５月７日出願）、
Luらによる"A Substrate-Plate Trench-Capacitor（SP
T）Memory Cell for Dynamic RAM's"（IEEE J．of Soli
d State Circuits、Vol．SC-21、No．5、pp．627-633
（１９８６年））で述べられており、これらの特許及び
記事について、以降で要約して述べることにする。図５
を参照すると、拡散リング３０を含む本発明のＤＲＡＭ
セル３２の断面図が示される。従来プロセスにより、絶
縁層３４がトレンチ２３の表面上に形成される。絶縁層
３４は二酸化ケイ素の単一層であったり、或いは好適に
は、二酸化ケイ素、窒化ケイ素、及び二酸化ケイ素の層
が交互に重なり合う複合３重層であったりする。任意選
択可能な内部酸化物カラー３５がトレンチ２３の上部内
に形成される。カラー３５は、コンタクト領域を減らさ
ないように、すなわち記憶ノード・ポリシリコンのＲＣ
時定数を増加させないように、余り厚く製作されてはな
らない。
許出願第６９６６９１号（１９９１年５月７日出願）、
Luらによる"A Substrate-Plate Trench-Capacitor（SP
T）Memory Cell for Dynamic RAM's"（IEEE J．of Soli
d State Circuits、Vol．SC-21、No．5、pp．627-633
（１９８６年））で述べられており、これらの特許及び
記事について、以降で要約して述べることにする。図５
を参照すると、拡散リング３０を含む本発明のＤＲＡＭ
セル３２の断面図が示される。従来プロセスにより、絶
縁層３４がトレンチ２３の表面上に形成される。絶縁層
３４は二酸化ケイ素の単一層であったり、或いは好適に
は、二酸化ケイ素、窒化ケイ素、及び二酸化ケイ素の層
が交互に重なり合う複合３重層であったりする。任意選
択可能な内部酸化物カラー３５がトレンチ２３の上部内
に形成される。カラー３５は、コンタクト領域を減らさ
ないように、すなわち記憶ノード・ポリシリコンのＲＣ
時定数を増加させないように、余り厚く製作されてはな
らない。
【００２４】高濃度添加の多結晶シリコンの層が、次に
ＣＶＤによりホウ素を添加することによりトレンチ２３
に付着され、ｐ＋記憶ノード３６が生成される。層３６
はトレンチ２３を充填するのに十分な厚さに付着され
る。基板１０が次にＲＩＥ平面化工程に晒され、トレン
チ２３の上部に至るあらゆる箇所の多結晶層が除去され
る。トレンチ２３の形成の間に付着される窒化物層１８
は、ＲＩＥ平面化工程におけるエッチング停止位置とし
て機能する。
ＣＶＤによりホウ素を添加することによりトレンチ２３
に付着され、ｐ＋記憶ノード３６が生成される。層３６
はトレンチ２３を充填するのに十分な厚さに付着され
る。基板１０が次にＲＩＥ平面化工程に晒され、トレン
チ２３の上部に至るあらゆる箇所の多結晶層が除去され
る。トレンチ２３の形成の間に付着される窒化物層１８
は、ＲＩＥ平面化工程におけるエッチング停止位置とし
て機能する。
【００２５】次にイオンが注入され、基板１０の上部１
２内の拡散リング３０を越えて広がるｎウェル３８が形
成される。上述のように、これは拡散リング３０がｎウ
ェル３８を越えて、上部１２内に広がることにより生じ
る追加の漏洩問題を回避する。次に、リセスド酸化物
（ＲＯＸ：recessed oxide）領域４０が熱酸化により形
成され、ＤＲＡＭセル３２を基板１０上に形成される他
の類似のセルから電気的に絶縁する。次にブリッジ領域
またはストラップ４２、並びにソース領域４６、ドレイ
ン領域４８及びゲート５０を有するアクセス・トランジ
スタ（例えば電界効果トランジスタ）４４が形成され
る。ゲート５０はセル３２のワード・ラインに対応し、
ゲート５１は基板１０上に形成される別のセルの通過ワ
ードライン（passing wordline）に対応する。ソース４
６と記憶ノード３６とは、高濃度添加のｐ＋多結晶シリ
コンに相当するブリッジ領域４２により、電気的及び物
理的に相互接続される。次にホウ素リン・ケイ酸塩ガラ
ス（ＢＰＳＧ：boro-phospho silicate glass）が付着
されリフローされて、層５２が形成される。最後にコン
タクトがオープンされ、Ｍ１金属被覆が付着されてパタ
ーン化され、ビットライン金属相互接続層５４が形成さ
れる。層５４はアルミニウムまたはタングステンなどで
ある。
２内の拡散リング３０を越えて広がるｎウェル３８が形
成される。上述のように、これは拡散リング３０がｎウ
ェル３８を越えて、上部１２内に広がることにより生じ
る追加の漏洩問題を回避する。次に、リセスド酸化物
（ＲＯＸ：recessed oxide）領域４０が熱酸化により形
成され、ＤＲＡＭセル３２を基板１０上に形成される他
の類似のセルから電気的に絶縁する。次にブリッジ領域
またはストラップ４２、並びにソース領域４６、ドレイ
ン領域４８及びゲート５０を有するアクセス・トランジ
スタ（例えば電界効果トランジスタ）４４が形成され
る。ゲート５０はセル３２のワード・ラインに対応し、
ゲート５１は基板１０上に形成される別のセルの通過ワ
ードライン（passing wordline）に対応する。ソース４
６と記憶ノード３６とは、高濃度添加のｐ＋多結晶シリ
コンに相当するブリッジ領域４２により、電気的及び物
理的に相互接続される。次にホウ素リン・ケイ酸塩ガラ
ス（ＢＰＳＧ：boro-phospho silicate glass）が付着
されリフローされて、層５２が形成される。最後にコン
タクトがオープンされ、Ｍ１金属被覆が付着されてパタ
ーン化され、ビットライン金属相互接続層５４が形成さ
れる。層５４はアルミニウムまたはタングステンなどで
ある。
【００２６】ここで当業者には、図５では単一のＳＰＴ
ＤＲＡＭセル３２だけが示されているが、通常は、ｎ
ウェル３８内に複数のＳＰＴ ＤＲＡＭセル３２が形成
され、上述のような方法で同時に製作されることが理解
されよう。またｎウェル３８が図５では示されている
が、ｐウェルについても容易に使用されることも理解さ
れよう。この場合には、もちろんソース４６、ドレイン
４８、及び基板部分１２及び１４の導電型は、ｎ導電型
に変更されるべきである。更に拡散リング３０はｐ＋導
電型となり、添加材料層２８はｐ型の添加物を含むこと
になる。ｐ型の添加層２８の好適な材料として、ホウ素
添加ガラス及びインジウム添加ガラスが含まれる。
ＤＲＡＭセル３２だけが示されているが、通常は、ｎ
ウェル３８内に複数のＳＰＴ ＤＲＡＭセル３２が形成
され、上述のような方法で同時に製作されることが理解
されよう。またｎウェル３８が図５では示されている
が、ｐウェルについても容易に使用されることも理解さ
れよう。この場合には、もちろんソース４６、ドレイン
４８、及び基板部分１２及び１４の導電型は、ｎ導電型
に変更されるべきである。更に拡散リング３０はｐ＋導
電型となり、添加材料層２８はｐ型の添加物を含むこと
になる。ｐ型の添加層２８の好適な材料として、ホウ素
添加ガラス及びインジウム添加ガラスが含まれる。
【００２７】図６乃至図９を参照すると、本発明の方法
の別の態様によるＤＲＡＭセルの断面図が示される。こ
の態様によれば、記憶ノードから隣接トレンチ側壁を通
過してビットライン・コンタクトへ至るリークを更に低
減するために、ソース／ドレイン拡散から遠ざかったト
レンチのサイドの１つが、基板表面までずっと選択的に
添加される。これにより、上述のように図２に示される
構造が製作された後に、図６に示されるように平面化レ
ジスト６０が酸化物層２０上に被覆され、トレンチ２２
を充填する。平面化レジストは、レジストをその上に有
するウエハをスピン（spin）するなどの既知の方法によ
り被覆される。
の別の態様によるＤＲＡＭセルの断面図が示される。こ
の態様によれば、記憶ノードから隣接トレンチ側壁を通
過してビットライン・コンタクトへ至るリークを更に低
減するために、ソース／ドレイン拡散から遠ざかったト
レンチのサイドの１つが、基板表面までずっと選択的に
添加される。これにより、上述のように図２に示される
構造が製作された後に、図６に示されるように平面化レ
ジスト６０が酸化物層２０上に被覆され、トレンチ２２
を充填する。平面化レジストは、レジストをその上に有
するウエハをスピン（spin）するなどの既知の方法によ
り被覆される。
【００２８】次に図７に示されるように、平面化レジス
ト６０が酸化物層２０のレベルまで、掘り下げられるか
またはエッチングされる。フォトレジストが次に被覆さ
れ、エッチングされて、マスキング層６２が形成され
る。このマスキング層はトレンチ２２の特定のサイドに
ある窒化物カラー２４の一部６５を露出するための開口
６４を有する。窒化物カラー２４の一部６５が、次に図
８に示されるように、高温のリン酸により除去される。
平面化レジスト６０が次に酸素プラズマ・クリーニング
により除去される。
ト６０が酸化物層２０のレベルまで、掘り下げられるか
またはエッチングされる。フォトレジストが次に被覆さ
れ、エッチングされて、マスキング層６２が形成され
る。このマスキング層はトレンチ２２の特定のサイドに
ある窒化物カラー２４の一部６５を露出するための開口
６４を有する。窒化物カラー２４の一部６５が、次に図
８に示されるように、高温のリン酸により除去される。
平面化レジスト６０が次に酸素プラズマ・クリーニング
により除去される。
【００２９】残りの工程は、図３乃至図５で説明された
工程と同じであり、次のように要約される。トレンチ２
２が更に、期待されるｎウェルの深さよりも小さな第２
の深さまでエッチングされる。次にヒ素のようなｎ型添
加物６７を有する添加材料層６６がトレンチ２２内及び
酸化物層２０の表面に付着される。次に図９に示される
ように、ヒ素添加物がトレンチの側壁に拡散されて、ｎ
−拡散リング６８が形成される。この拡散リング６８は
トレンチ２２の一部を取り囲み、トレンチ２２と全ての
サイドにおいて接し、トレンチ２２の特定のサイドにお
いて、基板１０の表面まで広がる。残りの添加層６６が
次に除去され、トレンチ２２が第３の最終の深さまでエ
ッチングされ、図９に示されるトレンチ２３が製作され
る。
工程と同じであり、次のように要約される。トレンチ２
２が更に、期待されるｎウェルの深さよりも小さな第２
の深さまでエッチングされる。次にヒ素のようなｎ型添
加物６７を有する添加材料層６６がトレンチ２２内及び
酸化物層２０の表面に付着される。次に図９に示される
ように、ヒ素添加物がトレンチの側壁に拡散されて、ｎ
−拡散リング６８が形成される。この拡散リング６８は
トレンチ２２の一部を取り囲み、トレンチ２２と全ての
サイドにおいて接し、トレンチ２２の特定のサイドにお
いて、基板１０の表面まで広がる。残りの添加層６６が
次に除去され、トレンチ２２が第３の最終の深さまでエ
ッチングされ、図９に示されるトレンチ２３が製作され
る。
【００３０】この時点から、図５に関連して述べられた
従来のＤＲＡＭセル・プロセスが継続され、リング３０
と基板１０の表面に伸びる破線部分６７とを含む拡散リ
ング６８を有する本発明のＤＲＡＭセル３２が完成され
る。ＲＯＸ領域４０は、トレンチの右側上では完全には
広がらない。その特定のサイドが基板１０の表面まで伸
びる拡散リング６８を使用することにより、記憶ノード
からビットライン・コンタクトへの側壁漏洩電流が低減
される。
従来のＤＲＡＭセル・プロセスが継続され、リング３０
と基板１０の表面に伸びる破線部分６７とを含む拡散リ
ング６８を有する本発明のＤＲＡＭセル３２が完成され
る。ＲＯＸ領域４０は、トレンチの右側上では完全には
広がらない。その特定のサイドが基板１０の表面まで伸
びる拡散リング６８を使用することにより、記憶ノード
からビットライン・コンタクトへの側壁漏洩電流が低減
される。
【００３１】図１０乃至図１７を参照すると、本発明の
方法の更に別の態様による本発明のＤＲＡＭセルの製作
を開示する断面図が示される。この方法は図１に示され
る構造、すなわち低濃度添加のｐ−導電型の上部１２
と、高濃度添加のｐ＋導電型の下部１４と、窒化物層１
８と、酸化物層２０とを有する基板１０の構造から開始
される。
方法の更に別の態様による本発明のＤＲＡＭセルの製作
を開示する断面図が示される。この方法は図１に示され
る構造、すなわち低濃度添加のｐ−導電型の上部１２
と、高濃度添加のｐ＋導電型の下部１４と、窒化物層１
８と、酸化物層２０とを有する基板１０の構造から開始
される。
【００３２】本方法の続く工程を述べるために、トレン
チ７２は第１領域７３、第２領域７５、及び第３領域７
７を有するものとして述べられる。第１トレンチ領域７
３は、トレンチの水平面及び下方の垂直面を含む。第３
のトレンチ領域７７は、トレンチ７２の最上部の垂直面
を含む。第２のトレンチ領域７５は、第１領域と第３領
域との間の垂直面を含む。第１領域７３と第２領域７５
との間の界面は、好適には、ｎウェルの期待される深さ
よりも上方に位置する（すなわちｎウェル内に含まれ
る）レベルである。
チ７２は第１領域７３、第２領域７５、及び第３領域７
７を有するものとして述べられる。第１トレンチ領域７
３は、トレンチの水平面及び下方の垂直面を含む。第３
のトレンチ領域７７は、トレンチ７２の最上部の垂直面
を含む。第２のトレンチ領域７５は、第１領域と第３領
域との間の垂直面を含む。第１領域７３と第２領域７５
との間の界面は、好適には、ｎウェルの期待される深さ
よりも上方に位置する（すなわちｎウェル内に含まれ
る）レベルである。
【００３３】図１０に示されるように、窒化物層７０が
酸化物層２０上に付着される。次に、トレンチ７２が基
板１０の上部１２内にエッチングされる。トレンチ７２
は、期待されるソース／ドレイン接合の深さよりも大き
い第１の深さ（通常０．５μｍ乃至０．６μｍ）にエッ
チングされる。本方法の製作工程を明確に表すために、
トレンチ７２が下部１４内にもエッチングされるように
示される。或いはトレンチ７２が基板１０の上部１２内
の第１の深さにエッチングされてもよい。
酸化物層２０上に付着される。次に、トレンチ７２が基
板１０の上部１２内にエッチングされる。トレンチ７２
は、期待されるソース／ドレイン接合の深さよりも大き
い第１の深さ（通常０．５μｍ乃至０．６μｍ）にエッ
チングされる。本方法の製作工程を明確に表すために、
トレンチ７２が下部１４内にもエッチングされるように
示される。或いはトレンチ７２が基板１０の上部１２内
の第１の深さにエッチングされてもよい。
【００３４】図１１に示されるように、熱酸化物の薄層
７４がトレンチ７２の全露出表面に成長され、窒化物層
７６が次に付着される。平面化レジスト７８が次に窒化
物層７６上及びトレンチ内に被覆され、図１１に示され
る構造が提供される。
７４がトレンチ７２の全露出表面に成長され、窒化物層
７６が次に付着される。平面化レジスト７８が次に窒化
物層７６上及びトレンチ内に被覆され、図１１に示され
る構造が提供される。
【００３５】図１２を参照すると、平面化レジスト７８
が、次にｎウェルの期待される深さよりも上方のレベル
まで掘り下げられる。露出された窒化物層７６が、次に
図１２に示されるように、等方的にエッチングされ、残
りの平面化レジスト７８の表面より下方の窒化物層７６
の一部だけが取り残される。残りの平面化レジストが除
去され、窒化物層７６が第１のトレンチ領域７３に残
る。本発明の方法の次の工程では、トレンチ７２が真性
ポリシリコン８０により充填される。ポリシリコン８０
は平面化され研磨される。次に図１３に示されるよう
に、ポリシリコンが期待されるソース／ドレイン接合の
深さよりも下方の深さまで掘り下げられ、トレンチ７２
の第１領域７３及び第２領域７５内にポリシリコン層８
０が形成される。次に、トレンチ７２内に、窒化物層７
０からポリシリコン層８０に伸びる窒化物カラー８２が
形成される。
が、次にｎウェルの期待される深さよりも上方のレベル
まで掘り下げられる。露出された窒化物層７６が、次に
図１２に示されるように、等方的にエッチングされ、残
りの平面化レジスト７８の表面より下方の窒化物層７６
の一部だけが取り残される。残りの平面化レジストが除
去され、窒化物層７６が第１のトレンチ領域７３に残
る。本発明の方法の次の工程では、トレンチ７２が真性
ポリシリコン８０により充填される。ポリシリコン８０
は平面化され研磨される。次に図１３に示されるよう
に、ポリシリコンが期待されるソース／ドレイン接合の
深さよりも下方の深さまで掘り下げられ、トレンチ７２
の第１領域７３及び第２領域７５内にポリシリコン層８
０が形成される。次に、トレンチ７２内に、窒化物層７
０からポリシリコン層８０に伸びる窒化物カラー８２が
形成される。
【００３６】露出されたポリシリコン層８０が酸化物に
対して選択的に等方的にエッチングされ、図１４に示さ
れる構造が製作される。次に、熱酸化が実施され、窒化
物層８２及び７６により保護されないトレンチ７２の上
部内のシリコン（すなわち第２トレンチ領域７５）が酸
化され、絶縁リング８４が形成される。絶縁リングは酸
化物（例えば酸化ケイ素及び二酸化ケイ素）または酸窒
化物などの材料からなる。酸化物リング８４を製作する
ために、熱酸化が８５０℃乃至１０００℃の温度におい
て約３０分乃至３時間実施され、酸化物リング８４が形
成される。トレンチ７２内への酸化物のはみ出しが異方
的にエッチングされ、図１５に示されるように、トレン
チ７２の一部を取り囲み、トレンチ７２と全てのサイド
において接する酸化物リング８４が生成される。酸窒化
物リング８４を形成するためには、熱酸化が窒化物また
はアンモニアの雰囲気内で実施される以外は、工程は酸
化物リングを形成するための上述の工程と同じである。
対して選択的に等方的にエッチングされ、図１４に示さ
れる構造が製作される。次に、熱酸化が実施され、窒化
物層８２及び７６により保護されないトレンチ７２の上
部内のシリコン（すなわち第２トレンチ領域７５）が酸
化され、絶縁リング８４が形成される。絶縁リングは酸
化物（例えば酸化ケイ素及び二酸化ケイ素）または酸窒
化物などの材料からなる。酸化物リング８４を製作する
ために、熱酸化が８５０℃乃至１０００℃の温度におい
て約３０分乃至３時間実施され、酸化物リング８４が形
成される。トレンチ７２内への酸化物のはみ出しが異方
的にエッチングされ、図１５に示されるように、トレン
チ７２の一部を取り囲み、トレンチ７２と全てのサイド
において接する酸化物リング８４が生成される。酸窒化
物リング８４を形成するためには、熱酸化が窒化物また
はアンモニアの雰囲気内で実施される以外は、工程は酸
化物リングを形成するための上述の工程と同じである。
【００３７】露出された窒化物層７０、７６及び８２
が、次に等方性エッチングにより除去される。次に図１
６を参照すると、窒化物層８６がトレンチ７２の全ての
垂直及び水平面上に第１の深さに形成され、絶縁リング
８４を保護する。トレンチ７２が次に第２の最終の深さ
にエッチングされ、図１６に示されるトレンチ２３及び
構造８７が生成される。構造８７は、トレンチ７２の第
１、第２及び第３領域の垂直面上に配置される保護窒化
物層８６を含む。このように、絶縁リング８４はトレン
チ２３の上部を取り囲み、トレンチ２３と全てのサイド
で接し、トレンチ２３内には侵入しない。
が、次に等方性エッチングにより除去される。次に図１
６を参照すると、窒化物層８６がトレンチ７２の全ての
垂直及び水平面上に第１の深さに形成され、絶縁リング
８４を保護する。トレンチ７２が次に第２の最終の深さ
にエッチングされ、図１６に示されるトレンチ２３及び
構造８７が生成される。構造８７は、トレンチ７２の第
１、第２及び第３領域の垂直面上に配置される保護窒化
物層８６を含む。このように、絶縁リング８４はトレン
チ２３の上部を取り囲み、トレンチ２３と全てのサイド
で接し、トレンチ２３内には侵入しない。
【００３８】従来のＤＲＡＭプロセスが、この時点か
ら、図５に関連して述べられたように継続され、図１７
に示すＤＲＡＭセルが８８が生成される。絶縁リング８
４は、ｐ＋記憶ノードから基板への漏洩電流の他に、ビ
ットライン・コンタクトから記憶ノードへのトレンチ側
壁を通過するトレンチ寄生側壁漏洩電流を、数桁のオー
ダで低減する。絶縁リング８４の厚さは、漏洩電流を所
望値に低減するために、酸化時間を増すことにより増加
される。
ら、図５に関連して述べられたように継続され、図１７
に示すＤＲＡＭセルが８８が生成される。絶縁リング８
４は、ｐ＋記憶ノードから基板への漏洩電流の他に、ビ
ットライン・コンタクトから記憶ノードへのトレンチ側
壁を通過するトレンチ寄生側壁漏洩電流を、数桁のオー
ダで低減する。絶縁リング８４の厚さは、漏洩電流を所
望値に低減するために、酸化時間を増すことにより増加
される。
【００３９】図１８を参照すると、本発明の絶縁リング
を製作する別の態様の断面図が示される。最初に、図１
４に示される構造が上述のように製作される。次に図１
８に示されるように、第２のトレンチ領域７５内の露出
されたシリコン側壁が等方的にエッチングされ、側壁の
浅いトレンチ９０が形成される。側壁トレンチ９０が次
に絶縁材料により充填され、絶縁リング８４が生成され
る。このことは絶縁材料をトレンチ７２内に付着し、図
１８に示される付着された絶縁リング８４を取り残すよ
うにエッチングすることにより達成される。絶縁リング
８４として使用される好適な材料には、酸化物（例えば
酸化ケイ素及び二酸化ケイ素）、酸窒化物、及び窒化ケ
イ素が含まれる。図１７に関連して述べられたように、
従来のＤＲＡＭプロセスがこの時点から継続され、図１
７に示されるＤＲＡＭセル８８が製作される。
を製作する別の態様の断面図が示される。最初に、図１
４に示される構造が上述のように製作される。次に図１
８に示されるように、第２のトレンチ領域７５内の露出
されたシリコン側壁が等方的にエッチングされ、側壁の
浅いトレンチ９０が形成される。側壁トレンチ９０が次
に絶縁材料により充填され、絶縁リング８４が生成され
る。このことは絶縁材料をトレンチ７２内に付着し、図
１８に示される付着された絶縁リング８４を取り残すよ
うにエッチングすることにより達成される。絶縁リング
８４として使用される好適な材料には、酸化物（例えば
酸化ケイ素及び二酸化ケイ素）、酸窒化物、及び窒化ケ
イ素が含まれる。図１７に関連して述べられたように、
従来のＤＲＡＭプロセスがこの時点から継続され、図１
７に示されるＤＲＡＭセル８８が製作される。
【００４０】記憶ノードから隣接トレンチ側壁を通過し
てビットライン・コンタクトへ至るリークを更に低減す
るために、本発明の別の態様によれば、ソース／ドレイ
ン拡散から遠ざかったトレンチの特定のサイドが、基板
１０の表面１６までずっと選択的に酸化される。上述の
ように図１３に示される基板を製作した後、トレンチ７
２が平面化レジストにより充填され、窒化物層７０の表
面までエッチングされ、図１９に示されるレジスト層９
４が形成される。フォトレジストが被覆されてエッチン
グされ、トレンチ７２の右側の窒化物層８２の一部を露
出するための開口９８を有するマスキング層９６が形成
される。窒化物層８２の右側が次に高温のリン酸により
除去される。レジスト９４が次に酸素プラズマ・クリー
ニングにより除去され、ポリシリコン８０がプラズマ・
エッチングにより除去され、図２０に示す構造が生成さ
れる。
てビットライン・コンタクトへ至るリークを更に低減す
るために、本発明の別の態様によれば、ソース／ドレイ
ン拡散から遠ざかったトレンチの特定のサイドが、基板
１０の表面１６までずっと選択的に酸化される。上述の
ように図１３に示される基板を製作した後、トレンチ７
２が平面化レジストにより充填され、窒化物層７０の表
面までエッチングされ、図１９に示されるレジスト層９
４が形成される。フォトレジストが被覆されてエッチン
グされ、トレンチ７２の右側の窒化物層８２の一部を露
出するための開口９８を有するマスキング層９６が形成
される。窒化物層８２の右側が次に高温のリン酸により
除去される。レジスト９４が次に酸素プラズマ・クリー
ニングにより除去され、ポリシリコン８０がプラズマ・
エッチングにより除去され、図２０に示す構造が生成さ
れる。
【００４１】残りの工程は、図１５乃至図１７に関連し
て述べられた工程と同じであり、以下のように要約され
る。窒化物層８２または７６により保護されないシリコ
ンが酸化され、トレンチ７２内に広がる任意の酸化物
（または酸窒化物）が異方的にエッチングされ、図２１
に示される絶縁リング１００が形成される。図２１に示
されるように、リング１００の右側部分は基板１０の表
面まで広がり、これは記憶ノードからビットライン・コ
ンタクトへの寄生側壁漏洩電流を一層低減する。露出さ
れた窒化物層７０、７６及び８２が除去され、窒化物層
１０２がトレンチ７２の周辺に形成され、絶縁リング１
００を保護する。トレンチ７２が次に第２の最終の深さ
にエッチングされてトレンチ２３が製作され、図２１に
示される構造が生成される。この時点から従来のＤＲＡ
Ｍプロセスが使用され、絶縁リング１００を有する図１
７に示すＤＲＡＭセル８８が製作される。図１７におい
て、絶縁リング１００は絶縁リング８４と、基板１０の
表面１６に伸びる破線部分１０１とを含む。
て述べられた工程と同じであり、以下のように要約され
る。窒化物層８２または７６により保護されないシリコ
ンが酸化され、トレンチ７２内に広がる任意の酸化物
（または酸窒化物）が異方的にエッチングされ、図２１
に示される絶縁リング１００が形成される。図２１に示
されるように、リング１００の右側部分は基板１０の表
面まで広がり、これは記憶ノードからビットライン・コ
ンタクトへの寄生側壁漏洩電流を一層低減する。露出さ
れた窒化物層７０、７６及び８２が除去され、窒化物層
１０２がトレンチ７２の周辺に形成され、絶縁リング１
００を保護する。トレンチ７２が次に第２の最終の深さ
にエッチングされてトレンチ２３が製作され、図２１に
示される構造が生成される。この時点から従来のＤＲＡ
Ｍプロセスが使用され、絶縁リング１００を有する図１
７に示すＤＲＡＭセル８８が製作される。図１７におい
て、絶縁リング１００は絶縁リング８４と、基板１０の
表面１６に伸びる破線部分１０１とを含む。
【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４３】（１）ＤＲＡＭセルのトレンチの周辺に拡
散リングを形成する方法であって、 ａ）第１の導電性型の高濃度に添加された下部上に設け
られる同じ導電性型の低濃度に添加された上部を有する
基板を提供する工程と、 ｂ）前記基板の表面に保護層を形成する工程と、 ｃ）トレンチを前記基板の前記上部内の第１の領域に第
１の深さにエッチングする工程と、 ｄ）前記トレンチの側壁表面上に窒化物カラーを形成す
る工程と、 ｅ）前記トレンチを、前記窒化物カラーを越え、前記基
板の前記上部内に至る第２の深さにエッチングする工程
と、 ｆ）前記窒化物カラーから前記基板の前記上部内に広が
る第２の導電性型の拡散リングを形成する工程と、 ｇ）前記拡散リングが前記トレンチの上部を取り囲み、
前記拡散リングが前記トレンチと全てのサイドにおいて
接し、前記トレンチ内に侵入しないように、前記トレン
チを、前記基板の前記上部を越え、前記下部内に至る第
３の深さにエッチングする工程とを含む、方法。 （２）前記拡散リングを形成する前記工程が、第２の導
電性型の添加物を有する添加材料を前記トレンチの全て
の表面上に付着する工程と、前記添加剤を前記基板の前
記上部に拡散し、前記拡散リングを形成する拡散工程
と、前記窒化物カラー及び前記トレンチの全ての垂直面
及び水平面から前記添加材料を除去する工程とを含む、
前記（１）記載の方法。 （３）前記添加材料が、ヒ素添加ガラス、リン添加ガラ
ス、及びアンチモン添加ガラスを含むグループから選択
され、前記第１及び第２の導電性型がそれぞれｐ型及び
ｎ型である、前記（２）記載の方法。 （４）前記添加材料がホウ素添加ガラス及びインジウム
添加ガラスを含むグループから選択され、前記第１及び
第２の導電性型がそれぞれｎ型及びｐ型である、前記
（２）記載の方法。 （５）前記拡散工程が、構造を加熱して添加物を前記基
板トレンチ側壁内に侵入させる加熱工程を含む、前記
（２）記載の方法。 （６）前記拡散工程が、前記構造を９００℃乃至１２０
０℃の温度に１時間乃至６時間加熱し、前記添加物を前
記基板トレンチ側壁内に侵入させる加熱工程を含む、前
記（５）記載の方法。 （７）前記窒化物カラーを形成する工程が、前記拡散リ
ングが前記基板の表面に伸びるように、前記トレンチの
側壁から前記窒化物カラーの一部を除去する工程を含
み、前記（１）記載の方法。 （８）前記窒化物カラーの一部を除去する工程が、前記
トレンチ内に平面化レジストを付着する工程と、前記充
填されたトレンチの一部をマスキングする工程と、前記
窒化物カラーの一部を除去する工程と、前記平面化レジ
ストを除去する工程とを含む、前記（７）記載の方法。 （９）前記基板の前記上部内に、前記基板の表面から前
記拡散リングを越えて広がる第２の導電性型の領域を形
成する工程を含み、前記拡散リングが完全に前記領域内
に配置される、前記（１）記載の方法。 （１０）前記保護層を形成する工程が、前記基板の表面
に窒化物層を付着する工程と、前記窒化物層上に酸化物
層を付着する工程とを含む、前記（１）記載の方法。 （１１）前記窒化物カラーを形成する工程が、前記トレ
ンチの全ての表面に窒化物層を付着する工程と、前記ト
レンチの水平面上に形成された前記窒化物カラーをエッ
チングし、前記トレンチの垂直側壁表面上の前記窒化物
カラーを残すエッチング工程とを含む、前記（１）記載
の方法。 （１２）ＤＲＡＭセルのトレンチの周辺に拡散リングを
形成する方法であって、 ａ）第１の導電性型の高濃度に添加された下部上に設け
られる同じ導電性型の低濃度に添加された上部を有する
基板を提供する工程と、 ｂ）前記基板の表面に保護層を形成する工程と、 ｃ）トレンチを前記基板の前記上部内の第１の領域に第
１の深さにエッチングする工程と、 ｄ）前記基板表面下の前記トレンチの全表面に薄い酸化
物層を形成する工程と、 ｅ）前記基板の前記上部内に、前記トレンチの一部を取
り囲み、前記トレンチと全てのサイドにおいて接し、前
記トレンチ内に侵入しない絶縁リングを形成する工程と
を含む、方法。 （１３）前記基板の前記低濃度に添加された上部内に、
前記基板の表面から前記絶縁リングを越えて広がる第２
の導電性型の領域を形成する工程を含み、前記絶縁リン
グが前記領域内に完全に配置される、前記（１２）記載
の方法。 （１４）前記保護層を形成する前記工程が、前記基板の
表面に第１の窒化物層を付着する工程と、前記第１の窒
化物層上に酸化物層を付着する工程と、前記酸化物層上
に第２の窒化物層を付着する工程とを含む、前記（１
２）記載の方法。 （１５）前記トレンチが第１、第２及び第３の隣接領域
を含み、前記第１領域が前記トレンチの水平面及び下方
の垂直面であり、前記第３の領域が前記トレンチの最上
部の垂直面であり、前記第２の領域が前記第１領域と第
３領域との間の垂直面であり、前記絶縁リングが前記ト
レンチの前記第２領域に形成され、前記絶縁リングの形
成工程が前記トレンチの前記第１及び第３の領域の前記
酸化物層上に窒化物層を形成する工程を含む、前記（１
２）記載の方法。 （１６）前記窒化物層を形成する工程が、前記トレンチ
内の前記薄い酸化物層上に窒化物層を付着する工程と、
前記トレンチ内の前記窒化物層上に平面化レジストを形
成し、前記第１のトレンチ領域内の前記レジストを取り
残すように前記レジストを削る工程と、前記第１のトレ
ンチ領域上の窒化物層だけを取り残すように前記窒化物
層をエッチングする工程と、前記第１及び第２のトレン
チ領域内にポリシリコンを付着する工程と、前記第３の
トレンチ領域上に窒化物カラーを形成する工程と、前記
ポリシリコンを等方的にエッチングし、前記第３のトレ
ンチ領域上の前記窒化物層を取り残すエッチング工程と
を含む、前記（１５）記載の方法。 （１７）絶縁リングを形成する前記工程が、前記薄い酸
化層を酸化する工程と、前記トレンチ内の前記酸化され
た層を異方的にエッチングする工程とを含む、前記（１
５）記載の方法。 （１８）前記酸化工程が窒化物の大気内で実行される、
前記（１７）記載の方法。 （１９）前記酸化工程がアンモニアの大気内で実行され
る、前記（１７）記載の方法。 （２０）前記トレンチの前記第１及び第３領域から窒化
物層を除去するように、前記窒化物層を異方的にエッチ
ングする工程を含む、前記（１５）記載の方法。 （２１）前記絶縁リングが前記トレンチの上部を取り囲
み、前記トレンチと全てのサイドにおいて接し、前記ト
レンチ内に侵入しないように、前記トレンチを前記基板
の前記高濃度に添加された下部内に第２の深さにエッチ
ングする工程、を含む、前記（２０）記載の方法。 （２２）窒化物層を形成する前記工程が、前記絶縁リン
グの前記形成工程の間に、前記絶縁リングの一部が、前
記第３のトレンチ領域の特定の垂直面において、前記基
板の表面まで伸びるように、前記第３のトレンチ領域の
前記特定の垂直面から前記窒化物層を除去する工程を含
む、前記（１５）記載の方法。 （２３）前記窒化物を除去する前記工程が、前記トレン
チ内に、前記保護層の表面と同じレベルに平面化レジス
トを形成する工程と、前記表面に開口を有するマスクを
形成する工程と、前記特定の垂直面から前記窒化物層を
除去する工程と、前記平面化レジストを除去する工程と
を含む、前記（２２）記載の方法。 （２４）前記絶縁リングを形成する前記工程が、前記ト
レンチの前記一部を等方的にエッチングし、側壁の浅い
トレンチを形成する工程と、前記トレンチ及び前記側壁
の浅いトレンチ内に絶縁材料を付着する工程と、前記側
壁の浅いトレンチ内の前記絶縁材料部分を取り残すよう
に、前記トレンチ内の前記絶縁材料をエッチングする工
程とを含む、前記（１２）記載の方法。 （２５）上部よりも高い導電性を示す下部を有する第１
の導電性型の基板と、前記基板の前記上部に配置される
第２の導電性型の領域と、前記領域内に配置される少な
くとも１つのアクセス・デバイスと、前記領域の表面か
ら、前記領域及び前記基板の前記上部を通過し、前記高
い導電性を示す下部に広がり、絶縁層により前記領域及
び前記基板の前記上部及び下部から電気的に絶縁され
る、少なくとも１つの記憶手段と、前記領域内において
前記領域の表面下に配置され、前記少なくとも１つの記
憶手段の上部を取り囲み、前記絶縁層と全てのサイドに
おいて接する、前記第２の導電性型が高濃度に添加され
た埋込み拡散リングとを含む、ＤＲＡＭセル。 （２６）前記拡散リングの一部が前記基板の表面まで伸
びる、前記（２５）記載のＤＲＡＭセル。 （２７）前記少なくとも１つのアクセス・デバイスと前
記少なくとも１つの記憶手段とを相互接続する手段を含
む、前記（２５）記載のＤＲＡＭセル。 （２８）前記基板が少なくとも一部が高濃度に添加され
た半導体材料からなる、前記（２５）記載のＤＲＡＭセ
ル。 （２９）前記半導体材料がｎ導電性型またはｐ導電性型
のシリコンである、前記（２８）記載のＤＲＡＭセル。 （３０）前記少なくとも１つのアクセス・デバイスが電
界効果トランジスタである、前記（２５）記載のＤＲＡ
Ｍセル。 （３１）前記記憶手段が高濃度に添加された多結晶シリ
コンからなる、前記（３０）記載のＤＲＡＭセル。 （３２）前記少なくとも１つの記憶手段が、前記基板と
絶縁されて離れて配置される電極である、前記（２５）
記載のＤＲＡＭセル。 （３３）前記基板が高濃度に添加された下部と、前記高
濃度に添加された下部上に配置される低濃度に添加され
た上部とを含む、前記（２５）記載のＤＲＡＭセル。 （３４）前記領域が、前記基板の前記低濃度に添加され
た上部内に配置される、前記（３３）記載のＤＲＡＭセ
ル。 （３５）第１の導電性型の高濃度に添加された部分上に
設けられる同じ導電性型の低濃度に添加された部分を有
する半導体基板と、前記低濃度に添加された部分内に配
置される第２の導電性型の領域と、前記領域内に配置さ
れる少なくとも１つのアクセス・トランジスタと、前記
領域の表面から、前記領域及び前記低濃度に添加された
部分を通過し、前記高濃度に添加された部分に広がる少
なくとも１つのトレンチと、前記少なくとも１つのトレ
ンチ内に配置され、絶縁層により前記領域及び前記基板
から絶縁される、少なくとも１つの記憶電極と、前記領
域内において前記領域の表面下に配置され、前記トレン
チの上部を取り囲み、前記絶縁層と全てのサイドにおい
て接する、前記第２の導電性型が高濃度に添加された埋
込み拡散リングとを含む、ＤＲＡＭセル。 （３６）前記拡散リングの一部が前記基板の表面まで伸
びる、前記（３５）記載のＤＲＡＭセル。 （３７）前記少なくとも１つの記憶電極と前記少なくと
も１つのアクセス・トランジスタとを相互接続する手段
を含む、前記（３５）記載のＤＲＡＭセル。 （３８）前記少なくとも１つのアクセス・トランジスタ
が電界効果トランジスタである、前記（３７）記載のＤ
ＲＡＭセル。 （３９）前記少なくとも１つの記憶電極が高濃度に添加
された多結晶半導体材料からなる、前記（３８）記載の
ＤＲＡＭセル。 （４０）前記相互接続手段が多結晶半導体材料の領域に
相当する、前記（３９）記載のＤＲＡＭセル。 （４１）前記半導体材料がシリコンである、前記（４
０）記載のＤＲＡＭセル。 （４２）上部よりも高い導電性を示す下部を有する第１
の導電性型の基板と、前記基板の前記上部に配置される
第２の導電性型の領域と、前記領域内に配置される少な
くとも１つのアクセス・デバイスと、前記領域の表面か
ら、前記領域及び前記基板の前記上部を通過し、前記高
い導電性を示す下部に広がり、絶縁層により、前記領域
及び前記基板の前記上部及び下部から電気的に絶縁され
る、少なくとも１つの記憶手段と、前記領域内において
前記領域の表面下に配置され、前記少なくとも１つの記
憶手段の上部を取り囲み、前記絶縁層と全てのサイドに
おいて接し、その一部が前記基板の表面まで伸びる、埋
込み拡散リングとを含む、ＤＲＡＭセル。 （４３）前記絶縁リングが酸化ケイ素、二酸化ケイ素、
酸窒化物及び窒化ケイ素を含むグループから選択される
材料からなる、前記（４２）記載のＤＲＡＭセル。 （４４）前記少なくとも１つのアクセス・デバイスと前
記少なくとも１つの記憶手段とを相互接続する手段を含
む、前記（４２）記載のＤＲＡＭセル。 （４５）前記基板が少なくとも一部が高濃度に添加され
た半導体材料からなる、前記（４２）記載のＤＲＡＭセ
ル。 （４６）前記半導体材料がｎ導電性またはｐ導電性型の
シリコンである、前記（４５）記載のＤＲＡＭセル。 （４７）前記少なくとも１つのアクセス・デバイスが電
界効果トランジスタである、前記（４２）記載のＤＲＡ
Ｍセル。 （４８）前記記憶手段が高濃度に添加された多結晶シリ
コンからなる、前記（４７）記載のＤＲＡＭセル。 （４９）前記少なくとも１つの記憶手段が、前記基板と
絶縁されて離れて配置される電極である、前記（４２）
記載のＤＲＡＭセル。 （５０）前記基板が高濃度に添加された下部と、前記高
濃度に添加された下部上に配置される低濃度に添加され
た上部とを含む、前記（４２）記載のＤＲＡＭセル。 （５１）前記領域が、前記基板の前記低濃度に添加され
た上部内に配置される、前記（５０）記載のＤＲＡＭセ
ル。 （５２）第１の導電性型の高濃度に添加された部分上に
設けられる同じ導電性型の低濃度に添加された部分を有
する半導体基板と、前記低濃度に添加された部分内に配
置される第２の導電性型の領域と、前記領域内に配置さ
れる少なくとも１つのアクセス・トランジスタと、前記
領域の表面から、前記領域及び前記低濃度に添加された
部分を通過し、前記高濃度に添加された部分に広がる少
なくとも１つのトレンチと、前記少なくとも１つのトレ
ンチ内に配置され、絶縁層により前記領域及び前記基板
から絶縁される、少なくとも１つの記憶電極と、前記領
域内において前記領域の表面下に配置され、前記トレン
チの上部を取り囲み、前記絶縁層と全てのサイドにおい
て接し、その一部が前記基板の表面まで伸びる埋込み絶
縁リングとを含む、ＤＲＡＭセル。 （５３）前記絶縁リングが酸化ケイ素、二酸化ケイ素、
酸窒化物及び窒化ケイ素を含むグループから選択される
材料からなる、前記（５２）記載のＤＲＡＭセル。 （５４）前記少なくとも１つの記憶電極と前記少なくと
も１つのアクセス・トランジスタとを相互接続する手段
を含む、前記（５２）記載のＤＲＡＭセル。 （５５）前記少なくとも１つのアクセス・トランジスタ
が電界効果トランジスタである、前記（５４）記載のＤ
ＲＡＭセル。 （５６）前記少なくとも１つの記憶電極が高濃度に添加
された多結晶半導体材料からなる、前記（５５）記載の
ＤＲＡＭセル。 （５７）前記相互接続手段が多結晶半導体材料の領域で
ある、前記（５６）記載のＤＲＡＭセル。 （５８）前記半導体材料がシリコンである、前記（５
７）記載のＤＲＡＭセル。
散リングを形成する方法であって、 ａ）第１の導電性型の高濃度に添加された下部上に設け
られる同じ導電性型の低濃度に添加された上部を有する
基板を提供する工程と、 ｂ）前記基板の表面に保護層を形成する工程と、 ｃ）トレンチを前記基板の前記上部内の第１の領域に第
１の深さにエッチングする工程と、 ｄ）前記トレンチの側壁表面上に窒化物カラーを形成す
る工程と、 ｅ）前記トレンチを、前記窒化物カラーを越え、前記基
板の前記上部内に至る第２の深さにエッチングする工程
と、 ｆ）前記窒化物カラーから前記基板の前記上部内に広が
る第２の導電性型の拡散リングを形成する工程と、 ｇ）前記拡散リングが前記トレンチの上部を取り囲み、
前記拡散リングが前記トレンチと全てのサイドにおいて
接し、前記トレンチ内に侵入しないように、前記トレン
チを、前記基板の前記上部を越え、前記下部内に至る第
３の深さにエッチングする工程とを含む、方法。 （２）前記拡散リングを形成する前記工程が、第２の導
電性型の添加物を有する添加材料を前記トレンチの全て
の表面上に付着する工程と、前記添加剤を前記基板の前
記上部に拡散し、前記拡散リングを形成する拡散工程
と、前記窒化物カラー及び前記トレンチの全ての垂直面
及び水平面から前記添加材料を除去する工程とを含む、
前記（１）記載の方法。 （３）前記添加材料が、ヒ素添加ガラス、リン添加ガラ
ス、及びアンチモン添加ガラスを含むグループから選択
され、前記第１及び第２の導電性型がそれぞれｐ型及び
ｎ型である、前記（２）記載の方法。 （４）前記添加材料がホウ素添加ガラス及びインジウム
添加ガラスを含むグループから選択され、前記第１及び
第２の導電性型がそれぞれｎ型及びｐ型である、前記
（２）記載の方法。 （５）前記拡散工程が、構造を加熱して添加物を前記基
板トレンチ側壁内に侵入させる加熱工程を含む、前記
（２）記載の方法。 （６）前記拡散工程が、前記構造を９００℃乃至１２０
０℃の温度に１時間乃至６時間加熱し、前記添加物を前
記基板トレンチ側壁内に侵入させる加熱工程を含む、前
記（５）記載の方法。 （７）前記窒化物カラーを形成する工程が、前記拡散リ
ングが前記基板の表面に伸びるように、前記トレンチの
側壁から前記窒化物カラーの一部を除去する工程を含
み、前記（１）記載の方法。 （８）前記窒化物カラーの一部を除去する工程が、前記
トレンチ内に平面化レジストを付着する工程と、前記充
填されたトレンチの一部をマスキングする工程と、前記
窒化物カラーの一部を除去する工程と、前記平面化レジ
ストを除去する工程とを含む、前記（７）記載の方法。 （９）前記基板の前記上部内に、前記基板の表面から前
記拡散リングを越えて広がる第２の導電性型の領域を形
成する工程を含み、前記拡散リングが完全に前記領域内
に配置される、前記（１）記載の方法。 （１０）前記保護層を形成する工程が、前記基板の表面
に窒化物層を付着する工程と、前記窒化物層上に酸化物
層を付着する工程とを含む、前記（１）記載の方法。 （１１）前記窒化物カラーを形成する工程が、前記トレ
ンチの全ての表面に窒化物層を付着する工程と、前記ト
レンチの水平面上に形成された前記窒化物カラーをエッ
チングし、前記トレンチの垂直側壁表面上の前記窒化物
カラーを残すエッチング工程とを含む、前記（１）記載
の方法。 （１２）ＤＲＡＭセルのトレンチの周辺に拡散リングを
形成する方法であって、 ａ）第１の導電性型の高濃度に添加された下部上に設け
られる同じ導電性型の低濃度に添加された上部を有する
基板を提供する工程と、 ｂ）前記基板の表面に保護層を形成する工程と、 ｃ）トレンチを前記基板の前記上部内の第１の領域に第
１の深さにエッチングする工程と、 ｄ）前記基板表面下の前記トレンチの全表面に薄い酸化
物層を形成する工程と、 ｅ）前記基板の前記上部内に、前記トレンチの一部を取
り囲み、前記トレンチと全てのサイドにおいて接し、前
記トレンチ内に侵入しない絶縁リングを形成する工程と
を含む、方法。 （１３）前記基板の前記低濃度に添加された上部内に、
前記基板の表面から前記絶縁リングを越えて広がる第２
の導電性型の領域を形成する工程を含み、前記絶縁リン
グが前記領域内に完全に配置される、前記（１２）記載
の方法。 （１４）前記保護層を形成する前記工程が、前記基板の
表面に第１の窒化物層を付着する工程と、前記第１の窒
化物層上に酸化物層を付着する工程と、前記酸化物層上
に第２の窒化物層を付着する工程とを含む、前記（１
２）記載の方法。 （１５）前記トレンチが第１、第２及び第３の隣接領域
を含み、前記第１領域が前記トレンチの水平面及び下方
の垂直面であり、前記第３の領域が前記トレンチの最上
部の垂直面であり、前記第２の領域が前記第１領域と第
３領域との間の垂直面であり、前記絶縁リングが前記ト
レンチの前記第２領域に形成され、前記絶縁リングの形
成工程が前記トレンチの前記第１及び第３の領域の前記
酸化物層上に窒化物層を形成する工程を含む、前記（１
２）記載の方法。 （１６）前記窒化物層を形成する工程が、前記トレンチ
内の前記薄い酸化物層上に窒化物層を付着する工程と、
前記トレンチ内の前記窒化物層上に平面化レジストを形
成し、前記第１のトレンチ領域内の前記レジストを取り
残すように前記レジストを削る工程と、前記第１のトレ
ンチ領域上の窒化物層だけを取り残すように前記窒化物
層をエッチングする工程と、前記第１及び第２のトレン
チ領域内にポリシリコンを付着する工程と、前記第３の
トレンチ領域上に窒化物カラーを形成する工程と、前記
ポリシリコンを等方的にエッチングし、前記第３のトレ
ンチ領域上の前記窒化物層を取り残すエッチング工程と
を含む、前記（１５）記載の方法。 （１７）絶縁リングを形成する前記工程が、前記薄い酸
化層を酸化する工程と、前記トレンチ内の前記酸化され
た層を異方的にエッチングする工程とを含む、前記（１
５）記載の方法。 （１８）前記酸化工程が窒化物の大気内で実行される、
前記（１７）記載の方法。 （１９）前記酸化工程がアンモニアの大気内で実行され
る、前記（１７）記載の方法。 （２０）前記トレンチの前記第１及び第３領域から窒化
物層を除去するように、前記窒化物層を異方的にエッチ
ングする工程を含む、前記（１５）記載の方法。 （２１）前記絶縁リングが前記トレンチの上部を取り囲
み、前記トレンチと全てのサイドにおいて接し、前記ト
レンチ内に侵入しないように、前記トレンチを前記基板
の前記高濃度に添加された下部内に第２の深さにエッチ
ングする工程、を含む、前記（２０）記載の方法。 （２２）窒化物層を形成する前記工程が、前記絶縁リン
グの前記形成工程の間に、前記絶縁リングの一部が、前
記第３のトレンチ領域の特定の垂直面において、前記基
板の表面まで伸びるように、前記第３のトレンチ領域の
前記特定の垂直面から前記窒化物層を除去する工程を含
む、前記（１５）記載の方法。 （２３）前記窒化物を除去する前記工程が、前記トレン
チ内に、前記保護層の表面と同じレベルに平面化レジス
トを形成する工程と、前記表面に開口を有するマスクを
形成する工程と、前記特定の垂直面から前記窒化物層を
除去する工程と、前記平面化レジストを除去する工程と
を含む、前記（２２）記載の方法。 （２４）前記絶縁リングを形成する前記工程が、前記ト
レンチの前記一部を等方的にエッチングし、側壁の浅い
トレンチを形成する工程と、前記トレンチ及び前記側壁
の浅いトレンチ内に絶縁材料を付着する工程と、前記側
壁の浅いトレンチ内の前記絶縁材料部分を取り残すよう
に、前記トレンチ内の前記絶縁材料をエッチングする工
程とを含む、前記（１２）記載の方法。 （２５）上部よりも高い導電性を示す下部を有する第１
の導電性型の基板と、前記基板の前記上部に配置される
第２の導電性型の領域と、前記領域内に配置される少な
くとも１つのアクセス・デバイスと、前記領域の表面か
ら、前記領域及び前記基板の前記上部を通過し、前記高
い導電性を示す下部に広がり、絶縁層により前記領域及
び前記基板の前記上部及び下部から電気的に絶縁され
る、少なくとも１つの記憶手段と、前記領域内において
前記領域の表面下に配置され、前記少なくとも１つの記
憶手段の上部を取り囲み、前記絶縁層と全てのサイドに
おいて接する、前記第２の導電性型が高濃度に添加され
た埋込み拡散リングとを含む、ＤＲＡＭセル。 （２６）前記拡散リングの一部が前記基板の表面まで伸
びる、前記（２５）記載のＤＲＡＭセル。 （２７）前記少なくとも１つのアクセス・デバイスと前
記少なくとも１つの記憶手段とを相互接続する手段を含
む、前記（２５）記載のＤＲＡＭセル。 （２８）前記基板が少なくとも一部が高濃度に添加され
た半導体材料からなる、前記（２５）記載のＤＲＡＭセ
ル。 （２９）前記半導体材料がｎ導電性型またはｐ導電性型
のシリコンである、前記（２８）記載のＤＲＡＭセル。 （３０）前記少なくとも１つのアクセス・デバイスが電
界効果トランジスタである、前記（２５）記載のＤＲＡ
Ｍセル。 （３１）前記記憶手段が高濃度に添加された多結晶シリ
コンからなる、前記（３０）記載のＤＲＡＭセル。 （３２）前記少なくとも１つの記憶手段が、前記基板と
絶縁されて離れて配置される電極である、前記（２５）
記載のＤＲＡＭセル。 （３３）前記基板が高濃度に添加された下部と、前記高
濃度に添加された下部上に配置される低濃度に添加され
た上部とを含む、前記（２５）記載のＤＲＡＭセル。 （３４）前記領域が、前記基板の前記低濃度に添加され
た上部内に配置される、前記（３３）記載のＤＲＡＭセ
ル。 （３５）第１の導電性型の高濃度に添加された部分上に
設けられる同じ導電性型の低濃度に添加された部分を有
する半導体基板と、前記低濃度に添加された部分内に配
置される第２の導電性型の領域と、前記領域内に配置さ
れる少なくとも１つのアクセス・トランジスタと、前記
領域の表面から、前記領域及び前記低濃度に添加された
部分を通過し、前記高濃度に添加された部分に広がる少
なくとも１つのトレンチと、前記少なくとも１つのトレ
ンチ内に配置され、絶縁層により前記領域及び前記基板
から絶縁される、少なくとも１つの記憶電極と、前記領
域内において前記領域の表面下に配置され、前記トレン
チの上部を取り囲み、前記絶縁層と全てのサイドにおい
て接する、前記第２の導電性型が高濃度に添加された埋
込み拡散リングとを含む、ＤＲＡＭセル。 （３６）前記拡散リングの一部が前記基板の表面まで伸
びる、前記（３５）記載のＤＲＡＭセル。 （３７）前記少なくとも１つの記憶電極と前記少なくと
も１つのアクセス・トランジスタとを相互接続する手段
を含む、前記（３５）記載のＤＲＡＭセル。 （３８）前記少なくとも１つのアクセス・トランジスタ
が電界効果トランジスタである、前記（３７）記載のＤ
ＲＡＭセル。 （３９）前記少なくとも１つの記憶電極が高濃度に添加
された多結晶半導体材料からなる、前記（３８）記載の
ＤＲＡＭセル。 （４０）前記相互接続手段が多結晶半導体材料の領域に
相当する、前記（３９）記載のＤＲＡＭセル。 （４１）前記半導体材料がシリコンである、前記（４
０）記載のＤＲＡＭセル。 （４２）上部よりも高い導電性を示す下部を有する第１
の導電性型の基板と、前記基板の前記上部に配置される
第２の導電性型の領域と、前記領域内に配置される少な
くとも１つのアクセス・デバイスと、前記領域の表面か
ら、前記領域及び前記基板の前記上部を通過し、前記高
い導電性を示す下部に広がり、絶縁層により、前記領域
及び前記基板の前記上部及び下部から電気的に絶縁され
る、少なくとも１つの記憶手段と、前記領域内において
前記領域の表面下に配置され、前記少なくとも１つの記
憶手段の上部を取り囲み、前記絶縁層と全てのサイドに
おいて接し、その一部が前記基板の表面まで伸びる、埋
込み拡散リングとを含む、ＤＲＡＭセル。 （４３）前記絶縁リングが酸化ケイ素、二酸化ケイ素、
酸窒化物及び窒化ケイ素を含むグループから選択される
材料からなる、前記（４２）記載のＤＲＡＭセル。 （４４）前記少なくとも１つのアクセス・デバイスと前
記少なくとも１つの記憶手段とを相互接続する手段を含
む、前記（４２）記載のＤＲＡＭセル。 （４５）前記基板が少なくとも一部が高濃度に添加され
た半導体材料からなる、前記（４２）記載のＤＲＡＭセ
ル。 （４６）前記半導体材料がｎ導電性またはｐ導電性型の
シリコンである、前記（４５）記載のＤＲＡＭセル。 （４７）前記少なくとも１つのアクセス・デバイスが電
界効果トランジスタである、前記（４２）記載のＤＲＡ
Ｍセル。 （４８）前記記憶手段が高濃度に添加された多結晶シリ
コンからなる、前記（４７）記載のＤＲＡＭセル。 （４９）前記少なくとも１つの記憶手段が、前記基板と
絶縁されて離れて配置される電極である、前記（４２）
記載のＤＲＡＭセル。 （５０）前記基板が高濃度に添加された下部と、前記高
濃度に添加された下部上に配置される低濃度に添加され
た上部とを含む、前記（４２）記載のＤＲＡＭセル。 （５１）前記領域が、前記基板の前記低濃度に添加され
た上部内に配置される、前記（５０）記載のＤＲＡＭセ
ル。 （５２）第１の導電性型の高濃度に添加された部分上に
設けられる同じ導電性型の低濃度に添加された部分を有
する半導体基板と、前記低濃度に添加された部分内に配
置される第２の導電性型の領域と、前記領域内に配置さ
れる少なくとも１つのアクセス・トランジスタと、前記
領域の表面から、前記領域及び前記低濃度に添加された
部分を通過し、前記高濃度に添加された部分に広がる少
なくとも１つのトレンチと、前記少なくとも１つのトレ
ンチ内に配置され、絶縁層により前記領域及び前記基板
から絶縁される、少なくとも１つの記憶電極と、前記領
域内において前記領域の表面下に配置され、前記トレン
チの上部を取り囲み、前記絶縁層と全てのサイドにおい
て接し、その一部が前記基板の表面まで伸びる埋込み絶
縁リングとを含む、ＤＲＡＭセル。 （５３）前記絶縁リングが酸化ケイ素、二酸化ケイ素、
酸窒化物及び窒化ケイ素を含むグループから選択される
材料からなる、前記（５２）記載のＤＲＡＭセル。 （５４）前記少なくとも１つの記憶電極と前記少なくと
も１つのアクセス・トランジスタとを相互接続する手段
を含む、前記（５２）記載のＤＲＡＭセル。 （５５）前記少なくとも１つのアクセス・トランジスタ
が電界効果トランジスタである、前記（５４）記載のＤ
ＲＡＭセル。 （５６）前記少なくとも１つの記憶電極が高濃度に添加
された多結晶半導体材料からなる、前記（５５）記載の
ＤＲＡＭセル。 （５７）前記相互接続手段が多結晶半導体材料の領域で
ある、前記（５６）記載のＤＲＡＭセル。 （５８）前記半導体材料がシリコンである、前記（５
７）記載のＤＲＡＭセル。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
トレンチの上部を取り囲む絶縁リングまたは拡散リング
により、ビットライン・コンタクトから記憶ノードへ
の、並びに記憶ノードから基板へのトレンチ寄生側壁漏
洩電流が排除される。
トレンチの上部を取り囲む絶縁リングまたは拡散リング
により、ビットライン・コンタクトから記憶ノードへ
の、並びに記憶ノードから基板へのトレンチ寄生側壁漏
洩電流が排除される。
【図１】本発明の方法の一態様による本発明のＤＲＡＭ
セルの一態様の製作を示す断面図である。
セルの一態様の製作を示す断面図である。
【図２】本発明の方法の一態様による本発明のＤＲＡＭ
セルの一態様の製作を示す断面図である。
セルの一態様の製作を示す断面図である。
【図３】本発明の方法の一態様による本発明のＤＲＡＭ
セルの一態様の製作を示す断面図である。
セルの一態様の製作を示す断面図である。
【図４】本発明の方法の一態様による本発明のＤＲＡＭ
セルの一態様の製作を示す断面図である。
セルの一態様の製作を示す断面図である。
【図５】本発明の方法の一態様による本発明のＤＲＡＭ
セルの一態様の製作を示す断面図である。
セルの一態様の製作を示す断面図である。
【図６】本発明の方法の別の態様による本発明の別の態
様のＤＲＡＭセルの製作を示す断面図である。
様のＤＲＡＭセルの製作を示す断面図である。
【図７】本発明の方法の別の態様による本発明の別の態
様のＤＲＡＭセルの製作を示す断面図である。
様のＤＲＡＭセルの製作を示す断面図である。
【図８】本発明の方法の別の態様による本発明の別の態
様のＤＲＡＭセルの製作を示す断面図である。
様のＤＲＡＭセルの製作を示す断面図である。
【図９】本発明の方法の別の態様による本発明の別の態
様のＤＲＡＭセルの製作を示す断面図である。
様のＤＲＡＭセルの製作を示す断面図である。
【図１０】本発明の方法の更に別の態様による本発明の
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
【図１１】本発明の方法の更に別の態様による本発明の
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
【図１２】本発明の方法の更に別の態様による本発明の
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
【図１３】本発明の方法の更に別の態様による本発明の
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
【図１４】本発明の方法の更に別の態様による本発明の
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
【図１５】本発明の方法の更に別の態様による本発明の
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
【図１６】本発明の方法の更に別の態様による本発明の
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
【図１７】本発明の方法の更に別の態様による本発明の
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
ＤＲＡＭセルの更に別の態様の製作を示す断面図であ
る。
【図１８】図１７のＤＲＡＭセルを製作するための本発
明の方法の別の態様の断面図である。
明の方法の別の態様の断面図である。
【図１９】本発明の方法の別の態様による本発明の別の
態様のＤＲＡＭセルの製作を示す断面図である。
態様のＤＲＡＭセルの製作を示す断面図である。
【図２０】本発明の方法の別の態様による本発明の別の
態様のＤＲＡＭセルの製作を示す断面図である。
態様のＤＲＡＭセルの製作を示す断面図である。
【図２１】本発明の方法の別の態様による本発明の別の
態様のＤＲＡＭセルの製作を示す断面図である。
態様のＤＲＡＭセルの製作を示す断面図である。
１０ 基板 １２ ｐ−層 １４ ｐ＋層 １６ 基板表面 １８、７０、７６、８６、１０２ 窒化物層 ２０ 酸化物 ２１、８７ 構造 ２２、２３、７２ トレンチ ２４、６５、８２ 窒化物カラー ２６ 水平面 ２８、６６ 添加材料層 ２９ 添加物 ３０、６８ 拡散リング ３２、８８ ＤＲＡＭセル ３４ 絶縁層 ３５ 酸化物カラー ３６ 記憶ノード ３８ ｎウェル ４０ 酸化物領域 ４２ ストラップ ４４ ＦＥＴ ４６ ソース領域 ４８ ドレイン領域 ５０、５１ ゲート ５２ ＢＰＳＧ層 ５４ ビットライン金属相互接続層 ６０、７８ 平面化レジスト ６２、９６ マスキング層 ６４、９８ 開口 ７３ 第１トレンチ領域 ７４ 熱酸化物の薄層 ７５ 第２トレンチ領域 ７７ 第３トレンチ領域 ８０ ポリシリコン層 ８４、１００ 絶縁リング ９０ 側壁トレンチ ９４ レジスト層 １０１ 絶縁リング伸長部分
フロントページの続き (56)参考文献 特開 昭63−258060（ＪＰ，Ａ) 特開 昭63−263757（ＪＰ，Ａ) 特開 平５−283640（ＪＰ，Ａ) 特開 昭62−145854（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (27)
- 【請求項１】ＤＲＡＭセルのトレンチの周辺に拡散リン
グを形成する方法であって、 ａ）第１導電型不純物の高濃度添加の基板下部及び低濃
度添加の基板上部から成る第１導電型の基板を提供する
工程と、 ｂ）前記基板の表面に保護層を形成する工程と、 ｃ）トレンチを前記基板上部内の第１の領域に第１の深
さにエッチングする工程と、 ｄ）前記トレンチの側壁表面上に襟状の窒化物を形成す
る工程と、 ｅ）前記トレンチを、前記襟状窒化物を越えるが、前記
基板上部内に位置する第２の深さにエッチングする工程
と、 ｆ）前記襟状窒化物から前記基板上部内に延びる第２の
導電型の拡散リングを形成する工程と、 ｇ）前記拡散リングが前記トレンチの上部を取り囲み、
前記拡散リングが前記トレンチと全てのサイドにおいて
接するように、前記トレンチを、前記基板上部を越え、
前記基板下部内に至る第３の深さにエッチングする工程
と、 を含む方法。 - 【請求項２】前記拡散リングを形成する前記工程が、 第２の導電型の添加物を有する添加材料を前記トレンチ
の全ての表面上に付着する工程と、 前記添加剤を前記基板の前記上部に拡散し、前記拡散リ
ングを形成する拡散工程と、 前記襟状窒化物及び前記トレンチの全ての垂直面及び水
平面から前記添加材料を除去する工程と、 を含む請求項１記載の方法。 - 【請求項３】前記襟状窒化物を形成する工程が、前記拡
散リングが前記基板の表面に伸びるように、前記トレン
チの側壁から前記襟状窒化物の一部を除去する工程を含
む請求項１記載の方法。 - 【請求項４】前記襟状窒化物の一部を除去する工程が、 前記トレンチ内に平面化レジストを付着する工程と、 前記充填されたトレンチの一部をマスキングする工程
と、 前記襟状窒化物の一部を除去する工程と、 前記平面化レジストを除去する工程と、 を含む請求項３記載の方法。 - 【請求項５】前記基板上部内に、前記基板の表面から前
記拡散リングを越えて広がる第２の導電型の領域を形成
する工程を含み、前記拡散リングが完全に前記領域内に
配置される請求項１記載の方法。 - 【請求項６】前記保護層を形成する工程が、 前記基板の表面に窒化物層を付着する工程と、 前記窒化物層上に酸化物層を付着する工程と、 を含む請求項１記載の方法。
- 【請求項７】前記襟状窒化物を形成する工程が、 前記トレンチの全ての表面に窒化物層を付着する工程
と、 前記トレンチの水平面上に形成された前記襟状窒化物を
エッチングし、前記トレンチの垂直側壁表面上の前記襟
状窒化物を残すエッチング工程と、 を含む請求項１記載の方法。 - 【請求項８】第１導電型不純物の高濃度添加の基板下部
及び低濃度添加の基板上部から成る基板中の該基板上部
内に第２の導電型のウエル領域を設け、該ウエル領域の
表面にセル・アクセス・デバイスを設け、前記ウエル領
域の表面から基板内部に延びるトレンチを設けたＤＲＡ
Ｍセルの製造方法において、トレンチの周辺に絶縁リン
グを形成する方法であって、 ａ）第１導電型不純物の高濃度添加の基板下部及び低濃
度添加の基板上部から成る第１導電型の基板を提供する
工程と、 ｂ）前記基板の表面上に保護層を形成する工程と、 ｃ）後工程で形成すべき第２導電型のウエル領域に対応
する前記基板上部内のウエル予定領域の表面から該予定
領域を貫通してその直下の前記基板上部の底面部分を含
む前記基板内部へ延びるトレンチを形成する工程と、 ｄ）前記トレンチの全内面に薄い酸化物層を形成する工
程と、 ｅ）前記トレンチのうち前記ウエル予定領域内に位置す
るトレンチ部分のみを環状に露出する開口を有するマス
ク層を使用して前記酸化物層を選択的にエッチングする
ことにより前記トレンチ部分のみを環状に露出する工程
と、 ｆ）前記トレンチの前記露出部分において、その露出表
面から内部に延びる厚みを有する環状の 絶縁リングを形
成する工程と、 を含む方法。 - 【請求項９】前記マスク層が前記酸化物側壁層上に付着
した窒化物層である請求項８記載の方法。 - 【請求項１０】前記絶縁リングを形成する工程が酸化
物、窒化物またはアンモニアの雰囲気内で実行される請
求項８記載の方法。 - 【請求項１１】ＤＲＡＭセルのトレンチの周辺に絶縁リ
ングを形成する方法であって、 ａ）第１導電型不純物の高濃度添加の基板下部及び低濃
度添加の基板上部から成る第１導電型の基板を提供する
工程と、 ｂ）前記基板の表面に保護層を形成する工程と、 ｃ）トレンチを前記基板上部内の所定の領域に第１の深
さにエッチングする工程と、 ｄ）前記トレンチの水平面及びその水平面に連接し前記
基板上部の底面レベルを越えて上方に延びる下部垂直面
から成る第１のトレンチ領域、前記トレンチの最上部の
垂直面から成る第３のトレンチ領域並びに前記第１トレ
ンチ領域と第３ トレンチ領域との間の垂直面から成る第
２のトレンチ領域の全ての内面に酸化物層を形成する工
程と、 ｅ）前記第２トレンチ領域に対応する開口を有する窒化
物層をマスクとして前記酸化物層上に形成する工程と、 ｆ）前記マスク開口に露出した前記第２トレンチ領域に
おいて、その露出表面から内部に延びる厚みを有する絶
縁リングを形成する工程と、 を含む方法。 - 【請求項１２】前記窒化物層を形成する工程が、 前記トレンチ内の前記酸化物層上に窒化物層を付着する
工程と、 前記トレンチ内の前記窒化物層上に平面化レジストを形
成し、前記第１のトレンチ領域内の前記レジストを取り
残すように前記レジストを除去する工程と、 前記第１のトレンチ領域上の窒化物層だけを取り残すよ
うに前記窒化物層をエッチングする工程と、 前記第１及び第２のトレンチ領域内にポリシリコンを付
着する工程と、 前記第３のトレンチ領域上に襟状の窒化物を形成する工
程と、 前記ポリシリコンを等方的にエッチングし、前記第３の
トレンチ領域上の前記窒化物層を取り残すエッチング工
程と、 を含む請求項１１記載の方法。 - 【請求項１３】絶縁リングを形成する前記工程が、 前記第２のトレンチ領域を酸化する工程と、 前記トレンチ内の前記酸化された層を異方的にエッチン
グする工程と、 を含む請求項１１記載の方法。 - 【請求項１４】前記酸化工程が窒化物またはアンモニア
の雰囲気内で実行される請求項１３記載の方法。 - 【請求項１５】前記絶縁リングが前記トレンチの上部を
取り囲み、前記トレンチと全てのサイドにおいて接し、
前記トレンチ内に侵入しないように、前記トレンチを前
記基板下部内に第２の深さにエッチングする工程、 を含む請求項１１記載の方法。 - 【請求項１６】窒化物層を形成する前記工程が、 前記絶縁リングの前記形成工程の間に、前記絶縁リング
の一部が、前記第３のトレンチ領域の特定の垂直面にお
いて、前記基板の表面まで伸びるように、前記第３のト
レンチ領域の前記特定の垂直面から前記窒化物層を除去
する工程を含む請求項１１記載の方法。 - 【請求項１７】前記窒化物を除去する前記工程が、 前記トレンチ内に、前記保護層の表面と同じレベルに平
面化レジストを形成する工程と、 前記表面に開口を有するマスクを形成する工程と、 前記特定の垂直面から前記窒化物層を除去する工程と、 前記平面化レジストを除去する工程と、 を含む請求項１６記載の方法。 - 【請求項１８】前記絶縁リングを形成する前記工程が、 前記トレンチの前記露出表面を等方的にエッチングし、
側壁の浅いトレンチを形成する工程と、 前記トレンチ及び前記側壁の浅いトレンチ内に絶縁材料
を付着する工程と、 前記側壁の浅いトレンチ内の前記絶縁材料部分を取り残
すように、前記トレンチ内の前記絶縁材料をエッチング
する工程と、 を含む請求項８又は１１記載の方法。 - 【請求項１９】上部よりも高い導電性を示す下部を有す
る第１の導電型の基板と、 前記基板の前記上部に配置された第２の導電型のウエル
領域と、 前記ウエル領域内に配置された少なくとも１つのアクセ
ス・デバイスと、 前記ウエル領域の表面から、前記基板の前記上部を通
り、前記高い導電性を示す下部に延び、絶縁層により前
記ウエル領域並びに前記基板の前記上部及び下部から電
気的に分離された少なくとも１つの記憶手段と、 前記ウエル領域内において該領域の表面下に配置され、
前記少なくとも１つの記憶手段の上部を取り囲み、前記
絶縁層と全てのサイドにおいて接する、前記第２の導電
型の高濃度添加の埋め込み拡散リングと、 を含むＤＲＡＭセル。 - 【請求項２０】前記拡散リングの一部が前記基板の表面
まで延びる請求項１９記載のＤＲＡＭセル。 - 【請求項２１】前記少なくとも１つのアクセス・デバイ
スが電界効果トランジスタであり、前記記憶手段が高濃
度添加の多結晶シリコンを含む請求項１９記載のＤＲＡ
Ｍセル。 - 【請求項２２】第１の導電型不純物の高濃度添加部分上
に設けられた同じ導電型の低濃度添加部分を有する半導
体基板と、 前記低濃度添加部分内に配置される第２の導電型のウエ
ル領域と、 前記ウエル領域内に配置された少なくとも１つのアクセ
ス・トランジスタと、 前記ウエル領域の表面から、前記低濃度添加部分を通
り、前記高濃度添加部分に延びる少なくとも１つのトレ
ンチと、 前記少なくとも１つのトレンチ内に配置され、絶縁層に
より前記ウエル領域及び前記基板から絶縁された少なく
とも１つの記憶電極と、 前記ウエル領域内において該領域の表面下に配置され、
前記トレンチの上部を取り囲み、前記絶縁層と全てのサ
イドにおいて接する前記第２の導電型の高濃度添加の埋
込み拡散リングと、 を含むＤＲＡＭセル。 - 【請求項２３】前記拡散リングの一部が前記基板の表面
まで伸びる請求項２２記載のＤＲＡＭセル。 - 【請求項２４】前記少なくとも１つのアクセス・トラン
ジスタが電界効果トランジスタであり、前記少なくとも
１つの記憶電極が高濃度添加の多結晶半導体材料から成
る請求項２２記載のＤＲＡＭセル。 - 【請求項２５】上部よりも高い導電性を示す下部を有す
る第１の導電型の基板と、 前記基板の前記上部に配置された第２の導電型のウエル
領域と、 前記ウエル領域の表面部分に配置された少なくとも１つ
のアクセス・デバイスと、 前記ウエル領域の表面から、該ウエル領域を含む前記基
板上部を通り、前記高い導電性を示す下部に延び、絶縁
層により、前記ウエル領域並びに前記基板の前記上部及
び下部から電気的に分離された少なくとも１つの記憶手
段と、 前記ウエル領域内に配置され、前記記憶手段のうち前記
ウエル内に位置する部分のみを取り囲み、前記絶縁層と
全てのサイドにおいて接する環状の埋込み絶縁リング
と、 を含むＤＲＡＭセル。 - 【請求項２６】前記少なくとも１つのアクセス・デバイ
スが電界効果トランジスタであり、前記記憶手段が高濃
度添加の多結晶シリコンから成る請求項２５記載のＤＲ
ＡＭセル。 - 【請求項２７】第１の導電型不純物の高濃度添加部分上
に設けられた同じ導電型の低濃度添加部分を有する半導
体基板と、 前記低濃度添加部分内に配置された第２の導電型のウエ
ル領域と、 前記ウエル領域内の表面領域に配置された少なくとも１
つのアクセス・トランジスタと、 前記ウエル領域の表面から、該ウエル領域を含む前記低
濃度添加部分を通り、前記高濃度添加部分に延びる少な
くとも１つのトレンチと、 前記少なくとも１つのトレンチ内に配置され、絶縁層に
より前記ウエル領域及び前記基板から絶縁された少なく
とも１つの記憶電極と、 前記ウエル領域内に配置され、前記トレンチのうち前記
ウエル内に位置する部分のみを取り囲み、前記絶縁層と
全てのサイドにおいて接する環状の埋込み絶縁リング
と、 を含むＤＲＡＭセル。
Applications Claiming Priority (2)
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