KR0179807B1 - 반도체 기억소자 제조방법 - Google Patents

반도체 기억소자 제조방법 Download PDF

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  • Element Separation (AREA)
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Abstract

본 발명은 트렌치(trench)를 이용하여 플랫셀(flat cell)구조의 특성을 향상시킬 수 있도록 된 반도체 기억소자 제조방법에 관한 것으로, (가) 실리콘기판(11)상에 안정산화막(relief oxide)(12)을 증착하고, 이후 질화막(13)을 증착하고, 이후 포토리소그래피공정에 의해 상기 질화막(13)의 일정영역을 구분한 후 에치하여 트렌치(14)를 형성하는 공정과, (나) CVD PSG(n-)(Phosphrous Silicate Glass)(15)를 증착시키고 약 800~1000℃에서 인(phosphrous)을 실리콘기판내로 확산시켜서 확산층(N-)(16)영역을 상기 트렌치의 벽면에 형성시키고, 상기 PSG를 제거한 후, 다시 상기 트렌치(14)의 하면 하방향으로만 N+이온을 0℃ 틸트(tilt)하여 주입시킴으로써 트렌치하면쪽에만 N+영역(17)을 형성하는 공정과, (다) 제1 CVD산화막을 증착시키고, SOG 코팅(19)하고 약 650℃에서 큐어링(curing)한 후, 제2 CVD산화막(20)을 증착시키는 공정과, (라) 상기 산화막(20)을 에치백시키는 공정과, 게이트산화막(21)을 증착하고, 폴리실리콘(22)을 증착하고, 폴리사이드(23)를 증착하는 공정으로 이루어진 것이다.

Description

반도체 기억소자 제조방법
제1도는 종래 반도체 기억소자를 개략적으로 나타낸 평면도.
제2도는 상기 제1도의 종단면도.
제3도는 본 발명에 따른 반도체 기억소자를 개략적으로 나타낸 평면도.
제4도는 상기 제3도의 종단면도.
제5도 (a) 내지 (d)는 본 발명에 따른 반도체 기억소자의 제조방법을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 안정산화막(relief oxide)
13 : 질화막 14 : 트렌치
15 : CVD PSG(Phosphrous Silicate Glass)
16 : N-확산층 17 : N+확산층
18 : 제1 CVD산화막 19 : SOG(Silicom On Glass)
20 : 제2 CVD산화막 21 : 게이트산화막
22 : 폴리실리콘 23 : 폴리사이드
본 발명은 반도체 기억소자 제조방법에 관한 것으로, 특히 트렌치를 이용하여 플랫셀(flat cell)구조의 특성을 향상시킬 수 있도록 된 반도체 기억소자 제조방법에 관한 것이다.
제1도 및 제2도는 종래 반도체소자의 평면도 및 종단면도로서, 이에 도시한 바와 같이, 플랫셀에서 다수개의 확산층(BN+)(2S, 2D)이 실리콘기판(1)사에 형성되어 있고, 상기 다수개의 확산층(BN+)(2S, 2D) 위에는 게이트산화막(3)이 형성되어있고, 이후 폴리실리콘이 증착된 다수개의 워드라인(4)이 직각으로 가로질러 형성되어 있고, 폴리사이드(5)가 형성되어 이루어진 것이다. 이와 같은 구조에 따라 폴리실리콘과 기판내의 확산층(BN+)(2S, 2D) 사이의 캐패시턴스가 확산층(BN+)(2S, 2D)의 개수만큼 발생되므로 이 캐패시턴스에 의해 워드라인 지연(delay)이 증가하게 되고, 확산층(BN+)(2S, 2D)의 측면(lateral)확산에 의해 셀크기의 축소가 어려우며, 또한 LDD소자를 만들 수 없으므로 소자 신뢰성을 증가시킬 수 없는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자에 있어서의 문제점을 개선하기 위해 안출한 것으로, 플랫셀에서 문제가 되는 폴리실리콘(워드라인)과 확산층(BN+)사이의 기생 캐패시턴스를 줄일 수 있도록 된 반도체 기억소자의 제조방법을 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일실시예에 따르면, (가) 실리콘기판상에 안정산화막(relief oxide)을 증착하고, 이후 질화막을 증착하고, 이후 포토리소그래피공정에 의해 상기 질화막의 일정영역을 구분한 후 에치하여 트렌치를 형성하는 공정과, (나) CVD PSG(n-)(Phosphrous Silicate Glass)를 증착시키고 약 800~1000℃에서 인(phosphrous)을 실리콘기판내로 확산시켜서 확산층(N-)영역을 상기 트렌치의 벽면에 형성시키고, 상기 PSG를 제거한 후, 다시 상기 트렌치의 하면 하방향으로만 N+이온을 0℃ 틸트(tilt)하여 주입시킴으로써 트렌치하면쪽에만 N+영역을 형성하는 공정과, (다) 제1 CVD산화막을 증착시키고, SOG 코팅하고 약 650℃에서 큐어링(curing)한 후, 제2 CVD산화막을 증착시키는 공정과, (라) 상기 산화막을 에치백시키는 공정과, 게이트산화막을 증착하고, 폴리실리콘을 증착하고, 폴리사이드를 증착하는 공정으로 이루어진 것을 특징으로 하는 반도체 기억소자 제조방법이 제공된다.
상기와 같은 방법에 의해 제조된 반도체 기억소자는 각종 셋트에 기판에 실장되어 소정의 정보를 저장하거나 저장된 정보를 외부에서 읽어낼 수 있게 된다.
제5도 (a) 내지 (d)는 본 발명에 따른 반도체 기억소자 제조방법의 일실시예를 나타낸 도면으로서, 그 제조공정을 설명하면 다음과 같다.
(가) p형 실리콘기판(11)상에 안정산화막(relief oxide)(12)을 약 400Å증착하고, 이후 저압화학기상증착법(LPCVD)에 의해 질화막(13)을 약 1600Å증착하고, 이후 포토리소그래피공정에 의해 상기 질화막(13)의 일정영역을 구분한 후 에치하여 트렌치(14)를 형성하고, (나)CVD PSG(N-)(15)를 증착시키고 약 800~1000℃에서 인(phosphrous)을 시리콘기판(11)내로 확산시켜서 확산층(N-)영역을 상기 트렌치(14)의 벽면에 형성시키고, 상기 PSG를 제거한 후, 다시 상기 트렌치(14)의 하면 하방향으로만 N+이온 주입(5E1015,As)을 0° 틸트(tilt)하여 주입시킴으로써 트렌치(14)하면쪽에만 N+영역(17)을 형성한다.
클랫셀은 BN+가 트랜지스터의 소스와 드레인이 되므로 기존 방법으로는 LDD구조를 형성할 수 없으나 본 발명에서는 BN-가 LDD의 N-가 되고, BN+가 LDD의 N+가 된다. 즉, 본 발명에서는 플랫셀 트랜지스터를 LDD구조가 될 수 있게 하므로 소자 신뢰성을 증가시키고, 또한 BN+의 측면(lateral)확산이 BN-에 의해서 기존에 비해 적어서 셀 크기를 축소할 수 있다. 또한, 폴리실리콘과 BN+사이에 층간절연막의 두께를 두껍게하여 기생캐패시턴스를 줄일 수 있어 워드라인 딜레이를 감소시킬 수 있다.
(다) 이후 제1 CVD산화막(18)을 약 1000Å증착시키고, SOG(Silicon On Glass)코팅(19)하고 약 650℃에서 큐어링(curing)한 후, 제2 CVD산화막(20)을 약 2000Å증착시키고, (라) 상기 산화막(20)을 에치백시키는 공정과, 기존의 방법과 동일하게 게이트 산화막(21)을 약 100~150Å증착시키고, 폴리실리콘(22)을 약 1000~2500℃증착하고, 폴리사이드(WSi2)(23)를 약 1000~2000Å증착하는 공정으로 이루어진다.
상기 실시예에서 설명한 바와 같이 본 발명에 따른 반도체 기억소자 및 그 제조방법에 의하면, BN영역을 기존에는 구조상로 N+로 되어 트랜지스터의 채널내로 측면확산이 컷으나, BN영역을 트렌치를 이용하여 N-와 N+로 할 수 있어 기존의 문제점을 개선하며 또한 LDD구조를 만들 수 있어 소자의 신뢰성을 향상시킬 수 있다. 또한 트렌치내를 산화막으로 채우므로 폴리실리콘(워드라인)과 BN+사이의 캐패시턴스를 줄이므로 워드라인지연을 감소시킬 수 있는 효과가 있다.

Claims (1)

  1. (가) 실리콘기판(11)상에 안정산화막(relief oxide)을 증착하고, 이후 질화막(13)을 증착하고, 이후 포토리소그래피공정에 의해 상기 질화막(13)의 일정영역을 구분한 후 에치하여 트렌치(14)를 형성하는 공정과, (나) CVD PSG(n-)(15)를 증착시키고 약 800~1000℃에서 인(phosphrous)을 실리콘기판(11)내로 확산시켜서 확산층(N-)(16)영역을 상기 트렌치(14)의 벽면에 형성시키고, 상기 PSG를 제거한 후, 다시 상기 트렌치(14)의 하면 하방향으로만 N+이온을 0℃ 틸트(tilt)하여 주입시킴으로써 트렌치(14)하면쪽에만 N+영역(17)을 형성하는 공정과, (다) 제1 CVD산화막(18)을 증착시키고, SOG 코팅(19)하고 약 650℃에서 큐어링(curing)한 후, 제2 CVD산화막(20)을 증착시키는 공정과, (라) 상기 산화막(20)을 에치백시키는 공정과, 게이트산화막(21)을 증착하고, 폴리실리콘(22)을 증착하고, 폴리사이드(23)를 증착하는 공정으로 이루어진 것을 특징으로 하는 반도체 기억소자 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999049516A1 (de) * 1998-03-24 1999-09-30 Infineon Technologies Ag Speicherzellenanordnung und verfahren zu ihrer herstellung
JP2003309192A (ja) * 2002-04-17 2003-10-31 Fujitsu Ltd 不揮発性半導体メモリおよびその製造方法
JPWO2006035503A1 (ja) * 2004-09-29 2008-05-15 スパンション エルエルシー 半導体装置および半導体装置の製造方法
CA2490858A1 (en) * 2004-12-07 2006-06-07 Ignis Innovation Inc. Driving method for compensated voltage-programming of amoled displays
KR100655291B1 (ko) * 2005-03-14 2006-12-08 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조방법
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US5308781A (en) * 1990-05-21 1994-05-03 Ricoh Company, Ltd. Semiconductor memory device
JPH0497516A (ja) * 1990-08-14 1992-03-30 Kawasaki Steel Corp 半導体装置の素子分離用酸化膜形成方法
JPH05102436A (ja) * 1991-10-09 1993-04-23 Ricoh Co Ltd 半導体メモリ装置とその製造方法
US5278438A (en) * 1991-12-19 1994-01-11 North American Philips Corporation Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure
JPH05259410A (ja) * 1992-03-13 1993-10-08 Toshiba Corp マスクｒｏｍ
US5315142A (en) * 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
DE69228117T2 (de) * 1992-09-23 1999-05-20 Cons Ric Microelettronica Verfahren zum Verhindern des "Bird's beak" während der selektiven Oxidation von elektronischen Halbleiteranordnungen
JP2790010B2 (ja) * 1993-07-26 1998-08-27 日本電気株式会社 半導体装置の製造方法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5406515A (en) * 1993-12-01 1995-04-11 International Business Machines Corporation Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby
US5387534A (en) * 1994-05-05 1995-02-07 Micron Semiconductor, Inc. Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
JPH08274192A (ja) * 1995-03-31 1996-10-18 Nkk Corp 不揮発性半導体装置およびその製造方法

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