KR20000041728A - 반도체소자의 다층 배선 및 그 형성방법 - Google Patents
반도체소자의 다층 배선 및 그 형성방법 Download PDFInfo
- Publication number
- KR20000041728A KR20000041728A KR1019980057692A KR19980057692A KR20000041728A KR 20000041728 A KR20000041728 A KR 20000041728A KR 1019980057692 A KR1019980057692 A KR 1019980057692A KR 19980057692 A KR19980057692 A KR 19980057692A KR 20000041728 A KR20000041728 A KR 20000041728A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- conductive layer
- lower conductive
- hole
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title abstract description 3
- 239000010410 layer Substances 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 33
- 230000008018 melting Effects 0.000 claims description 18
- 238000002844 melting Methods 0.000 claims description 18
- 239000002923 metal particle Substances 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 239000011856 silicon-based particle Substances 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000003870 refractory metal Substances 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 27
- 238000000151 deposition Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000030279 gene silencing Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76864—Thermal treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 메모리 셀 어레이 영역 내의 콘택 내에 실리사이드막을 형성한 반도체 소자의 다층 배선 및 이를 형성하는 방법에 관한 것이다. 하부 도전층이 형성되어 있는 반도체 기판 상에 층간절연층을 형성한 후, 사진식각을 행하여 하부 도전층을 부분적으로 노출시키는 홀을 층간절연층 내에 형성한다. 불순물이 도우프되지 않은 다결정 또는 무정질 실리콘막을 홀에 의해 노출된 하부 도전층 표면과 홀의 측벽과 층간절연층 상표면 상에 형성한다. 실리콘막 전면 상에 고융점금속막을 형성한 후, 결과물 기판을 열처리함으로써 다결정 또는 무정질 실리콘막 내의 실리콘입자와 고융점금속막 내의 금속 입자가 결합하여 실리사이드막을 형성한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 메모리 셀 어레이 영역 내의 콘택 내에 실리사이드막을 형성한 반도체 소자의 다층 배선 및 이를 형성하는 방법에 관한 것이다.
반도체 소자의 기능을 향상시키고(high performance) 칩(chip) 면적을 축소시키기 위한 목적으로, 로직(logic)과 메모리(memory)를 결합한 머지드 메모리 로직(MML; Merged Memory Logic) 소자에 대한 연구가 활발하게 진행되고 있다. 기존의 로직에서는 콘택 저항(Rc)이나 게이트 전극, 소오스 및 드레인의 면저항(Rs)을 감소시키기 위해 실리시데이션(silicidation) 공정을 해 왔다. 그러나, 메모리 셀 영역에서는 리프레쉬(refresh)에 영향을 줄 수 있어 실리시데이션을 하지 않았다.
MML 소자의 경우, 로직 영역의 게이트 전극, 소오스 및 드레인과 메모리 셀 영역의 게이트 전극을 동시에 실리시데이션하는 공정은 도입되어 왔다. 그러나, 메모리 셀 영역에서의 콘택 저항(Rc)을 개선하기 위해, 메모리 영역과 로직 영역의 다이렉트 콘택(DC; Direct Contact) 내에 동시에 실리시데이션 공정을 행하는 것은 안정적인 실리사이드막 형성이 매우 어려워 현실적으로 가능하지 않았다.
도 1 및 도 2는 콘택내에 실리사이드막을 형성하는 종래의 다층 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
그 표면 근방에, 예컨대 소오스 및 드레인과 같은 불순물확산영역(12)이 형성되어 있는 반도체 기판(10) 상에 상기 불순물확산영역(12)을 부분적으로 노출시키는 홀(16)을 갖는 층간절연층(14)을 형성한다. 이때, 상기 홀(16)은 층간절연층(14)을 이방성식각하여 형성한다.
소오스 및 드레인과 같은 불순물확산영역은, 최근, 소자 기능을 향상시키기 위해, 그 깊이가 0.1㎛ ∼ 0.2㎛ 정도인 얕은 정션(shallow junction) 구조로 형성한다. 홀(16) 형성을 위한 식각 시 균일도(uniformity) 관계로 어느 정도의 과다식각(overetch)를 하게되는데, 이에 따라 상기 불순물확산영역(12)의 리세스(recess) 깊이(D)는 수백 Å에 이른다 (도 1).
홀(16)을 통해 노출된 불순물확산영역(12) 표면에 고융점금속막을 증착한 후, 열을 가하면, 상기 고융점금속막 내의 금속 입자와 반도체 기판(10) 내의 실리콘 입자가 결합하여 (실리시데이션 공정) 실리사이드막(18)을 형성한다. 이후, 상기 실리사이드막(18) 상에 캐핑 금속막(20)을 형성한다. 상기 실리사이드막(18)은 콘택 저항을 낮추기 위해 형성한다(도 2).
반도체 기판(10)이 수백Å 정도 리세스된 상태에서 실리시데이션 공정을 행하면, 고융점금속이 과다하게 증착된 부위에서는 후속으로 진행되는 열공정에서의 열버깃(heat budget)에 의해 상기 고융점금속이 확산되어 정션 누설(leakage)이 우려된다. 이러한 고융점금속의 비정상적인 확산을 막기위해 고융점금속의 증착량을 줄일 경우, 실리사이드막이 불균일하게(non-uniformity) 형성되는 문제가 발생한다.
도 2를 참조했을 때, 실리사이드막(18)은 불순물확산영역(12) 표면에 균일한 두께를 갖도록 형성되지 않고, 고융점금속이 부분적으로 과다확산되어 이루어진 형태의 프로파일을 갖는다. 이러한 과다확산이 이루어진 부분은 불순물확산영역(12)의 정션과의 두께(L1)가 다른 부분보다 얇아 정션 누설의 원인이 된다.
본 발명의 목적은 얕은 정션을 갖는 불순물확산영역 상에 형성된 콘택 내에 균일한 두께의 실리사이드막을 형성함으로써 낮은 콘택 저항을 갖는 반도체 소자의 다층 배선을 제공하는데 있다.
본 발명의 다른 목적은 얕은 정션을 갖는 불순물확산영역 상에 형성된 콘택 내에 실리시데이션이 안정적으로 실현될 수 있는 반도체 소자의 다층 배선 형성방법을 제공하는데 있다.
도 1 및 도 2는 콘택내에 실리사이드막을 형성하는 종래의 다층 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 3 및 도 4는 콘택내에 실리사이드막을 형성하는 본 발명의 일 실시예에 의한 다층 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 다층 배선은, 게이트 전극, 소오스 또는 드레인과 같은 하부 도전층이 형성되어 있는 반도체 기판 상에 형성되고, 상기 하부 도전층을 부분적으로 노출시키는 홀을 갖는 층간절연층과, 상기 홀에 의해 노출된 하부 도전층 표면과 상기 홀의 측벽과 상기 층간절연층 상표면 상에 형성된 실리사이드막을 구비하는 것을 특징으로 한다.
이때, 상기 하부 도전층은 반도체 소자의 메모리 셀 영역 내에 형성되어 있고, 상기 실리사이드막 전표면 상에 캐핑 금속막을 더 구비하는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 다층 배선 형성방법은, 메모리 셀 영역 내에 형성되는 게이트 전극, 소오스 또는 드레인과 같은 하부 도전층이 형성되어 있는 반도체 기판 상에 층간절연층을 형성한 후, 사진식각을 행하여 상기 하부 도전층을 부분적으로 노출시키는 홀을 층간절연층 내에 형성하는 단계와, 상기 홀에 의해 노출된 하부 도전층 표면과 상기 홀의 측벽과 상기 층간절연층 상표면 상에 불순물이 도우프되지 않은 무정질 실리콘 또는 다결정 실리콘과 같은 실리콘막을 형성하는 단계와, 상기 실리콘막 전면 상에 고융점금속막을 형성한 후, 결과물 기판을 열처리함으로써 상기 실리콘막 내의 실리콘입자와 고융점금속막 내의 금속 입자가 결합하여 실리사이드막을 형성하는 단계와, 상기 실리사이드막 전표면 상에 캐핑 금속막을 형성하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명에 의하면, 불순물확산영역이 소정 깊이로 리세스된 영역에 실리콘막을 증착한 후 이를 실리시데이션 함으로써 상기 실리콘막에 의한 완충효과에 의해 실리시데이션 시 고융점금속이 불순물확산영역으로 확산되는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예에 의한 반도체 소자의 다층 배선 및 그 형성방법을 상세하게 설명하고자 한다.
도 3 및 도 4는 콘택내에 실리사이드막을 형성하는 본 발명의 일 실시예에 의한 다층 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 소오스 및 드레인과 같은 불순물확산영역(32)이 형성되어 있는 반도체 기판(30) 상에 층간절연층(34)을 형성한 후, 이를 식각하여 상기 불순물확산영역(32)을 부분적으로 노출시키는 홀(36)을 형성한다. 이때, 상기 식각공정에 의해 불순물확산영역(32)의 표면은 약간(수백 Å 정도) 리세스된다. 이후, 상기 홀(36)에 의해 노출된 불순물확산영역(32)의 표면, 상기 홀(36)의 측벽 및 상기 층간절연층(34)의 상표면 상에 불순물이 도우프되지 않은 실리콘막(38)을, 예컨대 150Å ∼ 200Å 정도의 두께로 형성한다.
상기 불순물이 도우프되지 않은 실리콘막(38)은 무정질 실리콘 또는 다결정 실리콘을 증착하여 형성한다.
본 발명의 일 실시예에서는 하부 도전층으로 소오스 및 드레인과 같은 상기 불순물확산영역(32)을 예로 들어 설명하고 있으나, 상기 불순물확산영역(32) 외에 게이트 전극을 하부 도전층으로 하여 공정을 진행할 수도 있다. 즉, 반도체 기판(30) 상에 게이트 산화막을 게재하여 게이트 전극을 형성한 후, 상기 게이트 전극을 부분적으로 노출시키는 홀을 형성한다.
또한, 도 3 및 이후에 소개될 도 4에서 진행하는 공정을 메모리 셀 영역과 로직 영역에 동시에 진행할 수도 있으나, 도 3 및 도 4는 특히 메모리 셀 영역에 존재하는 불순물확산영역을 도시한다.
상기 불순물이 도우프되지 않은 실리콘막(38)을 형성하기 전에, 홀(36)에 의해 노출된 불순물확산영역(32)에 불순물 이온을 고농도로 주입하여 고농도의 불순물 플럭(plug)층을 형성할 수도 있다.
도 4를 참조하면, 상기 실리콘막(도 3의 38) 전면 상에 고융점금속(refractory metal)을 증착하여 고융점금속막 (미도시)을 형성한 후, 열공정을 진행하여 상기 고융점금속막 내의 금속 입자와 상기 실리콘막 내의 실리콘 입자를 결합시켜 (실리시데이션 공정) 실리사이드막(40)을 형성한다. 이후, 상기 불순물확산영역(32) 상의 상기 실리사이드막(40) 상에 캐핑 금속막(42)을 형성한다. 상기 캐핑 금속막(42)으로는 티타늄이나 티타늄 나이트라이드 또는 이들의 복합막을 사용한다. 이때, 상기 실리사이드막(40)은 실리콘막(도 3의 38)의 모양을 그대로 따라 형성된다. 즉, 상기 실리사이드막(40)은 불순물확산영역(32) 표면, 홀(36)의 측벽 및 층간절연층(34) 상표면에 형성된다.
불순물확산영역(32) 표면의 리세스는 전술한 바와 같은 과다식각에 의해서 발생하기도 하지만, 실리시데이션 공정을 위한 금속물질 증착 전에 자연 산화막을 제거하기 위한 스퍼터링 공정에 의해 발생하기도 한다. 본 발명의 일 실시예에서는 이러한 리세스부에 실리콘막을 얇게 형성한 후 실리시데이션 공정을 진행함으로써 상기 실리콘막이 실리시데이션 공정 시 완충막으로 작용하도록 하였다. 즉, 상기 리세스부에 실리콘막을 얇게 형성한 후 고융점금속을 증착함으로써 상기 고융점금속이 과다하게 식각된 부분 (리세스)에서 고융점금속이 확산되는 것을 막을 수 있다. 도 4를 참조하면, 실리사이드막(40)과 불순물확산영역(32)의 정션 사이의 거리(L2)는 종래보다 크고 균일하게 유지되어 있음을 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 반도체 소자의 다층 배선 및 그 형성방법에 의하면, 불순물확산영역이 소정 깊이로 리세스된 영역에 실리콘막을 증착한 후 이를 실리시데이션 함으로써 상기 실리콘막에 의한 완충효과에 의해 실리시데이션 시 고융점금속이 불순물확산영역으로 확산되는 것을 방지할 수 있다. 따라서, 실리사이드막을 균일한 두께로 형성할 수 있으므로 정션 누설을 개선하고 콘택 저항 및 면저항을 향상시킬 수 있다.
Claims (8)
- 하부 도전층이 형성되어 있는 반도체 기판 상에 형성되고, 상기 하부 도전층을 부분적으로 노출시키는 홀을 갖는 층간절연층; 및상기 홀에 의해 노출된 하부 도전층 표면과 상기 홀의 측벽과 상기 층간절연층 상표면 상에 형성된 실리사이드막을 구비하는 것을 특징으로 하는 반도체 소자의 다층 배선.
- 제1항에 있어서,상기 하부 도전층은 게이트 전극, 소오스 및 드레인 중 어느 하나인 것을 특징으로 하는 반도체 소자의 다층 배선.
- 제2항에 있어서,상기 하부 도전층은 반도체 소자의 메모리 셀 영역 내에 형성되어 있는 것을 특징으로 하는 반도체 소자의 다층 배선.
- 제1항에 있어서,상기 실리사이드막 전표면 상에 캐핑 금속막을 더 구비하는 것을 특징으로 하는 반도체 소자의 다층 배선.
- 하부 도전층이 형성되어 있는 반도체 기판 상에 층간절연층을 형성한 후, 사진식각을 행하여 상기 하부 도전층을 부분적으로 노출시키는 홀을 층간절연층 내에 형성하는 단계;상기 홀에 의해 노출된 하부 도전층 표면과 상기 홀의 측벽과 상기 층간절연층 상표면 상에 불순물이 도우프되지 않은 실리콘막을 형성하는 단계; 및상기 실리콘막 전면 상에 고융점금속막을 형성한 후, 결과물 기판을 열처리함으로써 상기 실리콘막 내의 실리콘입자와 고융점금속막 내의 금속 입자가 결합하여 실리사이드막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
- 제5항에 있어서,상기 하부 도전층은 메모리 셀 영역 내에 형성되는 게이트 전극, 소오스 및 드레인 중 어느 하나인 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
- 제5항에 있어서,상기 불순물이 도우프되지 않은 실리콘막은 무정질 실리콘 및 다결정 실리콘 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
- 제5항에 있어서,상기 실리사이드막 전표면 상에 캐핑 금속막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057692A KR20000041728A (ko) | 1998-12-23 | 1998-12-23 | 반도체소자의 다층 배선 및 그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057692A KR20000041728A (ko) | 1998-12-23 | 1998-12-23 | 반도체소자의 다층 배선 및 그 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000041728A true KR20000041728A (ko) | 2000-07-15 |
Family
ID=19564970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057692A KR20000041728A (ko) | 1998-12-23 | 1998-12-23 | 반도체소자의 다층 배선 및 그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000041728A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281637A (ja) * | 1989-04-22 | 1990-11-19 | Mitsubishi Electric Corp | 半導体装置の内部配線形成方法 |
| KR960042961A (ko) * | 1995-05-25 | 1996-12-21 | 김주용 | 반도체 소자의 확산방지층 형성방법 |
-
1998
- 1998-12-23 KR KR1019980057692A patent/KR20000041728A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281637A (ja) * | 1989-04-22 | 1990-11-19 | Mitsubishi Electric Corp | 半導体装置の内部配線形成方法 |
| KR960042961A (ko) * | 1995-05-25 | 1996-12-21 | 김주용 | 반도체 소자의 확산방지층 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5828130A (en) | Method of forming a landing pad structure in an integrated circuit | |
| US5175118A (en) | Multiple layer electrode structure for semiconductor device and method of manufacturing thereof | |
| KR19990030078A (ko) | 게이트 구조 및 이 게이트 구조에서 도펀트 외부확산을 최소화하는 방법 | |
| US20040056281A1 (en) | Method for forming a self-aligned contact of a semiconductor device and method for manufacturing a semiconductor device using the same | |
| KR100334979B1 (ko) | 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성 | |
| US6187676B1 (en) | Integrated circuit insulated electrode forming methods using metal silicon nitride layers, and insulated electrodes so formed | |
| KR19990072637A (ko) | 폴리사이드선및불순물영역각각이깊이가상이한컨택홀에노출되는반도체장치제조방법 | |
| KR970077674A (ko) | 반도체 집적회로장치의 제조방법 | |
| KR20000041728A (ko) | 반도체소자의 다층 배선 및 그 형성방법 | |
| US6001681A (en) | Method to reduce the depth of a buried contact trench by using a thin split polysilicon thickness | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| KR100706823B1 (ko) | 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법 | |
| KR19980032805A (ko) | 게터링 단계를 갖는 반도체 장치의 제조방법 | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| US5952721A (en) | Semiconductor device having oxygen-doped silicon layer so as to restrict diffusion from heavily doped silicon layer | |
| KR19980056170A (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR19980058438A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| KR100341588B1 (ko) | 실리사이드층의 저항 및 누설전류 감소를 위한 반도체소자 제조 방법 | |
| KR0154767B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100318273B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100559578B1 (ko) | 반도체 장치의 메탈 콘택트 형성 방법 | |
| JPH09321287A (ja) | 半導体装置の製造方法 | |
| KR20020030338A (ko) | 반도체 장치 제조방법 | |
| KR20000052111A (ko) | 반도체 장치의 금속 콘택 형성 방법 | |
| KR19990029508A (ko) | 반도체 기판 내에 좁은 실리콘 열 산화막 측면 절연 영역을 형성하는 방법 및 이 방법에 의해 제조된 모스 반도체 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |