JPH0744226B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0744226B2 JPH0744226B2 JP1005378A JP537889A JPH0744226B2 JP H0744226 B2 JPH0744226 B2 JP H0744226B2 JP 1005378 A JP1005378 A JP 1005378A JP 537889 A JP537889 A JP 537889A JP H0744226 B2 JPH0744226 B2 JP H0744226B2
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- capacitor
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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Description
【発明の詳細な説明】 〔概要〕 トレンチアイソレーションまたはトレンチキャパシタに
おいて、寄生的に生じるMOS型のFETによるリーク電流を
防止した半導体装置に関し、 トレンチアイソレーションあるいはトレンチキャパシタ
において生ずる寄生MOSFETが引き起こす漏れ電流を防止
できる半導体装置及びその製造方法を提供することを目
的とし、 半導体基板のトランジスタ領域に隣接した領域にアイソ
レーション用又はキャパシタ用のトレンチを形成し、少
なくとも前記トランジスタのゲート電極下のトレンチ内
に前記キャパシタの電極が設けられている半導体装置に
おいて、前記トランジスタのチャネル領域のトレンチ内
の側壁と前記キャパシタの電極との間に導電層からなる
シールド層を設けて構成する。
おいて、寄生的に生じるMOS型のFETによるリーク電流を
防止した半導体装置に関し、 トレンチアイソレーションあるいはトレンチキャパシタ
において生ずる寄生MOSFETが引き起こす漏れ電流を防止
できる半導体装置及びその製造方法を提供することを目
的とし、 半導体基板のトランジスタ領域に隣接した領域にアイソ
レーション用又はキャパシタ用のトレンチを形成し、少
なくとも前記トランジスタのゲート電極下のトレンチ内
に前記キャパシタの電極が設けられている半導体装置に
おいて、前記トランジスタのチャネル領域のトレンチ内
の側壁と前記キャパシタの電極との間に導電層からなる
シールド層を設けて構成する。
本発明は、トレンチアイソレーションまたはトレンチキ
ャパシタにおいて、寄生的に生じるMOS（Metal Oxide
Semiconductor）型のFET（Field Effect Transisto
r）によるリーク電流を防止した半導体装置及びその製
造方法に関する。
ャパシタにおいて、寄生的に生じるMOS（Metal Oxide
Semiconductor）型のFET（Field Effect Transisto
r）によるリーク電流を防止した半導体装置及びその製
造方法に関する。
近年、半導体装置の高集積化とともに、素子分離にトレ
ンチアイソレーション、メモリセルの電荷蓄積にトレン
チキャパシタが用いられている。ところが、このような
トレンチを形成した場合、トランジスタの側面に寄生MO
Sトランジスタが生じ、漏れ電流（リーク電流）が生じ
ることが知られている。
ンチアイソレーション、メモリセルの電荷蓄積にトレン
チキャパシタが用いられている。ところが、このような
トレンチを形成した場合、トランジスタの側面に寄生MO
Sトランジスタが生じ、漏れ電流（リーク電流）が生じ
ることが知られている。
このリーク電流については、次の文献に詳しい： S.Nakajima,et al,“AN ISOLATION−MERGED VERTICAL
CAPACITOR CELL FOR LARGE CAPACITOR DRAM,"IE
DM Tech,Dig.,1984,pp.240−243（中島他、「大容量DR
AM用分離併合型キャパシタセル」）、又はT.Morie et a
l.,“ELECTRICAL CHARACTERISTCS OF ISOLATION−ME
RGED VERTICAL CAPACITOR（IVEC）CELL",1985 SYMPOS
IUMON VLSI TECHNOLOGY,1985,PP.88−89（森江他、「分
離併合型キャパシタセル」）。
CAPACITOR CELL FOR LARGE CAPACITOR DRAM,"IE
DM Tech,Dig.,1984,pp.240−243（中島他、「大容量DR
AM用分離併合型キャパシタセル」）、又はT.Morie et a
l.,“ELECTRICAL CHARACTERISTCS OF ISOLATION−ME
RGED VERTICAL CAPACITOR（IVEC）CELL",1985 SYMPOS
IUMON VLSI TECHNOLOGY,1985,PP.88−89（森江他、「分
離併合型キャパシタセル」）。
第13図は、従来のメモリセルで、IVEC（Isolation−Mer
ged Vertical Capacitor）セル構造のDRAM（Dynamic R
andom Access Memory）メモリセルを示す斜視図であ
る。同図において、シリコン基板１中のソース（Ｓ）と
ドレイン（Ｄ）領域を含むトランジスタ領域Trの周囲に
溝（トレンチ）が形成されている。この溝内には、トラ
ンジスタ領域Trの側壁1aを囲むように絶縁膜（図示しな
い）が設けられ、更にその外側には絶縁膜をはさんでト
ランジスタ領域Trを囲み、かつドレイン領域に接続され
たキャパシタ電極２が形成されている。キャパシタ電極
２は図示しないキャパシタ絶縁膜で囲まれ、その外側に
はキャパシタの対向電極（セルプレート；図示なし）が
設けられている。ソース領域とドレイン領域との間に
は、図示しないゲート絶縁膜を介してゲート電極３が設
けられている。特に、キャパシタ容量を十分にとるため
に、キャパシタ電極２はゲート電極３の下まで延びてい
る。
ged Vertical Capacitor）セル構造のDRAM（Dynamic R
andom Access Memory）メモリセルを示す斜視図であ
る。同図において、シリコン基板１中のソース（Ｓ）と
ドレイン（Ｄ）領域を含むトランジスタ領域Trの周囲に
溝（トレンチ）が形成されている。この溝内には、トラ
ンジスタ領域Trの側壁1aを囲むように絶縁膜（図示しな
い）が設けられ、更にその外側には絶縁膜をはさんでト
ランジスタ領域Trを囲み、かつドレイン領域に接続され
たキャパシタ電極２が形成されている。キャパシタ電極
２は図示しないキャパシタ絶縁膜で囲まれ、その外側に
はキャパシタの対向電極（セルプレート；図示なし）が
設けられている。ソース領域とドレイン領域との間に
は、図示しないゲート絶縁膜を介してゲート電極３が設
けられている。特に、キャパシタ容量を十分にとるため
に、キャパシタ電極２はゲート電極３の下まで延びてい
る。
以上の構成により第14図に示す転送トランジスタTrとキ
ャパシタＣとからなるメモリセルが形成される。DRAMは
このようなメモリセルをアレイ状に多数具備し、各メモ
リセルのソースはビット線l1で相互に接続され、ゲート
はワード線l2で相互に接続される。
ャパシタＣとからなるメモリセルが形成される。DRAMは
このようなメモリセルをアレイ状に多数具備し、各メモ
リセルのソースはビット線l1で相互に接続され、ゲート
はワード線l2で相互に接続される。
しかし、従来のIVECセル構造のメモリセルでは、第15図
に示す如く、トランジスタ領域Trの側壁1aに酸化膜を介
してキャパシタ電極２などの導電体が形成されるため、
寄生MOSトランジスタ4,4′が生ずる。このキャパシタ電
極２の電位が低いときには問題がないが、例えば、3.5V
〜5V（最大で7V）の高電位になると、この寄生MOSトラ
ンジスタ4,4′がオンになる場合がある。このためソー
ス・ドレイン間に側壁1aに沿って漏れ電流Ipが流れる。
に示す如く、トランジスタ領域Trの側壁1aに酸化膜を介
してキャパシタ電極２などの導電体が形成されるため、
寄生MOSトランジスタ4,4′が生ずる。このキャパシタ電
極２の電位が低いときには問題がないが、例えば、3.5V
〜5V（最大で7V）の高電位になると、この寄生MOSトラ
ンジスタ4,4′がオンになる場合がある。このためソー
ス・ドレイン間に側壁1aに沿って漏れ電流Ipが流れる。
この様な寄生MOSトランジスタは、ゲート電極３とトラ
ンジスタ領域Trの側壁1aとの組み合わせによっても形成
される。従って、キャパシタ容量を増大させるためにキ
ャパシタ電極をゲート電極３の下までのばしても、寄生
MOSトランジスタの影響により所期の作用，効果が得ら
れない。
ンジスタ領域Trの側壁1aとの組み合わせによっても形成
される。従って、キャパシタ容量を増大させるためにキ
ャパシタ電極をゲート電極３の下までのばしても、寄生
MOSトランジスタの影響により所期の作用，効果が得ら
れない。
上述した文献には寄生MOSトランジスタのゲート酸化膜
の厚み、転送トランジスタのゲート酸化膜の厚み、及び
チャネル不純物濃度を最適化することが示されている。
しかしながら、このような方法なによっても寄生MOSト
ランジスタに起因する漏れ電流を十分に抑えることはで
きない。
の厚み、転送トランジスタのゲート酸化膜の厚み、及び
チャネル不純物濃度を最適化することが示されている。
しかしながら、このような方法なによっても寄生MOSト
ランジスタに起因する漏れ電流を十分に抑えることはで
きない。
そこで、本発明は、十分なキャパシタ容量を確保しつ
つ、トレンチアイソレーションあるいはトレンチキャパ
シタにおいて生ずる寄生MOSトランジスタが引き起こす
リーク電流を防止できる半導体装置及びその製造方法を
提供することを目的とする。
つ、トレンチアイソレーションあるいはトレンチキャパ
シタにおいて生ずる寄生MOSトランジスタが引き起こす
リーク電流を防止できる半導体装置及びその製造方法を
提供することを目的とする。
第１図は、本発明の半導体装置の原理説明図である。本
発明は、半導体基板11ののトランジスタ領域に隣接した
領域にアイソレーション用又はキャパシタ用のトレンチ
10を形成し、少なくとも前記トランジスタのゲート電極
（図示なし）下のトレンチ内に前記キャパシタ電極12が
設けられている半導体装置に係る。
発明は、半導体基板11ののトランジスタ領域に隣接した
領域にアイソレーション用又はキャパシタ用のトレンチ
10を形成し、少なくとも前記トランジスタのゲート電極
（図示なし）下のトレンチ内に前記キャパシタ電極12が
設けられている半導体装置に係る。
本発明は、前記のトランジスタ領域に隣接したトレンチ
10内の側壁11aと前記キャパシタ電極12との間に、導電
層からなるシールド層13を設けたことを特徴とする。
10内の側壁11aと前記キャパシタ電極12との間に、導電
層からなるシールド層13を設けたことを特徴とする。
このシールド層13は例えば、図示するように、半導体基
板11に接続され、半導体基板11と同電位に設定される。
板11に接続され、半導体基板11と同電位に設定される。
本発明では、寄生MOSトランジスタのチャネル部とキャ
パシタ電極12との間にシールド層13を設け、このシール
ド層13を基板11に電気的に接続することにより、キャパ
シタ電極12に高電位が印加されても、シールド層13が基
板11と同電位になるため、トランジスタが導通せず、漏
れ電流が流れない。従って、例えば、トレンチキャパシ
タを用いたDRAMセルでキャパシタ蓄積電極が寄生MOSFET
のゲート電極として働くことにより、ソース・ドレイン
間に漏れ電流が発生する半導体装置に本発明のシールド
層13を用いることにより、大きなキャパシタ容量を確保
しつつ、その漏れ電流を防止することができる。
パシタ電極12との間にシールド層13を設け、このシール
ド層13を基板11に電気的に接続することにより、キャパ
シタ電極12に高電位が印加されても、シールド層13が基
板11と同電位になるため、トランジスタが導通せず、漏
れ電流が流れない。従って、例えば、トレンチキャパシ
タを用いたDRAMセルでキャパシタ蓄積電極が寄生MOSFET
のゲート電極として働くことにより、ソース・ドレイン
間に漏れ電流が発生する半導体装置に本発明のシールド
層13を用いることにより、大きなキャパシタ容量を確保
しつつ、その漏れ電流を防止することができる。
以下、本発明の実施例を図面を参照して詳細に説明す
る。
る。
第２図は本発明実施例のIVECセル構造DRAMの平面図、第
３図は第２図のDRAMのIII−III線断面図である。なお、
第１図に対応する部分は同一の符号を記す。
３図は第２図のDRAMのIII−III線断面図である。なお、
第１図に対応する部分は同一の符号を記す。
これらの図において、ｐ型シリコン基板11には、MOS型
トランジスタ領域Trの周囲にトレンチ10が形成され、こ
のトレンチ10内にトランジスタ形成領域Trの周囲を囲む
よう側壁11aに沿って、ドレイン領域に接続されたポリ
シリコンの導電体（キャパシタ電極）12が設けられてい
る。キャパシタ電極12とトランジスタ領域Trの間には、
SiO2等の絶縁膜20及びキャパシタ絶縁膜14aが設けられ
ている。また、トレンチ10内にはキャパシタ絶縁膜14a
及び14bで囲まれたキャパシタ電極12に対向するよう、
ポリシリコンからなる対向電極（セルプレート）15が設
けられている。そして、MOS型トランジスタ領域Trのチ
ャネル部を含む側壁とキャパシタ電極12との間には、絶
縁膜20を介して導電物質からなるシールド層13が設けら
れている。このシールド層13は、キャパシタ電極12がド
レイン領域に接続される部分を除き、ほぼコ字状に形成
されており、かつこのシールド層13の下部においてｐ型
シリコン基板11に電気的に接続されている。なお、第２
図において、16はゲート電極（ワードライン）、17はコ
ンタクトホールである。尚、第３図中、ゲート電極16及
びこの下層のゲート絶縁膜は省略されている。また、ト
ランジスタ領域Tr中のソース及びドレイン領域は、n+の
不純物をｐ形シリコン基板11中に拡散することで形成さ
れている。
トランジスタ領域Trの周囲にトレンチ10が形成され、こ
のトレンチ10内にトランジスタ形成領域Trの周囲を囲む
よう側壁11aに沿って、ドレイン領域に接続されたポリ
シリコンの導電体（キャパシタ電極）12が設けられてい
る。キャパシタ電極12とトランジスタ領域Trの間には、
SiO2等の絶縁膜20及びキャパシタ絶縁膜14aが設けられ
ている。また、トレンチ10内にはキャパシタ絶縁膜14a
及び14bで囲まれたキャパシタ電極12に対向するよう、
ポリシリコンからなる対向電極（セルプレート）15が設
けられている。そして、MOS型トランジスタ領域Trのチ
ャネル部を含む側壁とキャパシタ電極12との間には、絶
縁膜20を介して導電物質からなるシールド層13が設けら
れている。このシールド層13は、キャパシタ電極12がド
レイン領域に接続される部分を除き、ほぼコ字状に形成
されており、かつこのシールド層13の下部においてｐ型
シリコン基板11に電気的に接続されている。なお、第２
図において、16はゲート電極（ワードライン）、17はコ
ンタクトホールである。尚、第３図中、ゲート電極16及
びこの下層のゲート絶縁膜は省略されている。また、ト
ランジスタ領域Tr中のソース及びドレイン領域は、n+の
不純物をｐ形シリコン基板11中に拡散することで形成さ
れている。
シールド層13はｐ形シリコン基板11に接続されているの
でシールドとして機能する。従って、キャパシタ電極12
に高電位が印加されても、寄生MOSトランジスタがオン
することはない。従って、漏れ電流を防止することがで
きる。通常、ｐ形シリコン基板11はマイナス電位（−２
〜−3V程度）にバイアスされるので、シールド効果は大
である。
でシールドとして機能する。従って、キャパシタ電極12
に高電位が印加されても、寄生MOSトランジスタがオン
することはない。従って、漏れ電流を防止することがで
きる。通常、ｐ形シリコン基板11はマイナス電位（−２
〜−3V程度）にバイアスされるので、シールド効果は大
である。
次に、上記DRAMの製造方法を説明する。
第４図（ａ）〜（ｇ）は本発明実施例のIVECセル構造の
DRAMの製造工程断面図である。
DRAMの製造工程断面図である。
まず、同図（ａ）に示す如く、ｐ型シリコン基板11の表
面には、初期酸化シリコン（厚み300Å程度）18、窒化
シリコン膜（厚み1000Å程度）19が形成される。
面には、初期酸化シリコン（厚み300Å程度）18、窒化
シリコン膜（厚み1000Å程度）19が形成される。
次に、同図（ｂ）に示す如く、トランジスタ形成領域を
残すよう初期酸化シリコン膜18、窒化シリコン膜19をパ
ターニングし、この初期酸化シリコン膜18、窒化シリコ
ン膜19をマスクにして、エッチングによりトレンチ10を
形成する。そして、トレンチ10内面を酸化した後、反応
性イオンエッチング（RIE）により、トレンチ内面のト
ランジスタ領域Trの側壁に薄い酸化シリコン膜（厚み10
00Å程度）20を残す。
残すよう初期酸化シリコン膜18、窒化シリコン膜19をパ
ターニングし、この初期酸化シリコン膜18、窒化シリコ
ン膜19をマスクにして、エッチングによりトレンチ10を
形成する。そして、トレンチ10内面を酸化した後、反応
性イオンエッチング（RIE）により、トレンチ内面のト
ランジスタ領域Trの側壁に薄い酸化シリコン膜（厚み10
00Å程度）20を残す。
次に、同図（ｃ）に示す如く、全面にｐ型不純物（例え
ばボロン）をドープしたポリシリコン膜21を300Å〜１
μｍ程度の膜厚になるよう全面に堆積する。ｐ型不純物
はイオン注入で、１×1015/cm2程度のドース量で行な
う。
ばボロン）をドープしたポリシリコン膜21を300Å〜１
μｍ程度の膜厚になるよう全面に堆積する。ｐ型不純物
はイオン注入で、１×1015/cm2程度のドース量で行な
う。
次に、同図（ｄ）に示す如く、RIEによりポリシリコン
膜21が酸化膜20表面に残るようエッチングし、シールド
層13を形成する。このシールド層13は、下部においてｐ
型シリコン基板11に電気的に接続されている。
膜21が酸化膜20表面に残るようエッチングし、シールド
層13を形成する。このシールド層13は、下部においてｐ
型シリコン基板11に電気的に接続されている。
次に、同図（ｅ）に示す如く、トレンチ内面に酸化シリ
コン膜を500Å程度の膜厚に形成し、キャパシタ絶縁膜1
4aとする。
コン膜を500Å程度の膜厚に形成し、キャパシタ絶縁膜1
4aとする。
次に、同図（ｆ）に示す如く、全面にポリシリコン膜を
1500Å程度の膜厚になるよう全面に堆積した後、RIEに
よりこのポリシリコン膜がキャパシタ絶縁膜14表面に残
るようエッチングし、キャパシタ電極12を形成する。こ
こでキャパシタ電極12の上端よ｜もシールド層13の上端
の方が上部になるようにする（オーバーエッチしない）
ことによって、シールドはより効果的に行われる。
1500Å程度の膜厚になるよう全面に堆積した後、RIEに
よりこのポリシリコン膜がキャパシタ絶縁膜14表面に残
るようエッチングし、キャパシタ電極12を形成する。こ
こでキャパシタ電極12の上端よ｜もシールド層13の上端
の方が上部になるようにする（オーバーエッチしない）
ことによって、シールドはより効果的に行われる。
次に、同図（ｇ）に示す如く、キャパシタ絶縁膜14bを
形成した後トレンチ10内が埋まるようポリシリコンを堆
積し、このポリシリコンをセルプレート15にする。
形成した後トレンチ10内が埋まるようポリシリコンを堆
積し、このポリシリコンをセルプレート15にする。
上記工程の後には、通常の方法により、例えば、3000Å
程度のウエット酸化膜（SiO2）を形成し、窒化シリコン
膜19を除去し、ゲート酸化膜を形成し、ゲート電極を作
り、ソース・ドレイン領域を形成する。
程度のウエット酸化膜（SiO2）を形成し、窒化シリコン
膜19を除去し、ゲート酸化膜を形成し、ゲート電極を作
り、ソース・ドレイン領域を形成する。
上記構成のIVECセル構造のメモリセルでは、通常、トラ
ンジスタ領域側部のチャネル部とキャパシタ電極12によ
り寄生MOSトランジスタが形成されるが、ｐ型シリコン
基板11に接続されたシールド層13が形成されているた
め、キャパシタ電極12に高電位が印加されても、シール
ド層13がシリコン基板11と同電位になる。従って、寄生
MOSトランジスタが導通せず、本来のMOSトランジスタの
ソース・ドレイン間に漏れ電流が流れない。また、キャ
パシタ電極12にはトランジスタ領域Trを囲むように設け
られているので、大きなキャパシタ容量を確保すること
ができる。
ンジスタ領域側部のチャネル部とキャパシタ電極12によ
り寄生MOSトランジスタが形成されるが、ｐ型シリコン
基板11に接続されたシールド層13が形成されているた
め、キャパシタ電極12に高電位が印加されても、シール
ド層13がシリコン基板11と同電位になる。従って、寄生
MOSトランジスタが導通せず、本来のMOSトランジスタの
ソース・ドレイン間に漏れ電流が流れない。また、キャ
パシタ電極12にはトランジスタ領域Trを囲むように設け
られているので、大きなキャパシタ容量を確保すること
ができる。
第５図は上記実施例のシールド層を形成したDRAMセルの
漏れ電流を示す図、第６図は従来のDRAMセルの漏れ電流
が示す図である。これらの図において、キャパシタ電極
12に電位（Viso）を与えたときの、ゲート電圧（横軸:V
g）に対する漏れ電流（縦軸：対数表示Ip）を示してお
り、シールド層13を形成したときには、キャパシタ電極
12に3Vの電位を与えたときに約1pA（10-12A）であるの
に対して、従来のシールド層がないときには約１μＡ
（10-6A）程度になる。
漏れ電流を示す図、第６図は従来のDRAMセルの漏れ電流
が示す図である。これらの図において、キャパシタ電極
12に電位（Viso）を与えたときの、ゲート電圧（横軸:V
g）に対する漏れ電流（縦軸：対数表示Ip）を示してお
り、シールド層13を形成したときには、キャパシタ電極
12に3Vの電位を与えたときに約1pA（10-12A）であるの
に対して、従来のシールド層がないときには約１μＡ
（10-6A）程度になる。
第７図は本発明の他実施例の平面図である。なお、第２
図及び第３図に対応する部分は同一の符号を記す。同図
において、ｐ型シリコン基板11には、MOSトランジスタ
領域Tr1の周囲にトレンチが形成され、このトレンチ内
にトランジスタ領域Tr1の周囲を覆うよう側壁に沿っ
て、それぞれドレイン（Ｄ）領域に接続されたキャパシ
タ電極12a,12bが設けられ、さらに、トレンチ内にセル
プレート15が設けられている。そして、MOS型トランジ
スタ領域Tr1のチャネル部を含む側壁とキャパシタ電極1
2との間には、シリコン酸化膜などの絶縁膜を介してシ
ールド層13a,13bが設けられている。このシールド層13
a,13bは、キャパシタ電極12がドレイン領域に接続され
る部分を除き形成されており、かつこのシールド層13の
下部においてｐ型シリコン基板11に接続されている。な
お、16a,16bはゲート電極（ワードラインWL1,WL2）、17
はコンタクトホールである。このような半導体装置は、
前記実施例と同様に製造される。
図及び第３図に対応する部分は同一の符号を記す。同図
において、ｐ型シリコン基板11には、MOSトランジスタ
領域Tr1の周囲にトレンチが形成され、このトレンチ内
にトランジスタ領域Tr1の周囲を覆うよう側壁に沿っ
て、それぞれドレイン（Ｄ）領域に接続されたキャパシ
タ電極12a,12bが設けられ、さらに、トレンチ内にセル
プレート15が設けられている。そして、MOS型トランジ
スタ領域Tr1のチャネル部を含む側壁とキャパシタ電極1
2との間には、シリコン酸化膜などの絶縁膜を介してシ
ールド層13a,13bが設けられている。このシールド層13
a,13bは、キャパシタ電極12がドレイン領域に接続され
る部分を除き形成されており、かつこのシールド層13の
下部においてｐ型シリコン基板11に接続されている。な
お、16a,16bはゲート電極（ワードラインWL1,WL2）、17
はコンタクトホールである。このような半導体装置は、
前記実施例と同様に製造される。
上記構成の半導体装置も同様に大きなキャパシタ容量を
確保しつつ、漏れ電流を抑制することができる。
確保しつつ、漏れ電流を抑制することができる。
なお、上記実施例において、第３図のシールド層13及び
第７図のシールド層13a,13bはトレンチ10底部のポリシ
リコン膜を除去し、シリコン基板11に接続しているが、
第８図に示す如く、トレンチ10の底部に残すよう形成し
てもよい。このようにすることによって、シールド層13
とｐ形シリコン基板11とのコンタクトを良好にとること
ができる。また、シールド層13,13a,13bはシリコン基板
と同型の不純物をドープすることが望ましい。
第７図のシールド層13a,13bはトレンチ10底部のポリシ
リコン膜を除去し、シリコン基板11に接続しているが、
第８図に示す如く、トレンチ10の底部に残すよう形成し
てもよい。このようにすることによって、シールド層13
とｐ形シリコン基板11とのコンタクトを良好にとること
ができる。また、シールド層13,13a,13bはシリコン基板
と同型の不純物をドープすることが望ましい。
次に、第９図及び第10図（Ａ）を参照して、本発明の更
に別の実施例を説明する。第10図（Ａ）は、第９図中の
Ｘ−Ｘ線断面図である。本実施例の特徴は第１に、シー
ルド層23がトランジスタ形成領域Trのチャネル部分の側
壁にのみ設けられていること、第２に、シールド層23は
ゲート電極（ワードライン）26に接続されていることに
ある。
に別の実施例を説明する。第10図（Ａ）は、第９図中の
Ｘ−Ｘ線断面図である。本実施例の特徴は第１に、シー
ルド層23がトランジスタ形成領域Trのチャネル部分の側
壁にのみ設けられていること、第２に、シールド層23は
ゲート電極（ワードライン）26に接続されていることに
ある。
ｐ形シリコン基板31中にはトレンチ40が形成され、その
側壁には絶縁膜30が設けられている。
側壁には絶縁膜30が設けられている。
絶縁膜30はｐ型シリコン基板31の表面にも設けられてい
るゲート絶縁膜27に接続している。トレンチ40内の絶縁
膜30に沿って、ポリシリコンのシールド層23が形成され
ている。シールド層23は、ゲート絶縁膜27上に設けられ
たポリシリコンのゲート電極26に接続されている。シー
ルド層23はトランジスタ領域Tr2のまわりに形成されたS
iO2の絶縁膜24aで囲まれている。キャパシタ電極22は、
トランジスタ領域Tr2の両側に位置する２つのシールド
層23を、絶縁膜24aをはさんでとり囲むように形成され
ている。キャパシタ電極22の周囲には、キャパシタ絶縁
膜24bが設けられている。キャパシタ絶縁膜24で囲まれ
たトレンチ40内の領域は、ポリシリコンで形成された対
向電極（セルプレート）25が設けられている。ゲート絶
縁膜27は対向電極25やキャパシタ電極22上にも設けられ
ている。
るゲート絶縁膜27に接続している。トレンチ40内の絶縁
膜30に沿って、ポリシリコンのシールド層23が形成され
ている。シールド層23は、ゲート絶縁膜27上に設けられ
たポリシリコンのゲート電極26に接続されている。シー
ルド層23はトランジスタ領域Tr2のまわりに形成されたS
iO2の絶縁膜24aで囲まれている。キャパシタ電極22は、
トランジスタ領域Tr2の両側に位置する２つのシールド
層23を、絶縁膜24aをはさんでとり囲むように形成され
ている。キャパシタ電極22の周囲には、キャパシタ絶縁
膜24bが設けられている。キャパシタ絶縁膜24で囲まれ
たトレンチ40内の領域は、ポリシリコンで形成された対
向電極（セルプレート）25が設けられている。ゲート絶
縁膜27は対向電極25やキャパシタ電極22上にも設けられ
ている。
ゲート電極26には、DRAMセルに対する書込みに応じて0V
及び5Vの電圧が交互に印加される。従って、シールド層
23にも交互に0V及び5Vの電圧が交互に印加されることに
なる。この結果、0Vの電圧が印加されるごとにシールド
層23と絶縁膜24aとの界面は負電位になる。よって、寄
生MOSトランジスタが導通するのを防止できる。
及び5Vの電圧が交互に印加される。従って、シールド層
23にも交互に0V及び5Vの電圧が交互に印加されることに
なる。この結果、0Vの電圧が印加されるごとにシールド
層23と絶縁膜24aとの界面は負電位になる。よって、寄
生MOSトランジスタが導通するのを防止できる。
第10図（Ｂ）は、本発明の更に別の実施例のＸ−Ｘ線断
面図である。第10図（Ｂ）の実施例の特徴は第10図
（Ａ）の実施例に対し、トレンチ20上のゲート絶縁膜27
がシールド層23′までも覆うようにして、シールド層2
3′をフローティング状態にしていることにある。一般
にDRAMのビット線にはmsecオーダのリフレッシュ期間が
あるので、この期間の間に１μｓ程度、対向電極25とビ
ット線との間にパルスを印加する。これにより、シール
ド層23′に負電荷が蓄積され、この負電荷によってト
ランジスタのしきい値を高くできる。例えば、ｐ形の10
Ωcmシリコン基板31では電荷密度１×10個/cm2を蓄積す
るごとに、しきい値は0.2V程度高くなる。従って、寄生
MOSトランジスタが導通することなく、リーク電流は生
じない。
面図である。第10図（Ｂ）の実施例の特徴は第10図
（Ａ）の実施例に対し、トレンチ20上のゲート絶縁膜27
がシールド層23′までも覆うようにして、シールド層2
3′をフローティング状態にしていることにある。一般
にDRAMのビット線にはmsecオーダのリフレッシュ期間が
あるので、この期間の間に１μｓ程度、対向電極25とビ
ット線との間にパルスを印加する。これにより、シール
ド層23′に負電荷が蓄積され、この負電荷によってト
ランジスタのしきい値を高くできる。例えば、ｐ形の10
Ωcmシリコン基板31では電荷密度１×10個/cm2を蓄積す
るごとに、しきい値は0.2V程度高くなる。従って、寄生
MOSトランジスタが導通することなく、リーク電流は生
じない。
第10図（Ｂ）の構成は、従来用いられていない新たなパ
ルスを必要とするが、シールド層23′の電位をある程度
自由に設定できるので、シールド効果を調節することが
できる。
ルスを必要とするが、シールド層23′の電位をある程度
自由に設定できるので、シールド効果を調節することが
できる。
次に、第10図（Ａ）の実施例の製造方法を第11図を参照
して説明する。
して説明する。
まず、前述した第４図（ａ）で説明したように、ｐ型シ
リコン基板31の表面に初期酸化シリコン膜及び窒化シリ
コン膜を形成した後、トランジスタ領域Tr2を残すよう
にこれらの膜をパターニングする。そして、パターニン
グされた初期酸化シリコン膜および窒化シリコン膜をマ
スクにして、エッチングによりトレンチ30を形成する。
そしてエッチングにより、マスクを除去した後、第11図
（ｂ）に示すように、ｐ型シリコン基板31の全面を熱処
理して、SiO2の絶縁膜41（厚さ2000Å程度）を形成す
る。この絶縁膜41は、第10図（Ａ）の絶縁膜30及びゲー
ト絶縁膜27に相当する。続いて、ポリシリコン膜42をCV
Dにより厚さ300Å〜１μｍ程度堆積する。
リコン基板31の表面に初期酸化シリコン膜及び窒化シリ
コン膜を形成した後、トランジスタ領域Tr2を残すよう
にこれらの膜をパターニングする。そして、パターニン
グされた初期酸化シリコン膜および窒化シリコン膜をマ
スクにして、エッチングによりトレンチ30を形成する。
そしてエッチングにより、マスクを除去した後、第11図
（ｂ）に示すように、ｐ型シリコン基板31の全面を熱処
理して、SiO2の絶縁膜41（厚さ2000Å程度）を形成す
る。この絶縁膜41は、第10図（Ａ）の絶縁膜30及びゲー
ト絶縁膜27に相当する。続いて、ポリシリコン膜42をCV
Dにより厚さ300Å〜１μｍ程度堆積する。
次に、第11図（ｃ）に示すように、ポリシリコン膜42を
反応性イオンエッチングにより、トレンチ40内面のトラ
ンジスタ領域Tr2の側壁部分40のみを残して除去する。
残ったポリシリコン膜42は第10図（Ａ）のシールド層23
となる。次に、窒化シリコン膜43を200〜1000Å程度の
膜厚となるように、全面に堆積する。
反応性イオンエッチングにより、トレンチ40内面のトラ
ンジスタ領域Tr2の側壁部分40のみを残して除去する。
残ったポリシリコン膜42は第10図（Ａ）のシールド層23
となる。次に、窒化シリコン膜43を200〜1000Å程度の
膜厚となるように、全面に堆積する。
次に、第11図（ｄ）に示すように、全面を熱処理して膜
厚100〜500Å程度の薄いSiO2熱酸化膜44を窒化シリコン
膜43上に形成した後、ポリシリコン膜をCVDで300〜2000
Å程度堆積し、これを反応性イオンエッチングにより側
壁部分を残して除去する。この薄いSiO2熱酸化膜44は絶
縁性を向上させる機能をもつ。残ったポリシリコン膜
は、第10図（Ａ）のキャパシタ電極22に相当する。
厚100〜500Å程度の薄いSiO2熱酸化膜44を窒化シリコン
膜43上に形成した後、ポリシリコン膜をCVDで300〜2000
Å程度堆積し、これを反応性イオンエッチングにより側
壁部分を残して除去する。この薄いSiO2熱酸化膜44は絶
縁性を向上させる機能をもつ。残ったポリシリコン膜
は、第10図（Ａ）のキャパシタ電極22に相当する。
次に、第11図（ｅ）に示すように、熱酸化によりSiO2熱
酸化膜45を500〜3000Å程度堆積する。続いて、厚み１
μｍ〜５μｍ程度のポリシリコン膜をCVDにより全面に
堆積した後、エッチバックによりトレンチ40内にポリシ
リコン膜を残す。SiO2熱酸化膜45は第10図（Ａ）のキャ
パシタ絶縁膜24bとなり、トレンチ40内に残ったポリシ
リコン膜は対向電極25となる。
酸化膜45を500〜3000Å程度堆積する。続いて、厚み１
μｍ〜５μｍ程度のポリシリコン膜をCVDにより全面に
堆積した後、エッチバックによりトレンチ40内にポリシ
リコン膜を残す。SiO2熱酸化膜45は第10図（Ａ）のキャ
パシタ絶縁膜24bとなり、トレンチ40内に残ったポリシ
リコン膜は対向電極25となる。
次に、第11図（ｆ）に示すように、全面を熱酸化（フィ
ールド酸化）して、厚さ4000Å〜１μｍ程度のSiO2の熱
酸化膜46を堆積する。
ールド酸化）して、厚さ4000Å〜１μｍ程度のSiO2の熱
酸化膜46を堆積する。
次に、第11図（ｇ）に示すように、SiO2の熱酸化膜46を
反応性イオンエッチングして窒化シリコン膜43を露出さ
せる。尚、残ったSiO2熱酸化膜46は第10図（Ａ）に示す
トレンチ40上部のゲート絶縁膜27となる。
反応性イオンエッチングして窒化シリコン膜43を露出さ
せる。尚、残ったSiO2熱酸化膜46は第10図（Ａ）に示す
トレンチ40上部のゲート絶縁膜27となる。
次に、第11図（ｈ）に示すように、窒化シリコン膜43を
反応正イオンエッチングして、シールド層23の上端を露
出させる。
反応正イオンエッチングして、シールド層23の上端を露
出させる。
最後に第11図（ｉ）に示すように、ポリシリコン膜を堆
積しパターニングすることで、シールド層23に接続する
ゲート電極26を形成する。
積しパターニングすることで、シールド層23に接続する
ゲート電極26を形成する。
次に、第10図（Ｂ）のDRAMの製造工程について、第12図
を参照して説明する。
を参照して説明する。
第12図（ａ）及び（ｂ）は、それぞれ第11図（ａ）及び
（ｂ）と同一である。
（ｂ）と同一である。
次に、第12図（ｃ）に示すように、SiO2の酸化膜52をCV
Dにより200〜1000Å程度堆積し、次に窒化シリコン膜43
を200〜1000Å程度堆積させる。
Dにより200〜1000Å程度堆積し、次に窒化シリコン膜43
を200〜1000Å程度堆積させる。
第12図（ｄ）〜第12図（ｇ）までの工程は、第11図
（ｄ）〜第11（ｇ）までの工程と同様である。
（ｄ）〜第11（ｇ）までの工程と同様である。
次に、第12図（ｈ）において、窒化シリコン膜43を反応
性イオンエッチングを用いて、上面部分のみをとり除
く。これにより、酸化膜52の表面が露出する。
性イオンエッチングを用いて、上面部分のみをとり除
く。これにより、酸化膜52の表面が露出する。
そして最後に、第12図（ｉ）に示すようにポリシリコン
膜を堆積し、パターニングして、ゲート電極26を形成す
る。
膜を堆積し、パターニングして、ゲート電極26を形成す
る。
以上説明したように本発明によれば、トレンチ内に形成
される寄生MOSトランジスタのゲート電極部とチャネル
部との間に、基板に電気的に接続される導電層からなる
シールド層を設けることにより、大きなキャパシタ容量
を確保しつつ、寄生MOSFETが引き起こすリーク電流を防
止することができる。
される寄生MOSトランジスタのゲート電極部とチャネル
部との間に、基板に電気的に接続される導電層からなる
シールド層を設けることにより、大きなキャパシタ容量
を確保しつつ、寄生MOSFETが引き起こすリーク電流を防
止することができる。
第１図は本発明の半導体装置の原理説明図、 第２図は本発明実施例のDRAMの断面図、 第３図は第２図のDRAMの平面図、 第４図（ａ）〜（ｇ）は本発明実施例のDRAMの製造工程
断面図、 第５図は本発明実施例のDRAMセルのリーク電流を示す
図、 第６図は従来のDRAMセルのリーク電流を示す図、 第７図は本発明の他の実施例の平面図、 第８図は本発明の他の実施例の断面図、 第９図は本発明の他の実施例の平面図、 第10図（Ａ）及び（Ｂ）は第９図のＸ−Ｘ線断面図、及
び 第11図は第10図（Ａ）の実施例のDRAMの製造工程断面
図、 第12図は第10図（Ｂ）の実施例のDRAMの製造工程断面
図、 第13図は従来のIVECセル構造のDRAMの斜視図、 第14図はDRAMメモリセルの回路図、及び 第15図は従来の寄生MOSトランジスタが形成されること
を示す図である。 図において、 10はトレンチ、 11はｐ型シリコン基板、 12はキャパシタ電極、 13,13a,13bはシールド層、 14,14a,14bはキャパシタ絶縁膜、 15は対向電極（セルプレート）、 16,16a,16bはゲート電極（ワードライン）、 17はコンタクトホール、 20は絶縁膜、 21はポリシリコン膜、 22はキャパシタ電極、 23はシールド層、 24aは絶縁膜、 24bはキャパシタ絶縁膜、 25は対向電極、 26はゲート電極（ワードライン）、 27は絶縁膜、 30は絶縁膜、 31はｐ型シリコン基板、 40はトレンチ である。
断面図、 第５図は本発明実施例のDRAMセルのリーク電流を示す
図、 第６図は従来のDRAMセルのリーク電流を示す図、 第７図は本発明の他の実施例の平面図、 第８図は本発明の他の実施例の断面図、 第９図は本発明の他の実施例の平面図、 第10図（Ａ）及び（Ｂ）は第９図のＸ−Ｘ線断面図、及
び 第11図は第10図（Ａ）の実施例のDRAMの製造工程断面
図、 第12図は第10図（Ｂ）の実施例のDRAMの製造工程断面
図、 第13図は従来のIVECセル構造のDRAMの斜視図、 第14図はDRAMメモリセルの回路図、及び 第15図は従来の寄生MOSトランジスタが形成されること
を示す図である。 図において、 10はトレンチ、 11はｐ型シリコン基板、 12はキャパシタ電極、 13,13a,13bはシールド層、 14,14a,14bはキャパシタ絶縁膜、 15は対向電極（セルプレート）、 16,16a,16bはゲート電極（ワードライン）、 17はコンタクトホール、 20は絶縁膜、 21はポリシリコン膜、 22はキャパシタ電極、 23はシールド層、 24aは絶縁膜、 24bはキャパシタ絶縁膜、 25は対向電極、 26はゲート電極（ワードライン）、 27は絶縁膜、 30は絶縁膜、 31はｐ型シリコン基板、 40はトレンチ である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ
Claims (6)
- 【請求項１】半導体基板（11）のトランジスタ領域に隣
接した領域にアイソレーション用又はキャパシタ用のト
レンチ（10）を形成し、少なくとも前記トランジスタの
ゲート電極（16）下のトレンチ内に前記キャパシタの電
極（12）が設けられている半導体装置において、 前記トランジスタ領域のトレンチ（10）内の側壁（11
a）と前記キャパシタの電極（12）との間に導電層から
なるシールド層（13）を設けたことを特徴とする半導体
装置。 - 【請求項２】前記シールド層（13）は半導体基板（11）
に接続されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】前記シールド層（13）は前記ゲート電極
（16）に接続されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】前記シールド層（13）はフローティング状
態にあることを特徴とする請求項１に記載の半導体装
置。 - 【請求項５】前記シールド層（13）の上端は前記キャパ
シタの電極（12）よりも上部にあることを特徴とする請
求項１に記載の半導体装置。 - 【請求項６】半導体基板（11,31）中にトレンチ（10,4
0）と該トレンチのまわりにソース（Ｓ）及びドレイン
（Ｄ）領域を有するトランジスタ（Tr,Tr1,Tr2）を形成
する工程と、 該トランジスタ領域の側壁のまわりに第１の絶縁膜（2
0,41）を形成する工程と、 該第１の絶縁膜のまわりに導電体のシールド層（13,23,
23′）を形成する工程と、前記トレンチ内に第２の絶縁
膜（14a,43,44,52）を形成する工程と、 前記ドレイン（Ｄ）領域に接続するメモリセルキャパシ
タの第１の電極（12,22）を前記第２の絶縁膜にそって
形成する工程と、 前記第１と電極のまわりに第３の絶縁膜（14a,45）を形
成する工程と、 前記トレンチ内の第３の絶縁膜のまわりに前記メモリセ
ルキャパシタの電極（14,25）を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-9457 | 1988-01-21 | ||
| JP945788 | 1988-01-21 | ||
| JP63-134404 | 1988-06-02 | ||
| JP13440488 | 1988-06-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277155A JPH0277155A (ja) | 1990-03-16 |
| JPH0744226B2 true JPH0744226B2 (ja) | 1995-05-15 |
Family
ID=26344193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005378A Expired - Fee Related JPH0744226B2 (ja) | 1988-01-21 | 1989-01-12 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4987470A (ja) |
| EP (1) | EP0325257B1 (ja) |
| JP (1) | JPH0744226B2 (ja) |
| KR (1) | KR920003469B1 (ja) |
| DE (1) | DE68918296D1 (ja) |
Families Citing this family (9)
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|---|---|---|---|---|
| US5313089A (en) * | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
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