JPH0277155A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0277155A JPH0277155A JP1005378A JP537889A JPH0277155A JP H0277155 A JPH0277155 A JP H0277155A JP 1005378 A JP1005378 A JP 1005378A JP 537889 A JP537889 A JP 537889A JP H0277155 A JPH0277155 A JP H0277155A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000002955 isolation Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 22
- 238000000034 method Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 23
- 239000010703 silicon Substances 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000009413 insulation Methods 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 241000370685 Arge Species 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241001212789 Dynamis Species 0.000 description 1
- 241000287107 Passer Species 0.000 description 1
- 230000002547 anomalous effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/05—Making the transistor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
トレンデアイソレージコンまたはトレンヂキＶパシタに
おいて、寄生的に生じるＭＯＳ型のＦＥＴによるリーク
電流を防止した半導体装置に関し、トレンチアイソレー
ションあるい警よ１へレンチギせバシタにおいて生ずる
寄生ＭＯ８ＦＥＴが引き起こす漏れ電流を防止できる半
導体装置及びその製造方法を提供することを目的とし、 半導体基板のトランジスタ領域に隣接した領域にアイソ
レーション用又はキャパシタ用のトレンチを形成し、少
なくとも前記トランジスタのゲート電極下のトレンチ内
に前記キャパシタの電極が設けられている半導体装置に
おいて、前記トランジスタのチャネル領域のトレンチ内
の側壁と前記キャパシタの電極との間に導電層からなる
シールド層を設けて構成する。
おいて、寄生的に生じるＭＯＳ型のＦＥＴによるリーク
電流を防止した半導体装置に関し、トレンチアイソレー
ションあるい警よ１へレンチギせバシタにおいて生ずる
寄生ＭＯ８ＦＥＴが引き起こす漏れ電流を防止できる半
導体装置及びその製造方法を提供することを目的とし、 半導体基板のトランジスタ領域に隣接した領域にアイソ
レーション用又はキャパシタ用のトレンチを形成し、少
なくとも前記トランジスタのゲート電極下のトレンチ内
に前記キャパシタの電極が設けられている半導体装置に
おいて、前記トランジスタのチャネル領域のトレンチ内
の側壁と前記キャパシタの電極との間に導電層からなる
シールド層を設けて構成する。
本発明は、トレンチアイソレーションまたはトレンチキ
ャパシタにおいて、寄生的に生じるＭＯＳ（Ｍｅｔａｌ
０ｘｉｄｅ ５ａ１ｃｏｎｄｕｃｔｏｒ）型のＦ
ＥＴ （Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ ）によるリーク電流を防止した半導体装置及び
その製造方法に圓する。
ャパシタにおいて、寄生的に生じるＭＯＳ（Ｍｅｔａｌ
０ｘｉｄｅ ５ａ１ｃｏｎｄｕｃｔｏｒ）型のＦ
ＥＴ （Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ ）によるリーク電流を防止した半導体装置及び
その製造方法に圓する。
近年、半導体装置の高集積化とともに、素子分離にトレ
ンチアイソレーション、メモリセルの電荷蓄積にトレン
チキャパシタが用いられている。
ンチアイソレーション、メモリセルの電荷蓄積にトレン
チキャパシタが用いられている。
ところが、このようなトレンチを形成した場合、トラン
ジスタの側面に寄生ＭＯＳトランジスタが生じ、漏れ電
流（リーク電流）が生じることが知られている。
ジスタの側面に寄生ＭＯＳトランジスタが生じ、漏れ電
流（リーク電流）が生じることが知られている。
このリーク電流については、次の文献に詳しい：Ｓ、
Ｎａｋａｊｉｉａ 、 ｅｔ ａｌ 、 ”ＡＮ
ｌ５ＯＬＡＴＩＯＮ−ＨＥＩｔＧＥＤ Ｖ［：ＲＴＩ
ＣＡＬ ＣＡＰＡＣＩ’ＦＯＲＣＦＬＬ ＦＯＲＬ
ＡＲＧＥ ＣＡＰＡＣｒＴＯＲＤＲＡＭ、 ”１ＥＤ
ＨＴｅｃｈ。
Ｎａｋａｊｉｉａ 、 ｅｔ ａｌ 、 ”ＡＮ
ｌ５ＯＬＡＴＩＯＮ−ＨＥＩｔＧＥＤ Ｖ［：ＲＴＩ
ＣＡＬ ＣＡＰＡＣＩ’ＦＯＲＣＦＬＬ ＦＯＲＬ
ＡＲＧＥ ＣＡＰＡＣｒＴＯＲＤＲＡＭ、 ”１ＥＤ
ＨＴｅｃｈ。
Ｄｉｐ、 、 １９８４． Ｉ）ｌ）、 ２４０−２
４３（巾島他、「大容量ＤＲＡＭ用分離併合型キャパシ
タセル」）、又はＴｏＭｏｒｉｅ ｅｔ ａｔ、 、
“ＥＬＥＣＴＲＩＣＡＬ Ｃ１ｌ＾ＲＡＣＴ［−Ｒ
ＩＳＴＣ３ＯＦ ｌ５ＯＬＡＴＩＯＮ −ＨＥＲＧＥ
ＯＶＥＲＴＩＣＡＬＣＡＰ八ＣＩＴＯＲ（へ ＩＶＥＣ
） ＣＥＬＬ” 、 １９８５ ５ＹＨＰＯ３Ｉ
ＵＨＯＮＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ、 １９８５
． ＰＰ、８８−８９ （森江他、「分離併合型キャパ
シタセル」）。
４３（巾島他、「大容量ＤＲＡＭ用分離併合型キャパシ
タセル」）、又はＴｏＭｏｒｉｅ ｅｔ ａｔ、 、
“ＥＬＥＣＴＲＩＣＡＬ Ｃ１ｌ＾ＲＡＣＴ［−Ｒ
ＩＳＴＣ３ＯＦ ｌ５ＯＬＡＴＩＯＮ −ＨＥＲＧＥ
ＯＶＥＲＴＩＣＡＬＣＡＰ八ＣＩＴＯＲ（へ ＩＶＥＣ
） ＣＥＬＬ” 、 １９８５ ５ＹＨＰＯ３Ｉ
ＵＨＯＮＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ、 １９８５
． ＰＰ、８８−８９ （森江他、「分離併合型キャパ
シタセル」）。
第１３図は、従来のメモリセルで、［ＶＥＣ（ｌ ５ｏ
ｌａｔｉｏｎ−Ｍｅｒｇｅｄ Ｖｅｒｔｉｃａｌ Ｃａ
ｐａｃｉｔｏｒ）セル構造のＤＲＡＭ （Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃ −ｅｓｓ Ｍｅｍｏｒｙ
）メモリセルを示す斜視図である。
ｌａｔｉｏｎ−Ｍｅｒｇｅｄ Ｖｅｒｔｉｃａｌ Ｃａ
ｐａｃｉｔｏｒ）セル構造のＤＲＡＭ （Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃ −ｅｓｓ Ｍｅｍｏｒｙ
）メモリセルを示す斜視図である。
同図において、シリコン基板１中のソース（Ｓ）とドレ
イン（Ｄ）領域を含むトランジスタ領域Ｔ、の周囲に溝
（トレンチ）が形成されている。
イン（Ｄ）領域を含むトランジスタ領域Ｔ、の周囲に溝
（トレンチ）が形成されている。
この溝内には、トランジスタ領域゛「、の側壁１ａを囲
むように絶縁Ｍ（図示しない）が設けられ、更にその外
側には絶縁膜をはさんでトランジスタ領域Ｔ、を囲み、
かつトレイン領域に接続されたキャパシタ電極２が形成
されている。キャパシタ電極２は図示しないキャパシタ
絶縁膜で囲まれ、その外側にはキャパシタの対向電極（
ヒルプレート；図示なし）が設けられている。ソース領
域とドレイン領域との間には、図示しないゲート絶縁膜
を介してゲート電極３が設けられている。特に、キャパ
シタ容量を十分にとるために、キャパシタ電極２はゲー
ト電極３の下まで延びている。
むように絶縁Ｍ（図示しない）が設けられ、更にその外
側には絶縁膜をはさんでトランジスタ領域Ｔ、を囲み、
かつトレイン領域に接続されたキャパシタ電極２が形成
されている。キャパシタ電極２は図示しないキャパシタ
絶縁膜で囲まれ、その外側にはキャパシタの対向電極（
ヒルプレート；図示なし）が設けられている。ソース領
域とドレイン領域との間には、図示しないゲート絶縁膜
を介してゲート電極３が設けられている。特に、キャパ
シタ容量を十分にとるために、キャパシタ電極２はゲー
ト電極３の下まで延びている。
以上の構成により第１４図に示す転送トランジスタＴ、
とキャパシタＣとからなるメモリセルが形成される。Ｄ
ＲＡＭはこのようなメモリセルを７レイ状に多数具備し
、各メモリセルのソースはビット線２１で相互に接続さ
れ、ゲートはワード線之２で相互に接続される。
とキャパシタＣとからなるメモリセルが形成される。Ｄ
ＲＡＭはこのようなメモリセルを７レイ状に多数具備し
、各メモリセルのソースはビット線２１で相互に接続さ
れ、ゲートはワード線之２で相互に接続される。
しかし、従来のＩＶＥＣセル構造のメモリビルでは、第
１５図に示す如く、トランジスタ領域Ｔ、の側壁１ａに
酸化膜を介してキャパシタ電極２などの導電体が形成さ
れるため、寄生ＭＯＳトランジスタ４．４′が生ずる。
１５図に示す如く、トランジスタ領域Ｔ、の側壁１ａに
酸化膜を介してキャパシタ電極２などの導電体が形成さ
れるため、寄生ＭＯＳトランジスタ４．４′が生ずる。
このキャパシタ電極２の電位が低いときには問題がない
が、例えば、３．５ｖ〜５Ｖ（最大で７Ｖ）の高電位に
なると、この寄生ＭＯＳトランジスタ４，４′がオンに
なる場合がある。このためソース・ドレイン間に側壁
１ａに沿って漏れ電流１．が流れる。
が、例えば、３．５ｖ〜５Ｖ（最大で７Ｖ）の高電位に
なると、この寄生ＭＯＳトランジスタ４，４′がオンに
なる場合がある。このためソース・ドレイン間に側壁
１ａに沿って漏れ電流１．が流れる。
この様な寄生ＭＯＳトランジスタは、ゲート電極３とト
ランジスタ領域１”ｒの側壁１ａとの組み合わせによっ
ても形成される。従って、キャパシタ寝間を増大させる
ためにキャパシタ電極をゲート電極３の下までのばして
も、寄生ＭＯＳトランジスタの影響により所期の作用、
効果が得られない。
ランジスタ領域１”ｒの側壁１ａとの組み合わせによっ
ても形成される。従って、キャパシタ寝間を増大させる
ためにキャパシタ電極をゲート電極３の下までのばして
も、寄生ＭＯＳトランジスタの影響により所期の作用、
効果が得られない。
上述した文献には寄生ＭＯＳトランジスタのゲート酸化
膜の厚み、転送トランジスタのゲート酸化膜の厚み、及
びヂャネル不純物濃度を最適化することが示されている
。しかしながら、このような方法なによっても奇生ＭＯ
Ｓトランジスタに起因する漏れ電流を十分に抑えること
はできない。
膜の厚み、転送トランジスタのゲート酸化膜の厚み、及
びヂャネル不純物濃度を最適化することが示されている
。しかしながら、このような方法なによっても奇生ＭＯ
Ｓトランジスタに起因する漏れ電流を十分に抑えること
はできない。
そこで、本発明は、十分なギャバシタ容呈を確保しつつ
、トレンチアイソレーションあるいは１ヘレンチキヤパ
シタにおいて生ずる奇生ＭｏＳトランジスタが引き起こ
すリーク電流を防止できる半導体装置及びその製造方法
を提供することを目的とする。
、トレンチアイソレーションあるいは１ヘレンチキヤパ
シタにおいて生ずる奇生ＭｏＳトランジスタが引き起こ
すリーク電流を防止できる半導体装置及びその製造方法
を提供することを目的とする。
第１図は、本発明の半導体装置の原Ｉ！Ｉ！説明図であ
る。本発明は、半導体基板１１ののトランジスタ領域に
隣接した領域にアイソレーション用又はキャパシタ用の
トレンチ１０を形成し、少なくとも前記トランジスタの
ゲート電極（図示なし）１；のトレンチ内に前記キャパ
シタ電極１２が設けられている半導体装置に係る。
る。本発明は、半導体基板１１ののトランジスタ領域に
隣接した領域にアイソレーション用又はキャパシタ用の
トレンチ１０を形成し、少なくとも前記トランジスタの
ゲート電極（図示なし）１；のトレンチ内に前記キャパ
シタ電極１２が設けられている半導体装置に係る。
本発明は、前記のトランジスタ領域に隣接したトレンチ
１０内の側壁１１ａと前記キャパシタ電極１２との間に
、導電層からなるシールド層１３を設けたことを特徴と
する。
１０内の側壁１１ａと前記キャパシタ電極１２との間に
、導電層からなるシールド層１３を設けたことを特徴と
する。
このシールド層１３は例えば、図示するように、半導体
基板１１に接続され、半導体基板１１と同電位に設定さ
れる。
基板１１に接続され、半導体基板１１と同電位に設定さ
れる。
〔作用〕
本発明では、寄生ＭＯＳトランジスタのチャネル部とキ
ャパシタ電極１２との間にシールド層１３を設番ノ、こ
のシールド！１３を基板１１に電気的に接続することに
より、キャパシタ電極１２に高電位が印加されても、シ
ールド層１３が基板１１と同電位になるため、トランジ
スタが導通せず、漏れ電流が流れない。従って、例えば
、トレンチキャパシタを用いたＤＲＡＭセルでキャパシ
タ蓄積電極が寄生ＭＯ８ＥＦＴのゲート電極として働く
ことにより、ソース・ドレイン間に漏れ電流が発生する
半導体装置に本発明のシールド層１３を用いることによ
り、大きなキャパシタ容頃を確保しつつ、その漏れ電流
を防止することができる。
ャパシタ電極１２との間にシールド層１３を設番ノ、こ
のシールド！１３を基板１１に電気的に接続することに
より、キャパシタ電極１２に高電位が印加されても、シ
ールド層１３が基板１１と同電位になるため、トランジ
スタが導通せず、漏れ電流が流れない。従って、例えば
、トレンチキャパシタを用いたＤＲＡＭセルでキャパシ
タ蓄積電極が寄生ＭＯ８ＥＦＴのゲート電極として働く
ことにより、ソース・ドレイン間に漏れ電流が発生する
半導体装置に本発明のシールド層１３を用いることによ
り、大きなキャパシタ容頃を確保しつつ、その漏れ電流
を防止することができる。
（実施例〕
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第２図は本発明実施例のｒ ＶＥＣセル構造構造へＭの
平面図、第３図は第２図のＤＲＡＭのＩ−■線断面図で
ある。なお、第１図に対応する部分は同一の符号を記す
。
平面図、第３図は第２図のＤＲＡＭのＩ−■線断面図で
ある。なお、第１図に対応する部分は同一の符号を記す
。
これらの図において、ｐ型シリコン基板１１には、ＭＯ
８型トランジスタ領域Ｔ、の周囲にトレンチ１０が形成
され、このトレンブー１０内にトランジスタ形成領域Ｔ
、の周囲を囲むよう側！１ｔｔａに沿りて、ドレイン領
域に接続されたポリシリコンの導電体（キャパシタ電極
）１．２が設けられている。キャパシタ電極１２とトラ
ンジスタ領域Ｔ の間には、Ｓ ＋ ０２等の絶縁１１
！Ｉ２０及びキャパシタ絶縁膜１４ａが設けられている
。また、トレンチ１０内にはキャパシタ絶縁膜１４ａ及
び１４ｂで囲まれた主１シバシタ電極１２に対向するよ
う、ポリシリコンからなる対向゛電極（セルプレート）
１５が設けられている。そして、ＭＯ３型トランジスタ
領域Ｔ、のチ１！ネル部を含む側壁とキＶパシタＭ極１
２との間には、絶縁膜２０を介して導電物質からなるシ
ールド層１３が設【ノられている。このシールド層１３
は、キャパシタ電極１２がトレイン領域に接続される部
分を除き、はぼ口字状に形成されており、かつこのシー
ルド層１３の下部においてｐ型シリコン基板１１に電気
的に接続されている。なお、第２図において、１６はゲ
ート電ｆ４ｉ（ワードライン）、１７はコンタクトホー
ルである。尚、第３図中、ゲート電極１６及びこの下層
のゲート絶縁膜は省略されている。また、トランジスタ
Ｗ４域Ｔｒ中のソース及びドレイン領域は、ｎ＋の不純
物をｐ形シリコン基板１１中に拡散することで形成され
ている。
８型トランジスタ領域Ｔ、の周囲にトレンチ１０が形成
され、このトレンブー１０内にトランジスタ形成領域Ｔ
、の周囲を囲むよう側！１ｔｔａに沿りて、ドレイン領
域に接続されたポリシリコンの導電体（キャパシタ電極
）１．２が設けられている。キャパシタ電極１２とトラ
ンジスタ領域Ｔ の間には、Ｓ ＋ ０２等の絶縁１１
！Ｉ２０及びキャパシタ絶縁膜１４ａが設けられている
。また、トレンチ１０内にはキャパシタ絶縁膜１４ａ及
び１４ｂで囲まれた主１シバシタ電極１２に対向するよ
う、ポリシリコンからなる対向゛電極（セルプレート）
１５が設けられている。そして、ＭＯ３型トランジスタ
領域Ｔ、のチ１！ネル部を含む側壁とキＶパシタＭ極１
２との間には、絶縁膜２０を介して導電物質からなるシ
ールド層１３が設【ノられている。このシールド層１３
は、キャパシタ電極１２がトレイン領域に接続される部
分を除き、はぼ口字状に形成されており、かつこのシー
ルド層１３の下部においてｐ型シリコン基板１１に電気
的に接続されている。なお、第２図において、１６はゲ
ート電ｆ４ｉ（ワードライン）、１７はコンタクトホー
ルである。尚、第３図中、ゲート電極１６及びこの下層
のゲート絶縁膜は省略されている。また、トランジスタ
Ｗ４域Ｔｒ中のソース及びドレイン領域は、ｎ＋の不純
物をｐ形シリコン基板１１中に拡散することで形成され
ている。
シールド層１３はｐ形シリコン基板１１に接続されてい
るのでシールドとして機能する。従って、キャパシタ電
極１２に高電位が印加されても、寄生ＭＯＳトランジス
タがオンすることはない。従って、漏れ電流を防止する
ことができる。通常、ｐ形シリコン基板１１はマイナス
電位（−２〜−３Ｖ程度）にバイアスされるので、シー
ルド効果は人である。
るのでシールドとして機能する。従って、キャパシタ電
極１２に高電位が印加されても、寄生ＭＯＳトランジス
タがオンすることはない。従って、漏れ電流を防止する
ことができる。通常、ｐ形シリコン基板１１はマイナス
電位（−２〜−３Ｖ程度）にバイアスされるので、シー
ルド効果は人である。
次に、上記ＤＲＡＭの製造方法を説明する１゜第４図（
ａ）〜ｉ）は本発明実施例のＩＶＥＣセルＪｉｌａ造の
ＤＲＡＭの製造工程断面図である。
ａ）〜ｉ）は本発明実施例のＩＶＥＣセルＪｉｌａ造の
ＤＲＡＭの製造工程断面図である。
まず、同図（ａ）に示１Ｊ゛如く、ρ型シリコン基板１
１の表面には、初ｆｆｊ ｌ’！！を化シリコン（厚み
３００人程０）１８、窒化シリコン膜（厚み１０００人
程度１？９が形成される。
１の表面には、初ｆｆｊ ｌ’！！を化シリコン（厚み
３００人程０）１８、窒化シリコン膜（厚み１０００人
程度１？９が形成される。
次に、同図（ｂ＞に示す如く、トランジスク形成領域を
残すよう初期酸化シリコン膜１８、窒化シリコン膜１９
をバターニングし、この初１１１１ Ｍ化シリコン膜１
８、窒化シリコン１１９をマスクにして、エツチングに
よりトレンチ１０を形成づる。
残すよう初期酸化シリコン膜１８、窒化シリコン膜１９
をバターニングし、この初１１１１ Ｍ化シリコン膜１
８、窒化シリコン１１９をマスクにして、エツチングに
よりトレンチ１０を形成づる。
そして、トレンチ１０内面を酸化した後、反応性イオン
エツチング（ＲＩＥ）により、トレンチ内面のトランジ
スタ領１１ＩＴ、の側壁に薄い酸化シリコン！（厚み１
０００人程度１？０を残す。
エツチング（ＲＩＥ）により、トレンチ内面のトランジ
スタ領１１ＩＴ、の側壁に薄い酸化シリコン！（厚み１
０００人程度１？０を残す。
次に、同図（Ｃ）に示す如く、全面にｐ型不純物（例え
ばボロン）をドープしたポリシリコン膜２１を３００人
〜１μｉｎ程度の膜；９になるよう全面に堆積する。ｐ
型不純物はイオン注入で、１×１０”’／ｌ：ｄ稈度の
ドースｍで行なう。
ばボロン）をドープしたポリシリコン膜２１を３００人
〜１μｉｎ程度の膜；９になるよう全面に堆積する。ｐ
型不純物はイオン注入で、１×１０”’／ｌ：ｄ稈度の
ドースｍで行なう。
次に、同図（ｄ）に示す如く、ＲＩＥによりポリシリコ
ン１！２１が酸化膜２０表面に残るようエツチングし、
シールド層１３を形成する。このシールド層１３は、下
部においてｐ型シリコン基板１１に電気的に接続されて
いる。
ン１！２１が酸化膜２０表面に残るようエツチングし、
シールド層１３を形成する。このシールド層１３は、下
部においてｐ型シリコン基板１１に電気的に接続されて
いる。
次に、同図（ｅ）に示す如く、トレンチ内面に酸化シリ
コン膜を５００Ａ程度の膜厚に形成し、キャパシタ絶縁
膜１４ａとする。
コン膜を５００Ａ程度の膜厚に形成し、キャパシタ絶縁
膜１４ａとする。
次に、同図（ｆ’）に示す如く、全面にポリシリコン膜
を１５００人程度０映厚になるよう全面に堆積した後、
ＲＹＥによりこのポリシリコン膜がキャパシタ絶縁ｇ！
１４表面に残るようエツチングし、キャパシタ電極１２
を形成する。ここでキャパシタｌ１４ｉ１２の上端よ１
もシールド層１３の上端の方が上部になるようにする（
オーバーエッヂしない）ことによって、シールドはより
効果的に行われる。
を１５００人程度０映厚になるよう全面に堆積した後、
ＲＹＥによりこのポリシリコン膜がキャパシタ絶縁ｇ！
１４表面に残るようエツチングし、キャパシタ電極１２
を形成する。ここでキャパシタｌ１４ｉ１２の上端よ１
もシールド層１３の上端の方が上部になるようにする（
オーバーエッヂしない）ことによって、シールドはより
効果的に行われる。
次に、同図（ａ）に示す如く、キャパシタ絶縁１１４ｂ
を形成した摂トレンチ１０内が埋まるようポリシリコン
を堆積し、このポリシリコンをセルプレート１５にする
。
を形成した摂トレンチ１０内が埋まるようポリシリコン
を堆積し、このポリシリコンをセルプレート１５にする
。
上記工程の後には、通常の方法により、例えば、３００
０人程度０ウェット酸化膜（Ｓｉｎ２）を形成し、窒化
シリコン膜１９を除去し、ゲート酸化膜を形成し、ゲー
ト電極を作り、ソース・ドレイン領域を形成する。
０人程度０ウェット酸化膜（Ｓｉｎ２）を形成し、窒化
シリコン膜１９を除去し、ゲート酸化膜を形成し、ゲー
ト電極を作り、ソース・ドレイン領域を形成する。
上記構成のＩＶＥＣｔ−ル構造のメモリセルでは、通常
、トランジスタ領域側部のヂャネル部とギＶパシタ電極
１２により寄生ＭＯ８トランジスタが形成されるが、ρ
型シリコン基板１１に接続されたシールド層１３が形成
されているため、主１１パシタ電極１２に高電位が印加
されても、シールド層１３がシリコン基板１１と同電位
になる。従つて、寄生ＭＯ８トランジスタが導通せず、
本来のＭＯＳ トランジスタのソース・ドレイン間に漏
れ電流が流れない。また、キャパシタ電極１２にはトラ
ンジスタ領１１ＩＴｒを囲むように設けられているので
、大きなキャパシタ容量を確保することができる。
、トランジスタ領域側部のヂャネル部とギＶパシタ電極
１２により寄生ＭＯ８トランジスタが形成されるが、ρ
型シリコン基板１１に接続されたシールド層１３が形成
されているため、主１１パシタ電極１２に高電位が印加
されても、シールド層１３がシリコン基板１１と同電位
になる。従つて、寄生ＭＯ８トランジスタが導通せず、
本来のＭＯＳ トランジスタのソース・ドレイン間に漏
れ電流が流れない。また、キャパシタ電極１２にはトラ
ンジスタ領１１ＩＴｒを囲むように設けられているので
、大きなキャパシタ容量を確保することができる。
第５図は上記実施例のシールド層を形成したＤＲＡ Ｍ
セルの漏れ電流を示す図、第６図は従来のＤ ＲＡ Ｍ
セルの漏れ電流が示す図である。これらの図にＪ３い
て、キャパシタ電極１２に電位（ｖｉｓｏ ）を与えた
ときの、ゲート電圧（横軸；■、）に対する漏れ電流（
縦軸：対数表示１．）を示しており、シールド層１３を
形成したときには、キャパシタ電極１２に３ｖの電位を
与えたときに約１ｐ八（１０”４）であるのに対して、
従来のシールド層がないとぎには約１μＡ（１０’Ａ＞
程度になる。
セルの漏れ電流を示す図、第６図は従来のＤ ＲＡ Ｍ
セルの漏れ電流が示す図である。これらの図にＪ３い
て、キャパシタ電極１２に電位（ｖｉｓｏ ）を与えた
ときの、ゲート電圧（横軸；■、）に対する漏れ電流（
縦軸：対数表示１．）を示しており、シールド層１３を
形成したときには、キャパシタ電極１２に３ｖの電位を
与えたときに約１ｐ八（１０”４）であるのに対して、
従来のシールド層がないとぎには約１μＡ（１０’Ａ＞
程度になる。
第７図は本発明の他害流側の平面図である９、なお、第
２図及び第３図に対応する部分は同一の符号を記す。同
図において、ｐ型シリコン基板１１には、ＭＯＳトラン
ジスタ領域［，１の周囲にトレンチが形成され、このト
レンチ内にトランジスタ領域”ｒｌの周囲を覆うよう側
壁に沿って、それぞれトレイン（Ｄ）領域に接続された
キャパシタ電極１２ａ、１２ｂが設警プられ、さらに、
トレンチ内にセルプレート１５が設けられている。そし
て、ＭＯ８型トランジスタ領域Ｔｒ１のチャネル部を含
む側壁とキャパシタ電極１２との間には、シリコン酸化
膜などの絶縁膜を介してシールド層１３ａ。
２図及び第３図に対応する部分は同一の符号を記す。同
図において、ｐ型シリコン基板１１には、ＭＯＳトラン
ジスタ領域［，１の周囲にトレンチが形成され、このト
レンチ内にトランジスタ領域”ｒｌの周囲を覆うよう側
壁に沿って、それぞれトレイン（Ｄ）領域に接続された
キャパシタ電極１２ａ、１２ｂが設警プられ、さらに、
トレンチ内にセルプレート１５が設けられている。そし
て、ＭＯ８型トランジスタ領域Ｔｒ１のチャネル部を含
む側壁とキャパシタ電極１２との間には、シリコン酸化
膜などの絶縁膜を介してシールド層１３ａ。
１３ｔｌｔ設けられている。このシールド層１３ａ。
１３ｂは、キャパシタ電極１２がドレイン領域に接続さ
れる部分を除き形成されており、かつこのシールド層１
３の下部においてｐ型シリコン基板１１に接続されてい
る。なお、１６ａ、１６ｂはゲート電極（ワードライン
ＷＬ−１，ＷＬ２）、１７はコンタクトホールである。
れる部分を除き形成されており、かつこのシールド層１
３の下部においてｐ型シリコン基板１１に接続されてい
る。なお、１６ａ、１６ｂはゲート電極（ワードライン
ＷＬ−１，ＷＬ２）、１７はコンタクトホールである。
このような半導体装置は、前記実施例と同様にＩＩ造さ
れる。
れる。
上記構成の半導体装置も同様に大きなキャパシタＩＦＭ
を確保しつつ、漏れ電流を抑制することができる。
を確保しつつ、漏れ電流を抑制することができる。
なお、上記実施例において、第３図のシールド層１３及
び第７図のシールド層１３ａ、１３ｂはトレンチ１０底
部のポリシリコン膜を除去し、シリコン基板１１に接続
しているが、第８図に示す如く、トレンチ１０の底部に
残すよう形成してもよい。このようにすることによって
、シールド層１３とｐ形シリコン基板１１とのコンタク
トを良好にとることができる。また、シールドｌ！ＩＩ
３゜１３ａ、１３ｂはシリコン基板と同型の不純物を
ドープすることが望ましい。
び第７図のシールド層１３ａ、１３ｂはトレンチ１０底
部のポリシリコン膜を除去し、シリコン基板１１に接続
しているが、第８図に示す如く、トレンチ１０の底部に
残すよう形成してもよい。このようにすることによって
、シールド層１３とｐ形シリコン基板１１とのコンタク
トを良好にとることができる。また、シールドｌ！ＩＩ
３゜１３ａ、１３ｂはシリコン基板と同型の不純物を
ドープすることが望ましい。
次に、第９図及び第１０図（４）を参照して、本発明の
更に別の実施例を説明する。第１０図（４）は、第９図
中のＸ−Ｘ線断面図である。本実施例の特徴は第１に、
シールド層２３がトランジスタ形成領域Ｔ、のチャネル
部分の側壁にのみ設けられていること、第２に、シール
ド層２３はゲート電極（ワードライン）２６に接続され
ていることにある。
更に別の実施例を説明する。第１０図（４）は、第９図
中のＸ−Ｘ線断面図である。本実施例の特徴は第１に、
シールド層２３がトランジスタ形成領域Ｔ、のチャネル
部分の側壁にのみ設けられていること、第２に、シール
ド層２３はゲート電極（ワードライン）２６に接続され
ていることにある。
ｐ形シリコン基板３１中にはトレンチ４０が形成され、
その側壁には絶縁膜３０が設けられている。絶縁１１１
３０はｐ型シリコン基板３１の表面にも設けられている
ゲート絶縁膜２７に接続している。トレンチ４０内の絶
縁膜３０に沿って、ポリシリコンのシールド層２３が形
成されている。シールド層２３は、ゲート絶縁膜２７上
に設けられたポリシリコンのゲート電極２６に接続され
ている。シールド層２３は１〜ランジスタ領域丁、□の
まわりに形成されたＳ ｉ ０２の絶縁膜２４ａで囲ま
れている。キャパシタ電極２２は、１〜ランジスタ領域
゛「、２の両側に位置する２つのシールド層２３を、絶
縁１１１２４ａをはさんでとり囲むように形成されてい
る。キャパシタ電極２２の周囲には、ギャパシタ絶縁１
１ｍ２４ｂが設けられている。キ１ｒパシタ絶縁膜２４
で囲まれたトレンチ４０内の領域は、ポリシリコンで形
成された対向電極（セルプレート）２５が設けられてい
る。ゲート絶縁膜２７は対向電極２５やキャパシタ電極
２２上にも設けられている。
その側壁には絶縁膜３０が設けられている。絶縁１１１
３０はｐ型シリコン基板３１の表面にも設けられている
ゲート絶縁膜２７に接続している。トレンチ４０内の絶
縁膜３０に沿って、ポリシリコンのシールド層２３が形
成されている。シールド層２３は、ゲート絶縁膜２７上
に設けられたポリシリコンのゲート電極２６に接続され
ている。シールド層２３は１〜ランジスタ領域丁、□の
まわりに形成されたＳ ｉ ０２の絶縁膜２４ａで囲ま
れている。キャパシタ電極２２は、１〜ランジスタ領域
゛「、２の両側に位置する２つのシールド層２３を、絶
縁１１１２４ａをはさんでとり囲むように形成されてい
る。キャパシタ電極２２の周囲には、ギャパシタ絶縁１
１ｍ２４ｂが設けられている。キ１ｒパシタ絶縁膜２４
で囲まれたトレンチ４０内の領域は、ポリシリコンで形
成された対向電極（セルプレート）２５が設けられてい
る。ゲート絶縁膜２７は対向電極２５やキャパシタ電極
２２上にも設けられている。
ゲート電極２６には、ＤＲＡＭレルに対する書込みに応
じてＯＶ及び５ｖの電圧が交互に印加される。従って、
シールド層２３にも交互にＯｖ及び５ｖの電圧が交互に
印加されることになる。この結果、ＯＶの電圧が印加さ
れるごとにシールド層２３と絶縁膜２４ａとの界面は負
電位になる。
じてＯＶ及び５ｖの電圧が交互に印加される。従って、
シールド層２３にも交互にＯｖ及び５ｖの電圧が交互に
印加されることになる。この結果、ＯＶの電圧が印加さ
れるごとにシールド層２３と絶縁膜２４ａとの界面は負
電位になる。
よって、寄生ＭＯ８トランジスタが導通するのを防止で
きる。
きる。
第１０図（６）は、本発明の更に別の実施例のｘ−ｘｉ
断面図である。第１０図（６）の実施例の特徴は第１０
図（４）の実施例に対し、トレンチ２０上のゲート絶縁
１２７がシールド層２３′までも覆うようにして、シー
ルド層２３′を７０−ティング状態にしていることにあ
る。一般にＤＲＡＭのビット線にはｍ５ｅｃオーダのリ
フレッシュ期間があるので、この期間の間に１μｓ程度
、対向電極２５とビット線との間にパルスを印加する。
断面図である。第１０図（６）の実施例の特徴は第１０
図（４）の実施例に対し、トレンチ２０上のゲート絶縁
１２７がシールド層２３′までも覆うようにして、シー
ルド層２３′を７０−ティング状態にしていることにあ
る。一般にＤＲＡＭのビット線にはｍ５ｅｃオーダのリ
フレッシュ期間があるので、この期間の間に１μｓ程度
、対向電極２５とビット線との間にパルスを印加する。
これにより、シールド１２３’ に負電荷ｅが蓄積され
、この負電荷によってトランジスタのしぎい値を高くで
きる。例えば、ｐ形の１０Ω１シリコン基板３１では電
荷密度１Ｘ１０個／ｄを蓄積するごとに、しきい値は０
．２ｖ程度高くなる。
、この負電荷によってトランジスタのしぎい値を高くで
きる。例えば、ｐ形の１０Ω１シリコン基板３１では電
荷密度１Ｘ１０個／ｄを蓄積するごとに、しきい値は０
．２ｖ程度高くなる。
従って、寄生ＭＯＳトランジスタが導通づることなく、
リーク電流は生じない。
リーク電流は生じない。
第１０図（６）の構成ｔよ、従来用いられていない新た
なパルスを必要とづ−るが、シールド層２３′の電位を
ある程度自由に設定できるので、シールド効果を調節す
ることができる。
なパルスを必要とづ−るが、シールド層２３′の電位を
ある程度自由に設定できるので、シールド効果を調節す
ることができる。
次に、第１０図（４）の実施例の製造方法を第１１図を
参照して説明づる。
参照して説明づる。
まず、前述した第４図（ａ）で説明したように、ｐ型シ
リコン基板３１の表面に初期酸化シリコン膜及び窒化シ
リコン膜を形成した後、トランジスタ領域”ｒ２を残す
ようにこれらの膜をバターニングする。そして、バター
ニングされた初期酸化シリコン族および窒化シリコン膜
をマスクにして、エツチングによりトレンチ３０を形成
する。そしてエツチングにより、マスクを除去した後、
第１１図（ｂ）に示すように、ｐ型シリコン基板３１の
全面を熱処理して、５ｉ０２の絶縁膜４１（厚さ２００
０Ａ程度）を形成する。この絶縁膜４１は、第１０図（
４）の絶縁１４３０及びゲート絶縁膜２７に相当する。
リコン基板３１の表面に初期酸化シリコン膜及び窒化シ
リコン膜を形成した後、トランジスタ領域”ｒ２を残す
ようにこれらの膜をバターニングする。そして、バター
ニングされた初期酸化シリコン族および窒化シリコン膜
をマスクにして、エツチングによりトレンチ３０を形成
する。そしてエツチングにより、マスクを除去した後、
第１１図（ｂ）に示すように、ｐ型シリコン基板３１の
全面を熱処理して、５ｉ０２の絶縁膜４１（厚さ２００
０Ａ程度）を形成する。この絶縁膜４１は、第１０図（
４）の絶縁１４３０及びゲート絶縁膜２７に相当する。
続いて、ポリシリコン族４２をＣｖＤにより厚さ３００
人〜１μｍ程度堆積する。
人〜１μｍ程度堆積する。
次に、第１１図（Ｃ）に示すように、ポリシリコン膜４
２を反応性イオンエツチングにより、トレンチ４０内面
のトランジスタ領域゛「、２の側壁部分４０のみを残し
て除去する。残ったポリシリコン膜４２は第１０図（４
）のシールド層２３となる。次に、窒化シリコン膜４３
を２００〜１０００人程度の膜厚となるように、全面に
堆積する。
２を反応性イオンエツチングにより、トレンチ４０内面
のトランジスタ領域゛「、２の側壁部分４０のみを残し
て除去する。残ったポリシリコン膜４２は第１０図（４
）のシールド層２３となる。次に、窒化シリコン膜４３
を２００〜１０００人程度の膜厚となるように、全面に
堆積する。
次に、第１１図（ｄ）に示すように、全面を熱処理して
膜厚１００〜５００Ａ Ｐｉ！度の薄い５ｉ０２熱酸化
＃！４４を窒化シリコン１１１４３上に形成した後、ポ
リシリコン膜をＣＶＤで３００〜２０００人程度ｋｔＩ
ＷＡし、これを反応性イオンエツチングにより側壁部分
を残して除去する。この薄いＳｉＯ□熱酸化膜４４は絶
縁性を向上させるＲ能をもつ。残ったポリシリコン族は
、第１０図（４）のキャパシタ電極２２に相当する。
膜厚１００〜５００Ａ Ｐｉ！度の薄い５ｉ０２熱酸化
＃！４４を窒化シリコン１１１４３上に形成した後、ポ
リシリコン膜をＣＶＤで３００〜２０００人程度ｋｔＩ
ＷＡし、これを反応性イオンエツチングにより側壁部分
を残して除去する。この薄いＳｉＯ□熱酸化膜４４は絶
縁性を向上させるＲ能をもつ。残ったポリシリコン族は
、第１０図（４）のキャパシタ電極２２に相当する。
次に、第１１図（ｅ）に示すように、熱酸化によりＳｉ
ｏ２熱酸化８１４５を５００〜３０００人程度堆積する
。続いて、厚み１μｍ〜５μｍ程度のポリシリコン膜を
Ｃｖｏにより全面に堆積した後、エッチバックによりト
レンチ４０内にポリシリコン膜を残す。５ｔ０２熱酸化
ＩＩ！ａ’Ｉ ５ ＬＬ第１０図（４）のキャパシタ絶
縁膜２４ｂとなり、トレンチ４０内に残ったポリシリコ
ン族は対向電極２５となる。
ｏ２熱酸化８１４５を５００〜３０００人程度堆積する
。続いて、厚み１μｍ〜５μｍ程度のポリシリコン膜を
Ｃｖｏにより全面に堆積した後、エッチバックによりト
レンチ４０内にポリシリコン膜を残す。５ｔ０２熱酸化
ＩＩ！ａ’Ｉ ５ ＬＬ第１０図（４）のキャパシタ絶
縁膜２４ｂとなり、トレンチ４０内に残ったポリシリコ
ン族は対向電極２５となる。
次に、第１１図（ｆ’）に示すように、仝而を熱酸化（
フィールド酸化）して、厚さ４０００人〜１μｍ程度の
５ｉ０２の熱酸化膜４６を１１−する。
フィールド酸化）して、厚さ４０００人〜１μｍ程度の
５ｉ０２の熱酸化膜４６を１１−する。
次に、１１１図（０） に示ｔＪ：うに、５ｉ０２の熱
酸化Ｍ４６を反応性イオンエツチングして窒化シリコン
ｙＡ４３を露出させる。尚、残った５１０２熱酸化膜４
６は第１０図（Ａ＞に示づトレンチ４０上部のゲート絶
縁膜２７となる。
酸化Ｍ４６を反応性イオンエツチングして窒化シリコン
ｙＡ４３を露出させる。尚、残った５１０２熱酸化膜４
６は第１０図（Ａ＞に示づトレンチ４０上部のゲート絶
縁膜２７となる。
次に、第１１図（ｈ）に示すように、窒化シリコンｌ！
４３を反応圧イオンエツチングして、シールド１２３の
上端を露出させる。
４３を反応圧イオンエツチングして、シールド１２３の
上端を露出させる。
Ｒ’４ａに第１１図（ｉ）に示すように、ポリシリコン
膜を堆積しバターニングすることで、シールド層２３に
接続するグー＋−電極２６を形成する。
膜を堆積しバターニングすることで、シールド層２３に
接続するグー＋−電極２６を形成する。
次に、第１０図（６）のＤＲＡＭの製造二［程について
、第１２図を参照して説明する。
、第１２図を参照して説明する。
第１２図（ａ）及び（ｂ ”） ハ、ツレぞれ第１１図
（ａ）及び（ｂ）と同一である。
（ａ）及び（ｂ）と同一である。
次に、第１２図（Ｃ）に承りように、ＳｉＯ２の酸化膜
５２をＣｖＤにより２００〜１０００００〜１０００八
程窒化シリコン膜４３を２００〜１０００八程度堆積さ
せる。
５２をＣｖＤにより２００〜１０００００〜１０００八
程窒化シリコン膜４３を２００〜１０００八程度堆積さ
せる。
第１２図（ｄ）〜第１２図（９）までの工程は、第１１
図（ｄ）〜第１１（Ｇ）までの工程と同様である。
図（ｄ）〜第１１（Ｇ）までの工程と同様である。
次に、第１２図（ｈ）において、窒化シリコン膜４３を
反応性イオンエツヂングを用いて、上面部分のみをとり
除く。これにより、酸化膜５２の表面が露出する。
反応性イオンエツヂングを用いて、上面部分のみをとり
除く。これにより、酸化膜５２の表面が露出する。
そして最後に、第１２図（ｉ）に示すようにポリシリコ
ン膜をＭｔ積し、バターニングして、ゲート電極２６を
形成する。
ン膜をＭｔ積し、バターニングして、ゲート電極２６を
形成する。
以上説明したように本発明によれば、トレンチ内に形成
される奇生ＭＯＳトランジスタのゲート電極部とチャネ
ル部との間に、基板に電気的に接続される導電層からな
るシールド層を設けることにより、大きなキャパシタ容
量を確保しつつ、寄生ＭＯ８ＦＥＴが引き起こすリーク
電流を防止することができる。
される奇生ＭＯＳトランジスタのゲート電極部とチャネ
ル部との間に、基板に電気的に接続される導電層からな
るシールド層を設けることにより、大きなキャパシタ容
量を確保しつつ、寄生ＭＯ８ＦＥＴが引き起こすリーク
電流を防止することができる。
第１図は本発明の半導体装置の原理説明図、第２図は本
発明実施例のＤＲＡＭの断面図、第３図は第２図のＤＲ
ＡＭの平面図、 第４図（ａ）〜（ｇ）は本発明実施例のＤＲＡＭの製造
工程断面図、 第５図は本発明実施例のＤＲＡＭヒルのリーク電流を示
す図、 第６図は従来のＤＲＡＭｌ？ルのリーク電流を示す図、 第７図は本発明の他の実施例の平面図、第８図は本発明
の他の実施例の断面図、第９図は本発明の他の実施例の
平面図、第１０図（４）ＩＦ （６） は第９図のＸ−
Ｘ線断面図、及び 第１１図は第１０図（４）の実施例のＤＲＡＭの製造Ｔ
稈断面図、 第１２図は第１０図（６）の実施例のＤＲＡＭの製造工
程断面図、 第１３図は従来のＩ ＶＥＣヒル構造のＤＲＡＭの斜視
図、 第１４図はＤＲＡＭメモリセルの回路図、及び第１５図
は従来の寄生ＭＯＳトランジスタが形成されることを示
す図である。 図において、 １０はトレンチ、 １１はｐ型シリコン基板、 １２はキャパシタ電極、 １３、１３ ａ、 １３ ｂＬＬシールドＦＩ４．１４
．１４ａ、１４ｂはキャパシタ絶縁膜、１５は対向電極
（セルプレート）、 １６．１６ａ、１６ｂＧ、ｔゲート電極（ワードライン
）、 １７はコンタクトホール、 ２０は絶縁膜、 ２１はポリシリコン族、 ２２はキャパシタ電極、 ２３はシールド層、 ２４ａは絶縁膜、 ２４ｂはキャパシタ絶縁膜、 ２５は対向電極、 ２６はゲート電極（ワードライン）、 ２７は絶縁膜、 ３０は絶縁膜、 ３１はｐ型シリコン基板、 ４０はトレンチ である。 奎を咽嶌権カｉｎ ＤＲＡＭ／７平狛２竿２図 雑４図のＤＲＡＭｊ？ ＩＩ［−１１Ｉ線ｉ凹第′ｒ図 第８図 本４シ川Ｑ地の＊ｔ７＋１のイ（旬面 第９図 ＃−９閏中ｘ−Ｘ線１；珀７た杢宅用−Ｉ沖−１１べ瞥
回閲第１０図 （ｄ） ＄ｌＯ［（４）の１−？シ噂ビ４５リ一＞ｏＲＡｙｔ＞
＊’１ｋｘｓｌｆｌｒ＠ｍ第１１図（’？ｎ１） 第１１図（’？／７２） ＄／Ｑ図（６）／７ｙ＠Ｅ！ＰＩのＤＲＡＭの事鼾り工
庫延枦ヤ葡菌第１２図（千の１） 第１２図（Ｗｌｌ）２）
発明実施例のＤＲＡＭの断面図、第３図は第２図のＤＲ
ＡＭの平面図、 第４図（ａ）〜（ｇ）は本発明実施例のＤＲＡＭの製造
工程断面図、 第５図は本発明実施例のＤＲＡＭヒルのリーク電流を示
す図、 第６図は従来のＤＲＡＭｌ？ルのリーク電流を示す図、 第７図は本発明の他の実施例の平面図、第８図は本発明
の他の実施例の断面図、第９図は本発明の他の実施例の
平面図、第１０図（４）ＩＦ （６） は第９図のＸ−
Ｘ線断面図、及び 第１１図は第１０図（４）の実施例のＤＲＡＭの製造Ｔ
稈断面図、 第１２図は第１０図（６）の実施例のＤＲＡＭの製造工
程断面図、 第１３図は従来のＩ ＶＥＣヒル構造のＤＲＡＭの斜視
図、 第１４図はＤＲＡＭメモリセルの回路図、及び第１５図
は従来の寄生ＭＯＳトランジスタが形成されることを示
す図である。 図において、 １０はトレンチ、 １１はｐ型シリコン基板、 １２はキャパシタ電極、 １３、１３ ａ、 １３ ｂＬＬシールドＦＩ４．１４
．１４ａ、１４ｂはキャパシタ絶縁膜、１５は対向電極
（セルプレート）、 １６．１６ａ、１６ｂＧ、ｔゲート電極（ワードライン
）、 １７はコンタクトホール、 ２０は絶縁膜、 ２１はポリシリコン族、 ２２はキャパシタ電極、 ２３はシールド層、 ２４ａは絶縁膜、 ２４ｂはキャパシタ絶縁膜、 ２５は対向電極、 ２６はゲート電極（ワードライン）、 ２７は絶縁膜、 ３０は絶縁膜、 ３１はｐ型シリコン基板、 ４０はトレンチ である。 奎を咽嶌権カｉｎ ＤＲＡＭ／７平狛２竿２図 雑４図のＤＲＡＭｊ？ ＩＩ［−１１Ｉ線ｉ凹第′ｒ図 第８図 本４シ川Ｑ地の＊ｔ７＋１のイ（旬面 第９図 ＃−９閏中ｘ−Ｘ線１；珀７た杢宅用−Ｉ沖−１１べ瞥
回閲第１０図 （ｄ） ＄ｌＯ［（４）の１−？シ噂ビ４５リ一＞ｏＲＡｙｔ＞
＊’１ｋｘｓｌｆｌｒ＠ｍ第１１図（’？ｎ１） 第１１図（’？／７２） ＄／Ｑ図（６）／７ｙ＠Ｅ！ＰＩのＤＲＡＭの事鼾り工
庫延枦ヤ葡菌第１２図（千の１） 第１２図（Ｗｌｌ）２）
Claims (1)
- 【特許請求の範囲】 （ｌ）半導体基板（１１）のトランジスタ領域に隣接し
た領域にアイソレーション用又はキャパシタ用のトレン
チ（１０）を形成し、少なくとも前記トランジスタのゲ
ート電極（１６）下のトレンチ内に前記キャパシタの電
極（１２）が設けられている半導体装置において、 前記トランジスタ領域のトレンチ（１０）内の側壁（１
１ａ）と前記キャパシタの電極（１２）との間に導電層
からなるシールド層（１３）を設けたことを特徴とする
半導体装置。 （２）前記シールド層（１３）は半導体基板（１１）に
接続されていることを特徴とする請求項１に記載の半導
体装置。 （３）前記シールド層（１３）は前記ゲート電極（１６
）に接続されていることを特徴とする請求項１に記載の
半導体装置。 （４）前記シールド層（１３）はフローティング状態に
あることを特徴とする請求項１に記載の半導体装置。 （５）前記シールド層（１３）の上端は前記キャパシタ
の電極（１２）よりも上部にあることを特徴とする請求
項１に記載の半導体装置。 （６）半導体基板（１１、３１）中にトレンチ（１０、
４０）と該トレンチのまわりにソース（Ｓ）及びドレイ
ン（Ｄ）領域を有するトランジスタ（Ｔ＿ｒ、Ｔ＿ｒ＿
１、Ｔ＿ｒ＿２）を形成する工程と、該トランジスタ領
域の側壁のまわりに第１の絶縁膜（２０、４１）を形成
する工程と、 該第１の絶縁膜のまわりに導電体のシールド層（１３、
２３、２３′）を形成する工程と、前記トレンチ内に第
２の絶縁膜（１４ａ、４３、４４、５２）を形成する工
程と、 前記ドレイン（Ｄ）領域に接続するメモリセルキャパシ
タの第１の電極（１２、２２）を前記第２の絶縁膜にそ
つて形成する工程と、 前記第１の電極のまわりに第３の絶縁膜（１４ａ、４５
）を形成する工程と、 前記トレンチ内の第３の絶縁膜のまわりに前記メモリセ
ルキャパシタの電極（１４、２５）を形成する工程とを
有することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-9457 | 1988-01-21 | ||
| JP945788 | 1988-01-21 | ||
| JP63-134404 | 1988-06-02 | ||
| JP13440488 | 1988-06-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277155A true JPH0277155A (ja) | 1990-03-16 |
| JPH0744226B2 JPH0744226B2 (ja) | 1995-05-15 |
Family
ID=26344193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005378A Expired - Fee Related JPH0744226B2 (ja) | 1988-01-21 | 1989-01-12 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4987470A (ja) |
| EP (1) | EP0325257B1 (ja) |
| JP (1) | JPH0744226B2 (ja) |
| KR (1) | KR920003469B1 (ja) |
| DE (1) | DE68918296D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313089A (en) * | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
| CA2074848C (en) * | 1992-07-29 | 1998-02-10 | Joseph P. Ellul | Method of forming electrodes for trench capacitors |
| US5406515A (en) * | 1993-12-01 | 1995-04-11 | International Business Machines Corporation | Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby |
| US5665622A (en) * | 1995-03-15 | 1997-09-09 | International Business Machines Corporation | Folded trench and rie/deposition process for high-value capacitors |
| US5592412A (en) * | 1995-10-05 | 1997-01-07 | Siemens Aktiengesellschaft | Enhanced deep trench storage node capacitance for DRAM |
| US6028002A (en) | 1996-05-15 | 2000-02-22 | Micron Technology, Inc. | Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients |
| TWI683418B (zh) * | 2018-06-26 | 2020-01-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造、寫入與讀取方法 |
| CN110718549A (zh) * | 2018-07-12 | 2020-01-21 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造、写入与读取方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3841926A (en) * | 1973-01-02 | 1974-10-15 | Ibm | Integrated circuit fabrication process |
| US3811076A (en) * | 1973-01-02 | 1974-05-14 | Ibm | Field effect transistor integrated circuit and memory |
| US4751558A (en) * | 1985-10-31 | 1988-06-14 | International Business Machines Corporation | High density memory with field shield |
-
1989
- 1989-01-12 JP JP1005378A patent/JPH0744226B2/ja not_active Expired - Fee Related
- 1989-01-17 US US07/297,470 patent/US4987470A/en not_active Expired - Fee Related
- 1989-01-19 DE DE68918296T patent/DE68918296D1/de not_active Expired - Lifetime
- 1989-01-19 KR KR1019890000540A patent/KR920003469B1/ko not_active IP Right Cessation
- 1989-01-19 EP EP89100894A patent/EP0325257B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744226B2 (ja) | 1995-05-15 |
| KR890012400A (ko) | 1989-08-26 |
| DE68918296D1 (de) | 1994-10-27 |
| EP0325257B1 (en) | 1994-09-21 |
| KR920003469B1 (ko) | 1992-05-01 |
| EP0325257A1 (en) | 1989-07-26 |
| US4987470A (en) | 1991-01-22 |
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