KR890012400A - 트랜치를 갖는 반도체 장치와 그의 제조방법 - Google Patents

트랜치를 갖는 반도체 장치와 그의 제조방법 Download PDF

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KR890012400A
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Abstract

내용 없음.

Description

트랜치를 갖는 반도체 장치와 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 원리도,
제5도는 본 발명의 바람직한 실시예의 평면도,
제6도는 제5도에 제시된 선Ⅲ-Ⅲ을 따라 얻은 단면도.

Claims (21)

  1. 트랜치와 그의 주위에 소오스와 드레인영역 그리고 그것의 위에 게이트 전극이 형성되는 채널영역으로 이루어진 트랜지스터 영역을 갖는 반도체 기판과, 상기 트랜치의 측벽을 둘러싸는 절연막과, 적어도 상기 게이트 전극 아래에 위치하고, 상기 첫번째 절연막의 측벽을 따라 형성되는 전도성 물질로 이루어진 상기 자폐층과, 상기 드레인 영역에 전기적으로 연결된 첫번째 전극 및 두번째 전극과 상기 트랜치에 형성된 상기 첫번째와 두번째 전극 사이에 삽입되는 절연막을 갖는 메모리 셀 캐패시터 등으로 이루어진 트랜치를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 차폐층이 상기 반도체 기판에 전기적으로 연결되는 반도체 장치.
  3. 제1항에 있어서, 상기 차페층이 상기 게이트 전극에 전기적으로 연결되는 반도체 장치.
  4. 제1항에 있어서, 상기 차페층이 부동상태로 유지되도록 상기 게이트 전극 및 상기 첫번째와 두번째 전극으로 절연되는 반도체 장치.
  5. 제2항에 있어서, 상기 차페층이 상기 트랜치의 밑바닥 표면에서 상기 반도체 기판에 전기적으로 연결되는 반도체 장치.
  6. 제5항에 있어서, 상기 차폐층이 상기 트랜치의 밑바닥 표면에 모두 놓인 반도체 장치.
  7. 제1항에 있어서, U-형 구조를 갖는 상기 차폐층이 상기 트랜치영역 주위에 배치되도록 형성되는 반도체 장치.
  8. 제1항에 있어서, 상기 차페층이 상기 트랜지스터 영역의 대항측벽을 따라 배치되는 두개의 차페층 부분으로 이루어진 반도체 장치.
  9. 제4항에 있어서, 펄스가 소정의 모든 기간동안 상기 메모리 캐패시터셀의 상기 두번째 전극과 상기 소오스영역에 인가되는 반도체 장치.
  10. 제1항에 있어서, 상기 차폐층이 폴리실리콘으로 이루어진 반도체 장치.
  11. 제10항에 있어서, 상기 차폐층이 상기 반도체기판의 전도형의 분순물로 도핑되는 반도체 장치.
  12. 제1항에 있어서, 상기 차폐층이 약 300Å-1㎛인 반도체 장치.
  13. 제1항에 있어서, 두개의 트랜지스터 형성부분으로 이루어진 상기 트랜지스터 영역이 공통적으로 소오스 영역을 갖는 반도체 장치.
  14. 제1항에 있어서, 상기 첫번째와 두번째 전극이 각각 축적 전극과 대향전극인 반도체 장치.
  15. 반도체 기판에, 트랜치와 그 주위에 소오스와 드레인 영역으로 이루어진 트랜지스터 영역을 형성하는단계와, 상기 트랜지스터 영역의 측벽주위에 첫번째 절연막을 형성하는 단계와, 전도성 물질로 이루어진 차페층을 상기 첫번째 절연막을 따라 형성하는 단계와, 상기 트렌치에 두번째 절연막을 형성하는 단계와, 상기 드레인 영역에 연결되도록 상기 두번째 절연막을 따라 메모리 셀 캐패시터의 첫번째 전극을 형성하는 단계와, 상기 첫번째 전극 주위에 세번째 절연막을 형성하는 단게와, 상기 트랜치에서 상기 세번째 절연막 주위에 상기 메모리 셀 캐패시터의 두번째 전극을 형성하는 단계들로 이루어진 트랜치를 갖는 반도체 장치 제조방법.
  16. 제15항에 있어서, 차페층을 형성하는 단계가, 상기 반도체 기판의 전체 표면상에 상기 전도성 물질을 성장하는 단계와 상기 성장된 전도성 물질을 이방성 에칭에 의해 패턴화하는 단계들로 이루어진 반도체 장치 제조방법.
  17. 제15항에 있어서, 상기 반도체 기판의 전체표면상에 네번째 절연막을 형성하는 단계와, 상기 두번째 절연막이 노출되도록 상기 세번째와 네번째 절연막을 에칭하는 단계와, 상기 차폐층의 상단끝이 노출되도록 상기 두번째 절연막을 에칭하는 단계와, 상기 차폐층에 전기적으로 연결되도록 게이트 전극을 형성하는 단계들을 더 포함하고, 상기 세번째와 네번째 절연막이 상기 두번째 절연막과 상이한 물질로 구성되는 반도체 장치 제조방법.
  18. 제17항에 있어서, 상기 첫번째, 세번째, 그리고 네번째 절연막들이 실리콘 디옥사이드로 이루어지고, 상기 두번째 절연막이 실리콘 니트라이드로 이루어지는 반도체 장치 제조방법.
  19. 제15항에 있어서, 상기 두번째 절연막이 실리콘 니트라이드막과 상기 실리콘 니트라이드막 상에 형성된 실리콘 디옥사이드 막으로 이루어지고, 상기 두번째 절연막을 형성하는 단계가, 상기 실리콘 니트라이드막을 형성하는 단계와, 열산화 처리에 의해 상기 실리콘 니트라이드막 상에 상기 실리콘 디옥사이드막을 형성하는 단계들로 이루어진 반도체 장치 제조방법.
  20. 제15항에 있어서, 상기 두번째 절연막이, 실리콘 디옥사이드막과 상기 실리콘 디옥사이드막 상에 형성된 실리콘 니트라이드 막으로 이루어지고, 상기 두번째 절연막을 형성하는 단계가, 상기 실리콘 디옥사이드막 상에 상기 실리콘 니트라이드를 형성하는 단계들로 이루어진 반도체 장치 제조방법.
  21. 제20항에 있어서, 상기 반도체 기판의 전체 표면상에 실리콘 디옥사이드로 이루어지는 네번째 절연막을 형성하는 단계와, 상기 두번째 절연막으로부터 상기 실리콘 니트라이드 막이 노출되도록 상기 세번째와 네번째 절연막을 에칭하는 단계와, 상기 두번째 절연막으로부터 상기 실리콘 디옥사이드막이 노출되도록 상기 두번째 막으로 부터 상기 실리콘 니트라이드 막을 에칭하는 단계와, 파폐층이 부동상태로 유지되도록 상기 두번째 절연막으로부터 상기 실리콘 디옥사이드 막상에 게이트 전극을 형성하는 단계들을 더 포함하는 반도체 장치 제조방법.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890000540A 1988-01-21 1989-01-19 트랜치를 갖는 반도체 장치와 그의 제조방법 KR920003469B1 (ko)

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