JP3220813B2 - 二重垂直チャネルを有するｓｒａｍ及びその製造方法 - Google Patents
二重垂直チャネルを有するｓｒａｍ及びその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ（Ｓｔａｔｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関
し、特に高集積メモリ素子に好適な二重垂直チャネルを
有するＳＲＡＭ及びその製造方法に関する。
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関
し、特に高集積メモリ素子に好適な二重垂直チャネルを
有するＳＲＡＭ及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ素子の中、ダイナミックＲ
ＡＭは１つのトランジスタおよび１つのコンデンサから
なる素子であるが、スタティックＲＡＭは４個のトラン
ジスタおよびポリシリコン成分の２つの負荷抵抗からな
るか、６個のトランジスタからなる素子である。したが
って、ＳＲＡＭは集積度の面で大きい負担を抱いてい
る。これにより現在ＳＲＡＭ高集積化に対する工夫が活
発に進んでいる。
ＡＭは１つのトランジスタおよび１つのコンデンサから
なる素子であるが、スタティックＲＡＭは４個のトラン
ジスタおよびポリシリコン成分の２つの負荷抵抗からな
るか、６個のトランジスタからなる素子である。したが
って、ＳＲＡＭは集積度の面で大きい負担を抱いてい
る。これにより現在ＳＲＡＭ高集積化に対する工夫が活
発に進んでいる。
【０００３】図４は、一般のＳＲＡＭセルの回路図を示
すものである。図Ｋ示すように、ＳＲＡＭは４個のトラ
ンジスタＱ１−Ｑ４と２つの負荷抵抗Ｒ１，Ｒ２とを相
互連結して構成される。
すものである。図Ｋ示すように、ＳＲＡＭは４個のトラ
ンジスタＱ１−Ｑ４と２つの負荷抵抗Ｒ１，Ｒ２とを相
互連結して構成される。
【０００４】図３の構成によるＳＲＡＭの動作は次の通
りである。まず、ｗｒｉｔｅ動作時、ワードラインＷ／
Ｌには電源電圧ＶＤＤが印加され、ビットラインＢＬに
は電源電圧ＶＤＤすなわち、臨界電圧Ｖｔｈが印加さ
れ、ビットラインＢＬバーには０Ｖの電圧が印加され
る。
りである。まず、ｗｒｉｔｅ動作時、ワードラインＷ／
Ｌには電源電圧ＶＤＤが印加され、ビットラインＢＬに
は電源電圧ＶＤＤすなわち、臨界電圧Ｖｔｈが印加さ
れ、ビットラインＢＬバーには０Ｖの電圧が印加され
る。
【０００５】ビットラインＢＬの電圧は、トランジスタ
Ｑ１を介してノードａに加え、ビットラインＢＬバーの
電圧は、トランジスタＱ２を介してノードｂに加えられ
る。ノードａ，ｂに加えられた電圧は、それぞれトラン
ジスタＱ４，Ｑ３のゲート電圧になる。したがって、ノ
ードａに印加されたビットラインＢＬの電圧ＶＤＤは、
トランジスタＱ４のゲート電圧になるので、トランジス
タＱ４はオン状態になり、ノードｂに印加されたビット
ラインＢＬバーの電圧０ＶはトランジスタＱ３のゲート
電圧になるので、トランジスタＱ３はオフ状態になる。
かくして一つのデータが貯蔵される。
Ｑ１を介してノードａに加え、ビットラインＢＬバーの
電圧は、トランジスタＱ２を介してノードｂに加えられ
る。ノードａ，ｂに加えられた電圧は、それぞれトラン
ジスタＱ４，Ｑ３のゲート電圧になる。したがって、ノ
ードａに印加されたビットラインＢＬの電圧ＶＤＤは、
トランジスタＱ４のゲート電圧になるので、トランジス
タＱ４はオン状態になり、ノードｂに印加されたビット
ラインＢＬバーの電圧０ＶはトランジスタＱ３のゲート
電圧になるので、トランジスタＱ３はオフ状態になる。
かくして一つのデータが貯蔵される。
【０００６】一方、待期状態においては、ノードａ，ｂ
に寄生的に形成されたコンデンサ成分に電荷が貯蔵され
ている。このときワードラインＷ／Ｌに０Ｖの電圧が加
えられるとトランジスタＱ３，Ｑ４のゲート電圧は０Ｖ
になりトランジスタＱ３，Ｑ４はオフになる。
に寄生的に形成されたコンデンサ成分に電荷が貯蔵され
ている。このときワードラインＷ／Ｌに０Ｖの電圧が加
えられるとトランジスタＱ３，Ｑ４のゲート電圧は０Ｖ
になりトランジスタＱ３，Ｑ４はオフになる。
【０００７】しかし、ノードａ，ｂのコンデンサ成分に
漏洩電流が存在するので、コンデンサ成分の電荷は徐々
に接地ＧＮＤに放電される。したがって漏洩電荷を供給
しなければ、ＳＲＡＭに貯蔵されたデータは消滅される
こととなる。この現像を防止するために、負荷抵抗
Ｒ１，Ｒ２は電源ＶＤＤと電荷が貯蔵されるノードａ，
ｂの間に連結され、これにより漏洩電荷が供給されて寄
生コンデンサ成分には一定量の電荷が保持される。
漏洩電流が存在するので、コンデンサ成分の電荷は徐々
に接地ＧＮＤに放電される。したがって漏洩電荷を供給
しなければ、ＳＲＡＭに貯蔵されたデータは消滅される
こととなる。この現像を防止するために、負荷抵抗
Ｒ１，Ｒ２は電源ＶＤＤと電荷が貯蔵されるノードａ，
ｂの間に連結され、これにより漏洩電荷が供給されて寄
生コンデンサ成分には一定量の電荷が保持される。
【０００８】また、リード動作状態においては、ワード
ラインＷ／Ｌに再度電源電圧ＶＤＤが印加され、この電
源電圧ＶＤＤはノードａ，ｂの電圧と、任意のビットラ
インＢＬ，ＢＬバー電圧として再配分される。この時ビ
ットラインＢＬ側は相対的に高電圧になり、ビットライ
ンＢＬバー側はトランジスタＱ２，Ｑ４を介して接地に
電荷が放電されるので相対的に低電圧になる。したがっ
てＳＲＡＭのデータリード動作はこのビットラインＢ
Ｌ，ＢＬバー間の電圧差を感知するものである。この時
ビットラインＢＬバー電圧はトランジスタＱ２，Ｑ４の
オン抵抗値により決められる。
ラインＷ／Ｌに再度電源電圧ＶＤＤが印加され、この電
源電圧ＶＤＤはノードａ，ｂの電圧と、任意のビットラ
インＢＬ，ＢＬバー電圧として再配分される。この時ビ
ットラインＢＬ側は相対的に高電圧になり、ビットライ
ンＢＬバー側はトランジスタＱ２，Ｑ４を介して接地に
電荷が放電されるので相対的に低電圧になる。したがっ
てＳＲＡＭのデータリード動作はこのビットラインＢ
Ｌ，ＢＬバー間の電圧差を感知するものである。この時
ビットラインＢＬバー電圧はトランジスタＱ２，Ｑ４の
オン抵抗値により決められる。
【０００９】そして、ノードｂの電圧は、トランジスタ
Ｑ４のオン抵抗値が小さくなるほど低く、トランジスタ
Ｑ２のオン抵抗値が大きくなるほどビットラインＢＬバ
ーの電圧影響を少なく受けるようになりリード動作状態
でデータが反転されることを効率的に防止する。
Ｑ４のオン抵抗値が小さくなるほど低く、トランジスタ
Ｑ２のオン抵抗値が大きくなるほどビットラインＢＬバ
ーの電圧影響を少なく受けるようになりリード動作状態
でデータが反転されることを効率的に防止する。
【００１０】図５は、従来の代表的なＳＲＡＭの断面図
で、これを参照してその製造工程を略述する。高抵抗を
有するシリコン基板５０上にイオンを注入した後拡散し
てＰ型ウェル５１，５２を形成する。ついでシリコン局
所酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ
ｌｉｃｏｎ（ＬＯＣＯＳ））工程を実施してトランジス
タ間の隔離のためのフィールド領域５３を形成した後、
Ｐ型ウエル５１，５２およびフィールド領域５３の全表
面にゲート酸化膜５４を成長する。ゲート酸化膜５４上
にポリシリコン層を蒸着した後、このポリシリコン層に
リソグラフィ工程及びエッチング工程を施してゲート電
極５５を形成する。
で、これを参照してその製造工程を略述する。高抵抗を
有するシリコン基板５０上にイオンを注入した後拡散し
てＰ型ウェル５１，５２を形成する。ついでシリコン局
所酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ
ｌｉｃｏｎ（ＬＯＣＯＳ））工程を実施してトランジス
タ間の隔離のためのフィールド領域５３を形成した後、
Ｐ型ウエル５１，５２およびフィールド領域５３の全表
面にゲート酸化膜５４を成長する。ゲート酸化膜５４上
にポリシリコン層を蒸着した後、このポリシリコン層に
リソグラフィ工程及びエッチング工程を施してゲート電
極５５を形成する。
【００１１】図示しないが、低濃度ドレイン構造のトラ
ンジスタを作製するために、ゲート電極５５の側面に側
壁を形成することもできる。そして各ゲート電極５４の
左右のＰ型ウエル５１，５２上にｎ型イオンを注入した
後拡散させてソース／ドレイン領域５６を形成する。露
出された全表面にわたって気相成長法（ＣＶＤ）法によ
り酸化膜５７を蒸着した後、この酸化膜５７上にリソグ
ラフィ工程及びエッチング工程を施してトランジスタ間
を連結するための相互接続線とソース／ドレイン領域５
６とが連結されるバリア接触を形成する。
ンジスタを作製するために、ゲート電極５５の側面に側
壁を形成することもできる。そして各ゲート電極５４の
左右のＰ型ウエル５１，５２上にｎ型イオンを注入した
後拡散させてソース／ドレイン領域５６を形成する。露
出された全表面にわたって気相成長法（ＣＶＤ）法によ
り酸化膜５７を蒸着した後、この酸化膜５７上にリソグ
ラフィ工程及びエッチング工程を施してトランジスタ間
を連結するための相互接続線とソース／ドレイン領域５
６とが連結されるバリア接触を形成する。
【００１２】全表面にわたってポリシリコン層をＣＶＤ
法で蒸着した後、リソグラフィ工程及びエッチング工程
を施して相互接続線５８を形成した後残存するポリシリ
コン層に相互接続線５８と反対導電型のイオンを注入し
て負荷抵抗５９を形成する。ホウ素リンシリケートガラ
ス（ＢＰＳＧ）層をＣＶＤ法により蒸着した後このＢＰ
ＳＧ層６０上にリソグラフィ工程及びエッチング工程を
施してソース／ドレイン領域５６にバリア接触を形成す
る。
法で蒸着した後、リソグラフィ工程及びエッチング工程
を施して相互接続線５８を形成した後残存するポリシリ
コン層に相互接続線５８と反対導電型のイオンを注入し
て負荷抵抗５９を形成する。ホウ素リンシリケートガラ
ス（ＢＰＳＧ）層をＣＶＤ法により蒸着した後このＢＰ
ＳＧ層６０上にリソグラフィ工程及びエッチング工程を
施してソース／ドレイン領域５６にバリア接触を形成す
る。
【００１３】ついで、アルミニウムをＣＶＤ法で蒸着し
た後、リソグラフィ工程及びエッチング工程を施してそ
の不必要な部分を除去してソース／ドレイン電極６１を
形成する。露出された全表面にわたってパシベーション
層としてＳｉ３Ｎ４膜６２を蒸着する。パシベーション
層上方にビットラインおよびワードラインが形成される
が、これらは本発明の特徴と関係ないので以下省略す
る。
た後、リソグラフィ工程及びエッチング工程を施してそ
の不必要な部分を除去してソース／ドレイン電極６１を
形成する。露出された全表面にわたってパシベーション
層としてＳｉ３Ｎ４膜６２を蒸着する。パシベーション
層上方にビットラインおよびワードラインが形成される
が、これらは本発明の特徴と関係ないので以下省略す
る。
【００１４】
【発明が解決しようとする課題】しかしながら、従来技
術は次のような限界がある。図５に示すように、従来の
ＳＲＡＭは、トランジスタのチャネル領域が水平方向に
形成される。この、チャネル領域は相互間最小の線幅以
上の間隔を維持しなければならないので、メモリセルの
大さを縮小するのには限界があった。その結果として所
望するチップの大さを得ることができず、ＳＲＡＭの高
集積化に応じることができなかった。本発明の目的は、
二重垂直チャネルを有するＳＲＡＭを提供するにある。
本発明の他の目的は、二重垂直チャネル構造を用いて一
つのメモリセル領域内に４個のトランジスタを形成させ
て高集積化が可能なＳＲＡＭの製造工程を提供するにあ
る。
術は次のような限界がある。図５に示すように、従来の
ＳＲＡＭは、トランジスタのチャネル領域が水平方向に
形成される。この、チャネル領域は相互間最小の線幅以
上の間隔を維持しなければならないので、メモリセルの
大さを縮小するのには限界があった。その結果として所
望するチップの大さを得ることができず、ＳＲＡＭの高
集積化に応じることができなかった。本発明の目的は、
二重垂直チャネルを有するＳＲＡＭを提供するにある。
本発明の他の目的は、二重垂直チャネル構造を用いて一
つのメモリセル領域内に４個のトランジスタを形成させ
て高集積化が可能なＳＲＡＭの製造工程を提供するにあ
る。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、表面内に所定の幅と厚さとを有
する第２導電型の第１不純物領域を有する第１導電型の
基板；前記基板上に形成され、前記第１不純物領域の中
心を通る垂直な線から水平方向にそれぞれ第１距離だけ
離れたところに位置され、それぞれの表面に所定の幅と
厚さとを有する第２導電型の第２不純物領域が形成され
ている第１導電型の第１層；前記第１層の上側に形成さ
れ、前記第１不純物領域の中心を通る垂直な線から水平
方向にそれぞれ第２距離だけ離されたところに位置さ
れ、それぞれの表面に所定の幅と厚さとを有する第２導
電型の第３不純物領域が形成されている第１導電型であ
る第２層；所定の幅を有し第１不純物領域の中心部分で
第１不純物領域から前記第２層表面まで垂直方向に延び
る接地電極；接地電極の左右方部分に接地電極と同一の
高さに形成される２個の第１電極；各第１電極と第２層
との間に第２層と同一の高さに形成された２個の第２電
極；前記接地電極と第２電極との間に形成され、第１電
極を他の部分より絶縁させるための第１絶縁領域；前記
第１電極と第２層の第１電極に面する内面との間に形成
され、第２電極を他の部分より絶縁させるための第２絶
縁領域；前記第１層の前記内面と反対側の外面に形成さ
れ、第２不純物領域と接触形成される２個の負荷抵抗；
前記第１層から各負荷抵抗の間に伸びるように形成され
る第３絶縁領域；を有する。
めに、本発明によれば、表面内に所定の幅と厚さとを有
する第２導電型の第１不純物領域を有する第１導電型の
基板；前記基板上に形成され、前記第１不純物領域の中
心を通る垂直な線から水平方向にそれぞれ第１距離だけ
離れたところに位置され、それぞれの表面に所定の幅と
厚さとを有する第２導電型の第２不純物領域が形成され
ている第１導電型の第１層；前記第１層の上側に形成さ
れ、前記第１不純物領域の中心を通る垂直な線から水平
方向にそれぞれ第２距離だけ離されたところに位置さ
れ、それぞれの表面に所定の幅と厚さとを有する第２導
電型の第３不純物領域が形成されている第１導電型であ
る第２層；所定の幅を有し第１不純物領域の中心部分で
第１不純物領域から前記第２層表面まで垂直方向に延び
る接地電極；接地電極の左右方部分に接地電極と同一の
高さに形成される２個の第１電極；各第１電極と第２層
との間に第２層と同一の高さに形成された２個の第２電
極；前記接地電極と第２電極との間に形成され、第１電
極を他の部分より絶縁させるための第１絶縁領域；前記
第１電極と第２層の第１電極に面する内面との間に形成
され、第２電極を他の部分より絶縁させるための第２絶
縁領域；前記第１層の前記内面と反対側の外面に形成さ
れ、第２不純物領域と接触形成される２個の負荷抵抗；
前記第１層から各負荷抵抗の間に伸びるように形成され
る第３絶縁領域；を有する。
【００１６】上記の他の目的を達成するために、本発明
によれば、第１導電型の基板表面内に第１ソース／ドレ
イン領域の機能を果たす所定の幅と厚さとを有する第２
導電型の第１不純物領域を形成するステップ；前記基板
上に第１導電型の第１層を所定の厚さで形成するステッ
プ；第１層の表面内に所定の厚さを有する第２導電型の
第２不純物領域を形成するステップ；第１層上に第１導
電型の第２層を所定の厚さで形成するステップ；第２層
の表面に所定の幅と厚さとを有する第２導電型の第３不
純物領域を、その垂直方向位置が前記第１不純物領域の
ものと一致するように形成するステップ；残存する第３
不純物領域の両端部が第３ソース／ドレイン領域にな
り、残存する第２層の両方端部が第１垂直チャネル領域
になるように、前記第３不純物領域の中心を基準として
第３不純物領域より小さい幅を有する第１トレンチを第
２不純物領域の表面まで形成するステップ；前記第１ト
レンチの両側面部分にそれぞれ第１ゲート電極を形成し
た後、この第１ゲート電極の周囲に、この第１ゲート電
極を他の領域より電気的に絶縁させるための第１絶縁領
域を形成するステップ；残存する第２不純物領域の両端
部が第２ソース／ドレイン領域になり、残存する第１層
の両方端部が第２垂直チャネル領域になるように、残存
する第１トレンチの底面を幅として第１不純物領域の表
面まで第２トレンチを形成するステップ；前記第２トレ
ンチの両側面にそれぞれ第２ゲート電極を形成した後、
この第２ゲート電極の周囲に、この第２ゲート電極を他
の領域より電気的に絶縁させるための第２絶縁領域を形
成するステップ；第２トレンチ領域の残存する中心部位
に対応する第２絶縁領域の間に接地電極を形成するステ
ップ；セルとセルとの間に対応する前記第２層の領域
に、第３トレンチを形成するステップ；第３トレンチの
両側面にそれぞれ第３絶縁領域と、前記第１層と接触す
る負荷抵抗とを順次形成するステップ。
によれば、第１導電型の基板表面内に第１ソース／ドレ
イン領域の機能を果たす所定の幅と厚さとを有する第２
導電型の第１不純物領域を形成するステップ；前記基板
上に第１導電型の第１層を所定の厚さで形成するステッ
プ；第１層の表面内に所定の厚さを有する第２導電型の
第２不純物領域を形成するステップ；第１層上に第１導
電型の第２層を所定の厚さで形成するステップ；第２層
の表面に所定の幅と厚さとを有する第２導電型の第３不
純物領域を、その垂直方向位置が前記第１不純物領域の
ものと一致するように形成するステップ；残存する第３
不純物領域の両端部が第３ソース／ドレイン領域にな
り、残存する第２層の両方端部が第１垂直チャネル領域
になるように、前記第３不純物領域の中心を基準として
第３不純物領域より小さい幅を有する第１トレンチを第
２不純物領域の表面まで形成するステップ；前記第１ト
レンチの両側面部分にそれぞれ第１ゲート電極を形成し
た後、この第１ゲート電極の周囲に、この第１ゲート電
極を他の領域より電気的に絶縁させるための第１絶縁領
域を形成するステップ；残存する第２不純物領域の両端
部が第２ソース／ドレイン領域になり、残存する第１層
の両方端部が第２垂直チャネル領域になるように、残存
する第１トレンチの底面を幅として第１不純物領域の表
面まで第２トレンチを形成するステップ；前記第２トレ
ンチの両側面にそれぞれ第２ゲート電極を形成した後、
この第２ゲート電極の周囲に、この第２ゲート電極を他
の領域より電気的に絶縁させるための第２絶縁領域を形
成するステップ；第２トレンチ領域の残存する中心部位
に対応する第２絶縁領域の間に接地電極を形成するステ
ップ；セルとセルとの間に対応する前記第２層の領域
に、第３トレンチを形成するステップ；第３トレンチの
両側面にそれぞれ第３絶縁領域と、前記第１層と接触す
る負荷抵抗とを順次形成するステップ。
【００１７】
【実施例】図１は、本発明の一実施例によるＳＲＡＭの
断面を示すものである。図示のように、本ＳＲＡＭは表
面のメモリセル領域にｎ＋型の第１不純物領域２を有す
るＰ型基板１を有する。このＰ型基板１上の第１不純物
領域２の中心線の両側に所定の第１距離をおいて２個の
第１層としての第１エピタキシャル層３，３ａが形成さ
れている。これらのエピタキシャル層の表面にｎ＋型の
第２不純物領域４，４ａが形成される。この第１エピタ
キシャル層３，３ａ上に第１不純物領域２の中心線の両
側に所定の第２距離をおいて２個の第２層としてのＰ型
第２エピタキシャル層５，５ａが形成され、それらの表
面にさらにｎ＋型の第３不純物領域６，６ａが形成され
ている。第１不純物領域２の中心部位に第２エピタキシ
ャル層５，５ａの表面から第１不純物領域２の表面まで
垂直に第１不純物領域２に接触するように接地電極７が
形成される。接地電極７の左右部分に第１不純物領域２
表面まで所定の幅を持った２個の第１ゲート電極８，８
ａが垂直形成される。各第１ゲート電極８，８ａの左右
の外側部分にそれぞれ第２不純物領域４，４ａの表面ま
で所定の幅を持った２個の第２ゲート電極９，９ａが垂
直形成される。第１ゲート電極８，８ａを他の部分より
絶縁させるための接地電極７と各第２ゲート電極との間
に２個の第１絶縁領域１０，１０ａを形成させてある。
さらに各第２エピタキシャル層５，５ａの内面と第１絶
縁領域１０，１０ａとの間に第２ゲート電極９，９ａを
絶縁させるための第２絶縁領域１１，１１ａを形成す
る。また各第２エピタキシャル層５，５ａの外面には所
定の厚さで２個の第３不純物領域１２，１２ａを形成さ
せている。最後に負荷抵抗１３，１３ａが各第３不純物
領域１２，１２ａと隣接する他のセルとの隔離のための
隔離領域１４との間に形成される。この負荷抵抗１３，
１３ａは第２エピタキシャル層５，５ａの表面から第２
不純物領域４，４ａまでこの第２不純物領域４，４ａと
接触されるようにされている。
断面を示すものである。図示のように、本ＳＲＡＭは表
面のメモリセル領域にｎ＋型の第１不純物領域２を有す
るＰ型基板１を有する。このＰ型基板１上の第１不純物
領域２の中心線の両側に所定の第１距離をおいて２個の
第１層としての第１エピタキシャル層３，３ａが形成さ
れている。これらのエピタキシャル層の表面にｎ＋型の
第２不純物領域４，４ａが形成される。この第１エピタ
キシャル層３，３ａ上に第１不純物領域２の中心線の両
側に所定の第２距離をおいて２個の第２層としてのＰ型
第２エピタキシャル層５，５ａが形成され、それらの表
面にさらにｎ＋型の第３不純物領域６，６ａが形成され
ている。第１不純物領域２の中心部位に第２エピタキシ
ャル層５，５ａの表面から第１不純物領域２の表面まで
垂直に第１不純物領域２に接触するように接地電極７が
形成される。接地電極７の左右部分に第１不純物領域２
表面まで所定の幅を持った２個の第１ゲート電極８，８
ａが垂直形成される。各第１ゲート電極８，８ａの左右
の外側部分にそれぞれ第２不純物領域４，４ａの表面ま
で所定の幅を持った２個の第２ゲート電極９，９ａが垂
直形成される。第１ゲート電極８，８ａを他の部分より
絶縁させるための接地電極７と各第２ゲート電極との間
に２個の第１絶縁領域１０，１０ａを形成させてある。
さらに各第２エピタキシャル層５，５ａの内面と第１絶
縁領域１０，１０ａとの間に第２ゲート電極９，９ａを
絶縁させるための第２絶縁領域１１，１１ａを形成す
る。また各第２エピタキシャル層５，５ａの外面には所
定の厚さで２個の第３不純物領域１２，１２ａを形成さ
せている。最後に負荷抵抗１３，１３ａが各第３不純物
領域１２，１２ａと隣接する他のセルとの隔離のための
隔離領域１４との間に形成される。この負荷抵抗１３，
１３ａは第２エピタキシャル層５，５ａの表面から第２
不純物領域４，４ａまでこの第２不純物領域４，４ａと
接触されるようにされている。
【００１８】図１に示すように、接地電極７は、接地Ｇ
ＮＤに接続され、第３不純物領域６，６ａはそれぞれビ
ットラインＢＬ，ＢＬバーに連結され、第２ゲート電極
９，９ａはワードラインＷ／Ｌに連結され、負荷抵抗１
３，１３ａおよび第１ゲート電極８，８ａは電源ＶＤＤ
に連結される。ここで、符号１４はセルとの隔離のため
の隔離領域であり、例えば酸化膜として第２エピタキシ
ャル層５，５ａの表面から第１エピタキシャル層３，３
ａの内部まで形成される。上述のｎ＋において記号
「＋」は、比較的高濃度の不純物が注入されたものを示
す。
ＮＤに接続され、第３不純物領域６，６ａはそれぞれビ
ットラインＢＬ，ＢＬバーに連結され、第２ゲート電極
９，９ａはワードラインＷ／Ｌに連結され、負荷抵抗１
３，１３ａおよび第１ゲート電極８，８ａは電源ＶＤＤ
に連結される。ここで、符号１４はセルとの隔離のため
の隔離領域であり、例えば酸化膜として第２エピタキシ
ャル層５，５ａの表面から第１エピタキシャル層３，３
ａの内部まで形成される。上述のｎ＋において記号
「＋」は、比較的高濃度の不純物が注入されたものを示
す。
【００１９】第２不純物領域４，４ａは、トランジスタ
の共通ソース／ドレイン領域として使用される。第１不
純物領域２と第２不純物領域４，４ａとの間に位置する
第１エピタキシャル層３，３ａおよび第２不純物領域
４，４ａと第３不純物値域６，６ａ間に垂直方向に位置
する第２エピタキシャル層５，５ａがトランジスタの二
重垂直チャネルの役割をする。
の共通ソース／ドレイン領域として使用される。第１不
純物領域２と第２不純物領域４，４ａとの間に位置する
第１エピタキシャル層３，３ａおよび第２不純物領域
４，４ａと第３不純物値域６，６ａ間に垂直方向に位置
する第２エピタキシャル層５，５ａがトランジスタの二
重垂直チャネルの役割をする。
【００２０】図１において、第１ゲート電極８，８ａお
よび第２ゲート電極９，９ａは、ポリシリコンで形成さ
れ、接地電極７は金属物質で形成され、負荷抵抗１３，
１３ａはポリシリコンまたは金属物質で形成される。し
かし必ずこれらの物質に限定されず同一機能の他の物質
と代替が可能である。
よび第２ゲート電極９，９ａは、ポリシリコンで形成さ
れ、接地電極７は金属物質で形成され、負荷抵抗１３，
１３ａはポリシリコンまたは金属物質で形成される。し
かし必ずこれらの物質に限定されず同一機能の他の物質
と代替が可能である。
【００２１】上記した第１距離をａ，第２距離をｂ，接
地電極の幅をｃ，各第１ゲート電極の幅をｄ，各第１ゲ
ート電極の輻をｅ，各第１絶縁領域の幅をｆ，各第２絶
縁領域の幅をｇとすると、第１距離ａと第２距離ｂと
は、それぞれ式２ａ＝ｃ＋２ｄ＋４ｆと、式２ｂ＝ｃ＋
２ｄ＋４ｆ＋２ｅ＋２ｇで表現できる距離にすることが
望ましい。 第２不純物領域は、トランジスタの共通ソー
ス／ドレイン領域として用いることができるように、そ
の幅が第１不純物領域と第３不純物領域との幅より大き
く形成される。すなわち、第１不純物領域の幅をＷ １ 、
第２不純物領域の幅をＷ ２ 、第３不純物領舖の幡をＷ ３
とするとき、不等式Ｗ １ ＜Ｗ ３ ＜Ｗ ２ が成立するように
形成することが望ましい、また第１不純物領域の高さお
よび幅は、基板の高さおよび幅より小さく、第２不純物
領域の高さおよび幅は、第１層の高さおよび 幅より小さ
く、かつ第３不純物領域の高さおよび幅は、第２層の高
さおよび幅より小さくする。
地電極の幅をｃ，各第１ゲート電極の幅をｄ，各第１ゲ
ート電極の輻をｅ，各第１絶縁領域の幅をｆ，各第２絶
縁領域の幅をｇとすると、第１距離ａと第２距離ｂと
は、それぞれ式２ａ＝ｃ＋２ｄ＋４ｆと、式２ｂ＝ｃ＋
２ｄ＋４ｆ＋２ｅ＋２ｇで表現できる距離にすることが
望ましい。 第２不純物領域は、トランジスタの共通ソー
ス／ドレイン領域として用いることができるように、そ
の幅が第１不純物領域と第３不純物領域との幅より大き
く形成される。すなわち、第１不純物領域の幅をＷ １ 、
第２不純物領域の幅をＷ ２ 、第３不純物領舖の幡をＷ ３
とするとき、不等式Ｗ １ ＜Ｗ ３ ＜Ｗ ２ が成立するように
形成することが望ましい、また第１不純物領域の高さお
よび幅は、基板の高さおよび幅より小さく、第２不純物
領域の高さおよび幅は、第１層の高さおよび 幅より小さ
く、かつ第３不純物領域の高さおよび幅は、第２層の高
さおよび幅より小さくする。
【００２２】図２（ａ）〜（ｄ）図３（ｅ）〜（ｇ）は
本発明による二重垂直チャネルを有するＳＲＡＭの製造
工程を示す断面図である。まず、図２（ａ）に示すよう
に、Ｐ型基板２１が設けられる。図２（ｂ）に示すよう
に、Ｐ型基板２１上にホトレジスト２２をマスクとして
第１不純物領域を限定した後、Ｐ型基板２１のこの第１
不純物領域に該当する表面に高濃度のｎ型不純物を注入
してＰ型２１の表面内に、第１不純物領域２３を形成す
る。
本発明による二重垂直チャネルを有するＳＲＡＭの製造
工程を示す断面図である。まず、図２（ａ）に示すよう
に、Ｐ型基板２１が設けられる。図２（ｂ）に示すよう
に、Ｐ型基板２１上にホトレジスト２２をマスクとして
第１不純物領域を限定した後、Ｐ型基板２１のこの第１
不純物領域に該当する表面に高濃度のｎ型不純物を注入
してＰ型２１の表面内に、第１不純物領域２３を形成す
る。
【００２３】図２（ｃ）に示すように、ホトレジスト２
２を除去した後、Ｐ型基板２１の全表面上にＰ型の第１
エピタキシャル層２４を所定の厚さ成長させる。
２を除去した後、Ｐ型基板２１の全表面上にＰ型の第１
エピタキシャル層２４を所定の厚さ成長させる。
【００２４】ホトレジスト２５を用いて第１エピタキシ
ャル層２４の第１不純物領域２３の上方に該当する幅よ
り広い幅を限定し、この限定された表面にｎ型の高濃度
不純物を注入して第２不純物領域２６を形成する。この
第２不純物領域２６は、隣接するセルと共有することが
できるように、充分に広い幅で形成する、図２（ｄ）の
示すように、ホトレジスト２５を除去した後、第１エピ
タキシャル層２４の全表面にＰ型の第２エピタキシャル
層２７を成長させる。
ャル層２４の第１不純物領域２３の上方に該当する幅よ
り広い幅を限定し、この限定された表面にｎ型の高濃度
不純物を注入して第２不純物領域２６を形成する。この
第２不純物領域２６は、隣接するセルと共有することが
できるように、充分に広い幅で形成する、図２（ｄ）の
示すように、ホトレジスト２５を除去した後、第１エピ
タキシャル層２４の全表面にＰ型の第２エピタキシャル
層２７を成長させる。
【００２５】図２（ｂ）でのホトレジスト２２と同一の
パターンを有するホトレジスト２８を用いて第３不純物
領域を限定した後、高濃度のｎ＋型不純物を限定された
第２エピタキシャル層２７の表面に注入してｎ＋型の第
３不純物領域２９を図２（ｄ）に示すように形成する。
パターンを有するホトレジスト２８を用いて第３不純物
領域を限定した後、高濃度のｎ＋型不純物を限定された
第２エピタキシャル層２７の表面に注入してｎ＋型の第
３不純物領域２９を図２（ｄ）に示すように形成する。
【００２６】図３（ｅ）に示すように、第２エピタキシ
ャル層２７の表面内に形成された第３不純物領域２９上
にリソグラフィ工程及びエッチング工程を施して第３不
純物領域２９の両側の部分を残して除去する。この時、
エッチング工程は第１エピタキシャル層２４の表面内に
形成された第２不純物領域２６の表面まで施される。所
定の幅と第２エピタキシャル層２７の厚さと同一の厚さ
を有する第１トレンチ（ｔｒｅｎｃｈ）が第２エピタキ
シャル層２７内に形成される。残存する第３不純物領域
２９の両方部分は、ＳＲＡＭにおいてそれぞれ第１ソー
ス領域または第１ドレイン領域として使用される。第１
トレンチの側面および底面には、第２絶縁領域３０、例
えば酸化膜と第２ゲート電極３１、例えばポリシリコン
膜または金属を順次形成する。
ャル層２７の表面内に形成された第３不純物領域２９上
にリソグラフィ工程及びエッチング工程を施して第３不
純物領域２９の両側の部分を残して除去する。この時、
エッチング工程は第１エピタキシャル層２４の表面内に
形成された第２不純物領域２６の表面まで施される。所
定の幅と第２エピタキシャル層２７の厚さと同一の厚さ
を有する第１トレンチ（ｔｒｅｎｃｈ）が第２エピタキ
シャル層２７内に形成される。残存する第３不純物領域
２９の両方部分は、ＳＲＡＭにおいてそれぞれ第１ソー
ス領域または第１ドレイン領域として使用される。第１
トレンチの側面および底面には、第２絶縁領域３０、例
えば酸化膜と第２ゲート電極３１、例えばポリシリコン
膜または金属を順次形成する。
【００２７】図３（ｆ）に示すように、第２絶縁膜３０
と第２ゲート電極３１との形成により、幅が縮小された
第１トレンチの底面のみ乾式エッチング工程を施してそ
の縮小された第１トレンチの下方の第２不純物領域２６
及び第１エピタキシャル層２４を除去して第２トレンチ
を形成する。すなわち、乾式エッチング工程は基板２１
表面内に形成された第１不純物領域２３の表面まで施さ
れ、第２トレンチの幅は、第１トレンチの幅から第２絶
縁領域３０及び第２ゲート電極３１の幅を除いたもので
ある。また、中央部分が除去されて残った第２不純物領
域２６の両方部分は、第２ソース領域または第２ドレイ
ン領域として使用される。
と第２ゲート電極３１との形成により、幅が縮小された
第１トレンチの底面のみ乾式エッチング工程を施してそ
の縮小された第１トレンチの下方の第２不純物領域２６
及び第１エピタキシャル層２４を除去して第２トレンチ
を形成する。すなわち、乾式エッチング工程は基板２１
表面内に形成された第１不純物領域２３の表面まで施さ
れ、第２トレンチの幅は、第１トレンチの幅から第２絶
縁領域３０及び第２ゲート電極３１の幅を除いたもので
ある。また、中央部分が除去されて残った第２不純物領
域２６の両方部分は、第２ソース領域または第２ドレイ
ン領域として使用される。
【００２８】ついで、第２トレンチの側面及び底面に第
１絶縁領域３２、例えば酸化膜と、第１ゲート電極３
３、例えばポリシリコン膜または金属を順次形成した
後、乾式エッチング工程を施して第１ゲート電極３３の
底の部分及び各第１絶縁領域３２を除去して第１不純物
領域２３を露出させる。結果的に第１絶縁領域３２は２
つの絶縁領域に分けられる。同様に第１ゲート電極３３
も絶縁された２つの部分に分けられる。このとき第１絶
縁領域３２はそれぞれ第１ゲート電極３３の下にも配置
される。
１絶縁領域３２、例えば酸化膜と、第１ゲート電極３
３、例えばポリシリコン膜または金属を順次形成した
後、乾式エッチング工程を施して第１ゲート電極３３の
底の部分及び各第１絶縁領域３２を除去して第１不純物
領域２３を露出させる。結果的に第１絶縁領域３２は２
つの絶縁領域に分けられる。同様に第１ゲート電極３３
も絶縁された２つの部分に分けられる。このとき第１絶
縁領域３２はそれぞれ第１ゲート電極３３の下にも配置
される。
【００２９】この第１絶縁領域３２と第１ゲート電極３
３の形成によって幅が縮小された第２トレンチを絶縁材
３４、例えば酸化膜を充填した後、その絶縁材３４にリ
ソグラフィ工程及びエッチング工程を施して絶縁材３４
の中心部分を所定の幅だけ除去する。この時、乾式エッ
チング工程は基板２１の表面内に形成された第１不純物
領域２３の表面まで施す。したがって、第１ゲート電極
３３は、第１絶縁領域３２および縁領材３４により完全
絶縁される。この除去された絶縁材３４の中心部位に
は、接地電極３５、例えば金属を形成する。
３の形成によって幅が縮小された第２トレンチを絶縁材
３４、例えば酸化膜を充填した後、その絶縁材３４にリ
ソグラフィ工程及びエッチング工程を施して絶縁材３４
の中心部分を所定の幅だけ除去する。この時、乾式エッ
チング工程は基板２１の表面内に形成された第１不純物
領域２３の表面まで施す。したがって、第１ゲート電極
３３は、第１絶縁領域３２および縁領材３４により完全
絶縁される。この除去された絶縁材３４の中心部位に
は、接地電極３５、例えば金属を形成する。
【００３０】図３（ｇ）に示すように、各ＳＲＡＭセル
領域間に、負荷抵抗および第３絶縁領域ともなる隔離領
域を形成する。隔離領域の形成工程は次の通りである。
まず、セル間の第２エピタキシャル層２７の上にリソグ
ラフィ工程及び乾式エッチング工程を施して所定の幅を
有する第３トレンチを形成する。この乾式エッチング工
程は第２エピタキシャル層２７から第２不純物領域２６
の表面まで施される。そして第３トレンチの側面および
底面に、第３トレンチが全部充填されないように、所定
の厚さを有する絶縁膜３６、例えば酸化膜と、負荷抵抗
３７、例えば金属電極とを順次形成する。
領域間に、負荷抵抗および第３絶縁領域ともなる隔離領
域を形成する。隔離領域の形成工程は次の通りである。
まず、セル間の第２エピタキシャル層２７の上にリソグ
ラフィ工程及び乾式エッチング工程を施して所定の幅を
有する第３トレンチを形成する。この乾式エッチング工
程は第２エピタキシャル層２７から第２不純物領域２６
の表面まで施される。そして第３トレンチの側面および
底面に、第３トレンチが全部充填されないように、所定
の厚さを有する絶縁膜３６、例えば酸化膜と、負荷抵抗
３７、例えば金属電極とを順次形成する。
【００３１】ついで、第３トレンチの残存する底面上の
負荷抵抗３７に乾式エッチング工程を施して第４トレン
チを形成する。この乾式エッチング工程は、第１エピタ
キシャル層２４の内部の所定の厚さまで施される。この
第４トレンチの幅は絶縁膜３６の幅と負荷抵抗３７の幅
とを減算した値になる。第４トレンチ内には、酸化膜を
充填して隔離領域３８を完成する。
負荷抵抗３７に乾式エッチング工程を施して第４トレン
チを形成する。この乾式エッチング工程は、第１エピタ
キシャル層２４の内部の所定の厚さまで施される。この
第４トレンチの幅は絶縁膜３６の幅と負荷抵抗３７の幅
とを減算した値になる。第４トレンチ内には、酸化膜を
充填して隔離領域３８を完成する。
【００３２】
【発明の効果】以上説明した本発明によれば、次のよう
な効果が得られる。ＳＲＡＭのトランジスタを形成する
時、各トランジスタのチャネル領域を二重垂直の構造と
して形成するので、ＳＲＡＭのセル大さを大きく縮小す
ることができる。したがって、素子の高集積化にたいへ
ん有利である。
な効果が得られる。ＳＲＡＭのトランジスタを形成する
時、各トランジスタのチャネル領域を二重垂直の構造と
して形成するので、ＳＲＡＭのセル大さを大きく縮小す
ることができる。したがって、素子の高集積化にたいへ
ん有利である。
【図１】本発明によるＳＲＡＭ構造を示す断面図であ
る。
る。
【図２】本発明によるＳＲＡＭの製造工程を示す断面図
である。
である。
【図３】本発明によるＳＲＡＭの製造工程を示す断面図
である。
である。
【図４】通常的なＳＲＡＭの回路図である。
【図５】従来のＳＲＡＭ構造を示す断面図である。
１ Ｐ型基板 ２ 第１不純物領域 ３，３ａ 第１エピタキシャル層 ４，４ａ 第２不純物領域 ５，５ａ 第２エピタキシャル層 ６，６ａ 第３不純物領域 ７ 接地電極 ８，８ａ 第１ゲート電極 ９，９ａ 第２ゲート電極 １０，１０ａ 第１絶縁領域 １１，１１ａ 第２絶縁領域 １２，１２ａ 第３絶縁領域 １３，１３ａ 負荷抵抗 １４ 隔離領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (3)
- 【請求項１】 表面内に所定の幅と厚さとを有する第２
導電型の第１不純物領域を有する第１導電型の基板； 前記基板上に形成され、前記第１不純物領域の中心を通
る垂直な線から水平方向にそれぞれ第１距離だけ離れた
ところに位置され、それぞれの表面に所定の幅と厚さと
を有する第２導電型の第２不純物領域が形成されている
第１導電型の第１層； 前記第１層の上側に形成され、前記第１不純物領域の中
心を通る垂直な線から水平方向にそれぞれ第２距離だけ
離されたところに位置され、それぞれの表面に所定の幅
と厚さとを有する第２導電型の第３不純物領域が形成さ
れている第１導電型である第２層； 所定の幅を有し第１不純物領域の中心部分で第１不純物
領域から前記第２層表面まで垂直方向に延びる接地電
極； 接地電極の左右方部分に接地電極と同一の高さに形成さ
れる２個の第１電極；各第１電極と第２層との間に第２
層と同一の高さに形成された２個の第２電極前記接地電
極と第２電極との間に形成され、第１電極を他の部分よ
り絶縁させるための第１絶縁領域； 前記第１電極と第２層の第１電極に面する内面との間に
形成され、第２電極を他の部分より絶縁させるための第
２絶縁領域； 前記第１層の前記内面と反対側の外面に形成され、第２
不純物領域と接触形成される２個の負荷抵抗； 前記第１層から各負荷抵抗の間に伸びるように形成され
る第３絶縁領域；を含むことを特徴とする二重垂直チャ
ネルを有するＳＲＡＭ。 - 【請求項２】 第１導電型の基板表面内に第１ソース／
ドレイン領域の機能を果たす所定の幅と厚さとを有する
第２導電型の第１不純物領域を形成するステップ； 前記基板上に第１導電型の第１層を所定の厚さで形成す
るステップ； 第１層の表面内に所定の厚さを有する第２導電型の第２
不純物領域を形成するステップ； 第１層上に第１導電型の第２層を所定の厚さで形成する
ステップ； 第２層の表面に所定の輻と厚さとを有する第２導電型の
第３不純物領域を、その垂直方向位置が前記第１不純物
領域のものと一致するように形成するステップ； 残存する第３不純物領域の両端部が第３ソース／ドレイ
ン領域になり、残存する第２層の両方端部が第１垂直チ
ャネル領域になるように、前記第３不純物領域の中心を
基準として第３不純物領域より小さい幅を有する第１ト
レンチを第２不純物領域の表面まで形成するステップ； 前記第１トレンチの両側面部分にそれぞれ第１ゲート電
極を形成した後、この第１ゲート電極の周囲に、この第
１ゲート電極を他の領域より電気的に絶縁させるための
第１絶縁領域を形成するステップ； 残存する第２不純物領域の両端部が第２ソース／ドレイ
ン領域になり、残存する第１層の両方端部が第２垂直チ
ャネル領域になるように、残存する第１トレンチの底面
を輻として第１不純物領域の表面まで第２トレンチを形
成するステップ； 前記第２トレンチの両側面にそれぞれ第２ゲート電極を
形成した後、この第２ゲート電極の周囲に、この第２ゲ
ート電極を他の頷域より電気的に絶縁させるための第２
絶縁値舖を形成するステップ； 第２トレンチ領域の残存する中心部位に対応する第２絶
縁領域の間に接地電極を形成するステップ； セルとセルとの間に対応する前記第２層の領域に、第３
トレンチを形成するステップ： 第３トレンチの両側面にそれぞれ第３絶縁領域と、前記
第１層と接触する負荷抵抗とを順次形成するステップが
含まれることを特徴とするＳＲＡＭ製造工程。 - 【請求項３】 第３トレンチの底面を幅として第１層の
所定深さまで第４トレンチを形成するステップ； 第４トレンチ内にセルとセルとの間の隔離のための隔離
領域を形成するステップ； をさらに含むことを特徴とする前記請求項２に記載のＳ
ＲＡＭ製造工程。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR7702/1991 | 1991-05-13 | ||
| KR1019910007702A KR920022532A (ko) | 1991-05-13 | 1991-05-13 | 이중 수직 채널을 갖는 스태틱램 및 그 제조방법 |
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Publications (2)
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|---|---|
| JPH06151772A JPH06151772A (ja) | 1994-05-31 |
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Family
ID=19314364
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