JPS60140854A - 高抵抗素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高抵抗素子に関し、詳しくは所要面積の減少が
可能で、例えばスタティック形メモリセル等に好適な高
抵抗素子に関する。

〔発明の背景〕

第１図に示されたフリップフロップ形のスタティック形
メモリセルに用いられる高抵抗素子１゜２は、従来、第
２図に示すように基板３」二の５ｉＯ２４上に横形に形
成されていた。このように横形に形成された高抵抗素子
５では次のような欠点を有していた。

１）高抵抗部５の長さＱが短くなると、パンチスル現象
により高抵抗部両端の高濃度ｎ影領域６゜７間に大電流
が流れるため、メモリセルの消費電力が増大し、好まし
くない。この様子は第３図に示されており、測定された
例では高抵抗部の長さが４μｍ以下では電流が急激に増
大している（Ａ）。

従って、従来形の高抵抗素子は微細化するこ（２） とが困難であり、高集積メモリセルに適していない。

２）高抵抗素子が横形に形成されているため、電源線８
を拡散層や多結晶シリコン或いはアルミニウム等により
シリコン基板上に形成しなくてはならず、電源線の面積
が余分に必要になってくる。これはメモリセルの面積を
増大させることになり、高集積化上好ましくない。

３）高抵抗部上にはＰＳＧ膜やナイトライド膜等による
表面保護膜が形成されるため、界面準位や保護膜中の固
定電荷等の影響を受けやすく、さらに種々のプロセス条
件の影響を受けるため、高抵抗素子の抵抗値の特性は不
安定であり、その制御は難しい。

〔発明の目的〕

本発明の目的は上記従来技術の問題点を解決し、所要面
積が小さく、安定な電気的特性が得られる高抵抗素子を
提供することである。

〔発明の概要〕

上記目的を達成するため、本発明では、半導体（３） 基板内に深孔を形成し、その深孔側壁に絶縁膜を介して
高抵抗多結晶シリコンを被着して高抵抗素子を縦形に形
成し、かつ、」１記深孔底部で高抵抗多結晶シリコンを
半導体基板と接触させ、半導体基板から高抵抗素子に給
電することを特徴としている。

〔発明の実施例〕

以下、本発明の詳細な説明を実施例を用いて行なう。

実施例１ 第４図は本発明による縦形高抵抗素子の基本構造である
。同図において、ｎ形シリコン基板９の表面に深さ１〜
６μｍのｐ形つェル領域１ｏが形成されており、さらに
ＭＯ８Ｉ−ランジスタのドレイン領域となる高濃度ｎ影
領域１１が形成されている。上記ｐ形つェル１０をつき
抜けてｎ形シリコン基板９に達する深孔１２が形成され
ている。

深孔の側壁には厚さ５０〜１１０００ｎのＳｉＯ，膜等
の絶縁膜】３が形成されており、さらにその絶縁膜１３
側壁には、厚さ５０〜１．ＯＯＯｎｍの高抵抗（４） 多結晶シリコン１４が被着されている。高抵抗多結晶シ
リコン１４の底部は電源電圧にバイアスされているｎ形
シリコン基板９と接触しており、ｎ形基板９から高抵抗
多結晶シリコン１４へ給電できるようになっている。高
抵抗多結晶シリコン１４の上部にはｎ形高濃度領域１５
が形成されており、このｎ形高濃度領域１５と上記ドレ
イン領域１１とは配線１６とで接続されており、ｎ形シ
リコン基板９から高抵抗多結晶シリコン１４を通してド
レイン領域１１へ微小電流が供給されるようになってい
る。この微小電流によって、第１図に示されるメモリセ
ルのスタティック動作が可能となる。

第５図は高抵抗部の上部から見た平面図である。

シリコン深孔の寸法ｄは高集積化のためできるだけ小さ
い方が好ましく、例えば０．５〜１．０μｍの寸法にす
ることができる。高抵抗多結晶シリコン１７は絶縁膜１
３を介してシリコン深孔内に形成されているため、多結
晶シリコンの断面積は、シリコン深孔の大きさｄ、絶縁
膜１３の厚さ、及び（５） 多結晶シリコン１７の厚さで決まる。高抵抗多結晶シリ
コンを流れる微小電流は多結晶シリコン１７の断面積に
比例するため、上記深孔大きさ、絶縁膜及び多結晶シリ
コンの厚さで電流値を制御できる。シリコン深孔の大き
さと微小電流の関係は第３図の特性（Ｂ）に示されてい
る。従来構造に比べ、微小寸法領域で、１桁以上小さい
電流が得られるため、本発明による構造は高集積メモリ
セル実現に最適である。さらに微小電流■と多結晶シリ
コン膜厚Ｔｐｏｌｙの関係は第６図（Ａ）に示されてい
るが、多結晶シリコンの膜厚Ｔｐｏｌｙを小さくするほ
ど電流値■は減少する。一方、微小電流は第６図（Ｂ）
に示されているように、シリコン深孔が深くなるほど小
さくすることができる。なお、第４図において、多結晶
シリコン１４の内側にはＳｉＯ２膜１３が埋め込まれて
おり、高抵抗部表面を保護している。

実施例２ 本実施例では高抵抗多結晶シリコンとＭＯＳトランジス
タのドレイン拡散層どの接続方法に関す（６） るものである。この接続方法もメモリセルの面積を低減
する上で重要である。

第７図に示す実施例では、高抵抗多結晶シリコン１８と
ドレイン拡散層１９とはアルミニウム２０で接続されて
いる。高抵抗多結晶シリコン１８の上部は高濃度ｎ形１
５になっているため、アルミニウムとオーミック性の接
続が得られる。

第８図に示す実施例では、多結晶シリコン２１がドレイ
ン拡散層２２上にまで延びており、多結晶シリコン２１
が直接、ドレイン拡散層２２と接触している。この場合
、ドレイン拡散層上の多結晶シリコンはドレイン拡散層
とのオーミック接続を確保するため、高濃度ｎ形になっ
ている。

第９図に示す実施例では、シリコン深孔の側壁の絶縁膜
２３の上端がシリコン基板表面より下になっているため
、ＭＯＳトランジスタのドレイン拡散ｊ１２４の側面が
シリコン深孔側壁で露出しており、このシリコン深孔側
壁部で多結晶シリコン２５とドレイン拡散層２４とが接
触している。従って、本構造では多結晶シリコンとドレ
イン拡散（７） 層との接続のために、シリコン基板表面上で余分な面積
を必要とせず、本発明による高抵抗素子の面積低減に大
きく寄与する。

第１０図に示す実施例では、多結晶シリコン２６とドレ
イン拡散層２７との接続がＭＯＳトランジスタのゲート
電極の延長部２８を介して接続されている。このような
ゲート電極、トレイン拡散層、高抵抗の三者の接続は第
１図に示されるスタティックメモリの等価回路図の節点
Ｎ１及びＮ２に対応するものである。

第１１図に示される実施例では、第１０図の構造で説明
したゲート電極３２、ドレイン拡散層３０、高抵抗２９
の三者の接続をシリコン深孔内部で行ない、接続に要す
る面積を最小にしたものである。即ち、多結晶シリコン
２９は第１０図に示す実施例と同様にトレイン拡散層３
０とシリコン深孔側壁部で２９′部によって接続され、
さらに、多結晶シリコン２９とゲート電極３２とはシリ
コン深孔上部で接続されている。本構造においては、ゲ
ート電極の延長部３２の下部には５１０２（８） 膜等の絶縁膜３１が埋め込まれ、多結晶シリコン２９の
高抵抗部を保護している。さらに、多結晶シリコン２９
の上端部２９′はオーミック接続を確保するため、高濃
度ｎ形になっている。

実施例３ 本実施例はシリコン深孔内に形成された高抵抗多結晶シ
リコンと接触するシリコン基板の不純物濃度に関するも
のである。

第１２図はシリコン深孔底部での高抵抗多結晶シリコン
とシリコン基板との接触抵抗をシリコン基板不純物濃度
の関数として表わしたものである。

同図より、シリコン基板の不純物濃度が１０１１０１７
Ｃ以上の場合には低い接触抵抗が得られるため、シリコ
ン基板から給電されて高抵抗多結晶シリコンを流れる電
流は高抵抗多結晶シリコンの抵抗値によって決まる。し
かし、シリコン基板の不純物濃度が１０１″ＦＣ，４よ
り低い場合には、高抵抗結晶シリコンとシリコン基板と
の接触抵抗はきわめて高く、高抵抗多結晶シリコンを流
れる電流は前記接触抵抗が決められるが、この電流値は
小さすぎ（９） るため、ドレイン拡散層のリーク電流を余裕もって補償
するには不充分である。従って、この知見より、高抵抗
多結晶シリコンとシリコン深孔底部で接触するシリコン
基板の不純物濃度は１０１７−−３以上必要であること
がわかる。

第１３図は」１記必要条件を実現する実施例である。１
０１５〜］、　Ｑ　１７　ｃｔｎ−３の不純物濃度を有
する深さ２〜５μｍのＰ形つェル３３はｎ　／　ｎ＋エ
ピタキシャルウェハに形成されている。ここでエピタキ
シャルウェハの高濃度ＴＩ形基板３４の不純物濃度はｌ
　Ｏ”ｃｍ−”以上であり、低濃度ｎ形エピタキシャル
層３５は厚さ３〜１０μｍで不純物濃度は１０′４〜１
．０　”　ｍ−３である。シリコン深孔はｐ形つェル３
３をつき抜けて、高濃度ｎ形シリコン基板領域３４に達
している。従って、高抵抗多結晶シリコン３６はシリコ
ン深孔底部で高濃度ｎ影領域に接触することになる。

第１４図はＬ記必要条件を実現する他の実施例である。

高濃度ｎ形基板３７には不純物拡散速度の小さなひ素や
アンチモンが不純物としと添加さく１０） れている。一方、シリコン深孔のシリコン基板には不純
物拡散速度の太きなりんが１０１０ｌ７’以−Ｌ添加さ
れた高濃度ｎ影領域３８が形成されている。

このｎ影領域３８中のりんは形成プロセスでの熱処理に
よってシリコン深孔底部の方に拡散していき、高抵抗多
結晶シリコン３９と接触する。従って、本実施例では、
高濃度ｎ形シリコン基板３７に達するほどの深いシリコ
ン深孔を形成する必要がなくなり、シリコン深孔形成プ
ロセスが容易になる。

実施例４ 本実施例は本発明による高抵抗素子を用いたスタティッ
ク形メモリセルの平面レイアウトに関するものである。

第１５図は第７図で示したように高抵抗多結晶シリコン
、ドレイン拡散層及びグー１−電極の３者をアルミニウ
ムで接続した構造を有するスタティックメモリセルの平
面レイアウト図である。同図でシリコン深孔は４０．４
１と２ケ所形成されており、第１層目のアルミニウム配
線４２が、上記（１１） 接続用配線として用いられている。さらに、第１層目の
アルミニウム配線はグランド線４３としても用いられて
おり、グラ〉ド線の抵抗を低減して、スタティックメモ
リセルの動作を安定にしている。

ワード線４４は多結晶シリコンや金属シリサイド或いは
金属で形成されている。データ線４５は第２層目のアル
ミニウムで形成されており、配線下のＰ　Ｓ　Ｇ膜が厚
いため、データ線容量が小さくなり、メモリの高速化に
寄与する。

第１６図は、第１０図に示したように高抵抗多結晶シリ
コンとトレーｒン拡散層とがゲート電極によって接続さ
れた構造を有するスタティック形メモリセルの平面１ノ
−ｒアウト図である。この実施例ではゲート電極４Ｇが
接続用配線として用いられているため、第１５図に示し
た実施例と異なり、アルミニウム配ｊ席はデータ線４７
のみに用いられており、アルミニラｂ　］層構造でよい
。

第１５図、第１６図において、一点鎖線は拡散層、実線
はグー１−電極、破線はＡＱ第１Ｎ、点線はＡｆｌ第２
層、回はシリコン深孔、区は拡散層−（１２） ＡＱ第１層間電極孔、診℃はゲート電極−拡散層間接続
部を示す。

実施例５ 本実施例は本発明により高抵抗素子の製造プロセスに関
するものである。

第７図及び第１３図に示した構造を有する高抵抗素子の
製造プロセスを゛第１７図に示す。まず、１０１７　、
ｍ−３以上の不純物濃度を有するｎ形シリコン基板５０
」二に１０１４〜１０”６ｃｍ−３の不純物濃度で厚さ
３〜１０μｍの低濃度ｎ形エピタキシャルＩＷ５１を成
長させ１次に、１０″１′〜１０１７ｃｍ−３の不純物
濃度を有する深さ２〜５μｍのｐ形つェル５２をイオン
打ち込み及び熱拡散法により形成する（第１７図Ａ）。

その後、選択酸化法により０．３〜１．０μｍの厚さの
フィールド酸化膜５３を形成する（第１７図Ｂ）。次に
、酸化膜やホトレジスト膜等によるエツチングマスク５
４を用いて、シリコン基板にＰウェル５２をつき抜けて
高濃度ｎ形基板領域５０に達する深さを有する垂直なシ
リコン深孔５５を異方性ドライエツチングにより（１３
） 形成する（第１７図Ｃ）。次に、５ｉ０２５６を６００
〜１０００°Ｃの高温での化学気相成長法（ＣＶＤ法）
により５０　ｎ　ｍ〜］、　ＯＩｔ　ｒｎの厚さ形成す
る（第１７図Ｄ）。ここで高温でのＣＶＤ法によりＳｉ
○、膜を形成するのはシリコン深孔内での５ｉ０２膜の
良い被覆性を得るためである。

なお、シリコン深孔内に熱酸化法により５ｉｎ２膜も形
成できるが、熱酸化時の５ｉｎ２膜体積膨張によりシリ
コン深孔周辺の応力が大きくなり、結晶欠陥が発生する
危険性があるため、−に記ＣｖＤ法が好ましい。次に、
異方性の強いドライエツチングにより、ＣＶ　Ｉ）法で
形成した５ｉｎ２膜をエツチングすると、シリコン基板
表面−にの５ｉｎ２膜及びシリコン深孔底面の５ｉ０２
膜がエツチングされ、シリコン深孔側壁部にのみＳｉ○
、膜５７が残る。（第１７図Ｅ）。次に、厚さ５０ｎｒ
ｎ□〜１．０μＴｎの高抵抗の多結晶シリコン５８及び
Ｓ　Ｉ　’−）　２膜５９をＣＶ　Ｔ’）法で被着する
（第１７図Ｆ）。その後、異方性の強いドライエツチン
グで高抵抗多結晶シリコン５８、Ｓｉｎ２（１４） 膜５９をエツチングするとシリコン深孔内には膏高抵抗
多結晶シリコン６０と５ｉ０２膜６１が埋め込まｉする
（第１７図Ｇ）。その後、シリコン基板表面をエツチン
グにより露出し、厚さ５０−］００ｎｍの薄いゲート絶
縁膜６２、多結晶シリコンやシリサイド或いは金属によ
るゲート電極６３を形成した後、りんやひ素のｎ形不純
物を１０　′５〜１０１８ｃｍ−２イオン打ち込みし、
９００〜１０００℃の温度でアニールしてＭＯＳトラン
ジスタのソース、ドレイン領域６４を形成する（第１７
図Ｈ）。最後に、ＰＳＧ膜６５を被着した後、コンタク
１〜孔を開け、アルミニウム電極６６を形成する（第１
７図Ｉ）。なお１本発明による高抵抗素子をＣＭＯＳプ
ロセスで形成した場合には第１７図（、■）に示すよう
な構造となる。同図にはｐチャネルＭＯ８＋−ランジス
タロ７、ｎチャネルＭＯＳトランジスタ６８及び高抵抗
素子を名むスタティックメモリセル６９が示されている
。なお、同図で７０はＮウェル、７１は高濃度ｐ膨拡散
層である。

（１５） 第１８図は第９図に示した構造の製造プロセス主工程を
示したものである。シリコン深孔形成及び５ｉｎ２膜７
２の被着工程までは第１７図と同じであるが（第１８図
Ａ）、その後、異方性の強いエツチングにより５ｉｎ２
膜７２をエツチングして、シリコン深孔側壁にシリコン
面７３が露出するまで５ｉｎ２膜７２を除去する。その
後、高抵抗多結晶シリコン７４及び５ｉｎ２膜７５を第
１７図で述べた方法でシリコン深孔内に埋め込む（第１
８図Ｂ）。このような方法により、高抵抗多結晶シリコ
ン７４はシリコン深孔側壁部でドレイン拡散層７６と接
触することになる。

以上実施例】から実施例５まで述べた内容は第１９図（
Ａ、）に示したような高抵抗素子構造、即ちシリコン深
孔７７の内部に高抵抗多結晶シリコン７８が針状に形成
されている構造にも適用することができる。この構造で
は第１９図（Ｂ）に平面図を示すように、高抵抗多結晶
シリコン７８は５ｉｎ２膜７９を介してシリコン深孔中
心部に針状に埋め込まれている。

（１６） 実施例６ 本実施例は前記実施例で述べた高抵抗素子にさらにゲー
ト電極を形成し、高抵抗素子を流れる微小電流を制御し
やすくした構造に関するものである。

第２０回は本実施例のスタティック形メモリセルの等価
回路である。このメモリセルでは、高抵抗８１．８２に
は絶縁膜を介してゲート電極８３゜８４が形成されてお
り、このゲート電極８３゜８４はそれぞれ節点Ｎ３．Ｎ
４に接続されている。

このような構造では高抵抗を流れる微小電流はグー１〜
電極によって精密に制御される。

さらに、高エネルギーを有するアルファ粒子等によって
発生したキャリヤが節点３に入って節点３の電位が低下
しても、瞬時に高抵抗８１を通じて電流が供給され、節
点３の電位は回復し、メモリ動作は損われないという特
徴が本メモリセルには存在する。

第２１図は本実施例の高抵抗素子断面構造を示すもので
ある。同図において高抵抗多結晶シリコ（１７） ン８５の表面には厚さ１０〜２００ｎｍの薄いゲート絶
縁膜８６が形成されており、さらに多結晶シリコン等の
ゲート電極８７が形成されている。

８８はＭＯＳ）−ランジスタのドレイン拡散層である。

実施例７ 本実施例は高抵抗素子をさらにｐチャネル形ＭｏＳトラ
ンジスタとしても使用して、ｎチャネル形の駆動ＭＯＳ
トランジスタと組み合わせて、相補ＭＯ３＋−ランジス
タ構成によるスタティックメモリセルを実現するもので
ある。

第２２図は本実施例の素子構面構造を示すものである。

同図において、深孔に埋め込まれた高抵抗多結晶シリコ
ン８９の上下には高濃度ｐ影領域９０．９１が形成され
ており、下端の高濃度ｐ影領域の下のシリコン基板には
同じく高濃度Ｐ影領域９２が形成されている。さらに、
高濃度ｐ影領域９２は高濃度ｎ形基板９３に接している
ため、９２．９３の面領域で耐圧が非常に低いツェナー
ダイオードが形成されており、そのダイオードの（１８
） 逆方向の抵抗は高抵抗多結晶シリコン８９の抵抗値より
もはるかに小さく、基板９３から供給される電流値は高
抵抗多結晶シリコンによって決定される。さらに、高抵
抗多結晶シリコン８９の表面にはゲート絶縁膜９４およ
びｐ形多結晶シリコン等によるゲート電極９５が形成さ
れているため、深孔内の高抵抗多結晶シリコンはｐチャ
ネル形ＭＯＳトランジスタとしても動作している。

第２３図は本実施例による高抵抗素子を用いたスタティ
ック形メモリセルの等価回路である。高抵抗８９とゲー
ト電極９５によるｐチャネル形Ｍ’ＯＳトランジスタの
上部にはツェナーダイオード９６が接続されており、さ
らに下部にはｎチャネル形の駆動ＭＯＳトランジスタＴ
ｒ５が接続されている。このメモリセルは相補形ＭＯＳ
トランジスタ構成となっているため、その動作は雑音に
対しても強いという特徴を有している。

〔発明の効果〕

以上述べたように、本発明によれば、高集積化が可能な
スタティック形メモリセルに好適な高低（１９） 抗素子が実現できる。

【図面の簡単な説明】

第１図、第２０図、第２３図は高抵抗素子を用いたスタ
ティック形メモリセルの等価回路図、第２図は従来形高
抵抗素子の断面構造図、第３図。 第６図、第１２図は高抵抗素子の特性図、第４図。 第７図、第８図、第９図、第１０図、第１１図。 第１３図、第１４図、第１９図、第２１図、第２２図は
本発明による実施例の断面構造図、第５図、第１５図、
第１６図は本発明の実施例の平面図、第１７図、第１８
図は実施例の製作工程図である。 １．２，８］、８２・・・高抵抗、３，９・・・シリコ
ン基板、４，１３，２３，３ｔ、５３，５６，５７゜５
９．６１，６２，６５，７２，７５，７９゜８６．９４
・・・絶縁膜、６，７，１５．２９’・・・高濃度ｎ形
多結晶シリコン、５，１４，１７，１８゜２１．２５，
２６，２９，３６，３９，５８゜６０．７４，７８．＆
５，８７．８９・・・高抵抗多結晶シリコン、１０，３
３，５２・・・Ｐ形つェル、（２０） ７０・・・ｎ形つェル、１１，１９，２２，２４゜２７
．３０，６４，７６．８８・・・ドレイン拡散層、１６
・・・配線、２０．２８．６６・・・金属電極、３２゜
６３．８３，８４．９５・・・ゲート電極、３５゜５１
・・・低濃度ｎ影領域、３４，３７．３８，５０゜９３
・・・高濃度ｎ影領域、６７・・・ｐチャネルＭＯ８１
〜ランジスタ部、６８・・・ｎチャネルＭｏＳトランジ
スタ部、６９・・・高抵抗素子部、７３・・・深い溝側
壁部、７１，９０．９１．９２・・・高濃度ｐ影領域、
（２１） −２５５− ミ　Ｑ　５ Ａｂ’ｉ燭−一一栗匈）− ％　１２　ロ 第７３図　第１４図 不　１５　図 １−一一一一７（＼−−−−−１ ■　ｌ乙　図 ７ 第　２θ　図 ￥　２１　図 不　２２　ロ 藁２３図

Claims (1)

1. 【特許請求の範囲】 ■、第１の導電形の半導体基板表面に形成された深孔の
   内側の側壁にのみ絶縁物を被着し、該深孔的絶縁膜側壁
   に高抵抗多結晶シリコンを薄膜状に被着して垂直方向に
   抵抗路が形成されており、該深孔は上記半導体基板表面
   に形成された第２導電形の不純物拡散層領域をつき抜け
   て上記半導体基板に達しており、上記深孔内の高抵抗多
   結晶シリコンが上記半導体基板と上記深孔底部で接触し
   ており、電源電圧に印加された上記半導体基板から上記
   高抵抗多結晶シリコンに給電されることを特徴とする高
   抵抗素子。 ２、上記高抵抗素子はスタティック形メモリセルの負荷
   素子で、絶縁ゲート電界効果トランジスタのドレイン領
   域内に形成され、かつ高抵抗素子と上記ドレイン領域と
   が接続されていることを特徴とする特許請求の範囲第１
   項記載の高抵抗素子。 （１）