KR910004504B1 - 스페이스 윌 옥사이드를 이용한 dram셀의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 abstract description 9
- 210000004027 cell Anatomy 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- AHKZTVQIVOEVFO-UHFFFAOYSA-N oxide(2-) Chemical compound [O-2] AHKZTVQIVOEVFO-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H10B12/03—Making the capacitor or connections thereto
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Abstract
내용 없음.
Description
제 1 도는 DRAM셀의 등가회로도.
제 2 도는 종래의 DRAM셀의 제조방법을 설명하기위한 각 공정별 수직단면도.
제 3 도는 이 발명의 DRAM셀의 제조방법을 설명하기 위한 각 공정별 수직단면도이다.
* 도면의 주요부분에 대한 부호의 설명
21 : 트렌치 마스크층 22 : 실리콘기판
23 : 스페이스 월 옥사이드 24 : 커패시티 절연층
25 : 스토리지 폴리 26 : 확산영역
27 : 패드 옥사이드 28 : 나이트라이드
29 : 콘택 홈 30 : 필드 옥사이드
31 : 브리지 폴리 32 : 게이트 옥사이드
33 : 게이트 폴리 34 : 메탈
35 : 확산영역 36 : 제 1 트렌치
38 : 제 2 트렌치
이 발명은 반도체 장치의 제조방법에 관한 것으로, 특히, 트렌치형 DRAM 셀에서의 트렌지스터와 커패시터를 연결시키기 위한 브리지 폴리를 쉽게 형성할 수 있는 스페이스 월 옥사이드(Space Wall Oxide)를 이용한 DRAM셀의 제조방법에 관한 것이다.
DRAM셀은 전원이 공급되고 있다 하더라도 일정시간내 주기적으로 리플레쉬시켜 주어야 하는 단점을 지니고 있지만 셀딩 가격이 저렴하고 고집적화가 가능하여 대용량 메모리에 널리 사용되고 있다. 이러한 DRMA셀은 1개의 트렌지스터와 1개의 커패시터로 구성되며, 이에대한 등가회로를 제 1 도에서 도시하고 있다.
제 2 도는 종래의 DRAM셀의 제조방법의 각 공정별 수직단면도를 나타낸 것으로 이를 설명하면 다음과 같다.
A) P형의 반도체 기판(12) 소정부분에 커패시터를 형성하기 위한 트렌치(13)를 형성한 후 커패시터용 트렌치(13)에 확산영역(5)을 형성한다.
그 다음, 상기 트렌치(13)내부의 전표면에 옥사이드를 형성하고 스토리지 폴리(4)를 채운후 이를 평탄화 한다. 이후 옥사이드(2)를 기르고 필드영역을 한정하여 나이트 라이드(1)를 씌운다.
B) 필드 옥사이드(6)를 기른다음, 이후의 공정에서 형성될 트렌지스터의 확산영역(n+ 소오스 영역)과 스트로지 폴리(4)를 연결시키기 위해 옥사이드(2)를 일부 식각하여 개구(7)를 형성한다.
C) 폴리 실리콘을 도포한후 이를 한정식각하여 커패시터와 트렌지스터를 연결하게 될 브리지 폴리(8)를 형성한다.
D) 이후 워드라인용 게이트 포리(9)와 소오스 및 드레인 확산영역(11)을 형성하고 비트라인용 메탈(10)를 형성한다.
이와같은 공정을 통하여 제조되는 종래의 DRAM셀에서는 커패시터용 스토리지 폴리(4)와 트렌지스터용 확산영역(11)을 연결시켜주기 위한 브리지 폴리(8)가 실리콘 기판 표면 위로 돌출되므로, 그 이후에 따르는 절연막 형성 공정등에서 토폴로지(topology)가 나빠진다. 또한, 개구(7)와 브리지 폴리(8)를 위한 각각의 마스크 작업이 필요하기 때문에 작업성이 저하되고, 게이트 폴리(9)와 브리지 폴리(8) 사이의 간격을 적당히 유지해 주어야 함으로 셀의 면적이 커지게 되는 문제점이 있었다.
이 발명은 이와같은 점을 감안하여 인출한 것으로, 실리콘 기판의 표면과 트렌지스터 및 커패시터 연결용 브리지 폴리의 표면이 평탄을 이루도록 함으로써 브리지 폴리 사이의 간격을 줄일 수 있고, 식각시의 스트링거(stringer)및 토폴리지를 개선할 수 있는 스페이스 월 옥사이드를 이용한 DRAM셀의 제조방법을 제공하는 것을 목적으로 한 것이다.
이 발명의 특징은 트렌치 상부에 스페이스 월 옥사이드를 형성하고, 이 스페이스 월 옥사이드를 에치백하여 콘택홈을 형성하고, 콘택홈에 브리지 폴리를 형성하는 연속공정을 통하여 커패시터의 스토리지 폴리와 트렌지스터의 소오스 영역이 연결되게 함으로써 DRAM셀이 간단하게 제조된다는데 있다. 이하. 첨부도면에 따라 이 발명에 따른 DRAM셀의 제조방법을 설명한다.
제 3 도에서, A) P형의 실리콘 기판(22)위에 옥사이드등으로 이루어진 트렌치 마스크 층(21)을 씌우고 상기 실리콘 기판(22)을 2000~3000 Å정도로 에칭 제 1 트렌치(36)를 형성한다.
B) 상술한 구조의 전표면에 옥사이드를 4000~5000 Å으로 데포지션한후 이방성으로 에치백하여 상기 제 1 트렌치(36)의 측면에 스페이스 월 옥사이드(23)를 형성한다.
C) 상기 실리콘 기판(22)의 노출된 부분을 계속 식각하여 제 2 트렌치(38)을 형성한후 이 제 2 트렌치 내부표면에 P+확산영역(26)과 커패시터 절연층(24)을 헝성한다. 그 다음, 상기 제 1 및 제 2 트렌치(36) (38)의 내부에 스토리지 폴리(25)를 형성한 다음. 상기 스토리지 폴리(25)를 실리콘 기판(22)과 평탄화시킨다. 여기에 패드 옥사이드(27)를 기른후 나이트라이드(28)로 분리층이 형성될 부분을 패터닝 한다.
D) LOCOS' 방법으로 필드 옥사이드(30) 를 형성한 다음 트렌치 상부의 스페이스 월 옥사이드(23)를 에치백하여 콘택홈(29)을 형성한다.
E) 상기 콘택홈(29)에 폴리를 데포지션하여 브리지 폴리(31)를 형성하고, 그 위에 게이트 산화막(32)을 기른다.
F) 워드라인용 게이트 폴리(35)를 형성한후 통상의 방법에 의해 트렌지스터의 소오스 및 드레인 영역이 되는 N+화산영역(35)을 형성한다. 이때, 상기 브리지 폴리(31)도 불순물이 도핑되어 N+형이 되고, 필드산화막(30)에 의해 소자들이 형성되지 않는 영역은 불순물이 도핑되는것을 방지한다. 그 다음 Al등의 금속으로 비트라인용 메탈을 형성한다.
이상에서 설명한 바와같은 공정을 통하여 DRAM셀을 제조할 경우, 콘택홈을 형성하기 위한 별도의 마스크 작업이 불필요하게 되므로 작업성이 향상되며, 브리지 폴리가 실리콘 기판 내부에 형성됨에 따라 돌출부위가 발생되지 않으므로 셀 표면의 토폴로지가 좋아지고 또한 브리지 폴리 식각시 발생되는 스트링거가 나타나지 않게 되는 특유의 효과가 나타나게 된다.
Claims (2)
- 트렌치형 DRAM셀의 제조방법에 있어서, 제 1 도전형의 반도체 기판의 소정부분에 제 1 트렌치를 형성하는 제 1공정과, 상기 제 1 트렌치의 측면에 스페이스 월 옥사이드를 형성하는 제 2 공정과, 상기 제 1 트렌치를 깊게 파서 제2트렌치를 형성하는 제 3 공정과, 상기 제 2 트렌치의 측면과 저면에 제 1 도전형의 확산층을 형성하는 제 4 공정과, 상기 제 2 트렌치의 내부표면에 절연층 형성하는 제 5 공정과, 상기 제 1 및 제 2 트렌치의 내부에 전극을 형성하는 제 6 공정과, 상기 전극의 일부를 포함하는 소자분리산화막을 형성하는 제 7 공정과, 상기 소자분리산화막의 반대쪽에 형성되어 있는 스페이스 월 옥사이드를 제거하는 제 8 공정과, 상기 스페이스 월 옥사이드가 제거된 부분에 브리지 폴리를 형성하는 제 9 공정과, 상기 반도체 기판의 표면에 게이트 폴리를 형성하는 제 10 공정과, 상기 게이트 폴리의 양측 반도체 기판에 제 2 도전형의 불순물이 고농도로 도핑된 소오스 및 드레인 영역을 형성하는 제 11 공정으로 이루어짐을 특징으로 하는 스페이스 월 옥사이드를 이용한 DRAM셀의 제조방법.
- 제 1 항에 있어서, 제 11 공정은, 소오스 및 드레인 영역을 형성할 때 브리지 폴리를 제 2 도전형의 불순물이 고농도로 동시에 도핑함을 특징으로 하는 스페이스 월 옥사이드를 이용한 DRAM셀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880004647A KR910004504B1 (ko) | 1988-04-23 | 1988-04-23 | 스페이스 윌 옥사이드를 이용한 dram셀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880004647A KR910004504B1 (ko) | 1988-04-23 | 1988-04-23 | 스페이스 윌 옥사이드를 이용한 dram셀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890016663A KR890016663A (ko) | 1989-11-29 |
| KR910004504B1 true KR910004504B1 (ko) | 1991-07-05 |
Family
ID=19273812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880004647A KR910004504B1 (ko) | 1988-04-23 | 1988-04-23 | 스페이스 윌 옥사이드를 이용한 dram셀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910004504B1 (ko) |
-
1988
- 1988-04-23 KR KR1019880004647A patent/KR910004504B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890016663A (ko) | 1989-11-29 |
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