KR910002040B1 - 고집적화용 반도체 기억소자 및 그의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 반도체 기억소자의 수직단면도.
제2도는 본 발명 반도체 기억소자의 수직단면도.
제3도는 본 발명 반도체 기억소자의 제조방법을 설명하기 위한 각 공정별 기억소자의 수직단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 3, 12 : 산화막 2, 13 : 질화막
4 : 제1트렌치(트렌치 상부) 5, 8 : 절연막
6 : 제2트렌치 7 : 불순물 확산영역
9, 11, 17 : 다결정 실리콘 10, 14 : PR(포토레지스트)
15 : 필드산화막 16 : 게이트산화막
18 : 소오스 및 드레인 영역
본 발명은 반도체 기억소자 특히 DRAM셀의 특성이 향상되고 고집적화를 이룩할 수 있게 되는 고집적화용 반도체 기억소자 및 그의 제조방법에 관한 것이다.
종래의 방법으로 제조되는 반도체 기억소자에서는, 제1도에서 도시하고 있는 바와 같이, 서로 접속을 이루게 될 트랜지스터와 커패시터의 각 단자가 각각 실리콘 결정내에 불순물이 주입된 층(28)과 불순물이 주입된 다결정 실리콘층(29)으로 되는 경우에, 이들을 연결시키기 위한 전도층(22)이 실리콘기판 표면위로 돌출되게 된다. 이에 따라 다음 공정에서 형성될 트랜지스터의 게이트용 전도층(27)과 단락현상이 발생될 우려가 있게되며, 또한 보호막(23)의 평탄화를 얻기가 곤란하기 때문에 보호막(23)의 갈라짐 현상 등으로 인해 그 위에 형성되는 다른 배선의 절단이나 저항치가 증가되는 문제가 있게 된다.
또, 트렌치 내부의 전하축적 절연막(26)이 균일한 두께로 형성됨에 따라 스위칭 트랜지스터의 게이트가 일정전압에 도달하게 되면 전하 축적노드의 전압이 높아져 트렌치 외부에 공핍층이 점차로 증가하게 된다.
따라서 인접트렌치 셀과의 펀치쓰루우(punch-through)현상에 의해 셀에 저장된 정보의 손실을 가져오게 되는 문제가 있게 된다.
본 발명은 이와 같은 점을 감안하여 안출한 것으로, 스위칭 트랜지스터 및 커패시터를 연결시키기 위한 전도층과 스위칭 트랜지스터의 게이트용 전도층과의 단락현상을 방지시키는데 목적이 있는 것이다.
본 발명의 다른 목적으로는, 보호막위에 형성되는 다른 배선들의 절단형상이나 저항치의 증가현상을 방지하려는데 있는 것이다.
본 발명의 또다른 목적으로는 반도체 기억소자의 고집적화를 가능하게 하려는데 있는 것이다.
본 발명의 특징은 반도체 기억소자에 형성되는 트렌치 상부측벽의 절연막을 두껍게 형성하고 스위칭 트랜지스터와 커패시터를 연결시키는 전도층을 실리콘 기판의 표면과 평탄하게 형성시킨 반도체 기억소자를 제조하는 방법에 있다.
이하 첨부도면에 따라 본 발명의 전도체 기억소자의 제조방법을 설명한다.
제3도 (a)는 실리콘 기판위에 절연막으로서의 기능을 가지는 산화막(1), 질화막(2), 산화막(3)을 차례로 형성시킨 후, PR을 사용하여 셀이 형성될 부위의 기판에 얕은 제1트렌치(4)를 형성시킨 공정을 나타낸다.
제3도 (b)는, 상기 (a)공정후 두꺼운 절연막(5)을 형성하고 RIE(Reactive Ion Etching)방법으로 제1트렌치(4)하부의 절연막(5)을 한정식각해낸 공정을 나타낸다.
제3도 (c)는 상기 (b)공정후 제1트렌치(4)를 더욱 깊게 식각하는 제2트렌치(6)를 형성하고 고농도의 불순물을 주입시켜 p+의 불순물 확산영역(7)을 형성한 다음 여기에 전하축적용 얇은 절연막(8)을 형성시킨 공정을 나타낸다. 제3도 (d)는 상기 (c)공정후 제1, 2 트렌치(4, 6)에 다결정 실리콘(9)을 충진시킨 다음 산화막(3)상에 남아있는 다결정 폴리실리콘을 제거하고, 상기 두꺼운 절연막(5)을 식각하기 위해 충분한 범위로 한정된 PR(10)을 형성시킨 공정을 나타낸다.
제3도 (e)는 상기 (d)공정후 식각비를 조절하여 두꺼운 절연막(5)의 상부를 일정깊이로 식각해낸 다음 PR(10)을 제거시킨 공정을 나타낸다.
이때 절연막(1, 2, 3)은 PR(10)로 노출된 기판영역이 식각되는 것을 억제하게 된다.
제3도 (f)는 상기 (e)공정후 두꺼운 절연막(5)이 한정 식각된 부위에 다결정 실리콘(11)을 충진시키고 절연막(1, 2, 3)과 기판 표면으로 돌출된 다결정 실리콘을 제거하여 실리콘 기판상면을 평탄화시킨 다음, 다시 절연막으로서의 역할을 하는 산화막(12)과 질화막(13)을 기른 후 필드산화막을 형성할 부분을 한정하여 PR(14)을 씌운 공정을 나타낸다.
제3도 (g)는, 상기 (f)공정후 PR(14)로 노출된 부위의 절연막(12, 13)을 제거하고 분리를 위한 필드 산화막(15)을 형성시킨 다음 상기 PR(14)을 제거시킨 공정을 나타낸다.
제3도 (h)는 상기 (g)공정후 절연막(12, 13)를 제거하고 실리콘기판 표면에 게이트 산화막(16)을 형성시킨 다음 스위칭 트랜지스터의 게이트용 다결정 실리콘(17)과 소오스 및 드레인 확산영역(18)을 형성시켜서된 반도체 기억소자의 최종 구조물을 나타낸다.
이때 트렌치 커패시터의 내측 다결정 실리콘(9)에 연결된 다결정 실리콘(11)의 측벽과 소오스 및 드레인 확산영역(18)이 접속을 이루게 된다.
이와 같은 방법을 통하여 제조된 반도체 기억소자의 수직단면도를 제 2도에 도시하고 있다.
여기에서 알 수 있는 바와 같이 반도체 기억소자는 셀의 트렌치 상부 측벽에 두꺼운 절연막(5)이 형성되고, 이 두꺼운 절연막(5)의 상부에 한정 식각된 부위를 통하여 스위칭 트랜지스터의 소오스 및 드레인 영역(18)과 커패시터의 다결정 실리콘(9)을 연결시키게 되는 다결정 실리콘(11)이 기판 표면에 평탄하게 형성되는 구조로 구성된다.
이상에서 설명한 방법을 통하여 제조된 반도체 기억소자는, 커패시터 형성후 실리콘 기판의 표면이 평탄하게 되므로 트랜지스터의 케이트 형성시 단락 현상을 극소화 시킬 수 있게 되며, 이에 따라 단락현상을 방지하기 위한 마스킹 작업등의 추가공정이 필요하지 않게 되므로 공정의 단순화와 수율증가 및 제품단가 절감에 크게 기여하게 된다.
또한 트랜지스터의 게이트 형성시의 배선공정이나 그 이후의 배선공정에서 절연막의 단차가 줄어들게 됨에 따라, 배선이 절단되거나 그 폭이 좁아져 저항치가 증가되는 현상이 줄어들게 되며, 특히 트랜지스터의 한단자와 커패시터의 한단자와의 연결부분이 기판 내부의 측벽을 통해 연결되므로 셀의 횡방향 축소가 가능하여 집적도 향상을 기대할 수 있고, 트렌치 상부측면의 절연막이 두껍게 형성되므로 셀과 셀 사이의 전기적 간섭현상을 효과적으로 차단할 수가 있게 되는 것이다.
Claims (2)
- 트렌치형 반도체 기억소자에 있어서, 누설전류를 차단하는 두꺼운 절연막(5)이 트렌치 상부(4) 측벽에 설치되고 트랜지스터와 커패시터를 연결시키는 다결정 실리콘(11)이 기판표면에 평탄하게 매립 설치되는 것을 특징으로 하는 고집적화용 반도체 기억소자.
- 트렌치형 반도체 기억소자의 제조방법에 있어서, 내부에 두꺼운 절연막(5)을 가지는 제1트렌치(4) 및 얇은 절연막(8)을 가지는 제2트렌치(6)를 차례로 형성하는 공정과, 상기 제1, 2트렌치(4, 6)에 다결정 실리콘(9)을 충진시켜 커패시터를 형성한 후 두꺼운 절연막(5)의 상부를 식각하는 공정과, 여기에 다결정 실리콘(11)을 충진시킨 후 기판 표면을 평탄화하는 공정과, 상기 다결정 실리콘(11)의 측벽을 통해 연결되는 트랜지스터의 소오스 및 트레인 영역(18)을 형성하는 공정과로 됨을 특징으로 하는 고집적화용 반도체 기억소자의 제조방법.
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